KR20110082163A - 스택 디바이스 리매핑 및 수리 - Google Patents

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브렌트 키스
크리스 지. 마틴
트로이 에이. 매닝
조 엠. 제델로
티모시 비. 코우레스
짐 레메이에르
폴 에이. 라버지
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마이크론 테크놀로지, 인크.
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Abstract

본 발명의 다양한 실시예들은 결합이 있는 셀이 동일한 다이 또는 상이한 다이 위의 스페어 셀에 의해 대체될 수 있는, 스택 내에 배열된 다수의 다이들을 가진 장치, 시스템들 및 방법들을 포함한다.

Description

스택 디바이스 리매핑 및 수리{STACKED DEVICE REMAPPING AND REPAIR}
관련된 출원
본 특허 출원은 2008년 10월 7일에 제출된 미국 출원 번호 12/246,882의 우선권을 청구하며, 상기 미국 출원은 본 명세서 내에서 참조로서 통합된다.
컴퓨터들 및 예컨대, 텔레비전들, 디지털 카메라들 및 셀롤러폰들과 같은 다른 전자 제품들은 종종 데이터 및 다른 정보를 저장하기 위해 메모리 셀들을 가진 메모리 디바이스들을 사용한다. 메모리 디바이스는 일반적으로 메모리 셀들이 형성되는 반도체 다이를 포함한다. 일부 메모리 디바이스는 디바이스 내의 결함이 있는 메모리 셀들을 대체하기 위해 스페어 메모리 셀들을 포함할 수 있으며, 따라서 상기 디바이스는 계속해서 사용될 수 있다. 일부 메모리 디바이스들은 다수의 다이들을 포함할 수 있다. 상기 디바이스들 내에서, 다수의 다이들 사이에 결합이 있는 메모리 셀들을 처리하는 것은 어려움이 있을 수 있다.
도 1은 본 발명의 다양한 실시예들에 따라 스택 내에 배열된 다이들 1을 포함하는 IC 패키지의 부분 단면도를 도시한다.
도 2는 본 발명의 다양한 실시예들에 따라 스택 디바이스를 도시하는 개략적인 도면이다.
도 3은 본 발명의 다양한 실시예들에 따라, 리매핑 이전 및 이후에 도 2의 스택 디바이스의 메모리 어드레스 공간을 도시하는 도면이다.
도 4는 본 발명의 다양한 실시예들에 따라 인터페이스 다이를 포함하는 스택 디바이스를 도시하는 개략적인 도면이다.
도 5는 본 발명의 다양한 실시예들에 따라, 수리 유니트들 및 비교 회로들을 가진 다이들을 포함하는 스택 디바이스를 도시하는 개략적인 도면이다.
도 6은 본 발명의 다양한 실시예들에 따라 IC 패키지들을 포함하는 장치를 도시한다.
도 7은 본 발명의 다양한 실시예들에 따라, 결함이 있는 셀들을 대체하고 스택 디바이스 내에 메모리 어드레스 공간을 조직하는 방법을 도시하는 흐름도이다.
도 8은 본 발명의 다양한 실시예들에 따른 시스템을 도시한다.
도 1은 본 발명의 다양한 실시예들에 따라 스택 내에 배열된 다이들(101, 102, 103, 104)를 포함하는 IC 패키지(100)의 부분 단면도를 도시한다. 다이들(101, 102, 103, 104) 각각은 회로(111, 112, 113, 114)가 형성되는 반도체-기반의 물질(예컨대, 실리콘)을 포함할 수 있다. 회로(111, 112, 113, 114) 중 하나 이상은 저장 기능(예컨대, 메모리 디바이스의 기능들) 및 논리 기능(예컨대, 메모리 제어기 또는 프로세서의 기능들)을 수행하도록 동작할 수 있다. IC 패키지(100)는 다이들(101, 102, 103, 104)로/부터의 통신이 가능하도록 전도성 경로들(115 및 116) 및 전도성 소자들(예컨대, 땜납; 117)을 포함할 수 있다. 도 1에 도시된 것과 같이, IC 패키지(110)의 전도성 경로들 중 일부(예컨대, 전도성 경로들(115))는 다이를 관통하여 및 비아(via)들(118)(때때로 스루홀(through-hole)들이라 불림) 내로 들어갈 수 있고, 일부 다른 전도성 경로들(예컨대, 전도성 경로들(116))은 부분적으로 다이 내로 들어갈 수 있다. 전도성 경로들(115)은 다이 내에 형성되고 다이의 일 표면으로부터 다이의 또 다른 표면으로 확장되는, 비아들(118) 내부에 채워지는 전도성 물질(119)을 포함할 수 있다.
IC 패키지(100)는 베이스(190) 및 그 내부에 내장(interior; 106)이 에폭시-기반의 몰딩 합성물과 같은 절연 물질로 채워질 수 있는 엔클로저(105)를 포함할 수 있다. 베이스(190)는 전도성 소자들(199)에 결합된 전도성 경로들(도 1에 비도시) 및 메모리 제어기들 및 프로세서들과 같은 외부 디바이스들과 다이들(101, 102, 103, 104) 사이에서 통신하기 위해 다이들(101, 102, 103, 104)과 전도성 소자들(199) 사이에 전기적인 접속들을 제공하기 위한 전도성 경로들(115 및 116)을 포함할 수 있다. 베이스(190)는 무기(예컨대, 세라믹) 기판 또는 유기 기판을 포함할 수 있다. 유기 기판의 일 예는 다중-층 BT(bismaleimide triazine) 기판을 포함한다. 도 1은 일 예로서 공 모양의 전도성 소자들(199)을 도시한다. 그러나, 전도성 소자들(199)은 핀 모양, 직사각형 모양 등과 같은 다른 모양들을 포함할 수 있다.
도 1에 도시된 것과 같이, 다이들 사이에, 다이(104)는 베이스(190)에 최인접하여 위치될 수 있고, 또한 IC 패키지(100)와 다른 외부 디바이스들 사이에 인터페이스 통신을 제공하기 위한 인터페이스 다이라 불릴 수 있다. 회로(114)는 IC 패키지 내의 적어도 일부 동작들을 제어하고, 전도성 소자들(199)을 통해 IC 패키지(100)와 다른 외부 디바이스들 사이에 정보(예컨대, 신호들)를 교환하기 위한 컴포넌트들을 포함할 수 있다.
다이들(101, 102, 103, 104)은 도 2 내지 도 5를 참조하여 하기에서 설명되는 다이들을 포함할 수 있다.
도 2는 본 발명의 다양한 실시예들에 따라 스택 디바이스(200)를 도시하는 개략적인 도면이다. 스택 디바이스(200)는 도 1의 다이들(101, 102, 103, 104)과 유사하거나 동일한, 하나의 스택 내에 배열될 수 있는 다이들(201, 202, 203, 204)을 포함할 수 있다. 도 2에 도시된 것과 같이, 다이(204)는 인터페이스 다이(204)라 불릴 수 있다. 다이(201, 202, 203)는 개별 다이(201, 202, 203) 내의 동작들을 제어하기 위해 개별적으로 로컬 제어 회로들(211, 212, 213)을 포함할 수 있다. 예컨대, 상기 로컬 제어 회로들은 라인들(예컨대, 어드레스 버스; 206)을 통해 신호들(예컨대, 어드레스 신호들)에 응답하여 셀들(221, 222, 223)에 개별적으로 접속하고, 상기 셀들에 데이터를 기록하거나 상기 셀들로부터 데이터를 판독할 수 있다. 다이(201, 202, 203, 204)은 데이터를 셀들(221, 222, 223, 224)로/부터 전송하기 위해 각각 입력/출력(I/O) 회로들(251, 252, 253, 254)을 포함할 수 있다. 인터페이스 다이(204)는 인터페이스 다이(204)와 스택 디바이스(200)의 동작들을 제어하기 위해 라인들(예컨대, 제어 라인들; 208)로부터 제어 정보를 수신하기 위한 인터페이스 제어 회로(214)를 포함할 수 있다. 인터페이스 다이(204)는 또한 라인들(예컨대, 데이터 버스; 207)을 통해 스택 디바이스(200)로/부터 데이터를 전송하기 위한 인터페이스 I/O(255)를 포함할 수 있다.
도 2는 4개의 다이들을 가진 스택 디바이스(200)의 일 예를 도시한다. 그러나, 스택 디바이스(200)의 다이들의 개수는 변화할 수 있다.
셀들(221, 222, 223, 224)은 결함이 없는 셀들, 결함이 있는 셀들, 스페어 셀들을 포함할 수 있다. 결함이 없는 셀들 중 일부는 제작 동안 또는 이후에 결함이 있을 수 있다. 그러나, 도 2는 간단함을 위해 "셀들"만을 도시한다. 상기 설명에서, "결함이 있는" 셀은 "결함이 있는" 것으로 판단되는 셀이 실제로 결함이 있는지의 여부와 관계없이 "결함이 있는" 것으로 판단되는 셀과 실제로 결함이 있는 셀 모두를 포함할 수 있다.
도 2에서, 다이들(201, 202, 203) 각각은 셀들(221, 222, 223, 224) 사이에 결함이 없는 셀들 내에 또는 스페어 셀들 중 하나 이상이 하나 이상의 결함이 있는 셀들을 대체하기 위해 사용되는 경우에 셀들(221, 222, 223, 224) 사이에서 결함이 없는 셀들과 스페어 셀들 모두 내에 정보를 저장하기 위해 동적 랜덤 액세스 메모리(DRAM) 디바이스와 같은 메모리 디바이스의 기능들을 포함할 수 있다. 셀들(221, 222, 223, 224)은 DRAM 셀들 및 정적 랜덤 액세스 메모리(SRAM) 셀들과 같은 동일하거나 상이한 셀 타입들을 포함할 수 있다. 예를 들어, 셀들(221, 222, 223, 224)은 DRAM 셀들을 포함할 수 있다. 또다른 예에서, 셀들(221, 222, 223)은 DRAM 셀들을 포함할 수 있고, 셀들(224)은 SRAM 셀들, 소거 가능한 프로그래밍 가능 판독 전용 메모리(EPROM) 셀들, 전기적으로 소거가능한 프로그래밍 가능 판독 전용 메모리(EEPROM) 셀들, 자기 저항 랜덤 액세스 메모리(MRAM) 셀들 또는 다른 타입의 메모리 셀들을 포함할 수 있다.
각각의 다이 내에서, 상기 다이가 스택 디바이스(200) 내에 배열되기 전에 발견되는 결함이 있는 셀들은 스페어 셀들에 의해 대체될 수 있다. 따라서, 스택 디바이스(200) 내에서 사용하기 위한 사용가능한 셀들은 결함이 없는 셀들 및 결함이 있는 셀들을 대체하기 위해 사용되는 스페어 셀들을 포함할 수 있다. 일부 스페어 셀들은 사용되지 않을 수 있다. 일부 경우들에서, 스택 디바이스(200)는 셀들(224)을 생략할 수 있다.
전술된 것과 같이, 스택 디바이스(200)는 결함이 있는 셀들을 대체하기 위한 스페어 셀들을 포함할 수 있다. 선택적으로, 스택 디바이스(200)는 셀들(221, 222, 223, 224)이 결함이 없는 셀들과 결함이 있는 셀들만을 포함할 수 있도록 또는 셀들(224)이 생략될 수 있도록 어떤 스페어 셀들도 포함하지 않을 수 있으며, 셀들(221, 222, 223)은 결함이 없는 셀들 및 결함이 있는 셀들만을 포함할 수 있다. 선택적인 스택 디바이스 내에서, 결함이 있는 셀들은 (임의의 경우에) 스페어 셀들에 의해 대체되지 않고, 스택 디바이스는 버려지지 않는다. 결함이 있는 셀들은 (임의의 경우에) 스택 디바이스(200)가 동작할 때 스택 디바이스 내에 유지된다. 따라서, 선택적인 스택 디바이스는 셀들(221, 222, 223, 224) 중 일부가 결함이 있는 경우에 감소된 저장 용량을 가질 수 있다. 예를 들어, 만약 셀들(221, 222, 223, 224) 중 어느 것도 결함이 없을 때 선택적인 스택 디바이스가 "X" 바이트의 최대 저장 용량을 가지면, 상기 최대 저장 용량은 X-D1 바이트로 감소될 수 있고, 상기 "D1"은 결함이 있는 셀들이 결함이 없었을 경우에 저장할 수 있는 데이터의 바이트 수에 상응한다. 상기 예에서, X 및 D1은 실수이다.
선택적인 스택 디바이스는 감소된 저장 용량을 가질 수 있지만, 선택적인 스택 디바이스를 제작하는 산출량(예컨대, 웨이퍼당 다이)은 증가할 수 있다. 예를 들어, 결함이 있는 셀들이 대체되지 않기 때문에, 결함이 있는 셀들을 대체하기 위해 평소 사용되는 스페어 셀들은 다이로부터 제거될 수 있다. 다이로부터 스페어 셀들의 제거는 다이의 크기를 줄일 수 있다. 따라서, 산출량은 증가할 수 있다.
전술된 선택적인 스택 디바이스에서, 어떤 스페어 셀들도 포함되지 않지만, 하나의 다이로부터 임의의 결함이 있는 셀들은 동일한 다이 또는 하나 이상의 다른 다이로부터 결함이 없는 셀들에 의해 대체될 수 있다.
스택 디바이스(200)의 또 다른 구성에서, 다이들(201, 202, 203) 중 어느 것도 스페어 셀들을 포함하지 않기 때문에, 다이(204) 만이 스페어 셀들을 포함할 수 있다. 상기 구성에서, 다이(204)의 스페어 셀들은 다이들(201, 202, 203) 중 하나 이상에서 결함이 있는 셀들의 일부 또는 전부를 대체할 수 있다. 상기 구성에서 스택 디바이스(200)의 최대 저장 용량(예컨대, "Y" 바이트)은 다이(204)의 스페어 셀들의 개수가 스택 디바이스 내의 결함이 있는 셀들 모두를 대체하기에 충분한 경우에 최대 레벨을 유지할 수 있다. 그러나, 다이(204) 내의 스페어 셀들의 개수가 다이들(201, 202, 203)의 모든 결함이 있는 셀들을 대체하기에 불충분하면, 스택 디바이스(200)의 Y 바이트의 최대 저장 용량은 Y-D2 바이트로 감소될 수 있고, 상기 "D2"는 결함이 있는 셀들이 결함이 없었던 경우에 저장할 수 있는 데이터의 바이트 수에 상응한다. 상기 예에서, Y 및 D2는 실수이다.
스택 디바이스(200)의 추가 구성에서, 스페어 셀들은 다이들(201, 202, 203, 204) 중 적어도 하나이지만 모두 보다는 적은 수의 다이 내에 포함될 수 있다. 예컨대, 스페어 셀들은 스택 디바이스 내의 임의의 다이의 결함 있는 셀들을 대체하기 위해 다이(201) 내에만 또는 다이(201) 및 다이(204) 내에만 포함될 수 있다. 상기 구성에서 스택 디바이스(200)의 최대 저장 용량(예컨대, "Z" 바이트)은 스페어 셀들의 개수가 스택 디바이스 내의 결함이 있는 셀들 전부를 대체하기에 충분한 경우에 최대 레벨을 유지할 수 있다. 그러나, 스페어 셀들의 개수가 스택 디바이스 내의 모든 결함이 있는 셀들을 대체하기에 불충분하면, 스택 디바이스의 Z 바이트의 최대 저장 용량은 Z-D3 바이트로 감소될 수 있고, 상기 "D3"은 결함이 있는 셀들이 결함이 없었던 경우에 저장할 수 있는 데이터의 바이트 수에 상응한다. 상기 예에서, Z 및 D3은 실수이다.
스택 디바이스(200)는 스택 디바이스(200)의 메모리 어드레스 공간(215) 내의 어드레스들을 셀들(221, 222, 223) 중에서 사용가능한 셀들로 매핑할 수 있다. 메모리 어드레스 공간(215)은 메모리 제어기 또는 프로세서와 같은 또 다른 디바이스 또는 스택 디바이스(200)에 의해 사용될 수 있는 모든 사용가능한 셀들의 어드레스들을 포함할 수 있다. 따라서, 메모리 어드레스 공간(215)은 논리적인 엔티티인 반면 셀들(221. 222. 223)은 물리적인 엔티티이다. 예컨대, 만약 셀들(221, 222, 223)이 8개의 사용될 수 있는 셀들을 가지면, 메모리 어드레스 공간(215)은 상기 8개 셀들로 매핑되는 어드레스들 000, 001, 010, 011, 100, 101, 111을 포함한다. 선택적으로, 스택 디바이스(200)는 메모리 어드레스 공간(215) 내의 어드레스들을 셀들(221, 222, 223, 224) 중에서 사용가능한 셀들로 매핑할 수 있다. 본 명세서의 예는 메모리 어드레스 공간과 물리적인 셀들 사이의 관계를 설명하는 것을 돕기 위해 8개의 셀들을 사용한다. 그러나, 스택 디바이스(200)는 수백만 개 또는 수십억 개의 셀들과 같은 다수의 셀들을 가질 수 있다.
메모리 어드레스 공간(215)은 연속하는 메모리 어드레스 공간이 될 수 있다. 예를 들어, 어드레스 공간(215)은 8개의 메모리 셀들에 상응하는 000, 001, 010, 011, 100, 101, 110, 111과 같은 연속하는 어드레스들을 가진 연속하는 어드레스 공간을 포함할 수 있다. 상기 예에 도시된 것과 같이, 어드레스 공간(215)은 값 000으로부터 값 111로 생략되지 않는 어드레스들을 포함하며, 이는 상기 연속하는 어드레스들에 상응하는 모두 8개의 셀들이 사용될 수 있음을 표시한다. 그러나, 메모리 어드레스 공간(215)은 몇몇 상황들에서 연속적이지 않을 수 있다. 예컨대, 다이들(201, 202, 203, 204)이 스택 디바이스(200) 내에 배열된 후에, 셀들(221, 222, 223) 중 하나 이상의 셀들은 스택 디바이스(200)의 추가 테스트 동안 결함이 있는 것으로 발견될 수 있다. 상기와 같은 상황에서 결함이 있는 셀(또는 셀들)은 다이들(201, 202, 203, 204)이 스택 디바이스(200) 내에 배열되기 전에 발견된 결함이 있는 셀과 상이한, 새로운 결함이 있는 셀을 포함할 수 있다.
새로운 결함이 있는 셀이 발견되면, 스택 디바이스(200)는 상기 결함이 있는 셀을 스페어 셀로 대체할 것을 결정할 수 있지만, 더 이상 사용가능한 스페어 셀들을 가지지 않을 수 있다. 그러나, 스택 디바이스(200)는 스페어 셀들을 포함할 수 있지만, 결함이 있는 셀을 사용가능한 스페어 셀로 대체할 것을 생략하는 것을 결정할 수 있다. 선택적으로, 전술된 것과 같이, 스택 디바이스(200)는 어떤 스페어 셀들도 포함하지 않을 수 있다. 따라서, 스택 디바이스(200)는 어떤 스페어 셀들도 가지지 않을 때 결함이 있는 셀들을 대체하는 것을 생략할 수 있다. 상기와 같은 상황들 중 일부 상황들에서, 스택 디바이스(200)는 결함이 있는 셀을 식별하기 위해 인터페이스 다이(204)를 사용하며, 셀들(221, 222, 223, 224)로 이전에 매핑된 메모리 어드레스 공간(215)을 적절히 조직할 수 있다. 인터페이스 다이(204)는 셀들(221, 222, 223, 224) 중 적어도 하나의 셀이 결함이 있는 셀로 식별될 때 메모리 어드레스 공간(215)을 어드레싱 가능 메모리 어드레스 공간 부분 및 어드레싱 불가능 메모리 어드레스 공간 부분으로 조직할 수 있다. 어드레싱 가능 메모리 어드레스 공간 부분은 사용될 수 있는 스택 디바이스(200)의 셀들로 매핑되는 모든 어드레스들을 포함할 수 있다. 어드레싱 불가능 메모리 어드레스 공간 부분은 사용될 수 없는 스택 디바이스(200)의 셀들(예컨대, 결함이 있는 셀들)로 매핑되는 모든 어드레스들을 포함할 수 있다. 새로운 결함이 있는 셀들이 발견된 이후에 스택 디바이스(200) 내에 메모리 어드레스 공간(215)을 조직하는 것은 메모리 어드레스 공간(215)을 리매핑하는 것을 포함할 수 있다.
도 3은 본 발명의 다양한 실시예들에 따라, 리매핑 이전 및 이후에 스택 디바이스(200)의 메모리 어드레스 공간(215)을 도시하는 다이어그램이다. 도 3에서, 셀(290)은 도 2의 셀들(221, 222, 223, 224)의 조합들을 표시한다. 도 3의 메모리 어드레스 공간(215)은 리매핑 이전에 도 2의 스택 디바이스(200)의 메모리 어드레스 공간을 표시하며, 상기 메모리 어드레스 공간(215)의 어드레스들은 셀들(290)로 매핑된다(도 3에 화살표 361로 표시). 리매핑 이전에, 셀들(290)은 결함이 없는 셀들 및 결함이 있는 셀들을 포함하며, 상기 결함이 있는 셀들은 다이들(201, 202, 203, 204)이 스택 디바이스(200) 내에 배열된 후에 발견된다. 도 3의 메모리 어드레스 공간(215)은 리매핑 이후에 도 2의 스택 디바이스(200)의 메모리 어드레스 공간(215)을 표시하며, 상기 메모리 어드레스 공간(215)의 어드레스들은 메모리 어드레스 공간(215)이 어드레싱 가능 메모리 어드레스 공간 부분(341) 및 어드레싱 불가능 메모리 어드레스 공간 부분(342)으로 조직되도록 셀들(290)로 리매핑된다(도 3에 화살표 362로 표시).
도 3에 도시된 것과 같이, 리매핑 이후에, 어드레싱 가능 메모리 어드레스 공간(341) 내의 어드레스들은 셀들(290) 중에서 결함이 없는 셀들로 리매핑되고, 어드레싱 불가능 메모리 어드레스 공간 부분(342) 내의 어드레스들은 셀들(290) 중에서 하나 이상의 결함이 있는 셀들로 리매핑될 수 있다. 예컨대, 리매핑 이전에, 스택 디바이스(200)는 어드레스(333)를 셀(343)로 매핑하고, 어드레스(335)를 셀(345)로 매핑할 수 있다. 셀들(343 및 345)은 다이들(201, 202, 203, 204)이 스택 디바이스(200) 내에 배열되기 전에 결함이 없을 수 있다. 그러나, 다이들(201, 202, 203, 204)이 스택 디바이스(200) 내에 배열된 이후에, 셀들(343 및 345)은 결함이 있을 수 있다. 따라서, 스택 디바이스(200)는 결함이 없는 다른 셀들로 어드레스들(333 및 335)을 리매핑할 수 있다. 도 3에 도시된 것과 같이, 스택 디바이스(200)는 어드레스(333)를 결함이 없는 셀들(353) 중 하나로 리매핑하고(화살표(362)로 표시), 어드레스(335)를 결함이 없는 셀들(355) 중 하나로 리매핑할 수 있다. 스택 디바이스(200)는 어드레싱 불가능 메모리 어드레스 공간 부분(342) 내의 어드레스들(398 및 399)을 각각 결함이 있는 셀들(343 및 345)로 리매핑할 수 있다.
어드레싱 가능 메모리 어드레스 공간 부분(341)은 연속하는 어드레싱 가능 메모리 어드레스 공간 부분을 포함할 수 있고, 따라서 상기 부분(341) 내의 어드레스들은 생략되는 어드레스들 없이 연속하는 어드레스 값들을 가질 수 있다. 유사하게, 어드레싱 불가능 메모리 어드레스 공간 부분(342)은 연속하는 어드레싱 불가능 메모리 어드레스 공간 부분을 포함할 수 있으며, 따라서 상기 부분(342) 내의 어드레스들은 연속하는 어드레스 값들을 가질 수 있다.
어드레싱 가능 메모리 어드레스 공간 부분(341)은 어드레싱 불가능 메모리 어드레스 공간 부분(342) 내의 어드레스들보다 더 높거나 낮은 값들을 가진 어드레스들을 포함할 수 있다. 예를 들어, 부분(342) 내의 어드레스들 각각(예컨대, 398 또는 399)은 부분(341) 내의 어드레스들 각각(예컨대, 333 또는 335) 보다 낮은 값을 가질 수 있다. 도 3은 메모리 어드레스 공간(215)을 리매핑하여 어드레싱 불가능 메모리 어드레스 공간 부분(342) 내의 어드레스들이 어드레싱 가능 메모리 어드레스 공간 부분(341) 내의 어드레스들보다 낮은 값들을 가지도록 한다. 그러나, 스택 디바이스(200)는 메모리 어드레스 공간(215)을 리매핑하여 어드레싱 불가능 메모리 어드레스 공간 부분(342) 내의 어드레스들이 어드레싱 가능한 메모리 어드레스 공간 부분(341) 보다 높은 값을 가지도록 한다.
메모리 어드레스 공간(215)의 리매핑 이후에, 스택 디바이스(200)는 어드레싱 불가능 메모리 어드레스 공간 부분(342) 내의 어드레스들을 디스에이블할 수 있다. 예컨대, 스택 디바이스(200)는 어드레싱 불가능 메모리 어드레스 공간 부분(342) 내의 어드레스들이 스택 디바이스(200) 내의 컴포넌트들에서 또는 스택 디바이스(200) 외부의 디바이스에서 사용 불가능하게 할 수 있다. 스택 디바이스(200)는 메모리 제어기 또는 프로세서와 같은 외부 디바이스로부터 어드레싱 불가능 메모리 어드레스 공간 부분(342) 내의 어드레스들을 마스킹하기 위해 인터페이스 다이(204)를 사용할 수 있고, 외부 디바이스에 어드레싱 가능 메모리 어드레스 공간 부분(341) 내의 어드레스들만을 제공할 수 있다. 스택 디바이스(200)는 스택 디바이스에 전원이 켜지는 기간과 같은 초기화기간 동안 외부 디바이스로 어드레싱 가능 메모리 어드레스 공간 부분(341) 내의 어드레스들을 제공할 수 있다. 선택적으로, 스택 디바이스(200) 및 외부 디바이스는 (예컨대, 초기화 기간 동안) 서로 통신할 수 있고, 따라서 외부 디바이스가 선택적인 리매핑을 요구할 때 스택 디바이스(200)는 외부 디바이스에 메모리 어드레스 공간(215) 내의 어드레스들의 선택적인 리매핑을 제공할 수 있다. 선택적인 리매핑은 스택 디바이스(200) 및 외부 디바이스가 서로 동의할 수 있는 불연속 어드레싱 가능 메모리 어드레스 공간 부분을 포함할 수 있다. 예컨대, 선택적인 리매핑에서, 외부 디바이스는 스택 디바이스(200)가 메모리 어드레스 공간(215)을 리매핑할 것을 요청하며, 따라서 사용가능한 셀들로 리매핑된 어드레스들은 메모리 어드레스 공간(215) 내의 다수의 어드레싱 가능한 메모리 어드레스 서브 부분들로 분할될 수 있다.
도 2 및 도 3을 참조하여 전술된 설명은 스택 디바이스(200)의 셀들(221, 222, 223, 224)이 다이들(201, 202, 203, 204)이 스택 디바이스(200) 내에 배열된 후에 발견되는 결함이 있는 셀을 대체하기 위해 사용가능한 공간 셀들을 포함하지 않는다고 가정한다. 전술된 설명은 또한 스택 디바이스(200)가 하나 이상의 사용가능한 스페어 셀들을 포함하지만 다이들(201, 202, 203, 204)이 스택 디바이스(200) 내에 배열된 이후에 발견되는 결함이 있는 셀을 대체할 것을 생략하는 것을 결정한다고 가정한다. 전술된 설명은 또한 스택 디바이스(200)가 결함이 있는 셀들을 대체하기 위해 어떤 스페어 셀들도 포함하지 않을 수 있다고 가정한다.
전술된 것과 같이, 어드레싱 가능 메모리 어드레스 공간 부분은 사용될 수 있는 스택 디바이스(200)의 셀들로 매핑되는 모든 어드레스들을 포함할 수 있다. 어드레싱 불가능 메모리 어드레스 공간 부분은 사용될 수 없는 스택 디바이스(200)의 셀들(예컨대, 결함이 있는 셀들)로 매핑되는 모든 어드레스들을 포함할 수 있다. 따라서, 도 3에 도시된 것과 같이, 메모리 어드레스 공간(215)의 어드레싱 가능한 메모리 어드레스 부분의 크기는 (리매핑 이전 또는 이후에) 어드레싱 불가능 메모리 어드레스 공간 부분(342)과 같은 어드레싱 불가능 메모리 어드레스 공간 부분 만큼 감소될 수 있다.
도 2를 참조하여 전술된 것과 같이, 스택 디바이스(200)는 X 바이트, Y 바이트, Z 바이트의 최대 저장 용량들 및 결함이 있는 셀들이 존재할 때 X-D1, Y-D2, Z-D3의 감소된 저장 용량들과 연관된 다양한 구성들을 포함할 수 있다. 도 3에서, 어드레싱 불가능 메모리 어드레스 공간 부분(342)은 결함이 있는 셀들이 결함이 없었을 때 데이터의 D1 바이트, D2 바이트, 또는 D3 바이트를 저장할 수 있는 결함이 있는 셀들의 어드레스들을 표시할 수 있다. 어드레싱 가능 메모리 어드레스 공간 부분(341)은 데이터의 X-D1, Y-D2 또는 Z-D3 바이트들을 저장할 수 있는 결함이 없는 셀들의 어드레스를 표시할 수 있다.
그러나, 다이들(201, 202, 203, 204)이 스택 디바이스(200) 내에 배열된 이후에 결함이 있는 셀들이 발견되고, 스택 디바이스(200)가 사용가능한 스페어 셀들을 가지며 결함이 있는 셀을 사용가능한 스페어 셀들로 대체할 것을 결정하면, 메모리 어드레스 공간(215)의 어드레싱 가능한 메모리 어드레스 부분의 크기는 전체 메모리 어드레스 공간에서 유지될 수 있다. 하기의 설명은 스택 디바이스의 다이들이 스택 내에 배치된 후에 결함이 있는 셀들이 발견될 때 도 2의 스택 디바이스(200)와 같이 스택 디바이스 내에 결함이 있는 셀들을 대체하는 다양한 기술들을 설명한다. 그러나 하기에서 설명되는 결함이 있는 셀들을 대체하는 다양한 기술들은 다이들이 스택 내에 배열되기 전에 결함이 있는 셀이 발견되지만 스페어 셀들에 의해 대체되지 않을 때 결함이 있는 셀들을 대체하기 위해 사용될 수 있다.
도 4는 본 발명의 다양한 실시예들에 따라 인터페이스 다이(404)를 포함하는 스택 디바이스(400)를 도시하는 개략적인 도면이다. 스택 디바이스(400)는 인터페이스 다이(404)와 함께 하나의 스택 내에 배열된 다이들(401, 402, 403)을 포함할 수 있다. 스택 디바이스(400)는 결함이 없는 셀들(421, 422, 423), 결함이 있는 셀들(431, 432, 433), 스페어 셀들(441, 442, 443, 444) 및 I/O 회로들(451, 452, 453, 454) 및 인터페이스 I/O(455)와 같이, 도 4에 도시된 것과 같이 개별 다이들에 위치된 컴포넌트들을 포함할 수 있다.
스택 디바이스(400)는 어드레스를 스택 디바이스(400)로 전송하기 위한 라인들(406), 결함이 없는 셀들(421, 422, 423) 및 스페어 셀들(441, 442, 443, 444) 로/부터 데이터를 전송하기 위한 라인들(407) 및 제어 정보를 인터페이스 제어 회로(461)로/부터 전송하기 위한 라인들(408)을 포함할 수 있다. 라인들(406, 407, 408)은 각각 어드레스 버스, 데이터 버스, 제어 버스를 포함할 수 있다. 스택 디바이스(400)는 결함이 없는 셀들(421, 422, 423) 및 스페어 셀들(441, 442, 443, 444)과 통신하기 위한 다른 회로 및 접속들을 포함할 수 있지만, 본 명세서에 설명된 실시예들에 집중하기 위해 도 4에는 도시되지 않는다.
다이들(401, 402, 403) 각각은 결함이 없는 셀들(421, 422, 423) 내에 또는 결함이 없는 셀들(421, 422, 423)과 스페어 셀들(441, 442, 443, 444) 모두 내에(상기 스페어 셀들 중 하나 이상이 하나 이상의 결함이 있는 셀들(431, 432, 433)을 대체하기 위해 사용되는 경우에) 정보를 저장하기 위해 메모리 디바이스(예컨대, DRAM)의 기능들을 포함할 수 있다. 결함이 없는 셀들(421, 422, 423) 및 스페어 셀들(441, 442, 443)은 DRAM 셀들을 포함할 수 있다. 스페어 셀들(444)은 SRAM 셀들, EPROM 셀들, EEPROM 셀들, MRAM 셀들 또는 다른 타입의 메모리 셀들을 포함할 수 있다.
스택 디바이스(400)는 특히 다이 내의 결함이 있는 셀들을 대체하거나 하나 이상의 다른 다이들에 위치된 결함이 있는 셀들을 대체하기 위해 특정 다이로부터의 스페어 셀들을 사용할 수 있다. 예컨대, 스택 디바이스(400)는 결함이 있는 셀들(431)을 대체하거나 하나 이상의 다이들(402, 403)에 위치된 결함이 있는 셀들을 대체하기 위해 다이(401)로부터의 스페어 셀들(441)을 사용할 수 있다. 따라서, 스택 디바이스(400) 내에서, 하나의 다이에 위치된 스페어 셀은 동일한 다이 또는 상이한 다이에 위치된 결함이 있는 셀을 대체할 수 있다. 예컨대, 만약 다이(401) 내의 모든 스페어 셀들(441)이 사용되지만, 다이(401)에서 결함이 있는 셀들(431)의 나머지 부분이 스페어 셀들에 의해 대체되지 않으면, 스택 디바이스(400)는 결함이 있는 셀들(431)의 나머지 부분을 대체하기 위해 하나 이상의 다른 다이들(402, 403, 404)로부터 스페어 셀들을 사용할 수 있다.
인터페이스 제어 회로(461)는 결함이 있는 셀과 연관된 데이터 경로를 상기 결함이 있는 셀을 대체하기 위해 사용되는 스페어 셀과 연관된 데이터 경로로 경로 변경(reroute)하기 위해 I/O 회로들(451, 452, 453, 454)에 정보를 제공할 수 있다. 스택 디바이스(400)는 결함이 있는 셀들(431, 432, 433)의 어드레스들을 저장하기 위해 안티퓨즈들(463)과 같은 저장 엘리먼트들을 가진 수리 유니트(462)를 포함할 수 있다. 스택 디바이스(400)는 입력되는 어드레스가 결함이 있는 셀의 어드레스와 매치하는지 결정하기 위해 라인들(406)에서 입력되는 어드레스, 예컨대, 어드레스 신호들, ADDR을 수리 유니트(462) 내의 어드레스들과 비교하기 위한 비교 유니트(464)를 포함할 수 있다.
만약 입력되는 어드레스가 결함이 있는 셀의 어드레스와 매치하면, 인터페이스 제어 회로(461)는 적절한 I/O 회로들(451, 452, 453, 454)이 결함이 있는 셀을 대체하는 스페어 셀에 데이터를 적절히 기록하거나 상기 스페어 셀로부터 데이터를 적절히 판독하도록 할 수 있다. 만약 입력되는 어드레스가 결함이 있는 셀의 어드레스와 매치하지 않으면, 인터페이스 제어 회로(461)는 적절한 I/O 회로들(451, 452, 453, 454)이 입력되는 어드레스와 연관된 결함이 없는 셀에 데이터를 적절히 기록하거나 그로부터 데이터를 적절히 판독하도록 할 수 있다. I/O 회로들(451, 452, 452, 453, 454)은 입력되는 어드레스가 스택 디바이스(400)의 기록 동작과 연관되는 경우에 데이터를 스페어 셀에 기록할 수 있고, 입력되는 어드레스가 스택 디바이스(400)의 판독 동작과 연관되는 경우에 데이터를 스페어 셀로부터 판독할 수 있다.
도 4에 도시된 것과 같이, 스택 디바이스(400)는 인터페이스 다이(404)에만 비교 회로(464)와 같은 비교 회로를 위치시킬 수 있다. 따라서, 다이들(401, 402, 403, 404) 중에서, 인터페이스 다이(404)만이 입력되는 어드레스가 결함이 있는 셀의 어드레스와 매치하는지 결정하기 위해 입력되는 어드레스를 결함이 있는 셀의 어드레스와 비교하기 위한 비교 회로를 가질 수 있다.
선택적으로, 스택 디바이스(400)는 비교 회로(464)와 수리 유니트(462)의 적어도 일부분이 다이들(401, 402, 403) 각각에 위치되어, 다이들(401, 402, 403)이 (인터페이스 다이(404)를 대신해서) 입력되는 어드레스를 수리 유니트 내의 어드레스들과 비교하여 상기 입력되는 어드레스가 결함이 있는 셀의 어드레스와 매치하는지 결정할 수 있게 한다. 다이들(401, 402, 403) 각각은 상기 비교에 기초하여 스페어 셀에 접속할지 결정하기 위해 적절한 동작을 수행할 수 있다.
스택 디바이스(400)는 다이들(401, 402, 403, 404) 내의 셀들에 접속하고, 판독 동작 동안 다양한 방식들로 상기 다이들로부터 라인들(407)로 데이터를 전송하기 위한 다양한 구성들을 포함할 수 있다. 스택 디바이스(400)의 제 1의 예시적인 구성에서, 다이들(401, 402, 403) 각각에서 결함이 없는 셀들, 결함이 있는 셀들 및 스페어 셀들은 데이터를 전송하기 위한 동일한 데이터 경로들, 예컨대 상기 셀들과 그들의 개별 I/O 회로들(451, 452, 또는 453) 사이에 동일한 데이터 경로들을 포함할 수 있다. 상기 제 1의 예시적인 구성에서, 라인들(406)에서 입력되는 어드레스들 중 어느 것도 결함이 있는 셀들의 어드레스들과 매치하지 않으면, 스택 디바이스(400)는 입력되는 어드레스들의 값들에 기초하여 선택된 결함이 없는 셀들로부터 데이터를 판독하기 위해 다이(401, 402 또는 403) 내의 결함이 없는 셀들(예컨대, 셀들(421, 422 또는 423)에만 접속할 수 있다. 그 후에, 스택 디바이스(400)는 결함이 없는 셀들로부터 판독된 데이터를 라인들(407)로 전송할 수 있다. 만약 라인들(406)에서 입력되는 어드레스들 중 적어도 하나가 결함이 있는 셀의 어드레스와 매치하면, 스택 디바이스(400)는 입력되는 어드레스들의 값들에 기초하여 선택된 결함이 없는 셀들로부터 데이터를 판독하기 위해 다이(401, 402 또는 403) 내의 결함이 없는 셀들에 접속할 수 있다. 결함이 없는 셀들에 접속한 이후에, 스택 디바이스(400)는 결함이 있는 셀들을 대체하는 선택된 스페어 셀들로부터 데이터를 판독하기 위해 스페어 셀들(예컨대, 셀들(441, 442, 433 또는 444))에 접속할 수 있다. 그 후에, 스택 디바이스(400)는 선택된 결함이 없는 셀들로부터 판독된 데이터를 선택된 스페어 셀들로부터 판독된 데이터와 결합하고, 추가 처리를 위해 결합된 데이터를 라인들(407)로 전송할 수 있다.
스택 디바이스(400)의 제 2의 예시적인 구성에서, 다이들(401, 402, 403)의 각각에서 결함이 없는 셀들 및 스페어 셀들은 데이터를 전송하기 위해 서로 다른 데이터 경로들을 가질 수 있다. 예를 들어, 각각의 다이 내의 결함이 없는 셀들은 그들과 다이의 개별 I/O 회로 사이에 데이터 경로들의 하나의 그룹을 가질 수 있고, 동일한 다이의 스페어 셀들은 그들과 다이의 개별 I/O 회로 사이에 데이터 경로들의 서로 다른 그룹을 가질 수 있다. 상기 제 2의 예시적인 구성에서, 결함이 없는 셀들 및 스페어 셀들로부터 판독된 데이터는 동일한 판독 동작 동안 각각의 다이 내의 데이터 경로들의 서로 다른 그룹들에서 병렬로(예컨대, 동시에 또는 실질적으로 동시에) 전송될 수 있다.
예컨대, 판독 동작 동안, 라인들(406)에서 입력되는 어드레스들 중 적어도 하나가 결함이 있는 셀의 어드레스와 매치하면, 스택 디바이스(400)는 선택된 다이(401, 402, 또는 403) 내의 결함이 없는 셀들(예컨대, 셀들(421, 422 또는 423))에 접속하여 입력되는 어드레스들의 값들에 기초하여 선택된 다이에서 선택된 결함이 없는 셀들로부터 데이터를 판독할 수 있다. 스택 디바이스(400)는 결함이 없는 셀들로의 접속과 동시에 선택된 다이의 스페어 셀들(예컨대, 셀들(441, 442, 443))에 접속하여 결함이 있는 셀들을 대체하는 선택된 스페어 셀들로부터 데이터를 판독할 수 있다. 그 후에, 스택 디바이스(400)는 선택된 결함이 없는 셀들로부터 판독된 데이터와 선택된 스페어 셀들로부터 판독된 데이터를 조합하며, 상기 조합된 데이터를 라인들(407)로 전송한다.
제 2의 예시적인 구성에서, 판독 동작 동안, 라인들(406)에서 입력되는 어드레스들 중 어느 것도 결함이 있는 셀들의 어드레스들과 매치하지 않으면, 스택 디바이스(400)는 다이(401, 402, 403) 내의 결함이 없는 셀들(예컨대, 셀들(421, 422, 423))에만 접속하고, 입력되는 어드레스들의 값들에 기초하여 선택된 결함이 없는 셀들로부터 데이터를 판독한다. 그 후에, 스택 디바이스(400)는 결함이 없는 셀들로부터 판독된 데이터를 라인들(407)로 전달할 수 있다.
스택 디바이스(400)의 제 3의 예시적인 구성에서, 스택 디바이스(400)는 판독 동작 동안 하나의 다이 내의 결함이 없는 셀들로부터 판독된 데이터 및 또 다른 다이 내의 스페어 셀들로부터 판독된 데이터를 선택적으로 전송하기 위한 멀티플렉싱 회로를 포함할 수 있다. 전술된 스택 디바이스(400)의 제 1 및 제 2 구성들에서, 결함이 없는 셀들 및 스페어 셀들은 동일한 다이에 위치될 수 있다. 본 명세서의 제 3의 예시적인 구성에서, 결함이 없는 셀들 및 스페어 셀들은 서로 다른 다이들에 위치될 수 있다.
제 3의 예시적인 구성에서 판독 동작 동안, 라인들(406)에서 입력되는 어드레스들 중 적어도 하나가 결함이 있는 셀의 어드레스와 매치하면, 스택 디바이스(400)는 다이들(401, 402, 403) 사이에서 선택된 다이(예컨대, 다이(401)) 내의 결함이 없는 셀들에 접속하여 입력되는 어드레스들의 값들에 기초하여 선택된 결함이 없는 셀들로부터 데이터를 판독할 수 있다. 스택 디바이스(400)는 스페어 셀들(441, 442, 443, 402) 사이에서 스페어 셀들(예컨대, 셀들(442))에 접속하여 선택된 다이의 결함이 있는 셀들을 대체하는 선택된 스페어 셀들로부터 데이터를 판독할 수 있다. 스택 디바이스(400)는 선택된 결함이 없는 셀들로부터 판독된 데이터 및 선택된 스페어 셀들로부터 판독된 데이터를 인터페이스 제어 회로(461)와 같은 인터페이스 제어기로 선택적으로 전송하기 위한 멀티플렉싱 회로를 사용할 수 있다. 그 후에, 스택 디바이스(400)는 선택된 결함이 없는 셀들로부터 판독된 데이터 및 선택된 스페어 셀들로부터 판독된 데이터를 결합하여, 결합된 데이터를 라인들(407)로 전달할 수 있다.
제 3의 예시적인 구성에서, 판독 동작 동안, 라인들(406)에서 입력되는 어드레스들 중 어느 것도 결함이 있는 셀들의 어드레스들과 매치하지 않으면, 스택 디바이스(400)는 다이(401, 402, 403) 내의 결함이 없는 셀들(예컨대, 셀들(421, 422, 423))에만 접속하고, 입력된 어드레스들의 값들에 기초하여 선택된 결함이 없는 셀들로부터 데이터를 판독할 수 있다. 그 후에, 스택 디바이스(400)는 결함이 없는 셀들로부터 판독된 데이터를 라인들(407)로 전송할 수 있다.
도 5는 본 발명의 다양한 실시예들에 따라, 수리 유니트들(571, 572, 573) 및 비교 회로들(591, 592, 593)을 가진 다이들(501, 502, 503)을 포함하는 스택 디바이스(500)를 도시하는 개략적인 도면이다. 스택 디바이스(500)는 다이들(501, 502, 503)과 함께 스택 내에 배열된 인터페이스 다이(504)와 같이, 도 5에 도시된 것과 같은 개별 다이들에 위치된 컴포넌트들을 포함할 수 있다. 스택 디바이스(500)는 결함이 없는 셀들(521, 522, 523), 결함이 있는 셀들(531, 532, 533), 스페어 셀들(541, 542, 543, 544) 및 I/O 회로들(551, 552, 553, 554)을 포함할 수 있다. 도 5에 도시된 것과 같이, 스택 디바이스(500)는 다이들(501, 502, 503)에만 수리 회로들(571, 572, 573) 및 비교 회로들(591, 592, 593)을 위치시킬 수 있다. 따라서, 스택 디바이스(500) 내에서, 인터페이스 다이(504) 대신에 다이들(501, 502, 503)은 입력되는 어드레스가 결함이 있는 셀의 어드레스와 매치하는지 결정할 수 있다.
스택 디바이스(500)는 어드레스를 스택 디바이스(500)로 전송하기 위한 라인들(506), 데이터를 결함이 없는 셀들(521, 522, 523) 및 스페어 셀들(541, 542, 543, 544)로/부터 전송하기 위한 라인들(507) 및 제어 정보를 인터페이스 제어 회로(561)로/부터 전송하기 위한 라인들(508)을 포함할 수 있다. 스택 디바이스(500)는 결함이 없는 셀들(521, 522, 523) 및 스페어 셀들(541, 542, 543, 544)과 통신하기 위한 다른 회로 및 접속부들을 포함할 수 있지만, 본 명세서에 설명된 실시예들에 집중하기 위해 도 5에는 도시되지 않는다.
다이들(501, 502, 503) 각각은 결함이 없는 셀들(521, 522, 523) 내에 또는 결함이 없는 셀들(521, 522, 523) 및 스페어 셀들(541, 542, 543, 544) 모두 내에 (상기 스페어 셀들 중 하나 이상이 하나 이상의 결함이 있는 셀들(531, 532, 533)을 대체하기 위해 사용되는 경우에) 정보를 저장하기 위한 메모리 디바이스(예컨대, DRAM)의 기능들을 포함할 수 있다. 결함이 없는 셀들(521, 522, 523) 및 스페어 셀들(541, 542, 543)은 DRAM 셀들을 포함할 수 있다. 스페어 셀들(544)은 SRAM 셀들을 포함할 수 있다.
스택 디바이스(500) 내에서, 하나의 다이에 위치된 스페어 셀은 임의의 다이에 위치된 결함이 있는 셀을 대체할 수 있다. 따라서, 스택 디바이스(500) 내에서, 결함이 있는 셀은 하나의 다이에 위치될 수 있고, 결함이 있는 셀을 대체하는 스페어 셀은 동일한 다이 또는 상이한 다이에 위치될 수 있다.
다이 내의 각각의 수리 회로(571, 572 또는 573)는 상기 다이 내의 결함이 있는 셀들의 어드레스들을 저장하기 위해 안티 퓨즈(581, 582, 또는 583)를 포함할 수 있다. 예컨대, 스택 디바이스(500)는 안티 퓨즈들(581)이 ("끊어진 또는 끊어지지 않은) 상태들과 같은 적절한 상태들에서 안티 퓨즈들(581)이 결함이 있는 셀들의 어드레스들을 표시하도록 안티 퓨즈 프로그래밍 동작을 수행할 수 있다. 하나의 다이 내의 각각의 비교 회로(591, 592, 또는 593)는 라인들(506)에서 입력되는 어드레스 ADDR를 동일한 다이 내의 상응하는 수리 유니트(571, 572 또는 573) 내의 어드레스들과 비교하여 입럭되는 어드레스가 상기 다이 내의 결함이 있는 셀의 어드레스와 매치하는지 결정할 수 있다.
만약 입력되는 어드레스가 결함이 있는 셀의 어드레스와 매치하면, 다이의 비교 회로(또는 도 5에 도시되지 않은 로컬 제어 회로)는 다이의 적절한 I/O 회로(551, 552, 553 또는 554)가 결함이 있는 셀을 대체하는 스페어 셀에 데이터를 기록하거나 상기 셀로부터 데이터를 판독하도록 할 수 있다. 예컨대, 만약 결함이 있는 셀은 다이(501)에 위치되고, 스페어 셀은 인터페이스 다이(504)에 위치되면, 다이(501)는 인터페이스 다이(504)의 스페어 셀에 접속하여 결함이 있는 셀을 대체하는 스페어 셀에 데이터를 기록하거나 상기 셀로부터 데이터를 판독할 수 있다. 만약 입력되는 어드레스가 결함이 있는 셀의 어드레스와 매치하지 않으면, 다이의 비교 회로는 적절한 I/O 회로(551, 552, 553 또는 554)가 입력되는 어드레스와 연관된 결함이 없는 셀에 데이터를 기록하거나 상기 셀로부터 데이터를 판독하도록 할 수 있다.
도 5에 도시된 것과 같이, 스택 디바이스(500)는 다이들(501, 502, 503) 내에만 비교 회로들(591, 592, 593)과 같은 비교 회로들을 위치시킬 수 있다. 따라서, 다이들(501, 502, 503, 504) 사이에서, 다이들(501, 502, 503) 만이 입력되는 어드레스를 결함이 있는 셀의 어드레스와 비교하여 입력되는 어드레스가 결함이 있는 셀의 어드레스와 매치하는지 결정할 수 있다. 또한, 디바이스들(501, 502, 503, 504) 사이에서, 다이들(501, 502, 503)만이 스페어 셀들에 접속하여 입력되는 어드레스가 결함이 있는 셀의 어드레스와 매치하는 경우에 데이터를 스페어 셀로 기록하거나 데이터를 상기 셀로부터 판독하도록 할 수 있으며, 상기 스페어 셀은 결함이 있는 셀을 대체하기 위해 사용된다.
스택 디바이스(500)는 다이들(501, 502, 503, 504) 내의 셀들에 액세스하고, 판독 동작 동안 다양한 방식들로 상기 다이들로부터 라인들(507)로 데이터를 전송하기 위한 다양한 구성들을 포함할 수 있다. 예컨대, 스택 디바이스(500)는 도 4를 참조하여 전술된 제 1, 제 2 및 제 3의 예시적인 구성들 중 하나 이상을 포함할 수 있다.
도 6은 본 발명의 다양한 실시예들에 따라 IC 패키지들(651, 652, 653, 654)을 포함하는 장치(600)를 도시한다. IC 패키지들(651, 652, 653, 654)은 상응하는 다이들(601, 602, 603, 604)을 포함할 수 있다. 각각의 다이는 도 2의 스택 디바이스의 셀들(221, 222, 223 또는 224)과 유사하거나 동일할 수 있는 셀들(621, 622, 623 또는 624)을 포함할 수 있다.
장치(600)의 배열은 도 2, 도 3 또는 도 5의 스택 디바이스(200, 400 또는 500)의 배열과 비교할 수 있다. 예컨대, 다이(604)와 같이, 장치(600)의 다이들(601, 602, 603, 604) 중 하나는 각각 라인들(606, 607, 608)에서 어드레스, 데이터 및 제어 정보에 기초하여 다이들(601, 602, 603, 604)로/부터 데이터 및 다른 정보의 전송을 제어하기 위한 인터페이스 제어 회로(614)를 포함할 수 있다.
그러나, 장치(600)는 도 2, 도 3 또는 도 5의 스택 디바이스(200, 400 또는 500)와는 상이하며, 장치(600)의 다이들(601, 602, 603, 604)이 서로 다른 IC 패키지들(651, 652, 653, 654) 내에 밀봉될 수 있는 반면, 도 2, 도 3 또는 도 5의 스택 디바이스(200, 400 또는 500) 내의 다이들은 동일한 IC 패키지 내에 밀봉될 수 있다. 도 6에 도시된 것과 같이, 장치(600)의 IC 패키지들(651, 652, 653, 654)은 듀얼 인라인 메모리 모듈(DIMM)과 같은 메모리 모듈의 일부분을 형성하기 위해 보드(예컨대, 회로 보드; 661) 내에 위치될 수 있다. 도 6은 IC 패키지들(651, 652, 653, 654) 각각이 단일 다이만을 포함하는 일 예를 도시한다. 그러나, 하나 이상의 IC 패키지들(651, 652, 653, 654)은 선택적으로 다수의 다이들이 하나의 스택 내에 배열될 수 있는 다수의 다이들을 포함한다. 장치(600)는 도 1 내지 도 6을 참조하여 전술된 것과 유사하거나 동일한 동작들을 수행하도록 구성될 수 있다.
도 7은 본 발명의 다양한 실시예들에 따라, 결함이 있는 셀들을 대체하고 스택 디바이스 내에 메모리 어드레스 공간을 구성하는 방법(700)을 도시하는 흐름도이다. 방법(700)은 IC 패키지(100) 및 스택 디바이스들(200, 400, 500) 및 스택 디바이스 및 도 1 내지 도 6을 참조하여 전술된 장치(600)와 유사하거나 동일한 IC 패키지에서 사용될 수 있다. 따라서, 방법(700)에서 사용되는 장치 및 디바이스들의 컴포넌트들은 IC 패키지(100) 및 스택 디바이스들(200, 400, 500)의 컴포넌트들 및 도 1 내지 도 6을 참조하여 전술된 장치(600)의 컴포넌트들을 포함할 수 있다. 도 7에서, 방법(700)의 동작(710)은 제 1 다이 및 제 2 다이 중 적어도 하나의 셀들 사이에서 결함이 있는 셀을 스페어 셀로 대체하는 것을 포함할 수 있다. 동작(720)은 제 1 및 제 2 다이들이 하나의 스택 내에 배열된 이후에 셀들 중 적어도 하나가 결함이 있을 때 메모리 어드레스 공간을 어드레싱 가능 메모리 어드레스 공간 부분 및 어드레싱 불가능 메모리 어드레스 공간 부분으로 구성하는 것을 포함할 수 있다. 메모리 어드레스 공간은 셀들로 매핑된 어드레스들을 포함할 수 있다. 방법(700)은 도 1 및 도 6을 참조하여 전술된 메모리 어드레스 공간을 구성하고 결함이 있는 셀들을 대체하는 동작들과 유사하거나 동일한 다른 동작들을 포함할 수 있다. 다양한 실시예들은 도 7에 도시된 것보다 많거나 적은 동작들을 가질 수 있다.
도 8은 본 발명의 다양한 실시예들에 따른 시스템(800)을 도시한다. 시스템(800)은 프로세서(820), 메모리 디바이스(824), 이미지 센서 디바이스(826), 메모리 제어기(830), 그래픽 제어기(840), I/O 제어기(850), 디스플레이(852), 키보드(854), 포인팅 디바이스(856), 주변 장치(858), 트랜시버(859) 및 파워 유니트(860) 중 하나 이상을 포함할 수 있다. 시스템(800)은 시스템(800)의 컴포넌트들 사이에서 정보를 전송하고, 상기 컴포넌트들 중 적어도 일부에 전력을 제공하기 위한 버스(861)를 포함할 수 있다. 시스템(800)은 시스템의 컴포넌트들 중 일부가 부착될 수 있는 보드(예컨대, 머더 보드; 802) 및 정보를 시스템(800)으로/부터 전송하고 수신하기 위한 안테나(870)를 포함할 수 있다. 트랜시버(859)는 안테나(870)와 시스템(800)의 컴포넌트들 중 하나 이상 (예컨대, 프로세서(820) 및 메모리 디바이스(824) 중 적어도 하나) 사이에 정보를 전송하도록 동작할 수 있다.
이미지 센서 디바이스(820)는 CMOS 픽셀 어레이를 가진 상보성 금속 산화물 반도체(CMOS) 이미지 센서와 CCD 픽셀 어레이를 가진 전하 결합 소자(CCD) 이미지 센서를 포함할 수 있다.
디스플레이(852)는 아날로그 디스플레이 또는 디지털 디스플레이를 포함할 수 있다. 디스플레이(852)는 다른 컴포넌트들로부터 정보를 수신할 수 있다. 예컨대, 디스플레이(852)는 텍스트 또는 이미지들과 같은 정보를 디스플레이하기 위해 프로세서(820), 메모리 디바이스(824), 이미지 센서 디바이스(826 및 그래픽 제어기(840) 중 하나 이상에 의해 처리되는 정보를 수신할 수 있다.
프로세서(820)는 범용 프로세서 또는 ASIC을 포함할 수 있다. 프로세서(820)는 단일 코어 프로세서 또는 멀티-코어 프로세서를 포함할 수 있다. 프로세서(820)는 정보를 처리하기 위해 하나 이상의 프로그래밍 명령들을 실행할 수 있다. 정보는 메모리 디바이스(824) 및 이미지 센서 디바이스(826)와 같은 시스템(800)의 하나 이상의 컴포넌트들에 의해 제공되는 정보를 포함할 수 있다.
메모리 디바이스(824)는 휘발성 메모리 디바이스, 비휘발성 메모리 디바이스 또는 이들의 조합을 포함할 수 있다. 예컨데, 메모리 디바이스(824)는 DRAM 디바이스, SRAM 디바이스, 플래시 메모리 디바이스, 위상 변화 메모리 디바이스 또는 상기 메모리 디바이스들의 조합을 포함할 수 있다.
메모리 디바이스(824)는 도 1 내지 도 6을 참조하여 전술된 스택 디바이스들(200, 400, 500) 및 장치(600)와 같이 본 명세서에서 설명되는 다양한 디바이스들 중 하나 이상의 실시예를 포함할 수 있다. 프로세서(820) 또는 메모리 디바이스(824) 또는 이들 모두는 도 1의 IC 패키지와 같은 IC 패키지 내에 포함될 수 있다.
장치(예컨대, IC 패키지(100) 및 스택 디바이스들(200, 400, 500) 및 장치(600)) 및 시스템(예컨대, 시스템(800))의 설명들은 다양한 실시예들의 구성의 일반적인 이해를 제공하기 위한 것이며, 본 명세서에서 설명되는 구조들을 사용할 수 있는 장치 및 시스템들의 특징들 및 컴포넌트들 모두에 대한 완전한 설명을 제공하기 위한 것은 아니다.
전술된 컴포넌트들 중 일부는 소프트웨어를 통한 시뮬레이션을 포함하여 다수의 방식들로 실행될 수 있다. 따라서, 전술된 장치(예컨대, IC 패키지(100) 및 스택 디바이스들(200, 400, 500) 및 장치(600)) 및 시스템(예컨대, 시스템(800))은 본 명세서에서 "모듈들" (또는 "모듈")을 특징으로 할 수 있다. 상기 모듈들은 장치(예컨대, IC 패키지(100) 및 스택 디바이스들(200, 400, 500) 및 장치(600)) 및 시스템들(예컨대, 시스템(800))의 구조에 의해 요구되는 바와 같이 및 다양한 실시예들의 특정 구현에 대하여 적절한 것으로서 하드웨어 회로, 단일 및/또는 멀티 프로세서 회로들, 메모리 회로들, 소프트웨어 프로그램 모듈들 및 오브젝트들 및/또는 펌웨어, 및 이들의 조합들을 포함할 수 있다. 예컨대, 상기 모듈들은 소프트웨어 전기 신호 시뮬레이션 패키지, 전력 사용 및 분배 시뮬레이션 패키지, 캐패시턴스-인덕턴스 시뮬레이션 패키지, 전력/열 소실 시뮬레이션 패키지, 신호 전송-수신 시뮬레이션 패키지 및/또는 다양한 잠정적인 실시예들의 동작을 시뮬레이션하거나 실행하기 위해 사용되는 소프트웨어 및 하드웨어의 조합과 같은 시스템 동작 시뮬레이션 패키지 내에 포함될 수 있다.
다양한 실시예들의 장치 및 시스템들은 고속 컴퓨터들에서 사용되는 전기 회로, 통신 및 신호 처리 회로, 단일 또는 멀티 프로세서 모듈들, 단일 또는 멀티 내장 프로세서들, 멀티-코어 프로세서들, 데이터 스위치들 및 멀티 레이어, 멀티 칩 모듈들을 포함하는 애플리케이션용 모듈들을 포함하거나 이들 내에 포함될 수 있다. 상기 장치 및 시스템들은 추가로 텔레비전들, 셀룰러폰들, 퍼스널 컴퓨터들(예컨대, 랩탑 컴퓨터들, 데스크탑 컴퓨터들, 휴대용 컴퓨터들, 타블렛 컴퓨터들 등등), 워크 스테이션들, 라디오들, 비디오 플레이어들, 오디오 플레이어들(예컨대, MP3(동영상 전문가 그룹, 오디오 레이어 3) 플레이어들), 차량들, 의학용 디바이스들(예컨대, 심장 모니터, 혈압 모니터, 등등), 셋톱 박스들 등등과 같은 다양한 전사 지스템들 내에 서브-컴포넌트들로서 포함될 수 있다.
본 명세서에서 설명되는 하나 이상의 실시예들은 셀들을 포함하는 제 1 다이 및 상기 제 1 다이와 함께 스택 내에 배열되는 제 2 다이를 가지며, 상기 제 1 및 제 2 다이들이 스택 내에 배열된 후에 메모리 어드레스 공간을 어드레싱 가능 메모리 어드레스 공간 부분과 어드레싱 불가능 메모리 어드레스 공간 부분으로 구성하도록 형성된 장치, 시스템들 및 방법들을 포함할 수 있으며, 상기 메모리 어드레스 공간은 상기 셀들로 매핑된 어드레스들을 포함한다. 메모리 어드레스 공간은 상기 셀들로 매핑된 어드레스들을 포함할 수 있다. 본 명세서에 설명된 하나 이상의 실시예들은 또한 스택 내의 제 1 다이와 제 2 다이의 셀들 사이에서 결함이 있는 셀을 스페어 셀로 대체하기 위한 장치, 시스템들 및 방법들을 포함한다. 추가의 장치, 시스템들 및 방법들을 포함하는 다른 실시예들은 도 1 내지 도 8을 참조하여 전술되었다.
전술된 설명 및 도면들은 당업자가 본 발명의 실시예들을 실행할 수 있도록 하기 위한 본 발명의 일부 실시예들을 설명한다. 다른 실시예들은 구조적인, 논리적인, 전기적인, 프로세서의 및 다른 변경들을 통합할 수 있다. 도면들에서, 유사한 특징부들 또는 숫자들은 몇몇 도면들에서 실질적으로 유사한 특징들을 설명한다. 예들은 단지 가능한 변형들을 대표한다. 몇몇 실시예들의 부분들 및 특징들은 다른 실시예들의 부분들 및 특징들 내에 포함되거나 이들을 대신할 수 있다. 다수의 다른 실시예들은 전술된 설명을 읽고 이해할 때 당업자에게 명백할 것이다.
독자가 기술 명세서의 속성 및 요점을 신속하게 확인하도록 하는 요약을 필요로 하는 37 C.F.R.§1.72(b)를 따르도록 제공된다. 상기 요약은 그 조건으로 제출되며, 청구항들을 해석하거나 제한하기 위해 사용되지 않는다.

Claims (63)

  1. 셀들을 포함하는 제 1 다이; 및
    상기 제 1 다이와 하나의 스택 내에 배열되는 제 2 다이를 포함하는 장치로서, 상기 제 2 다이는 상기 제 1 및 제 2 다이들이 하나의 스택 내에 배열된 후에 상기 셀들 중 적어도 하나가 결함이 있을 때 메모리 어드레스 공간을 어드레싱 가능 메모리 어드레스 공간 부분 및 어드레싱 불가능 메모리 어드레스 공간 부분으로 조직하도록 구성되며, 상기 메모리 어드레스 공간은 상기 셀들로 매핑되는 어드레스들을 포함하는, 장치.
  2. 제 1항에 있어서,
    상기 어드레싱 가능 메모리 어드레스 공간 부분 내의 어드레스는 상기 셀들 사이에 결함이 없는 셀로 매핑되고, 상기 어드레싱 불가능 메모리 어드레스 공간 부분 내의 어드레스는 상기 셀들 사이에 결함이 있는 셀로 매핑되는, 장치.
  3. 제 1항에 있어서,
    상기 제 2 다이는 상기 셀들 사이에 결함이 있는 셀의 어드레스를 상기 셀들 사이에 결함이 없는 셀로 리매핑하도록 구성되는, 장치.
  4. 제 1항에 있어서,
    상기 어드레싱 가능 메모리 어드레스 공간 부분은 연속된 메모리 어드레스 공간 부분인, 장치.
  5. 제 4항에 있어서,
    상기 어드레싱 불가능 메모리 어드레스 공간 부분은 연속된 메모리 어드레스 공간 부분인, 장치.
  6. 제 1항에 있어서,
    상기 제 2 다이는 외부 디바이스로부터 상기 셀들 사이에 적어도 하나의 결함이 있는 셀의 적어도 하나의 어드레스를 마스킹 하도록 구성되는, 장치.
  7. 제 1항에 있어서,
    상기 스택 내에 배열되고 추가의 셀들을 포함하는 적어도 하나의 추가 다이를 더 포함하며, 상기 메모리 어드레스 공간은 상기 추가의 셀들의 어드레스를 포함하는, 장치.
  8. 제 7항에 있어서,
    상기 제 2 다이는 상기 제 1 다이의 셀들 및 상기 추가의 셀들 사이에서 적어도 하나의 결함이 있는 셀의 적어도 하나의 어드레스를 상기 제 1 다이의 셀들 및 상기 추가의 셀들 사이에서 적어도 하나의 결함이 없는 셀로 리매핑하도록 구성되는, 장치.
  9. 제 8항에 있어서,
    상기 제 1, 제 2 및 추가의 다이들은 상기 제 2 다이가 집적 회로 패키지의 베이스에 가장 인접하도록 상기 집적 회로 패키지 내에 밀봉되는, 장치.
  10. 제 1항에 있어서,
    상기 제 1 및 제 2 다이들 중 적어도 하나는 상기 제 1 및 제 2 다이들 중 하나의 결함이 있는 셀을 대체하기 위한 적어도 하나의 스페어 셀을 포함하고, 상기 제 2 다이는 더 이상 사용가능한 스페어 셀들이 없을 때 메모리 어드레스 공간을 조직하도록 구성되는, 장치.
  11. 제 1 셀들을 포함하는 제 1 다이;
    제 2 셀들을 포함하는 제 2 다이; 및
    상기 제 1 및 제 2 다이들과 함께 하나의 스택 내에 배열되어 상기 제 1 및 제 2 셀들 사이에 결함이 있는 셀을 스페어 셀로 대체하도록 구성된 제 3 다이를 포함하는, 장치.
  12. 제 11항에 있어서,
    상기 결함이 있는 셀은 상기 제 1 다이에 위치되고, 상기 스페어 셀은 상기 제 2 다이에 위치되는, 장치.
  13. 제 11항에 있어서,
    상기 결함이 있는 셀은 상기 제 1 다이에 위치되고, 상기 스페어 셀은 상기 제 3 다이에 위치되는, 장치.
  14. 제 11항에 있어서,
    상기 스페어 셀 및 상기 결함이 있는 셀은 서로 다른 셀 타입들인, 장치.
  15. 제 11항에 있어서,
    상기 제 1, 제 2 및 제 3 다이들 사이에서, 상기 제 3 다이만이 입력되는 어드레스가 결함이 있는 셀의 어드레스와 매치하는지 결정하도록 구성되는, 장치.
  16. 제 15항에 있어서,
    상기 결함이 있는 셀은 상기 제 1 다이에 위치되고, 상기 스페어 셀은 상기 제 2 다이에 위치되는, 장치.
  17. 제 11항에 있어서,
    상기 제 3 다이는 입력되는 어드레스가 상기 결함이 있는 셀의 어드레스와 매치하는 경우에 상기 스페어 셀에 접속하여 상기 스페어 셀에 데이터를 기록하고 상기 스페어 셀들로부터 데이터를 판독하는 것 중 하나를 수행하도록 구성되는, 장치.
  18. 제 11항에 있어서,
    상기 제 1, 제 2 및 제 3 다이들 중에서, 상기 제 1 및 제 2 다이들만이 입력되는 어드레스가 상기 결함이 있는 셀의 어드레스와 매치하는지 결정하도록 구성되는, 장치.
  19. 제 11항에 있어서,
    상기 제 1, 제 2 및 제 3 다이들 중에서, 제 1 및 제 2 다이들만이 입력되는 어드레스가 상기 결함이 있는 셀의 어드레스와 매치하는 경우에 상기 스페어 셀에 접속하여 데이터를 상기 스페어 셀로 기록하고 상기 스페어 셀로부터 데이터를 판독하는 것 중 하나를 수행하도록 구성되는, 장치.
  20. 제 11항에 있어서,
    상기 제 3 다이는 상기 제 1 및 제 2 셀들 사이에서 적어도 하나의 추가의 결함이 있는 셀을 적어도 하나의 추가의 스페어 셀로 대체하도록 구성되는, 장치.
  21. 제 1 셀 타입의 제 1 셀들을 포함하는 제 1 다이;
    상기 제 1 셀 타임의 제 2 셀들을 포함하는 제 2 다이; 및
    상기 제 1 및 제 2 다이들과 함께 하나의 스택 내에 배치되고, 제 2 셀 타입의 제 3 셀들을 포함하는 제 3 다이를 포함하는 장치로서, 상기 제 1 다이는 상기 제 1 셀들 사이에서 제 1의 결함이 있는 셀을 상기 제 2 및 제 3 셀들 중 하나로 대체하도록 구성되고, 상기 제 2 다이는 상기 제 2 셀들 사이에서 제 2의 결함이 있는 셀을 상기 제 1 및 제 3 셀들 중 하나로 대체하도록 구성되는, 장치.
  22. 제 21항에 있어서,
    상기 제 1 셀 타입은 동적 랜덤 액세스 메모리 셀 타입이고, 상기 제 2 셀 타입은 정적 랜덤 액세스 셀 타입인, 장치.
  23. 제 21항에 있어서,
    상기 제 1, 제 2 및 제 3 다이들 사이에서, 상기 제 1 및 제 2 다이들만이 입력되는 어드레스가 상기 제 1 및 제 2의 결함이 있는 셀들 중 적어도 하나의 어드레스와 매치하는지 결정하도록 구성되는, 장치.
  24. 제 23항에 있어서,
    상기 제 1, 제 2 및 제 3 다이들 사이에서, 상기 제 1 및 제 2 다이들만이 상기 제 3 셀들에 접속하여 상기 입력되는 어드레스가 상기 결함이 있는 셀들의 어드레스와 매치하는 경우에 데이터를 상기 제 3 셀들 중 적어도 하나에 기록하고 상기 제 3 셀들 중 적어도 하나로부터 데이터를 판독하는 것 중 하나를 수행하도록 구성되는, 장치.
  25. 제 24항에 있어서,
    상기 스택 내에 적어도 하나의 추가 다이를 더 포함하는, 장치.
  26. 결함이 있는 셀을 포함하는 제 1 다이; 및
    상기 제 1 다이에 결합된 제 2 다이를 포함하는 장치로서, 상기 제 2 다이는 상기 제 1 다이 및 상기 제 2 다이로/부터 데이터의 전송을 제어하기 위한 제어 회로를 포함하고, 상기 결함이 있는 셀은 상기 제 1 다이 및 상기 제 2 다이 중 하나의 또 다른 셀에 의해 대체되지 않고, 상기 결함이 있는 셀은 상기 제어 회로가 동작할 때 상기 제 1 다이에 남아있는, 장치.
  27. 제 26항에 있어서,
    상기 제 1 다이 및 상기 제 2 다이는 하나의 스택 내에 배열되고 동일한 집적 회로 패키지 내에 밀봉되는, 장치.
  28. 제 27항에 있어서,
    상기 제 1 및 제 2 다이에 결합된 적어도 하나의 추가 다이를 더 포함하는, 장치.
  29. 제 26항에 있어서,
    상기 제 1 다이는 제 1 집적 회로 패키지 내에 밀봉되고, 상기 제 2 다이는 제 2 집적 회로 패키지 내에 밀봉되는, 장치.
  30. 제 1 셀들을 가진 제 1 다이 및 제 2 셀들을 가진 제 2 다이를 포함하는 다수의 다이들; 및
    제 1 및 제 2 셀들 사이에서 적어도 하나의 선택된 셀이 결함이 있는 경우에 상기 선택된 셀을 대체하기 위한 스페어 셀들을 포함하는 장치로서, 상기 스페어 셀들은 상기 다수의 다이들 중 제 3 다이에만 위치되는, 장치.
  31. 제 30항에 있어서,
    상기 다수의 다이들은 하나의 스택 내에 배치되고, 베이스를 포함하는 집적 회로 패키지 내에 밀봉되며, 상기 제 3 다이는 상기 베이스에 가장 인접한, 장치.
  32. 제 30항에 있어서,
    상기 제 1 다이, 상기 제 2 다이 및 상기 제 3 다이는 서로 다른 집적 회로 패키지들 내에 밀봉되는, 장치.
  33. 프로세서; 및
    상기 프로세서에 결합된 메모리 디바이스를 포함하는 시스템으로서, 상기 메모리는,
    셀들을 포함하는 제 1 다이; 및
    상기 제 1 다이와 함께 하나의 스택 내에 배열되는 제 2 다이를 포함하는데, 상기 제 2 다이는 상기 제 1 및 제 2 다이들이 상기 스택 내에 배열된 후에 상기 셀들 중 적어도 하나가 결함이 있을 때 메모리 어드레스 공간을 어드레싱 가능 메모리 어드레스 공간 부분 및 어드레싱 불가능 메모리 어드레스 공간 부분으로 조직하도록 구성되며, 상기 메모리 어드레스 공간은 상기 셀들로 매핑되는 어드레스들을 포함하는, 시스템.
  34. 제 33항에 있어서,
    상기 어드레싱 가능 메모리 어드레스 공간 부분 내의 적어도 하나의 어드레스는 상기 셀들 사이에 적어도 하나의 결함이 없는 셀로 매핑되고, 상기 어드레싱 불가능 메모리 어드레스 공간 부분 내의 적어도 하나의 어드레스는 상기 셀들 사이에 적어도 하나의 결함이 있는 셀로 매핑되는, 시스템.
  35. 제 34항에 있어서,
    상기 어드레싱 가능 메모리 어드레스 공간 부분은 연속된 메모리 어드레스 공간 부분인, 시스템.
  36. 제 33항에 있어서,
    상기 메모리 디바이스는 상기 어드레싱 불가능 메모리 어드레스 공간 부분 내의 적어도 하나의 어드레스를 디스에이블하도록 구성되는, 시스템.
  37. 제 33항에 있어서,
    상기 메모리 디바이스는 초기화 기간 동안 상기 어드레싱 가능 메모리 어드레스 공간 부분을 상기 프로세서에 제공하도록 구성되는, 시스템.
  38. 프로세서; 및
    상기 프로세서에 결합된 메모리 디바이스를 포함하는 시스템으로서, 상기 메모리 디바이스는,
    제 1 셀들을 포함하는 제 1 다이;
    제 2 셀들을 포함하는 제 2 다이; 및
    상기 제 1 및 제 2 다이들과 함께 하나의 스택 내에 배열되고, 상기 제 1 및 제 2 셀들 사이에서 결함이 있는 셀을 스페어 셀로 대체하도록 구성되는 제 3 다이를 포함하는, 시스템.
  39. 제 38항에 있어서,
    상기 결함이 있는 셀은 상기 제 1 다이에 위치되고, 상기 스페어 셀은 상기 제 2 다이에 위치되는, 시스템.
  40. 제 38항에 있어서,
    상기 결함이 있는 셀은 상기 제 1 다이에 위치되고, 상기 스페어 셀은 상기 제 3 다이에 위치되는, 시스템.
  41. 제 1 다이 및 제 2 다이가 적층된 후에 상기 제 1 다이 및 제 2 다이의 셀들 사이에 적어도 하나의 셀이 결함이 있을 때 메모리 어드레스 공간을 어드레싱 가능 메모리 어드레스 공간 부분 및 어드레싱 불가능 메모리 어드레스 공간 부분으로 조직하는 단계를 포함하는 방법으로서, 상기 메모리 어드레스 공간은 상기 셀들로 매핑되는 어드레스들을 포함하는, 방법.
  42. 제 41항에 있어서,
    상기 어드레싱 가능 메모리 어드레스 공간 부분 내의 어드레스는 상기 셀들 사이에 결함이 없는 셀로 매핑되고, 상기 어드레싱 불가능 메모리 어드레스 공간 부분 내의 어드레스는 상기 셀들 사이에 결함이 있는 셀로 매핑되는, 방법.
  43. 제 41항에 있어서,
    상기 어드레싱 가능 메모리 어드레스 공간 부분은 연속된 어드레싱 가능 공간 부분인, 방법.
  44. 제 43항에 있어서,
    상기 어드레싱 가능 메모리 어드레스 공간 부분 내의 어드레스들은 상기 어드레싱 불가능 메모리 어드레스 공간 부분 내의 어드레스들보다 높은 값들을 가지는, 방법.
  45. 제 43항에 있어서,
    상기 어드레싱 가능 메모리 어드레스 공간 부분 내의 어드레스들은 상기 어드레싱 불가능 메모리 어드레스 공간 부분 내의 어드레스들보다 낮은 값들을 가지는, 방법.
  46. 제 41항에 있어서,
    상기 어드레싱 불가능 메모리 어드레스 공간 부분 내의 어드레스들이 사용될 수 없게 하는 단계를 더 포함하는, 방법.
  47. 제 1 다이의 제 1 셀들과 제 2 다이의 제 2 셀들 사이에 결함이 있는 셀을 스페어 셀로 대체하는 단계를 포함하며, 상기 제 1 및 제 2 다이들은 하나의 스택 내에 배열되는, 방법.
  48. 제 47항에 있어서,
    상기 결함이 있는 셀은 상기 제 1 다이에 위치되고, 상기 스페어 셀은 상기 제 2 다이에 위치되는, 방법.
  49. 제 48항에 있어서,
    상기 결함이 있는 셀을 대체하는 단계는 입력되는 어드레스가 상기 결함이 있는 셀의 어드레스와 매치하는지 결정하기 위해 상기 제 1 다이에서 어드레스 비교를 수행하는 단계를 포함하는, 방법.
  50. 제 48항에 있어서,
    상기 결함이 있는 셀을 대체하는 단계는 입력되는 어드레스가 상기 결함이 있는 셀의 어드레스와 매치하는지 결정하기 위해 상기 스택 내의 제 3 다이에서 어드레스 비교를 수행하는 단계를 포함하는, 방법.
  51. 제 48항에 있어서,
    상기 스페어 셀 및 상기 결함이 있는 셀은 서로 다른 셀 타입들인, 방법.
  52. 제 47항에 있어서,
    상기 스페어 셀은 상기 스택 내의 제 3 다이에 위치되는, 방법.
  53. 제 1 다이에 위치된 제 1 셀들 사이에 제 1의 결함이 있는 셀을 상기 제 1 다이에 위치된 제 1의 스페어 셀로 대체하는 단계; 및
    상기 제 1 셀들 사이에 제 2의 결함이 있는 셀을 제 2 다이에 위치된 제 2 의 스페어 셀로 대체하는 단계를 포함하는 방법으로서, 상기 제 2 다이는 상기 제 1 다이와 하나의 스택 내에 배열되는, 방법.
  54. 제 53항에 있어서,
    입력되는 어드레스가 상기 제 1 및 제 2의 결함이 있는 셀들 중 하나의 어드레스와 매치하는지 결정하기 위해 상기 제 1 다이에서 어드레스 비교를 수행하는 단계를 더 포함하는, 방법.
  55. 제 53항에 있어서,
    상기 제 1 셀들 사이에서 추가의 결함이 있는 셀을 상기 스택 내의 제 3 다이에 위치된 스페어 셀들로 대체하는 단계를 더 포함하는, 방법.
  56. 제 53항에 있어서,
    상기 제 1 스페어 셀은 동적 랜덤 액세스 메모리 셀 타입이고, 상기 제 2 스페어 셀은 정적 랜덤 액세스 메모리 셀 타입인, 방법.
  57. 제 1 다이의 제 1 셀들 내에서 제 1 데이터를 판독하는 단계;
    스페어 셀들 내에서 제 2 데이터를 판독하는 단계 - 상기 스페어 셀들은 결함이 있는 제 2 셀들을 대체함 - ; 및
    상기 제 1 데이터 및 상기 제 2 데이터를 동시에 제 2 다이로 전송하는 단계를 포함하는 방법.
  58. 제 57항에 있어서,
    상기 제 1 다이 및 상기 제 2 다이는 하나의 스택 내에 배열되고, 동일한 지적 회로 패키지 내에 밀봉되는, 방법.
  59. 제 57항에 있어서,
    상기 제 1 다이 및 상기 제 2 다이는 서로 다른 집적 회로 패키지들 내에 밀봉되는, 방법.
  60. 제 1 다이 내의 제 1 셀들 내에서 제 1 데이터를 판독하는 단계;
    제 2 다이 내의 스페어 셀들 내에서 제 2 데이터를 판독하는 단계 - 상기 스페어 셀들은 상기 제 1 다이의 제 2 셀들을 대체함 - ; 및
    상기 제 1 데이터 및 상기 제 2 데이터를 제 3 다이로 전송하는 단계를 포함하는 방법.
  61. 제 60항에 있어서,
    상기 제 1 데이터 및 상기 제 2 데이터는 서로 다른 시간에 상기 제 3 다이로 전송되는, 방법.
  62. 제 60항에 있어서,
    상기 제 1 다이, 상기 제 2 다이 및 상기 제 3 다이는 동일한 집적 회로 패키지 내의 하나의 스택 내에 배열되는, 방법.
  63. 제 60항에 있어서,
    상기 제 1 다이, 상기 제 2 다이 및 상기 제 3 다이는 서로 다른 집적 회로 패캐지 내에 배열되는, 방법.
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