TW201327567A - 具有包含專用的冗餘區域之層之記憶體系統 - Google Patents

Abstract

系統和方法係揭露可以包括第一層。第一層包含第一冗餘記憶體元件，輸入/輸出介面，第一層保險絲盒，和保險絲燒斷控制。這些系統和方法亦可包括第二層，其透過包含第二層記憶體元件的第一連接耦合到第一層，以及耦合到第一冗餘記憶體元件的第二層的保險絲盒。此外，這些系統和方法可以進一步包括耦合到第一層的冗餘暫存器，其中第二層記憶體元件的部分故障時，冗餘暫存器提供資訊至保險絲燒斷控制，其分配第一冗餘記憶體元件的部分以藉由第一層保險絲盒和第二層保險絲盒中的燒斷元件來提供用於第二層記憶體元件的故障部分的冗餘。

Description

具有包含專用的冗餘區域之層之記憶體系統

本發明一般關於電子記憶體，並且更具體關於半導體元件的群組內之冗餘元件的佈置。

由於製程技術之單元小間距，高密度記憶體裝置可受到許多記憶體故障。以記憶體產量的觀點，丟棄具有這些故障的高密度記憶體裝置是不可接受的。這些小和可修補的數量之記憶體故障的解決方案已一再地需要待預先分配的每一個高密度記憶體裝置晶片記憶體陣列的大區域以提供用於記憶體故障冗餘。當遇到記憶體故障時，這種方法係以在記憶體陣列和記憶體密度兩者中的空間損失的形式耗費。

當需要最小化用於冗餘的所需空間以及冗餘分配的有效控制時，系統和方法可提供用於高密度記憶體裝置內故障的冗餘。

在本揭露之一實施方式中，系統和方法係被揭露可包括第一層，此第一層包含第一冗餘記憶體元件，輸入/輸出介面，第一層保險絲盒，以及保險絲燒斷控制。這些系統和方法亦可包括透過第一連接耦合至第一層之第二層，以及耦合至該第一冗餘記憶體元件之第二層保險絲盒。第 一連接包含第二層記憶體元件。此外，這些系統和方法可更包括耦合至該第一層之冗餘暫存器，其中在部分該第二層記憶體元件之故障時，冗餘暫存器提供資訊至保險絲燒斷控制，其藉由在第一層保險絲盒以及第二層保險絲盒中之燒斷元件分配部分第一冗餘記憶體元件以提供用於故障部分第二層記憶體元件的冗餘。

在另一實施方式中，一種方法被揭露係包括驗證位於越過至少三層包含記憶體單元之半導體材料之複數個記憶體單元，在至少三層包含記憶體單元之半導體材料內判定故障位置，以及在至少三層包含記憶體單元之半導體材料內分配一類型至故障之每一者。本方法亦可包括根據故障位置以及根據之至少三層之故障係藉由所有依附層之總故障可修補之類型，判定晶片是否可修補，以及儲存在該等層之每一者上之修補資訊。

本專利文件全篇所提供的特定詞語和短語的定義，那些所屬技術領域中的通常知識者應該明白，在許多，如果不是大多數情況下，這樣的定義適用於這樣定義的詞語和短語之前以及將來的使用。

雖然本實施方式已經提出了本發明的一些實施方式，所附申請專利範圍係被充分支持以涵蓋和將涵蓋本發明其他的實施方式，其不同於根據各種修改和改進所描述的實施方式。

在動態隨機存取記憶體(DRAM)中，記憶體單元被用來透過複數個數據儲存元件儲存數據，記憶體元件包括電容器，寄生體電容器，和其他記憶體儲存方法。在半導體製造過程中，小部分數量的數據儲存元件係缺陷是有可能的。對於這樣的故障，用於部分的半導體裝置的冗餘是合意的。此故障係透過冗餘的使用補償，其中替代儲存元件被用來取代那些已經故障的元件。這種冗餘往往採取列冗餘(CR)或行冗餘(RR)的形式。

在半導體製造的進步已提升使多層半導體結合在一起的能力。這些層有時意指為半導體的基材或個別的晶片。這些多層提供機制以在零件空間中最小的增加來增加半導體晶片的能力。為此目的，多層的結合在此可意指為層的「系統」。當透過複數個層聚集空間以增加可用空間，問題仍存在於最佳化半導體層的效率。舉例來說，在習知系統中，如每個層具有行冗餘和列冗餘，以及整體的晶片的可用空間未最佳化。可最佳化冗餘至半導體產品的單或多層上的系統和方法係需要的。

如本文所述，在一個實施方式中，所有被區塊或單元所代表的冗餘儲存元件係被分配到主層中。從屬層不具有任何冗餘區塊或單元。當包含多層的記憶體裝置被創造時，主層只需要有關的從屬層的缺陷資訊的資訊。此外，作為所有的冗餘資訊被儲存在主層的結果，用於冗餘的控制邏輯電路可被放置在主層中，藉此在從屬層的外圍邏輯區塊可減小。一旦從層疊的附屬晶片的所有缺陷資訊被收集 到主晶片中，到主層的冗餘邏輯中的有關的保險絲被燒斷，以及當從屬層或主層的任何缺陷位置從記憶體控制器存取時，其對應的冗餘單元在主層被存取，而不是存取主層或從屬層的缺陷的記憶體單元。這個在主晶片中之中心的冗餘確保比傳統方法更效率的冗餘邏輯控制和更快的存取時間。

效果上，本揭露使從屬晶片上的缺陷可以很易於與主晶片的冗餘固定。在此揭露係藉由分配位於用於至少一個從屬層缺陷的更換的至少一個主層上的冗餘以將行冗餘和列冗餘放到所有連接的半導體層的至少一個主層中的各種設計，系統，裝置，和方法。此外在此揭露係各種設計，系統，裝置和方法以使用在複數個半導體層內的特定儲存元件的故障有關的資訊來最佳化製造具有多層的半導體產品。有關半導體的其他創新設計，系統，裝置，和方法係在此揭露，關於各種在此揭露實施例之一或多個優點的清單，為了清楚起見，應被解釋為說明性的，而不是限制性的。

圖1示出了主層100，其包含第一主記憶體單元陣列102，第二主記憶體單元陣列104，第三主記憶體單元陣列106，第四主記憶體單元陣列108，讀出寫入控制(RD/WR)144，冗餘邏輯和暫存器(RLR)142，貫穿矽通孔(TSV)160，和輸入/輸出(I/O)介面140。每個主記憶體單元陣列102，104，106，108分別被耦合到行冗餘和列冗餘。例如，第一主記憶體單元陣列102被耦合到列 冗餘112和行冗餘122。第二主記憶體單元陣列104被耦合到列冗餘114和行冗餘124。第三主記憶體單元陣列106被耦合到列冗餘116和行冗餘126。第四主記憶體單元陣列108被耦合到列冗餘118和行冗餘128。主層100被配置與使用貫穿矽通孔160的附加層通訊。列冗餘和行冗餘的大小可以根據記憶體產品的生產率需求，所使用的記憶體類型和處理技術節點來選擇。明確設想，在一些替代的實施方式中，每個主記憶體之缺陷單元在主層中以列冗餘和行冗餘替換。

輸入/輸出介面140的目的是為了方便與其他設備通訊。輸入/輸出介面140可以使用複數個標準中的任何一個，並可使用包括封裝球或銷之複數個不同的介面方案連接。此外，輸入/輸出介面140可以包含額外的元件，如緩衝或其他組件以改變或增強主層100的操作。輸入/輸出介面140可因此包含兩個外部連接(介面)和內部組件(緩衝，通訊邏輯，等)。明確理解，輸入/輸出介面140可透過貫穿矽通孔160控制的主層100以及額外的從屬層的讀取和寫入操作。

冗餘邏輯和暫存器(RLR)142可以包含儲存在冗餘暫存器的缺陷資訊。該暫存器容納有關主層100和主層100連接到的任何從屬層之每個單元的故障的行和列位址的資訊。一旦從藉由主層100所控制之主層100和從屬層的所有缺陷資訊收集到主層100中，主層的冗餘邏輯中的相關的保險絲及從屬層中相關的保險絲係被燒斷。當從屬 層或主層的任何缺陷位置被存取時，其相應的冗餘單元在主層被存取，而不是存取從屬層。這個在主層中之中心的冗餘比習知方法促進更有效的冗餘邏輯控制和更快的存取時間。

冗餘邏輯和暫存器142被配置以判定根據總冗餘單元和總堆疊層，包含主層100和至少一個從屬層的系統是否是可修補的。冗餘邏輯和暫存器142包含有關藉由主層100所控制之主層100和從屬層的故障的數目的資訊。一旦判定了系統的總故障，修補或非修補狀態的判定可以由如在圖7中更詳細地描述作出。

矽通孔160的目的是說明可被用以提供到不同層的連接性的一種連接。貫穿矽通孔係垂直連接元件，如果不是完全，其可以實質上透過基板，且完全容納在堆疊的基板的周邊內。貫穿矽通孔是與垂直連接元件截然不同的，並已在很大程度上取代抬高堆疊的記憶體設備的外緣的垂直連接元件。這種外部的配線(即設置在週邊的配線)習知上需要操作地連接堆疊設備。此配線增加由堆疊裝置所佔有的整體橫向區域，並典型地需要在堆疊中的相鄰基板之間插入層。由於貫穿矽通孔垂直向上透過基板，沒有額外的橫向區域需要超出由堆疊中的最大基板的週邊所定義。此外，貫穿矽通孔的傾向於透過裝置的堆疊縮短某些臨界信號路徑的總長度，從而促進更快的操作速度。當貫穿矽通孔具有這些優點時，明確理解，其他類型的連接，如前面提到的外部配線，可以使用替代貫穿矽通孔160。貫穿 矽通孔160代表主層和至少一個從屬層之間的連接，不應該被解釋為關於本揭露所欲之範圍的限制。

圖2是從屬層200的實施例。從屬層200包括第一從屬記憶體單元陣列202，第二從屬記憶體單元陣列204，第三從屬記憶體單元陣列206，和第四從屬記憶體單元陣列208，和貫穿矽通孔260。在一些實施例中，從屬層200更包含測試邏輯212和冗餘暫存器214。在從屬層200中的故障或錯誤的情況下，自主層100的冗餘記憶體可以被使用以補償透過貫穿矽通孔260的故障或錯誤。因此，圖2所示沒有冗餘，作為用於從屬層200的冗餘被包含在主層100。

第一從屬記憶體單元陣列202，第二從屬記憶體單元陣列204，第三從屬單元記憶體陣列206，和第四從記憶體單元陣列208為實質類似於圖1中所討論的記憶體單元陣列，不同之處在於圖1中所示的記憶體陣列更包含行冗餘區域和列冗餘區域兩者。如上所討論的，這些記憶體單元陣列可以被以任何由習知技藝者能夠儲存可擷取的資訊之已知的方式實施。

為了說明的目的，在一個實施方式中，第一主記憶體單元陣列102提供用於第一從屬記憶體單元陣列202的冗餘。第二主記憶體單元陣列104提供用於第二個從屬記憶體單元陣列204的冗餘。第三主記憶體單元陣列106提供用於第三個從屬記憶體單元陣列206的冗餘。第四主記憶體單元陣列108提供用於第四從屬記憶體單元陣列208的 冗餘。在此所描述的關係意圖為了說明的目的，在整個本揭露示出單的主記憶體單元陣列在系統的每一層上提供用於的單從屬記憶體單元陣列的冗餘。然而，清楚地理解，在替代的實施例中，單主記憶體單元陣列可以在單層上提供用於複數個記憶體單元陣列的冗餘。單主記憶體單元被使用來在複數個層中的每一個提供用於單從屬記憶體單元的冗餘的描述為了方便而完成，如明確理解，單主記憶體單元可用於在單層上提供用於複數個記憶體單元陣列的冗餘。

測試邏輯212被用於判定在從屬層200內故障的存在。清楚地理解，測試邏輯212的功能可在一些實施例中被卸載到主層100。因此在一些實施方式中，測試邏輯212的存在是選擇性的。

可以使用冗餘暫存器214儲存有關在從屬層200內的故障位置的資訊。清楚地理解，冗餘暫存器214可在一些實施方式中，不存在在一些實施方式中，以及儲存在冗餘邏輯和暫存器142中由冗餘暫存器儲存的數據。因此冗餘暫存器214的存在在一些實施方式中是選擇性的，但以記憶體冗餘替換的方式係不實用。

從屬層200被耦合到使用貫穿矽通孔260的至少一個主層。貫穿矽通孔260可如上所述，被實施為連接的替代形式，且貫穿矽通孔描述的使用係為了清楚和非限制性的目的。

明確理解，複數個從屬層可以透過分配給每個從屬層 之附加的位址主從屬位元(MSB)的使用在系統中使用。附加的位址位元被使用以識別故障的位置。

圖3是主層100到從屬層200的耦合的圖300。在此圖中，主層100包含貫穿矽通孔160，其透過貫穿矽通孔160耦合到從屬層200。貫穿矽通孔160到貫穿矽通孔260的連接在一些實施方式中可為藉由貫穿矽通孔160和貫穿矽通孔260之間的物理鍵所形成直接的電性連接。圖3中，不應該被解釋為需要分離的元件或主層100和從屬層200之間實質的分離。圖3是一個具有主層100和從屬層200的系統之示例性實施方式。

圖4是實質類似於圖3的圖400，其示出了透過貫穿矽通孔460和貫穿矽通孔260連接到從屬層200之第二從屬層402的附加。理解到，即使第二從屬層透過從屬層200被連接到主層100，第二從屬層402透過主層100控制。它更明確示出從屬層200的貫穿矽通孔260可形成到一層以上的連接，作為貫穿矽通孔260連接到兩個貫穿矽通孔的160和貫穿矽通孔460。圖4是一個具有主層100和兩個從屬層的系統之示例性實施方式。第二從屬層402包含基本上類似於那些在圖2中的元件，包括一個第一，第二，第三，和第四從屬記憶體陣列。主層100的第一，第二，第三，和第四主記憶體單元陣列分別提供冗餘到第二從屬層402的第一，第二，第三，和第四從屬記憶體單元陣列。

圖5是實質類似於圖4的圖500，其示出了第三從屬 層502的附加。第三從屬層502透過貫穿矽通孔560，貫穿矽通孔460，貫穿矽通孔260和透過從屬層200和第二從屬層402的貫穿矽通孔160連接到主層100。圖5是一個具有主層100和三個從屬層的系統之示例性實施方式。第三從屬層502包含實質類似於那些在圖2中的元件，包括第一，第二，第三，和第四從屬記憶體陣列。主層100的第一，第二，第三，和第四主記憶體單元陣列提供冗餘到第一從屬層200中，第二從屬層402，和第三從屬層502的第一，第二，第三，和第四從屬記憶體單元陣列。理解到，有可能是被用來促進主層100和外部裝置之間的通訊之連接，如球或接腳連接。

包含多層的系統之修補性很大程度上是取決於系統內故障的類型。包含多層的系統之故障被指定為行，列，或單類型的故障。如圖1中所示，有用於每個記憶體單元陣列的列冗餘和行冗餘兩者。當行和列之間的劃分是任意的時，有助於保持方向，因為它關於到不同的記憶體單元陣列。行故障關於沿字線的方向的記憶體元件的一組或字線相關的缺陷的故障。列故障關於位線缺陷的記憶體元件和相關的電路和數據線的故障。單故障關於到記憶體單元元件本身的單隨機故障。明確理解，當故障構成整行或整列時，特定臨界值可為了效率的目的被建立以定義。舉例來說，兩個個別的故障可能會被視為單隨機故障，如果單隨機故障在他們之間既不具有相同的行位址也不具有相同的列位址，而三個個別的故障可被視為行或列故障，如果他 們在他們之間具有相同的行位址或相同的列位址。藉由這種方式，行和列冗餘的使用效率可以被保留。隨機單位元故障可以被任何冗餘(行或列)替換。但相對於字線缺陷的行故障或相關邏輯故障可以被唯一的行冗餘替換。列故障可以被唯一的列冗餘固定。因此，在第一步驟中，行和列的故障的檢測和採集應被執行，然後隨機故障可以剩餘的行或列冗餘固定。圖6是系統600的實施例，據此，多貫穿矽通孔被用來連接多從屬層到主層100。在這個實施例中，兩個分離的貫穿矽通孔(106a和160b)被用來連接主層到兩個從屬層(200，402)。這是示出其中多從屬層被使用兩個分離的貫穿矽通孔連接到單主層。明確理解，在這個例子中，附加的支撐元件可以使用在主層上，例如，附加的讀出寫入控制可以使用於每個附加的貫穿矽通孔。

圖7是判定包含多層的系統是否是可修補的一個方法的流程圖700。在區塊704中，系統驗證記憶體單元。在一些實施例中，本驗證藉由測試每個記憶體元件以判定它可以讀取和寫入至少一個數據元件來執行。在區塊706中，系統判定系統層內的任何故障的位置。在區塊706中的判定包含所有的缺陷位置是藉由行，列或單類型的故障分類來收集。在區塊712中，作出關於晶片是否是可修補的判定。關於系統是否是可修補的判定係根據藉由行和列的和隨機單位元的晶片內的故障的故障總數，並可以許多不同的方法執行，包括以下描述的那些。

在第一實施例中，有電性連結存在於主和至少一個從屬記憶體單元陣列之間的假設。換句話說，第一主記憶體單元陣列的冗餘列冗餘112和行冗餘122可用於修補每個從屬層的第一從記憶體陣列中的故障。因此，第一主記憶體單元陣列可補償複數個不同的記憶體單元陣列中的故障。每一行和列的故障進行係計數為單故障。

對用於特定組的記憶體單元陣列的行的關係可以下面的公式所示：RF(m)+RF(s)<=RR(m) [公式.1]其中RF(m)是在主的行故障總數，RF(s)是在陣列的從屬的行故障總數，以及RR(m)是可用於主層中的冗餘行總數。用於列的關係可顯現如以下等式中所示：CF(m)+CF(s)<=CR(m) [公式.2]其中，CR(m)是在主的列故障總數，CF(s)是在陣列的從屬的列故障總數，以及CR(m)是可用於主層中的冗餘列總數。用於單隨機故障的關係可顯現如以下等式中所示：(CR(m)+RR(m))-(CF(m)+CF(s)+RF(m)+RF(s)+SF(m)+SF(s))>=0 其中，SF(m)是在主的單故障總數，SF(s)是在從屬的單故障總數。在本實施例中，為用於層係可修補，三個方程都必須被滿足。在決定在區塊712中系統是可修補的時，系統在區塊716中的冗餘邏輯和暫存器142中儲存修補資訊。在決定在區塊712中系統是不可修補的時，系統在區塊714中儲存報告非可修補的狀態。

明確理解，在此揭露的系統的設計階段期間，RR(m)和CR(m)的分配可以根據主層和從屬層的要求選擇。圖8是當在系統內判定如何匹配和最佳化層時，這個過程可以如何被使用的實施例。圖8是實質類似於圖7，除了在判定存在在區塊802中用於修補的空間不夠時，附加的空間透過具有不同數目的恢復行和列的新主層的選擇被分配用於恢復，如區塊804中所示。明確理解，只有一主層應被用於到外部系統，層，或晶片的通訊，從而避免兩個主層之間的爭用的邏輯運算。本系統的優點之一是，每個系統可修補和非可修補的判定可以在做出系統之前做出，以及每個系統所需的冗餘的判定也可以在創建每個系統之前做出，從而促進有效的主層的選擇。

圖9是恢復的行和列如何可以與在圖3中所示的實施方式和圖2中所討論的關係一致被使用的實施例900。在本實施例中，行故障(rf)902rf在第一從屬記憶體陣列202，列故障(cf)904cf在第三從屬記憶體陣列中示出，以及單故障(sf)906sf顯示在第四主記憶體單元陣列中。如前面所討論的，第一主記憶體單元陣列102提供用於 每一個「第一」從屬記憶體單元和第一主單元陣列的恢復。因此，用於行故障902rf的恢復係被發現在行冗餘122中並由行冗餘902rr示出。用於列故障904cf的恢復係被發現在列冗餘116中並由列冗餘904cr示出。用於單故障906sf的恢復係被發現在列恢復118中並由單恢復(sr)906sr示出。

本揭露的創新特點之一是在單系統1000中的複數個主層的使用。圖10示出了具有主層100和第二主層1002的系統。在本實施方式中，主層100透過主層中的貫穿矽通孔160和在從屬層中的貫穿矽通孔260被連接到從屬層。第二主層1002被連接到第二從屬層透過在第二從屬層302中的貫穿矽通孔360和在第二主層1002中的貫穿矽通孔1060。第二主層1002更包含實質類似於輸入/輸出介面140的輸入/輸出介面1040。如此一來，多個主層可以與多個從屬層使用在單系統中。設想到，附加的組件1050可以被添加到橋接輸入/輸出介面140和輸入/輸出介面1040以允許對系統1000單的存取。另一種方法是不具有本附加組件1050。僅從1002採用貫穿矽通孔連接以封裝用於所有的外部控制信號的球，組件100可以被用作偽從屬層。組件100未連接的外部信號(附加主層)需要被切換到另一個貫穿矽通孔的基礎的內部信號，其實際上是透過1002連接以封裝球。

圖11是流程圖，表示在主和從屬晶片之間的冗餘分配映射。在圖11中所示的流程圖係執行兩次。在第一疊 代中，行和列故障被分配冗餘。在第二次疊代中，隨機故障被分配冗餘。

在區塊1102中，冗餘資訊被讀出。此資訊有四個分立的部件如在下表中所示：

清楚地理解，在一個較佳的實施方式中，主從屬位元可能被追加，或預先加到行或列位址。在另一個較佳的實施方式中，主從屬位元可預先加到冗餘資訊被讀取之前的記錄和讀取。因此，只要有主從屬位元已輸送到關於恢復資訊的行和列位址的層的標識符，主層可以提供用於故障的冗餘。

在表1中所討論的標記位元可在一些實施例中關於在下面的表中如下所示的資訊：

在區塊1104中，有故障的位置之判定，其使用在區塊1102中讀出的列和行的資訊，並且方法繼續進行到區塊1106。在區塊1106中，有效位元自冗餘資訊被讀出。如果在區塊1106中讀取的有效位元是「0」，則有當前位址是否是在區塊1126中最後的修補位址之判定。

如果在區塊1106讀取的有效位元是「1」，那麼有關於在區塊1108中的故障類型的判定。故障類型係使用如表2中所示的標記位元來判定。在區塊1110中，標記位元係相較於「00」以判定是否有隨機故障。如果標記位元等於「00」，方法繼續進行到區塊1116，那裡有判定是否已掃描所有的行和列。如果已掃描所有的行和列，在區塊1122有冗餘的分配，然後在區塊1124的標記被改變為「11」。如果尚未掃描所有的行和列，在區塊1104中有對下一個故障的位置的判定的回報。

在判定它不是在區塊1110中隨機故障時，在區塊1112中，標記位元係相較於「01」以判定是否有行故障，若標記位元等於「01」，就有分配在區塊1118中的行冗餘，以及標記位元在區塊1124中改變為「11」。

在判定它不是在區塊1112中行故障時，在區塊1114中，標記位元係相較於「10」以判定是否有列故障。如果標記位元等於「10」，然後有一個列冗餘分配在區塊1120，並且標記位元在區塊1124中被改變為「11」。如果標記位元不等於「10」，位址在區塊1130中被跳過(作為標記位元必須等於「11」)，並有當前位址是否是在 區塊1126中的最後修補位址之判定。

在標記已在區塊1124中被改變之後，有最後修補位址是否已達到在區塊1126中之判定。如果最後的修補位址已經達到，所有位址都被修補，過程判定所有的修補位址是否已在區塊1132中透過一個或兩個疊代。如果修補位址已被透過單的疊代，循環重複並返回區塊1102，其中的冗餘資訊第二次被讀出。如果所有的修補位址都被讀取兩次，循環結束在區塊1134中。

明確理解，流程圖的順序可以改變以提高效率。舉例來說，額外的檢查可以放置區塊1110之前以判定標記位元是否等於11以允許用於循環繼續進行，如有效位元不是在區塊1106所示的1。此外，當第二次疊代首先可遵循用於隨機故障的檢查模式時，第一疊代可遵循檢查行，列，以及隨機故障的第一模式。

為了清楚的目的，實施例可示出在實質類似於在圖5中所示的系統中，其中主層(MS0)被連接到第一從屬層(SL1)，第二從屬層(SL2)，以及第三從屬層(SL3)。在這個實施例的情況下，這種方法可以藉由自主(MS0)晶片至從屬晶片(SL2)掃描所有冗餘暫存器實現。對於每一在MS0透過SL3的恢復位址，如果有效位元為「1」，檢查「01」和「10」的情況，並分別分配行和列冗餘。其次，暫存器位元覆顯「11」至掃描暫存器標記位元，其指出已經佔用行和列的冗餘。接下來，所有單故障「00」的情況被分配到行或列冗餘，並且「00」位元被以「11 」覆寫。理解到，當冗餘分配正在執行時，主層和從屬層的有關保險絲燒斷。

清楚地理解，在從屬晶片的情況中，所有的冗餘可以儲存到在從屬晶片中的冗餘資訊暫存器中。根據針對圖7中所討論的算法，可以作出關於晶片是否是可修補的判定。如果從屬晶片是可修補的，它是以主層及其它從屬層堆疊。透過貫穿矽通孔連接，主層可以讀出所有修補資訊來自每個從屬層的主和修補暫存器。在主層具有關於每一層的故障的所有資訊後，所有的層的故障被分配給主晶片的行和列冗餘，使用被放置在主層和從屬層的電性保險絲燒斷。

圖12是為了示出具有冗餘的主記憶體單元陣列1220的截面的實施方式的主層1200，如可能被發現在主層，第一保險絲盒1212，第二保險絲盒1214，保險絲燒斷控制1216，和冗餘暫存器1218上。圖12是根據動態隨機存取記憶體配置的保險絲盒和記憶體陣列之間的連接之可能的實施方式。當示出的實施例是動態隨機存取記憶體的一個代表，本揭露不應該被解釋為僅是應用於動態隨機存取記憶體，如可使用在此揭露的冗餘元件之任何記憶體的配置可以被使用。

在圖12中所示的實施例中，具有冗餘的主記憶體單元陣列1220包含列冗餘1222，行冗餘1210，及記憶體單元陣列1208，實質類似在第一主記憶體單元陣列102，列冗餘112，及行冗餘122中的部分。此外，感測放大器( SA)1204從行冗餘1210分離記憶體單元陣列1208。感測放大器1204亦從行冗餘1210分離列冗餘1222。此外，感測放大器1202和感測放大器1206亦在圖12中示出。

如習知技藝者所知，感測放大器1202，感測放大器1204，和感測放大器1206係用於讀取和寫入數據。在一些實施例中，感測放大器設備可以是置於在位元線之間的對交叉連接的反相器(例如第一反相器係從正到負的位元線連接，以及第二反相器從負的位元線連接到正的位元線)。替代配置由本揭露考慮，並且對感測放大器設備之替代的電路元件可被使用。

在圖12中所示的實施例中，當無論是列冗餘1222或行冗餘1210是需要提供冗餘，保險絲盒1212或保險絲盒1214分別將在保險絲燒斷控制1216的指令被電性燒斷。冗餘暫存器1218是用以儲存有關需要哪種類型的冗餘，和哪種保險絲應藉由保險絲燒斷控制1216被燒斷的資訊。

圖13是示出具有圖12的主層1200以及從屬層1302兩者之系統1300之附加。圖13是實質類似於圖12具有放置於在感測放大器1304和感測放大器1306之間的從屬記憶體單元陣列1308。從屬保險絲盒1312透過貫穿矽通孔1360連接到保險絲燒斷控制1216。申請人注意到，在圖13中的單貫穿矽通孔1360意在是說明共享的貫穿矽通孔連接實質類似於在圖3中所示的貫穿矽通孔160和貫穿矽通孔260的組合。然後，在從屬記憶體單元陣列1308 中出現了故障，保險絲燒斷控制被啟動，並藉由重定位在行冗餘1210或列冗餘1222上有效的位址以提供冗餘到從屬記憶體單元陣列1308。

當圖13示出了系統1300，作為定位主層1200毗鄰從屬層1302，清楚地理解，它們可以被定位在任何方向，包括彼此相互垂直。

如圖13所示，包含主和從屬記憶體單元陣列，可以被稱為作為單組動態隨機存取記憶體結構。然而，清楚地理解，任何數量的主和從屬記憶體陣列可以使用與本揭露一致，包括四組記憶體結構。理解在一些實施例中，在貫穿矽通孔160被放置在每個層的中間，如在圖1中示出。在圖13中所示的貫穿矽通孔是為了示出主層1200和從屬層1302之間的連接性的目的。

在圖13中所示的例子中，一些貫穿矽通孔1360孔與到冗餘暫存器1218之耦合連接有關。每個層的選擇係分離完成，並且每一層被分配位址。舉例來說，主層1200可能被分配身分MS0，從屬層1302可能被分配身分SL1。層身分產生或以保險絲為本的身分分配可用於這種專用的冗餘方法。藉由這種獨特的層身分，公共連接的貫穿矽通孔可以存取每個從屬晶片的每個冗餘資訊暫存器而沒有邏輯數據碰撞。這種獨特的層身分可被用作為上面討論的主從屬位元的資訊。

在此配置中，每一組具有專門的保險絲盒以藉行和列的冗餘切換每一層的故障到主層。在一些實施方式中，主 層和從屬層之間只有同一組可以具有共用的保險絲盒。在這些實施方式中，組之間有不共享的行或列冗餘。當組到組的組操作是在兩個不同的組之間進行時，這些實施方式避免到更新作業的故障以及兩層之間的同組存取故障。舉例來說，當主晶片由於主記憶體陣列1208的缺陷細胞存取在主層中的冗餘單元陣列1210時，如果另一從屬晶片由於從屬記憶體單元陣列1308的故障存取主層的主冗餘記憶體單元陣列1210的冗餘單元，同時，在相同組的1210之相同子區塊中的二個字線被啟動，它使寫入和讀出故障。因為每個組有分離的控制邏輯區塊，藉此使用者應該能夠在任何時候獨立地存取每個組。在置於感測放大器之間的每一子區塊的列冗餘替換在子區塊之間獨立的冗餘單元而沒有所有子區塊的列冗餘之同時的放置。理解到在一些實施方式中，當該列故障在子區塊上，列不能被以在相同的組中其他的子區塊的列冗餘替換。

此建議的方法有比先前的方法更靈活的選擇和位址修補保險絲之更好的使用之附加的優點。此外，在此揭露的系統，方法，裝置和設備允許用於待儲存到僅主晶片中專用的冗餘子區塊，故障位置位址被儲存到每個晶片的冗餘暫存器，冗餘資訊透過貫穿矽通孔連接和作三維堆疊式記憶體之前每個晶片的可修補和不可修補的判定被讀出。此外，更理解，本揭露更允許所有故障位置(修補)資訊的掃描，從所有的堆疊記憶體晶片在堆疊記憶體和有效位元和標記位元的使用來分配行和列冗餘到所有的晶片的所有 單元至具有所有有關的冗餘邏輯方塊的主晶片中。尚且，在此揭露的另一個優點是雙掃描以獲得最佳化的行和列冗餘分配。

在本揭露的一些實施例中，清楚地理解，第一主層可以與多個從屬層使用。主層可以是實質上類似於從屬層具有冗餘行和列的附加或記憶體單元陣列的遺漏和僅冗餘行和列的存在。進一步清楚地理解，貫穿矽通孔可以被改變到不同的連接，如接腳連接，從而主體被放置在裝置上，如主板，並提供用於放置到主板上的記憶體之冗餘。

雖然已經在本揭露中提供了幾個實施例，但是應當理解，所揭露的系統和方法可能不背離本揭露的精神或範圍的情況下，以許多其他具體形式來實施。本實施例係被認為是說明性的，而不是限制性的，且意圖不限於在此提供的細節。舉例來說，各種元件或組件可以被結合或整合在另一系統，或某些功能也可以省略或不實施。

並且，描述的各種實施方式中示出為分離或分離的技術，系統，子系統和方法可以結合或與其他系統，模組，技術，或方法在不脫離本揭露的範圍的情況下整合。示出或討論直接耦合或者彼此通訊的其他產品可以透過一些介面或裝置耦合，藉此產品可不再被視為彼此直接耦合，而仍然可以間接耦合和通訊，不論是電性上，機械上，或以其他另外的方式。其他實施例的改變，替換，和變更，係由習知技藝者可判定的，並可以在不脫離在此所揭露的精神和範圍做到。應當理解，雖然本揭露的一個實施方式的 示例性實施示出如上，本系統可使用任意數量的技術來實施，不論是當前已知的或存在的。本揭露不應以任何方式被限制於示出如上的示例性的實施，附圖，和技術，包括在此示出和描述之示例性的設計和實施，而是可在所附的申請專利範圍以及它們的等效物的全部範圍內修改。

100‧‧‧主層

102‧‧‧第一主記憶體單元陣列

104‧‧‧第二主記憶體單元陣列

106‧‧‧第三主記憶體單元陣列

106a‧‧‧貫穿矽通孔

108‧‧‧第四主記憶體單元陣列

112‧‧‧列冗餘

114‧‧‧列冗餘

116‧‧‧列冗餘

118‧‧‧列冗餘

122‧‧‧行冗餘

124‧‧‧行冗餘

126‧‧‧行冗餘

128‧‧‧行冗餘

140‧‧‧輸入/輸出介面

142‧‧‧冗餘邏輯和暫存器

144‧‧‧讀出寫入控制

160‧‧‧貫穿矽通孔

160b‧‧‧貫穿矽通孔

200‧‧‧從屬層

202‧‧‧第一從屬記憶體單元陣列

204‧‧‧第二個從屬記憶體單元陣列

206‧‧‧第三個從屬記憶體單元陣列

208‧‧‧第四從屬記憶體單元陣列

212‧‧‧測試邏輯

214‧‧‧冗餘暫存器

260‧‧‧貫穿矽通孔

300‧‧‧圖

302‧‧‧第二從屬

360‧‧‧貫穿矽通孔

400‧‧‧圖

402‧‧‧第二從屬層

460‧‧‧貫穿矽通孔

500‧‧‧圖

502‧‧‧第三從屬層

560‧‧‧貫穿矽通孔

600‧‧‧系統

700‧‧‧流程圖

704‧‧‧區塊

706‧‧‧區塊

712‧‧‧區塊

714‧‧‧區塊

802‧‧‧區塊

804‧‧‧區塊

900‧‧‧實施例

902rf‧‧‧行故障

904cf‧‧‧列故障

906sf‧‧‧單故障

1000‧‧‧單系統

1002‧‧‧第二主層

1050‧‧‧附加的組件

1060‧‧‧貫穿矽通孔

1102‧‧‧區塊

1104‧‧‧區塊

1106‧‧‧區塊

1108‧‧‧區塊

1110‧‧‧區塊

1116‧‧‧區塊

1122‧‧‧區塊

1124‧‧‧區塊

1126‧‧‧區塊

1132‧‧‧區塊

1134‧‧‧區塊

MS0‧‧‧主層

SL1‧‧‧第一從屬層

SL2‧‧‧第二從屬層

SL3‧‧‧第三從屬層

1200‧‧‧主層

1202‧‧‧感測放大器

1204‧‧‧感測放大器

1206‧‧‧感測放大器

1208‧‧‧記憶體單元陣列

1210‧‧‧行冗餘

1212‧‧‧第一保險絲盒

1214‧‧‧第二保險絲盒

1216‧‧‧保險絲燒斷控制

1218‧‧‧冗餘暫存器

1220‧‧‧具有冗餘的主記憶體單元陣列

1222‧‧‧列冗餘

1302‧‧‧從屬層

1304‧‧‧感測放大器

1306‧‧‧感測放大器

1308‧‧‧記憶體單元陣列

1312‧‧‧從屬保險絲盒

根據本發明的較佳實施方式現在將參照附圖描述，其中相同的參考標號表示相同的元件。

圖1是根據本揭露的一個實施方式的主層之方塊圖。

圖2是根據本揭露的一個實施方式的從屬層的方塊圖。

圖3是根據本揭露的一個實施方式的主層和從屬層的方塊圖。

圖4是根據本揭露的一個實施方式的主層和從屬層和第三層的方塊圖。

圖5是主層，從屬層，第三層，和第四層的方塊圖。

圖6是主層，從屬層和使用兩個分離的連接的第三層的另一方塊圖。

圖7是顯示根據本揭露的一個實施方式之判定系統的可修補狀態之方法的流程圖。

圖8是示出根據本揭露的一個實施方式的重新分配冗餘空間之方法的流程圖。

圖9是示出主層和具有至少一壞的記憶體區塊之從屬 層的方塊圖。

圖10是示出五個分離的層的方塊圖，其中冗餘被分配到兩個主層。

圖11是示出根據本揭露的一個實施方式的讀取和分配位元標記的方法的流程圖。

圖12是顯示根據本揭露的另一個實施方式具有複數個保險絲盒和冗餘暫存器的主層以顯示有關的邏輯區塊之間的連接的方塊圖。

圖13是顯示根據本揭露的另一個實施方式具有複數個保險絲盒和冗餘暫存器的系統以顯示主層和從屬層之間的連接的方塊圖。

100‧‧‧主層

102‧‧‧第一主記憶體單元陣列

104‧‧‧第二主記憶體單元陣列

106‧‧‧第三主記憶體單元陣列

108‧‧‧第四主記憶體單元陣列

112‧‧‧列冗餘

114‧‧‧列冗餘

116‧‧‧列冗餘

118‧‧‧列冗餘

122‧‧‧行冗餘

124‧‧‧行冗餘

126‧‧‧行冗餘

128‧‧‧行冗餘

140‧‧‧輸入/輸出介面

142‧‧‧暫存器

144‧‧‧讀出寫入控制

160‧‧‧矽通孔

Claims (15)

1. 一種系統，包含：一第一層，包含一第一冗餘記憶體元件，一輸入/輸出介面，一第一層保險絲盒，以及一保險絲燒斷控制；一第二層，透過一第一連接耦合至該第一層，該第一連接包含一第二層記憶體元件，以及一第二層保險絲盒，耦合至該第一冗餘記憶體元件；以及一冗餘暫存器，耦合至該第一層，其中在部分該第二層記憶體元件之故障時，該冗餘暫存器提供資訊至該保險絲燒斷控制，其藉由在該第一層保險絲盒以及該第二層保險絲盒中之燒斷元件分配部分該第一冗餘記憶體元件以提供用於該第二層記憶體元件的該故障部分的冗餘。
2. 如申請專利範圍第1項所述之系統，其中該第一層更包含一第一層記憶體元件。
3. 如申請專利範圍第2項所述之系統，其中該第一冗餘記憶體元件包含列冗餘記憶體以及行冗餘記憶體。
4. 如申請專利範圍第1項所述之系統，其中該連接係一貫穿矽通孔(TSV)連接。
5. 如申請專利範圍第2項所述之系統，更包含一第三層，透過該第二層耦合至該第一層，其中該第三層包含一第三層記憶體元件以及一第三層保險絲盒，耦合至該第一冗餘記憶體元件。
6. 如申請專利範圍第5項所述之系統，更包含一第四層，耦合至該第一層，其中該第四層包含一第四層記憶體 元件以及一第四層保險絲盒，耦合至該第一冗餘記憶體元件。
7. 如申請專利範圍第6項所述之系統，包含一第五層，透過一第二連接耦合至該第一層，其中該第五層包含一第五層記憶體元件以及一第五層保險絲盒，透過一第二連接耦合至該第一冗餘記憶體元件。
8. 如申請專利範圍第5項所述之系統，其中該輸入/輸出介面係耦合至一第二層，包含一第二冗餘記憶體元件，一第二輸入/輸出介面，以及一第二保險絲燒斷控制。
9. 一種方法，包含：驗證位於越過至少三層包含記憶體單元之半導體材料之複數個記憶體單元；在該至少三層包含記憶體單元之半導體材料內判定該故障位置；在該至少三層包含記憶體單元之半導體材料內分配一類型至該故障之每一者；根據該故障位置以及根據該三層中至少兩者之該故障係藉由該等層之一者可修補之該故障類型，判定該晶片是否可修補；以及儲存在該等層之一者上之修補資訊。
10. 如申請專利範圍第9項所述之方法，更包含：分配空間在該等層之一者上以提供用於位在至少二層上之故障的冗餘。
11. 如申請專利範圍第10項所述之方法，其中該修補 資訊包含行位址，列位址，一有效位元，以及二標記位元。
12. 如申請專利範圍第11項所述之方法，其中該二標記位元係用以代表該故障類型，以及其中該故障類型係選自一行，一列，或一單故障之該全組。
13. 如申請專利範圍第10項所述之方法，其中該修補資訊係儲存於一冗餘暫存器中。
14. 如申請專利範圍第10項所述之方法，其中該分配係藉由在一保險絲盒中燒斷至少一保險絲執行。
15. 如申請專利範圍第10項所述之方法，其中該分配包含讀取所有修補資訊，以及在用於行故障及列故障之一第一疊代分配冗餘中以及在用於單故障之一第二疊代分配冗餘中。