KR20140078283A - 리페어 장치 - Google Patents

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KR20140078283A
KR20140078283A KR1020120147489A KR20120147489A KR20140078283A KR 20140078283 A KR20140078283 A KR 20140078283A KR 1020120147489 A KR1020120147489 A KR 1020120147489A KR 20120147489 A KR20120147489 A KR 20120147489A KR 20140078283 A KR20140078283 A KR 20140078283A
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전우근
조정호
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에스케이하이닉스 주식회사
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Abstract

본 발명은 리페어 장치에 관한 것으로, 반도체 장치에서 관통 전극(TSV: Through Silicon Via) 기술을 이용하여 웨이퍼의 적층시 리페어 수율을 향상시킬 수 있도록 하는 기술이다. 이러한 본 발명은 복수의 층으로 적층된 웨이퍼와 웨이퍼를 리페어하기 위한 스페어 웨이퍼를 포함하는 반도체 장치에 있어서, 웨이퍼의 패일 정보를 저장하는 패일 정보 저장부, 패일 정보에 따라 웨이퍼와 스페어 웨이퍼의 리페어 여부를 판단하는 리페어 판단부, 및 리페어 판단부의 출력에 따라 웨이퍼와 스페어 웨이퍼의 리페어 동작을 수행하는 리페어 퓨즈부를 포함한다.

Description

리페어 장치{Repair device}
본 발명은 리페어 장치에 관한 것으로, 반도체 장치에서 관통 전극(TSV: Through Silicon Via) 기술을 이용하여 웨이퍼를 적층 하기 위한 기술이다.
반도체 장치의 집적도를 높이기 위해, 단일 패키지 내에 복수의 칩을 적층 하고 패키징하여 집적도를 높이는 방식의 3D (3 Dimensional) 반도체 장치가 개발되었다. 최근에는 적층 된 복수의 칩을 실리콘 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 관통 전극(TSV; Through Silicon Via) 방식이 사용되고 있다.
도 1a 및 도 1b는 종래의 패키지 방식을 설명하기 위한 도면이다.
관통 전극 기술을 이용해서 칩을 적층하는 방식은 칩과 칩을 적층하는 칩 투 칩(Chip to Chip) 적층(Stack) 방식과 웨이퍼와 웨이퍼를 적층하는 웨이퍼 투 웨이퍼(Wafer to Wafer) 적층 방식이 있다.
먼저, 도 1a는 종래의 관통 전극 기술에서 칩 투 칩 적층 방식을 설명하기 위한 도면이다.
칩 투 칩 적층 방식은 웨이퍼를 다이싱(Dicing) 한 후 정상 칩(Good chip)과 정상 칩(Good chip)을 적층하여 적층 이후에 수율을 안정된 수준으로 높일 수 있는 장점이 있다. 반면에, 칩 투 칩 적층 방식은 제조 공정이 복잡하여 제조 비용이 증가하게 된다.
도 1b는 종래의 관통 전극 기술에서 웨이퍼 투 웨이퍼 적층 방식을 설명하기 위한 도면이다.
웨이퍼 투 웨이퍼 적층 방식은 공정이 단순하고 제조 비용이 싸다. 하지만, 적층되는 웨이퍼들에서 동일 위치에 있는 칩들이 모두 정상 칩이 아닌 경우에 적층 이후에 웨이퍼 수율(Wafer yield)이 저하되어 손실이 심하다. 이러한 손실은 웨이퍼의 적층 수가 증가할수록 많아지게 된다.
예를 들어, 도 1b에서와 같이 하나의 웨이퍼에서 패일 칩이 발생하는 경우 수율은 약 77.7%가 되고, 다른 하나의 웨이퍼에서 패일 칩이 발생하는 경우 수율은 약 83.3%가 된다. 그런데, 두 웨이퍼를 웨이퍼 투 웨이퍼 방식으로 적층하였을 경우 수율이 61/1%로 낮아지는 것을 알 수 있다.
도 2는 종래의 관통 전극 기술에서 적층되는 웨이퍼 수에 대응하는 수율 변화를 나타낸 그래프이다.
예를 들어, 85% 수율을 나타내는 웨이퍼를 8장 적층 할 경우, 적층 이후 웨이퍼의 수율은 27.2%까지 낮아지는 것을 알 수 있다. 적층 수율의 손실을 10% 이하로 유지하고자 할 경우 웨이퍼의 수율은 98.5% 이상이 되어야 한다. 하지만, 현재의 공정 기술로는 이 정도의 웨이퍼 수율을 만드는 것이 매우 어렵다.
본 발명은 웨이퍼의 적층 이후에 불량을 리페어 하기 위해 스페어 웨이퍼를 추가적으로 적층하여 웨이퍼 투 웨이퍼 적층 방식의 수율 손실을 줄일 수 있도록 한다.
그리고, 본 발명은 웨이퍼의 적층 이전에 웨이퍼 테스트 및 리페어 공정시 리페어 가능한 뱅크의 결함을 모두 리페어 하여 수율 손실을 줄일 수 있도록 한다.
또한, 본 발명은 패일 뱅크 어드레스 정보를 이용하여 웨이퍼의 적층 이후에 칩의 불량을 스페어 칩과 대체할 수 있도록 한다.
또한, 본 발명은 패일 뱅크 어드레스 정보를 이용하여 웨이퍼의 적층 이후에 칩의 불량을 스페어 칩의 불량이 없는 뱅크와 대체할 수 있도록 한다.
본 발명의 실시예에 따른 리페어 장치는, 복수의 층으로 적층된 웨이퍼와 웨이퍼를 리페어하기 위한 스페어 웨이퍼를 포함하는 반도체 장치에 있어서, 웨이퍼의 패일 정보를 저장하는 패일 정보 저장부; 패일 정보에 따라 웨이퍼와 스페어 웨이퍼의 리페어 여부를 판단하는 리페어 판단부; 및 리페어 판단부의 출력에 따라 웨이퍼와 스페어 웨이퍼의 리페어 동작을 수행하는 리페어 퓨즈부를 포함하는 것을 특징으로 한다.
본 발명은 웨이퍼 투 웨이퍼 적층 방식의 수율 손실을 줄이고 TSV 적층 공정의 비용을 절감할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 종래의 패키지 방식을 설명하기 위한 도면.
도 2는 종래의 관통 전극 기술에서 적층되는 웨이퍼 수에 대응하는 수율 변화를 나타낸 그래프.
도 3a 및 도 3b는 본 발명의 실시예에 따른 리페어 장치의 웨이퍼 적층 구조를 나타낸 도면.
도 4는 본 발명의 실시예에 따른 리페어 장치의 구성도.
도 5는 도 4의 패일 정보 저장부에 관한 상세 구성도.
도 6은 본 발명의 실시예에 따른 리페어 장치의 리페어 방법을 설명하기 위한 흐름도.
도 7은 본 발명의 실시예에 따른 리페어 장치에서 메인 칩과 스페어 칩을 대체하는 방법을 설명하기 위한 흐름도.
도 8은 도 4의 리페어 퓨즈부에 관한 구성도.
도 9는 도 8의 리페어 퓨즈부에 관한 상세 구성도.
도 10은 본 발명이 실시예에서 웨이퍼와 스페어 웨이퍼의 리페어 동작을 설명하기 위한 도면.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 리페어 장치에서 웨이퍼의 적층 구조를 나타낸 도면이다.
도 3a의 실시예는 웨이퍼 W 상에 있는 각각의 칩 C에 일련번호를 부여한 것을 나타낸다.
도 3b는 웨이퍼가 적층 된 이후에 웨이퍼의 불량을 리페어 하기 위해 스페어 웨이퍼 SW가 형성되는 것을 나타낸다. 예를 들어, 메모리 용량에 따라 4층으로 적층된 웨이퍼가 필요한 경우, 4개의 웨이퍼 W를 차례로 적층하고 추가적으로 스페어 웨이퍼 SW를 최상부에 적층하게 된다.
본 발명의 실시예는 스페어 웨이퍼 SW가 웨이퍼 W의 최상부에 적층되는 것을 그 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 스페어 웨이퍼 SW의 위치는 최하부층, 중간층 또는 기타 위치로 충분히 변경될 수 있다.
이러한 구조를 갖는 본 발명의 실시예는 복수의 웨이퍼 W 상에 형성된 메인 칩 C 중 불량이 있는 패일 칩을 스페어 칩 상에 있는 스페어 칩으로 대체한다. 이때, 웨이퍼 W의 패일 칩과 동일한 좌표에 있는 정상적인 스페어 칩을 대체하게 된다.
예를 들어, 첫 번째 층의 웨이퍼 W에서 13번 위치의 메인 칩에 불량이 발생하였다고 가정한다. 그리고, 스페어 웨이퍼 SW의 13번 위치에 있는 스페어 칩은 불량이 없다고 가정한다. 그러면, 첫 번째 층의 웨이퍼 W에서 13번 위치에 있는 불량 칩을 스페어 웨이퍼 SW 상의 동일 위치에 있는 스페어 칩으로 대체하게 된다.
그런데, 두 번째 층의 웨이퍼 W에서 16번 위치에 있는 메인 칩에서 불량이 발생하고, 스페어 웨이퍼 SW의 16번 위치에 있는 스페어 칩도 불량인 경우가 있을 수 있다. 이 경우 두 번째 층의 웨이퍼 W에서 발생한 불량 칩을 동일한 위치에 있는 스페어 칩으로 대체할 수는 없다.
이 경우에는 두 칩에서 불량이 발생 된 뱅크 어드레스, 입출력 어드레스, 기타 어드레스 등을 비교 분석한다. 만약, 두 칩에서 불량이 발생한 위치가 서로 다를 경우 칩 단위로 대체하지 않고 뱅크 단위로 대체 하거나 입출력 어드레스 단위로 대체하거나 기타 어드레스 단위로 불량 발생 칩을 대체한다.
도 4는 본 발명의 실시예에 따른 리페어 장치의 구성도이다.
본 발명의 실시예는 패일 정보 저장부(100), 리페어 퓨즈부(110), 리드부(210), 리페어 판단부(220) 및 테스트 제어부(230)를 포함한다.
여기서, 패일 정보 저장부(100)는 웨이퍼 W의 각 칩으로부터 인가되는 리페어 정보와 패일 뱅크 어드레스를 저장한다.
그리고, 리드부(210)는 웨이퍼 투 웨이퍼 방식으로 복수의 웨이퍼 W가 적층된 이후에 패일 정보 저장부(100)의 레지스터(102)에서 각 칩의 패일 정보를 리드하여 리드 된 패일 정보를 리페어 판단부(220)에 전달한다. 이때, 리드부(210)는 레지스터(102)에 저장된 칩 정보 신호 SB0, SB1와 패일 뱅크 어드레스 BADD를 리드하게 된다.
또한, 리페어 판단부(220)는 리드부(210)로부터 인가되는 칩 정보 신호 SB0, SB1와 패일 뱅크 어드레스 BADD에 따라 모든 메인 칩 C이 정상 상태인지의 여부를 판단한다.
그리고, 리페어 판단부(220)는 메인 칩 C 중 패일 칩이 발생한 경우에는 패일 칩이 대체 가능한 상태인지의 여부를 판단한다. 만약, 패일 칩이 대체 가능한 상태가 아닌 경우 최종적으로 리페어가 불가능한 패일 칩으로 간주한다. 반면에, 패일 칩이 대체 가능한 상태인 경우 패일 뱅크 어드레스 BADD 정보를 리페어 퓨즈부(110)로 출력한다.
리페어 퓨즈부(110)는 칩 선택 신호 CS와 리페어 판단부(220)로부터 인가되는 패일 뱅크 어드레스 BADD 정보를 이용하여 패일 칩을 동일한 좌표에 있는 스페어 칩으로 대체한다.
테스트 제어부(230)는 모든 메인 칩 C이 정상 상태인 경우 외부 기능적 테스트를 수행한다.
도 5는 도 4의 패일 정보 저장부(100)에 관한 상세 구성도이다.
패일 정보 저장부(100)는 퓨즈 어레이(101)와 레지스터(102)를 포함한다. 여기서, 퓨즈 어레이(101)는 N개의 퓨즈를 포함하고, 레지스터(102)는 N개의 쉬프트 레지스터(Shift register)를 포함한다. 이러한 퓨즈 어레이(101)와 레지스터(102)는 서로 일대일 대응하여 연결된다.
그리고, 퓨즈 어레이(101)는 N개의 퓨즈를 선택적으로 커팅하여 각 칩의 패일 정보를 저장한다. 또한, 퓨즈 어레이(101)에 저장된 각 칩의 패일 정보는 파워 업(Power-up) 동작시 레지스터(102)에 전달되어 저장된다. 그리고, 레지스터(102)에 저장된 데이터는 추후에 리드 되어 외부 테스트 장치(200)로 전달된다.
도 6은 본 발명의 실시예에 따른 리페어 장치의 리페어 방법을 설명하기 위한 흐름도이다. 도 6의 실시예에서는 웨이퍼의 적층 이전에 웨이퍼 테스트를 수행하고 리페어 공정을 수행하는 과정을 나타낸다. 도 6의 실시예에서는 "부분 리페어 칩(Partially Repaired Chip)" 공정을 수행하게 된다. 여기서, "부분 리페어 칩 공정"은, 리페어 공정시 리페어가 불가능한 칩(Un-repairable chip)에서 리페어 가능한 단위 블록(Unit block)의 결함(Defect)을 모두 리페어 하게 되는 과정을 말한다.
먼저, 웨이퍼 W의 적층 이전에 웨이퍼 테스트를 수행한다.(단계 S1) 이후에, 웨이퍼 W의 각 칩에 대한 리페어 상태를 분석하게 된다.(단계 S2) 이어서, 해당하는 칩이 리페어가 가능한 칩인지의 여부를 판단한다.(단계 S3)
만약, 선택된 칩이 리페어 가능한 칩에 해당하는 경우 리페어 가능한 모든 칩에 대해 리페어 동작을 수행하게 된다.(단계 S4) 반면에, 선택된 칩이 리페어가 불가능한 칩인 경우 각 뱅크에 대한 리페어 상태를 분석하게 된다.(단계 S5)
만약, 선택된 뱅크가 리페어 가능한 뱅크인 경우 리페어가 가능한 모든 뱅크에 대해 리페어 동작을 수행하게 된다.(단계 S6) 그리고, 각 칩의 패일 정보를 패일 정보 저장부(100)에 저장한다.(단계 S7) 여기서, 패일 정보 저장부(100)는 리페어가 불가능한 칩에서 리페어 되지 않은 뱅크 어드레스 BADD 정보를 저장한다.
아래의 [표 1]은 패일 정보 저장부(100)의 레지스터(102)에 저장된 패일 뱅크 어드레스 BADD 정보를 나타낸다.
레지스터(102)의 각 셀 number 1 2 3 4 5 ... N
패일 뱅크
어드레스 정보		 SB0 SB1 BK0 BK1 BK2 ... BKN
위의 [표 1]에서 레지스터(102)의 각 셀 정보는 각 칩의 위치 정보를 나타내고, 패일 뱅크 어드레스 BADD 정보는 부분 리페어 칩(Partially Repaired Chip)에서 패일 뱅크의 어드레스 정보를 나타낸다. 그리고, 위의 [표 1]에서 칩 정보 신호 "SB0", "SB1"은 각각 로직 비트 "0", 로직 비트 "1"을 의미하고 칩 리페어 정보를 나타낸다. 그리고, 뱅크 어드레스 "BK0~BKk는 부분 리페어 칩(Partially Repaired Chip)에서 뱅크 0부터 뱅크 k까지의 뱅크 리페어 정보를 나타낸다.
아래의 [표 2]는 칩의 리페어 정보를 나타낸다. [표 1]의 칩 정보 신호 SB0, SB1의 조합에 따라 각 뱅크의 리페어 정보가 레지스터(102)에 저장된다.
SB0 SB1 칩 상태
0 0 Good chip
0 1 Partially Repaired Chip
1 0 TBD
1 1 Disaster chip(DC fail or all bank fail)
예를 들어, 칩 정보 신호 SB0, SB1가 모두 로직 "0"인 경우 칩이 정상 칩(Good chip) 인 것을 나타낸다. 그리고, 칩 정보 신호 SB0가 로직 "0"이고, 칩 정보 신호 SB1가 로직 "1"인 경우 부분 리페어 칩인 것을 나타낸다. 또한, 그리고, 칩 정보 신호 SB0가 로직 "1"이고, 칩 정보 신호 SB1가 로직 "0"인 경우 미 결정(TBD; To be Determined)인 상태를 나타낸다. 또한, 칩 정보 신호 SB0, SB1가 모두 로직 "1"인 경우 칩이 패일 상태인 것을 나타낸다. 즉, 칩 정보 신호 SB0, SB1가 모두 로직 "1"인 경우 전원(DC) 패일 또는 모든 뱅크가 패일인 상태를 나타낸다.
도 7은 본 발명의 실시예에 따른 리페어 장치에서 불량이 발생한 메인 칩 C과 스페어 칩을 대체하는 방법을 설명하기 위한 흐름도이다.
먼저, 웨이퍼 투 웨이퍼 방식으로 복수의 웨이퍼 W를 적층한다.(단계 S10)
이후에, 리드부(210)는 패일 정보 저장부(100)의 레지스터(102)에서 모든 칩의 패일 정보를 리드한다.(단계 S11) 그리고, 리드부(210)에서 리드된 패일 정보는 리페어 판단부(220)에 전달된다.
이어서, 리페어 판단부(220)는 모든 메인 칩 C이 정상 상태인지의 여부를 판단한다.(단계 S12) 예를 들어, 리페어 판단부(220)는 칩 정보 신호 SB0, SB1가 모두 로직 "0"인 경우 모든 칩이 정상 칩인 것으로 판단한다.
만약, 모든 메인 칩 C이 정상 상태(Good chip)인 경우 테스트 제어부(230)를 통해 외부 기능적 테스트를 수행하게 된다.(단계 S13) 반면에, 메인 칩 C 중 패일 칩이 발생한 경우에는 패일 칩이 대체 가능한 상태인지의 여부를 판단한다.(단계 S14)
아래의 [표 3]은 칩 정보 신호 SB0, SB1와, 패일 뱅크 어드레스 BK0~BKN 정보에 대응한 스페어 칩의 대체 상태를 나타낸다.
메인 칩
 스페어 칩
 Decision
SB0, SB1 BK0~BKN SB0, SB1 BK0~BKN
Good Don't care Good Don't care GS, Move to next test
Good Don't care PRC Don't care GS, Move to next test
PRC 'Bank k' fail Good Don't care RS, 메인 칩 'Bank k'를 스페어 칩 'Bank k'로 대체
PRC 'Bank k' fail PRC 'Bank k' pass RS, 메인 칩 'Bank n'를 스페어 칩 'Bank n'으로 대체
PRC 'Bank k' fail PRC 'Bank k' fail URS, Mark 'fail chip'
PRC Don't care Disaster Don't care URS, Mark 'fail chip'
Disaster Don't care Good Don't care 메인 칩을 스페어 칩으로 대체
Disaster Don't care Disaster Don't care URS, Mark 'fail'
위의 [표 3]에서 메인 칩의 불량 뱅크를 스페어 칩의 정상 뱅크와 교체하거나, 교체가 불가능한 경우 해당 메인 칩을 불량 처리하게 된다.
예를 들어, 메인 칩에서 칩 정보 신호 SB0, SB1가 정상(Good)인 경우 패일 뱅크 어드레스 BK0~BKN는 고려하지 않는 돈 케어(Don't care) 상태가 된다. 그러면, 스페어 칩에서 칩 정보 신호 SB0, SB1가 정상(Good) 또는 부분 리페어 칩(Partially Repaired Chip, 이하 PRC 라 한다.)인 경우와 상관없이 패일 뱅크 어드레스 BK0~BKN는 고려하지 않는 돈 케어(Don't care) 상태가 된다. 이러한 경우 정상 적층(Good stack; GS)인 상태로 판단하여, 다음 테스트 단계를 진행하게 된다. 즉, 메인 칩이 정상인 경우 스페어 칩의 리페어 여부와 상관없이 다음 테스트 단계로 넘어가게 된다.
그리고, 메인 칩에서 칩 정보 신호 SB0, SB1가 PRC 상태인 경우 패일 뱅크 어드레스 BK0~BKN가 "뱅크 k" 패일 상태 또는 돈 케어 상태일 수가 있다. 그러면, 스페어 칩에서 칩 정보 신호 SB0, SB1가 정상(Good), PRC 또는 재해(Disaster) 상태일 수 있다.
이 상태에서, 스페어 칩의 칩 정보 신호 SB0, SB1가 정상(Good)이고, 패일 뱅크 어드레스 BK0~BKN가 돈 케어(Don't care) 상태인 경우 대체 가능한 적층(Replaceable stack; RS) 상태로 판단한다. 이에 따라, 메인 칩의 "뱅크 k"를 스페어 칩의 "뱅크 k"로 대체한 후, 다음 테스트 단계를 진행하게 된다.
만약, 스페어 칩의 칩 정보 신호 SB0, SB1가 PRC 이고, 패일 뱅크 어드레스 BK0~BKN가 "뱅크 k" 패스(Pass) 상태인 경우 대체 가능한 적층(Replaceable stack; RS) 상태로 판단한다. 이에 따라, 메인 칩의 "뱅크 n"를 스페어 칩의 "뱅크 n"로 대체한 후, 다음 테스트 단계를 진행하게 된다.
또한, 스페어 칩의 칩 정보 신호 SB0, SB1가 PRC 이고, 패일 뱅크 어드레스 BK0~BKN가 "뱅크 k" 패일(Fail) 상태인 경우 대체 불가능 적층(Un-replaceable stack; URS) 상태로 판단한다. 이에 따라, 해당 칩을 "패일 칩"으로 표시(Mark)한 후 폐기(Discard) 하게 된다.
또한, 메인 칩에서 칩 정보 신호 SB0, SB1가 PRC 상태이고, 패일 뱅크 어드레스 BK0~BKN가 돈 케어 상태인 경우, 스페어 칩의 칩 정보 신호 SB0, SB1가 재해(Disaster) 상태이고, 패일 뱅크 어드레스 BK0~BKN가 돈 케어 상태일 수 있다. 그러면, 대체 불가능 적층(Un-replaceable stack; URS) 상태로 판단하고, 해당 칩을 "패일 칩"으로 표시(Mark)한 후 폐기(Discard) 하게 된다.
한편, 메인 칩에서 칩 정보 신호 SB0, SB1가 재해(Disaster) 상태인 경우 패일 뱅크 어드레스 BK0~BKN는 고려하지 않는 돈 케어(Don't care) 상태일 수 있다. 그러면, 스페어 칩에서 칩 정보 신호 SB0, SB1가 정상(Good) 또는 재해(Disaster) 상태일 수 있다. 그리고, 스페어 칩에서 뱅크 어드레스 BK0~BKN는 돈 케어(Don't care) 상태일 수 있다.
이러한 경우 스페어 칩에서 칩 정보 신호 SB0, SB1가 정상(Good) 상태인 경우 대체 가능한 적층(Replaceable stack; RS) 상태로 판단한다. 이에 따라, 메인 칩을 스페어 칩으로 대체한 후, 다음 테스트 단계를 진행하게 된다. 반면에, 스페어 칩에서 칩 정보 신호 SB0, SB1가 재해(Disaster) 상태인 경우 대체 불가능 적층(Un-replaceable stack; URS) 상태로 판단하고, 해당 칩을 "패일 칩"으로 표시(Mark)한 후 폐기(Discard) 하게 된다.
이와 같이, 리페어 판단부(220)는 위의 [표 3]을 참조하여 정상 적층(Good stack; GS), 대체 가능한 적층(Replaceable stack; RS), 대체 불가능 적층(Un-replaceable stack; URS) 여부를 결정한다.
만약, 패일 칩이 대체 가능한 상태가 아닌 경우 최종적으로 리페어가 불가능한 패일 칩으로 간주하게 된다.(단계 S15) 반면에, 패일 칩이 대체 가능한 상태인 경우 리페어 판단부(220)는 패일 뱅크 어드레스 정보를 리페어 퓨즈부(110)로 출력한다. 이에 따라, 리페어 퓨즈부(110)는 패일 뱅크 어드레스 정보를 이용하여 패일 칩을 동일한 좌표에 있는 스페어 칩으로 대체하게 된다.(단계 S16)
본 발명의 실시예에서는 패일 칩을 스페어 칩으로 대체하는 것을 그 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 패일 칩이 속한 패일 뱅크 전체를 정상적인 스페어 뱅크로 대체할 수도 있다.
예를 들어, 도 3a의 2 번째 층의 웨이퍼 W에서 16번에 위치한 칩에 불량이 발생하였다고 가정한다. 그리고, 스페어 웨이퍼 SW의 16번에 위치한 스페어 칩도 불량인 경우를 가정한다. 그러면, 웨이퍼 W의 메인 칩과 스페어 웨이퍼 SW의 스페어 칩을 칩 단위로 대체할 수 없다. 이러한 경우 두 칩에서 불량이 발생한 뱅크 어드레스를 비교 및 분석하여 불량 위치가 서로 다를 경우 칩 단위로 대체하는 대신에 뱅크 단위로 대체할 수 있다.
도 8은 도 4의 리페어 퓨즈부(110)에 관한 구성도이다.
예를 들어, 복수의 메인 칩 MC1~MC4은 4개의 층으로 적층되어 있고, 최상부 층에는 스페어 칩 SC이 형성되어 있다. 복수의 메인 칩 MC1~MC4과 하나의 스페어 칩 SC에는 각각 리페어 퓨즈부(110_1~110_5)가 형성되어 있다.
복수의 메인 칩 MC1~MC4과, 스페어 칩 SC에는 명령신호 CMD, 어드레스 ADD, 칩 선택 신호 CS 및 패일 뱅크 어드레스 BADD가 입력된다. 그리고, 리페어 퓨즈부(110_1~110_5)는 칩 선택 신호 CS 및 패일 뱅크 어드레스 BADD에 따라 메인 칩과 스페어 칩의 대체 동작을 수행하게 된다.
도 9는 도 8의 리페어 퓨즈부(110)에 관한 상세 구성도이다.
리페어 퓨즈부(110)는 선택 퓨즈부(111)와 리페어 제어부(112)를 포함한다.
여기서, 선택 퓨즈부(111)는 스페어 선택신호 SEF, 칩 선택 신호 CS 및 패일 뱅크 어드레스 BADD에 따라 퓨즈의 커팅 상태가 결정되어 대체 대상이 되는 메인 칩 MC과 스페어 칩 SC을 선택한다. 선택 퓨즈부(111)는 스페어 선택신호 SEF에 대응하는 스페어 인에이블 퓨즈 SF를 포함한다. 그리고, 선택 퓨즈부(111)는 각각의 칩 선택 신호 CS 및 패일 뱅크 어드레스 BADD에 일대일 대응하는 칩 선택 퓨즈 CF와 뱅크 어드레스 퓨즈 BAF 들을 포함한다.
스페어 선택신호 SEF는 칩 대체 동작시 메인 칩 또는 스페어 칩 중 하나를 선택하기 위한 신호이다.
칩 선택 신호 CS는 칩 대체 동작시 복수의 층으로 적층된 메인 칩 MC1~MC4 중 대체하고자 하는 하나의 칩을 선택하기 위한 신호이다. 예를 들어, 최하부층의 메인 칩 MC1을 스페어 칩 SC과 대체하고자 하는 경우 선택 퓨즈부(111)의 칩 선택 퓨즈 CF1을 커팅하게 된다.
패일 뱅크 어드레스 BADD는 뱅크 어드레스 정보 중 패일 된 뱅크의 어드레스 정보를 포함한다. 선택 퓨즈부(111)는 뱅크 어드레스 퓨즈 중 대체하고자 하는 패일 뱅크 어드레스에 해당하는 퓨즈를 커팅하게 된다. 예를 들어, 메인 칩 MC1의 뱅크 1을 스페어 칩 SC의 뱅크와 대체하고자 할 경우 뱅크 어드레스 퓨즈 BAF1를 커팅하게 된다.
리페어 제어부(112)는 선택 퓨즈부(111)로부터 인가되는 퓨즈 커팅 결과에 따라 선택된 메인 칩 MC과 스페어 칩 SC의 대체 동작을 수행한다. 즉, 칩 선택부(112)는 특정 칩 선택 신호와 특정 뱅크 어드레스가 인가될 때 해당 칩을 선택하여 대체하는 동작을 수행한다.
아래의 [표 4]는 리페어 퓨즈부(110)에서 선택 퓨즈부(111)의 커팅 상태에 따라 리페어 제어부(112)가 대체 동작을 수행하는 방법을 설명하기 위한 것이다.
SEF CS BADD 리페어 신호 칩 동작 대체 동작
No cut No cut No cut Disable Main chip No replace
No cut Cut No cut Disable Main chip Chip replace
No cut Cut Cut Disable Main chip Bank replace
Cut Cut No cut Enable Spare chip Chip replace
Cut Cut Cut Enable Spare chip Bank replace
Other combination Enable Don't care No replace
위의 [표 4]에서 보는 바와 같이, 스페어 인에이블 퓨즈 SF가 커팅되지 않는 경우 메인 칩이 선택된다. 반면에, 스페어 인에이블 퓨즈 SF가 커팅되는 경우 스페어 칩이 선택된다.
예를 들어, 스페어 인에이블 퓨즈 SF가 커팅되지 않아 메인 칩이 선택되는 경우를 가정한다. 이때, 칩 선택 퓨즈 CF, 뱅크 어드레스 퓨즈 BAF가 모두 커팅되지 않으면 리페어 신호가 디스에이블 된다. 그러면, 메인 칩의 대체 동작이 이루어지지 않는다.
그리고, 칩 선택 퓨즈 CF가 커팅되고, 뱅크 어드레스 퓨즈 BAF가 커팅되지 않으면 리페어 신호가 디스에이블 된다. 그러면, 메인 칩과 스페어 칩의 대체 동작이 수행된다.
또한, 칩 선택 퓨즈 CF, 뱅크 어드레스 퓨즈 BAF가 모두 커팅되면 리페어 신호가 디스에이블 된다. 그러면, 메인 칩의 뱅크와 스페어 칩의 뱅크에 대한 대체 동작이 수행된다.
한편, 스페어 인에이블 퓨즈 SF가 커팅되어 스페어 칩이 선택되는 경우를 가정한다. 이때, 칩 선택 퓨즈 CF가 커팅되고, 뱅크 어드레스 퓨즈 BAF가 커팅되지 않으면 리페어 신호가 인에이블 된다. 그러면, 스페어 칩의 대체 동작이 수행된다. 반면에, 칩 선택 퓨즈 SF, 뱅크 어드레스 퓨즈 BAF가 모두 커팅되면 리페어 신호가 인에이블 되어 스페어 칩의 뱅크가 대체된다.
즉, 제 1레이어에 있는 메인 칩 MC1의 "뱅크 0"을 스페어 칩 SC으로 대체 하는 것을 가정한다. 그러면, 제 1레이어에 있는 메인 칩 MC1의 칩 선택 퓨즈 CF1, 뱅크 어드레스 퓨즈 BAF0을 커팅한다. 그리고, 스페어 칩 SC에서 스페어 인에이블 퓨즈 SF를 커팅하고, 스페어 칩 SC의 칩 선택 퓨즈 CF1, 뱅크 어드레스 퓨즈 BAF0를 커팅한다.
이후에, 제 1레이어에 있는 메인 칩 MC1의 제 1칩, 뱅크 어드레스 0에 액세스하고자 할 경우, 메인 칩 MC1은 스페어 인에이블 퓨즈 SF가 커팅되지 않아 리페어 신호가 디스에이블 된다. 그리고, 스페어 칩 SC은 스페어 인에이블 퓨즈 SF가 커팅되어 있으므로 리페어 신호가 인에이블 된다. 이에 따라, 메인 칩 MC1의 "뱅크 0"가 스페어 칩 SC의 "뱅크 0"로 대체된다.
도 10은 본 발명이 실시예에서 웨이퍼와 스페어 웨이퍼의 리페어 동작을 설명하기 위한 도면이다.
도 10에서와 같이, 본 발명의 실시예는 웨이퍼 W의 뱅크가 패일된 경우 스페어 웨이퍼 SW의 뱅크와 리페어를 수행한다. 만약, 스페어 웨이퍼 SW의 X 위치의 칩이 불량이면 칩 단위로 대체하는 것이 아니라 불량 발생 뱅크 어드레스를 비교 분석하여 불량이 위치가 서로 다를 경우 칩 단위 대신에 뱅크 단위로 대체를 수행한다.
그리고, 웨이퍼 W의 칩이 패일된 경우 스페어 웨이퍼 SW의 칩과 리페어를 수행한다. 예를 들어, 웨이퍼 W의 X 위치에 있는 칩에 불량이 발생하고, 스페어 웨이퍼 SW의 X 위치에 있는 칩에 불량이 없다면 웨이퍼 W의 X 위치에 있는 칩을 스페어 웨이퍼 SW의 X 위치에 있는 칩으로 대체한다.
또한, 웨이퍼 W의 뱅크가 패일 된 경우 스페어 웨이퍼 SW의 뱅크와 리페어를 수행할 수도 있다.
또한, 웨이퍼 W의 칩이 패일되고, 동일한 좌표에 있는 스페어 웨이퍼 SW의 칩이 패일 된 경우 리페어 동작을 수행하지 않는다.
이상에서와 같이, 본 발명의 실시예는 적층된 복수의 칩들 중 하나 이상의 칩에서 불량이 발생하더라도 불량이 발생 된 뱅크 어드레스가 동일할 확률은 매우 낮다. 예를 들어, 8 뱅크 메모리 제품의 경우 적층된 두 개의 칩에서 동일한 위치에 있는 뱅크가 패일 될 확률은 1/8 * 1/8 = 1/64로 매우 낮다. 따라서, 본 발명의 실시예는 적층되는 칩의 수가 증가할수록 수율 손실이 감소하게 된다.
이를 위해, 본 발명의 실시예는 다음과 같은 특징을 갖는다.
첫째, 웨이퍼 W의 적층시 불량을 리페어 하기 위해 스페어 웨이퍼 SW를 추가적으로 적층한다.
둘째, 웨이퍼 W의 적층 이전에 웨이퍼 테스트와 리페어 공정에서 대체 불가능한 칩에 대해서도 뱅크별로 리페어를 실시하여 결함을 제거하도록 한다.(Partially Repaired Chip) 리페어 가능한 칩에 대해서는 일반적인 리페어를 수행하지만, 리페어가 불가능한 칩의 경우 패일 처리를 하는 것이 아니라 뱅크 단위로 리페어를 수행하고 패일 정보 저장부(100)에 패일 뱅크 어드레스를 저장한 후 다음 프로세스를 진행한다.
셋째, 부분 리페어 칩(Partially Repaired Chip)에서 리페어 되지 않은 불량 뱅크 어드레스 정보를 저장하는 패일 정보 저장부(100)를 구비하는 것을 특징으로 한다.
넷째, 패일 정보 저장부(100)에서 레지스터(102)의 2비트 셀은 칩의 리페어 상태를 나타내는 셀로 이용되고, 부분 리페어 칩(Partially Repaired Chip)에서 나머지 셀들은 뱅크 리페어 정보를 저장하는 셀로 이용된다. 뱅크 리페어 정보를 저장하는 셀은 뱅크 수에 대응하는 개수만큼 존재한다.
다섯째, 패일 정보 저장부(100)에 저장된 패일 뱅크 어드레스 정보를 이용하여 웨이퍼의 적층 후 칩의 불량을 스페어 칩 또는 스페어 칩에서 불량이 없는 뱅크와 대체한다.

Claims (21)

  1. 복수의 층으로 적층된 웨이퍼와 상기 웨이퍼를 리페어하기 위한 스페어 웨이퍼를 포함하는 반도체 장치에 있어서,
    상기 웨이퍼의 패일 정보를 저장하는 패일 정보 저장부;
    상기 패일 정보에 따라 상기 웨이퍼와 상기 스페어 웨이퍼의 리페어 여부를 판단하는 리페어 판단부; 및
    상기 리페어 판단부의 출력에 따라 상기 웨이퍼와 상기 스페어 웨이퍼의 리페어 동작을 수행하는 리페어 퓨즈부를 포함하는 것을 특징으로 하는 리페어 장치.
  2. 제 1항에 있어서, 상기 패일 정보는 상기 웨이퍼의 칩 리페어 정보와, 칩의 패일 뱅크 어드레스 정보를 포함하는 것을 특징으로 하는 리페어 장치.
  3. 제 1항에 있어서, 상기 웨이퍼의 적층 이후에 상기 패일 정보를 리드하여 상기 리페어 판단부에 출력하는 리드부를 더 포함하는 것을 특징으로 하는 리페어 장치.
  4. 제 1항에 있어서, 상기 리페어 판단부는 상기 웨이퍼의 적층 이전에 패일이 발생된 칩이 대체 불가능한 칩인 경우 뱅크별로 리페어를 수행하도록 제어하는 것을 특징으로 하는 리페어 장치.
  5. 제 1항에 있어서, 상기 리페어 퓨즈부는 칩 선택 신호와 상기 리페어 판단부로부터 인가되는 패일 뱅크 어드레스를 이용하여 상기 웨이퍼의 패일 칩을 동일한 좌표에 있는 스페어 칩으로 대체하는 것을 특징으로 하는 리페어 장치.
  6. 제 1항에 있어서, 상기 리페어 판단부의 출력에 따라 정상 상태의 칩을 테스트하는 테스트 제어부를 더 포함하는 것을 특징으로 하는 리페어 장치.
  7. 제 1항에 있어서, 상기 패일 정보 저장부는
    복수의 퓨즈를 포함하며 상기 복수의 퓨즈의 커팅 상태에 따라 각 칩의 패일 정보를 저장하는 퓨즈 어레이; 및
    상기 퓨즈 어레이로부터 인가되는 상기 각 칩의 패일 정보를 저장하는 레지스터를 포함하는 것을 특징으로 하는 리페어 장치.
  8. 제 7항에 있어서, 상기 레지스터는 복수의 쉬프트 레지스터를 포함하는 것을 특징으로 하는 리페어 장치.
  9. 제 7항에 있어서, 상기 퓨즈 어레이와 상기 레지스터는 서로 일대일 대응하여 연결되는 것을 특징으로 하는 리페어 장치.
  10. 제 7항에 있어서, 상기 퓨즈 어레이에 저장된 각 칩의 패일 정보는 파워 업 동작시 상기 레지스터에 전달되는 것을 특징으로 하는 리페어 장치.
  11. 제 7항에 있어서, 상기 레지스터는 상기 각 칩의 리페어 정보를 저장하는 셀과 상기 각 칩의 뱅크 리페어 정보를 저장하는 셀을 포함하는 것을 특징으로 하는 리페어 장치.
  12. 제 11항에 있어서, 상기 뱅크 리페어 정보를 저장하는 셀은 뱅크의 수만큼 구비되는 것을 특징으로 하는 리페어 장치.
  13. 제 7항에 있어서, 상기 리페어 정보를 저장하는 셀은 제 1칩 정보신호와 제 2칩 정보 신호의 로직 값 조합에 따라 리페어 정보가 결정되는 것을 특징으로 하는 리페어 장치.
  14. 제 1항에 있어서, 상기 리페어 퓨즈부는 상기 웨이퍼에서 패일이 발생한 칩과 동일한 좌표에 있는 스페어 칩이 정상 칩인 경우 상기 웨이퍼의 칩을 스페어 칩으로 대체하는 것을 특징으로 하는 리페어 장치.
  15. 제 1항에 있어서, 상기 리페어 퓨즈부는 상기 웨이퍼에서 패일이 발생한 칩과 동일한 좌표에 있는 스페어 칩이 부분 리페어 된 칩인 경우 상기 웨이퍼의 패일 뱅크를 상기 스페어 웨이퍼의 뱅크로 대체하는 것을 특징으로 하는 리페어 장치.
  16. 제 1항에 있어서, 상기 리페어 퓨즈부는 상기 웨이퍼에서 패일이 발생한 칩이 부분 리페어된 칩인 경우 패일이 발생한 뱅크와 동일한 좌표에 있는 상기 스페어 웨이퍼의 뱅크로 대체하는 것을 특징으로 하는 리페어 장치.
  17. 제 1항에 있어서, 상기 리페어 퓨즈부는
    스페어 선택신호, 칩 선택 신호 및 패일 뱅크 어드레스에 따라 선택적으로 퓨즈를 커팅하여 리페어 정보를 저장하는 선택 퓨즈부; 및
    상기 선택 퓨즈부로부터 인가되는 퓨즈 커팅 결과에 따라 선택된 메인 칩과 스페어 칩의 대체 동작을 수행하는 리페어 제어부를 포함하는 것을 특징으로 하는 리페어 장치.
  18. 제 17항에 있어서, 상기 선택 퓨즈부는
    상기 스페어 선택신호에 대응하여 메인 칩 또는 스페어 칩 중 어느 하나를 선택하는 스페어 인에이블 퓨즈;
    상기 칩 선택 신호에 대응하여 복수의 칩 중 어느 하나를 선택하는 복수의 칩 선택 퓨즈; 및
    상기 패일 뱅크 어드레스에 대응하여 패일 뱅크 어드레스 정보를 저장하는 복수의 뱅크 어드레스 퓨즈를 포함하는 것을 특징으로 하는 리페어 장치.
  19. 제 18항에 있어서, 상기 복수의 뱅크 어드레스 퓨즈는 뱅크의 개수와 일대일 대응하는 것을 특징으로 하는 리페어 장치.
  20. 제 18항에 있어서, 상기 스페어 인에이블 퓨즈가 커팅되지 않은 경우 상기 메인 칩이 선택되고, 상기 칩 선택 퓨즈가 커팅된 상태에서 상기 패일 뱅크 어드레스에 대응하여 상기 메인 칩과 상기 스페어 칩을 대체하는 것을 특징으로 하는 리페어 장치.
  21. 제 18항에 있어서, 상기 스페어 인에이블 퓨즈가 커팅된 경우 상기 스페어 칩이 선택되고, 상기 칩 선택 퓨즈가 커팅된 상태에서 상기 패일 뱅크 어드레스에 대응하여 상기 메인 칩의 뱅크와 상기 스페어 칩의 뱅크를 대체하는 것을 특징으로 하는 리페어 장치.






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