JP2000311497A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2000311497A
JP2000311497A JP2000115372A JP2000115372A JP2000311497A JP 2000311497 A JP2000311497 A JP 2000311497A JP 2000115372 A JP2000115372 A JP 2000115372A JP 2000115372 A JP2000115372 A JP 2000115372A JP 2000311497 A JP2000311497 A JP 2000311497A
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Peter Poechmueller
ペヒミュラー ペーター
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Abstract

(57)【要約】 【課題】 コストのかかる外部のコンピュータを使用し
なくても故障したメモリセルを冗長的なメモリセルと置
き換えることのできる半導体記憶装置を提供する。 【解決手段】 故障したメモリセル、ワードラインなら
びにビットラインのために、ＢＩＳＴ計算ユニット１４
および特別なアルゴリズムを用いて、冗長的なメモリセ
ル、ビットラインならびにワードラインを求める。この
場合、ＢＩＳＴ計算ユニット１４にカウンタユニット１
５が設けられており、このカウンタユニットは各アドレ
スごとに、故障したメモリセルの個数をヒット値として
上限までカウントアップし、ヒット値が上限を超えると
対応するワードラインまたはビットラインが置き換えら
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多数のメモリセル
から成りワードラインとビットラインを介して選択され
るメモリセルフィールドと、該メモリセルフィールドの
メモリセル故障時にスペアメモリセルとしてそのメモリ
セルを置き換える冗長的なメモリセルが設けられてお
り、前記のメモリセルフィールドのメモリセルとスペア
メモリセルは１つの半導体チップ上に設けられており、
該半導体チップには付加的に、故障したメモリセルにス
ペアメモリセルを対応づけるＢＩＳＴ計算ユニットが設
けられており、レジスタが設けられており、該レジスタ
内に個々のワードラインとビットラインについて故障し
たメモリセルのアドレスが格納される形式の、半導体記
憶装置に関する。
【０００２】
【従来の技術】たとえばＤＲＡＭ（ダイナミック書き込
み読み出しメモリ）などの半導体記憶装置は実践におい
て、１つのメモリセルフィールド内でメモリセルの故障
を発生させることなく製造することはできない。その理
由はまず第１に、半導体記憶装置製造時のウェハ処理中
に不所望な粒子が発生することであり、さらに短絡など
他の理由も挙げられる。したがってこれに付随する問題
点を克服できるようにするため、一般に冗長的なビット
ラインとワードラインを備えた冗長的なメモリセルが使
用され、故障したメモリセルをそれらによって置き換え
ることができる。
【０００３】この場合、実践において、ＤＲＡＭ製造後
にさらにウェハ平面に対しテストを実施して、ＤＲＡＭ
の故障したメモリセルすべての位置を特定することが行
われる。その際、このような故障したメモリセルは、個
々のメモリセルやメモリセルのグループであるかもしれ
ないし、あるいはビットラインおよびワードライン全体
とそれに対応するメモリセルであるかもしれない。対応
するアドレスの指定を行って故障したメモリセルが識別
された後、故障したメモリセルおよび場合によってはメ
モリセルのグループならびにワードラインおよびビット
ラインのアドレスが外部のコンピュータに格納される。
その後、この外部のコンピュータは複雑な計算を実行
し、この計算には一方では故障したメモリセルが関与
し、他方では利用可能なスペアのメモリセルが関与す
る。なお、ここで「メモリセル」とはもちろんメモリセ
ルのグループのことでもあるし、場合によっては対応す
るメモリセルをもつワードラインとビットラインのこと
でもある。そしてこの計算により、どのようにして最適
なやり方で故障したメモリセルをスペアメモリセルと置
き換えるべきであるかが求められる。このような計算は
非常に煩雑であり、このことはできるかぎり高い歩留ま
りを得ようとすることに起因するものである。つまり、
故障したメモリセルを冗長的なメモリセルと置き換える
際に、できるかぎり僅かな冗長的なメモリセルしか必要
としないようにすべきであり、すなわちスペアメモリセ
ルの個数が僅かに抑えられるようにすべきである。
【０００４】このような複雑な計算が行われることか
ら、ＢＩＳＴ（Built-in-self-test）それ自体はマイク
ロエレクトロニクスにおいて長らく使われてきたにもか
かわらず、ＤＲＡＭにおいてはＢＩＳＴ技術を使用する
ことはこれまで考えられなかった。つまりＢＩＳＴを用
いると、故障したメモリセルの代わりに冗長的なメモリ
セルを最適に使用するために必要な計算を、ウェハにお
いて多くの面積を消費することなく実施することができ
ない。換言すればこの計算は、ＢＩＳＴ計算ユニットの
所要面積がＤＲＡＭ製造時に受け入れられる限度をはる
かに超えることを前提条件として必要とする。
【０００５】したがって、さしあたり解決できない問題
点が生じる。すなわち、冗長的なメモリセルを故障した
メモリセルに対しメモリセルとして割り当てる際、外部
の計算を使用することは煩雑であり、このことはできる
かぎり避けるべきである。しかしそれ自体普及している
ＢＩＳＴ技術を援用するのは不可能である。その理由
は、ＢＩＳＴ技術を利用することで半導体記憶装置のウ
ェハにおいて多くの面積が必要になってしまうからであ
る。このような理由で従来では、故障したメモリセルを
冗長的なメモリセルで置き換えるためにＤＲＡＭ製造に
あたりＢＩＳＴ技術を使用することは考えられなかっ
た。
【０００６】
【発明が解決しようとする課題】したがって本発明の課
題は、コストのかかる外部のコンピュータを使用しなく
ても故障したメモリセルを冗長的なメモリセルと置き換
えることのできる半導体記憶装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明によればこの課題
は、ＢＩＳＴ計算ユニットにカウンタユニットが設けら
れており、該カウンタユニットは各アドレスごとに、故
障したメモリセルの個数をヒット値として上限までカウ
ントアップし、ヒット値が上限を超えると対応するワー
ドラインまたはビットラインが置き換えられることによ
り解決される。
【０００８】
【発明の実施の形態】本発明によれば半導体チップにＢ
ＩＳＴ計算ユニットが設けられており、これは故障した
メモリセルに対しスペアメモリセルを割り当てるように
構成されている。
【０００９】そしてこの割り当てのために、たとえば各
アドレスごとに故障したメモリセルの個数をヒット値と
して記憶する特別なアルゴリズムが用いられる。このヒ
ット値が所定の限界に達すると、そのアドレスに属する
ワードライン（Ｘ方向）またはビットライン（Ｙ方向）
全体が置き換えられる。そうでなければ、個々のエラー
を選択的にワードラインまたはビットラインにより置き
換えることができる。
【００１０】ＢＩＳＴ計算ユニットはたとえばレジスタ
を有しており、その中に個々のワードラインおよびビッ
トラインについて故障したメモリセルのアドレスを格納
することができる。このレジスタはたとえばスタックレ
ジスタとして構成することができ、また、連想メモリと
してはたらかせることができる。
【００１１】したがって要約すると、本発明によるメモ
リセル装置によれば故障したメモリセルに関するアドレ
ス情報は外部の記憶装置に格納されるのではなく、半導
体チップ自体においてレジスタ内に格納される。その
際、特別なアルゴリズムを用いることで、必要なレジス
タの個数を僅かに抑えることができる。この場合、ＢＩ
ＳＴ計算ユニットにより、スペアメモリセルとして故障
したメモリセルを修復する冗長的なメモリセルが指示さ
れる。
【００１２】本発明による半導体記憶装置は外部の計算
機を必要とせず、取り扱い個数のレジスタエントリで十
分に間に合うので、その実現のためにごく僅かなチップ
面積しか必要としない。故障したメモリセルのアドレス
情報はリアルタイムに格納されるので高速な処理が可能
となり、テスト実行時にたとえば中断も不要となる。さ
らに、レジスタにおいて複数の個々のテスト実行につい
て故障メモリセルに関する情報をまとめることもでき
る。
【００１３】同じビットラインまたはワードライン上に
種々の故障メモリセルが存在している場合には、各々の
ＸアドレスとＹアドレスごとに故障メモリセルの個数を
ヒット値として上限まで記憶するカウンタユニットを設
けることで、同じビットラインまたはワードラインにお
いて多数の故障メモリセルが発生したときに現れること
になる記録すべき情報を制約することができる。
【００１４】さらに、レジスタを連想メモリとして構成
することで、高い動作速度を得ることができるようにな
る。
【００１５】次に、図面を参照しながら本発明について
詳しく説明する。
【００１６】
【実施例】図１には、Ｘ方向における１０２４個のワー
ドラインとＹ方向における１０２４個のビットラインか
ら成るＤＲＡＭの１つのメモリセルが示されている。１
つのワードラインと１つのビットラインとの各交点に、
詳しくは示されていないメモリセルが設けられている。
したがってこのメモリセルフィールドは１０２４×１０
２４個のメモリセルを有しており、つまり１ＭＢの記憶
装置の成している。図１の場合、図示を簡単にするため
ビットラインＢＬとワードラインＷＬが実線で描かれて
いる。
【００１７】さて、ここでは、必要に応じて故障したメ
モリセルを取り替える目的で種々の冗長的なビットライ
ンと冗長的なワードラインを利用できるものとする。故
障しているこの種のメモリセルはテストにより、個々の
メモリセルへ導かれている個々のワードラインとビット
ラインを選択することで突き止めることができる。
【００１８】故障しているメモリセルを識別するための
ウェハ平面におけるテストシーケンス全体は、多数の個
別テストによって構成されている。ここでは簡単に説明
するため、図２に示されているように１つのテストシー
ケンス全体において３つのテストＡ，Ｂ，Ｃだけが実行
されるものとする。
【００１９】その際、図２には、個々のテストＡ，Ｂ，
Ｃ実行後に種々のメモリセルまたはビットがエラーであ
ると求められた実例が示されている。ここではまずはじ
めに第１のテストＡにおいて故障しているつまりエラー
のある２つのビットが求められたのに対し、第２のテス
トＢでは故障した２つの個別のビットと故障した１つの
ビットラインが検出され、他方、最後のテストＣにおい
ては１つの完全なワードラインがエラーであると判定さ
れた。エラーのある個々のビットまたはビットラインお
よびワードラインのアドレスはテスト実行中、リアルタ
イムにレジスタに格納される。図３には、第１のテスト
実行後のこの種のレジスタの内容が描かれている。
【００２０】テストＡにおいて、故障した第１のビット
が位置８０３／２５０で検出された。類似のエントリが
８０３または２５０の付近に存在しないことから、この
故障はＹアドレス８０３のところにヒット値１とともに
格納され、Ｘアドレス２５０のところにヒット値１とと
もに格納される。これと同じことは、位置６３０／７９
９における故障についてもあてはまる。つまりＹアドレ
ス６３０のところにはヒット値１が格納される一方、Ｘ
アドレス７９９のところにはやはりヒット値１が記録さ
れる。
【００２１】その後、テストＢが続いて実行される。こ
こでは位置８０３／７３０において故障した単独のメモ
リセルが検出された。同じアドレスのペアがすでにレジ
スタに格納されていたならば、個々のヒット値をそれぞ
れ１だけ高めるようにする。この事例では、行アドレス
８０３だけがすでに存在している。それゆえ８０３／７
３０がレジスタに入力されて、Ｙアドレス８０３に対す
るヒット値が２に高められる。なぜならば、このＹアド
レス８０３においてこのとき２つの「ヒット」が生じて
いるからである。
【００２２】さらに別のエラーのあるメモリセルがテス
トＢにおいて、テストＡの位置８０３／２５０や６３０
／７９９と同じように位置４０２／１２８において求め
られる。
【００２３】しかしテストＢでは、エラーのあるビット
ラインについてＸ／５１２において特別な状況が発生し
た。通常の評価方式であればエラーのあるこのようなビ
ットラインは、この事例では１０２４個ものスタックを
もつことになる過度に大きいレジスタへ導かれることに
なる。しかしながら本発明による半導体記憶装置の場合
には、特別なアルゴリズムを適用することによりそのよ
うなことを回避することができる。つまり、ヒット値が
たとえば３とすることのできる所定の閾値を超えたとき
には常に、スペアの行またはスペアの列全体を利用すべ
きであるとみなされる。換言すれば、Ｙアドレスについ
てたとえば３またはそれよりも大きいヒットが、Ｘアド
レスについて３またはそれよりも大きいヒットが発生す
れば、ビットラインまたはワードラインの行または列全
体が「自動的に」置き換えられる。
【００２４】次に、このプロセスについて簡単に説明し
ておく。ここでは実例として、故障した１番目のビット
が０／５１２において誤りのあるビットライン上で検出
されたものとする。そこでこの値がレジスタに入力され
る。この場合、次の故障はたとえば１／５１２において
検出される可能性がある。この値もレジスタに入力さ
れ、Ｙアドレス５１２におけるヒット値が２に高められ
る。そして３番目の故障がこのビットラインにおいてた
とえば２／５１２のところで検出された後、３という上
述の閾値に達する。したがって、故障したビットライン
を修復するためにスペア行を利用すべきであることは明
らかである。この場合、ヒット値３であればレジスタ内
で行５１２のためにただ１つのエントリを保持すれば十
分である。図４には、テストＢ終了後にそのようにして
得られたレジスタの最終的な内容が示されている。
【００２５】ついで、最後のテストＣにおいてＸ／１１
２のところで故障したワードラインが検出されたものと
する。この場合、ビットラインＹ／５１２のために上記
で説明したのと全く同じアルゴリズムに従って、図５に
示されているようなレジスタ内容が得られる。
【００２６】その後、テストＡ，Ｂ，Ｃに従って得られ
た故障したメモリセルまたはビットラインおよびワード
ラインに関する情報を評価して、スペアメモリセルまた
はスペア行およびスペア列のできるかぎり最良な割り当
てを求めることができ、故障しているすべてのメモリセ
ルまたはビットラインおよびワードラインを、冗長的な
メモリセルまたはビットラインおよびワードラインと置
き換えることができる。この計算はそのまま半導体チッ
プ上のＢＩＳＴ計算ユニットにおいても実行できるし、
あるいは外部で行うこともできる。
【００２７】ヒット値３という実例の場合、スペアビッ
トラインまたはスペアワードラインによる置き換えにつ
いて自由度が存在しない。つまりＸアドレスについてヒ
ット＝３であれば、スペアビットラインを使用しなけれ
ばならないことを意味する。
【００２８】有利にはレジスタを連想メモリとして構成
することができる。この場合、各ヒット値は少なくとも
２つのビットにより表され、アドレスごとにたとえば１
３ｂｉｔであれば、レジスタにおいて単一のエントリの
ためにおおよそ２０ｂｉｔほどが必要となる。このよう
な形式の連想動作は、レジスタエントリごとに２つの入
力をもつ２０個のＮＡＮＤゲートと２０個のＸＯＲゲー
トのオーダで実現することができる。
【００２９】レジスタが必要とする容量は、故障したメ
モリセルに関する情報全体つまりせいぜい冗長的なビッ
トラインと冗長的なワードラインの総数を記憶するのに
十分なものである。
【００３０】しかし場合によっては、個々のテストの結
果だけをレジスタに格納し、中間結果はそれぞれまだ誤
りのあるＤＲＡＭ内に記憶しておくことも可能である。
つまり上述の実例ではテストＡの実行後、中間結果が誤
りのあるＤＲＡＭ自体に格納される。テストＢが完了す
るとただちに、テストＡの結果がテストＢの結果によっ
て更新され、テストＡの代わりにＤＲＡＭに格納され
る。このため、レジスタはテストＣの結果のために再び
空いた状態となる。同じようにしてこのプロセスを継続
させることができる。もちろん、誤りのあるＤＲＡＭ自
体に情報を冗長的に格納するための適切な手法を開発す
ることもできる。
【００３１】図６には、本発明による半導体記憶装置を
実現するためのブロック図が描かれている。これは多数
のメモリセルフィールド１，２，．．．，ｎによって構
成されている。これらのメモリセルフィールド１，
２，．．．，ｎの各々は、たとえば図１に示されている
ように構成されている。この場合、メモリセルフィール
ド１，２，．．．，ｎの各々に、対応するメモリセルを
備えた冗長的なビットラインとワードラインを設けるこ
とができる。とはいえ、対応するメモリセルを備えたそ
れらの冗長的なビットラインとワードラインを、別個の
メモリセルフィールド１０内に収容することも可能であ
る。
【００３２】テストにおいて、上述の説明のように誤り
のあるメモリセルまたはワードラインとビットラインを
検出する目的で、個々のメモリセルフィールドがそれら
のワードラインとビットラインの選択により検査され
る。このテストの結果はレジスタ１２に格納されるが、
誤りのあるＤＲＡＭ自体にその結果を記憶させることも
できる。したがってたとえばメモリセルフィールド１の
テストにおいて、その結果をまだテストしていないメモ
リセルフィールド１０に格納することができる。しかし
このことは、かなり冗長的な情報の格納を前提条件とし
て必要とする。次に、上限までヒット値を計数するカウ
ンタユニット１５を備えたＢＩＳＴ計算ユニット１４
は、テスト終了後にレジスタ１２に格納されたそのテス
トの結果を評価し、メモリセルフィールド１０における
スペアメモリセル、スペアビットラインおよびスペアワ
ードラインとして、メモリセルフィールド１，
２，．．．，ｎ内における誤りのあるメモリセル、ビッ
トラインおよびワードラインを置き換えるべき冗長的な
メモリセル、ビットラインおよびワードラインを求め
る。メモリセル、ビットラインおよびワードラインのこ
のような置き換えはたとえば、個々のメモリセルフィー
ルドを互いに接続する相応のバスライン１１を介して行
われる。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置におけるメモリセ
ルフィールドの基本構成図である。
【図２】３つのテストを実行する様子を示す図である。
【図３】図２に基づき実行されたテストにおいて得られ
たヒット値を示した表である。
【図４】図２に基づき実行されたテストにおいて得られ
たヒット値を示した表である。
【図５】図２に基づき実行されたテストにおいて得られ
たヒット値を示した表である。
【図６】本発明による半導体記憶装置の構成を示すブロ
ック図である。
【符号の説明】
１，２，．．．，ｎ メモリセルフィールド １１ バスライン １２ レジスタ １４ ＢＩＳＴ計算ユニット １５ カウンタユニット

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 多数のメモリセルから成りワードライン
    （ＷＬ）とビットライン（ＢＬ）を介して選択されるメ
    モリセルフィールド（１，２，．．．，ｎ）と、該メモ
    リセルフィールドのメモリセル故障時にスペアメモリセ
    ルとしてそのメモリセルを置き換える冗長的なメモリセ
    ルが設けられており、 前記のメモリセルフィールドのメモリセルとスペアメモ
    リセルは１つの半導体チップ上に設けられており、該半
    導体チップには付加的に、故障したメモリセルにスペア
    メモリセルを対応づけるＢＩＳＴ計算ユニット（１４）
    が設けられており、 レジスタ（１２）が設けられており、該レジスタ内に個
    々のワードラインとビットラインについて故障したメモ
    リセルのアドレスが格納される形式の、 半導体記憶装置において、 前記ＢＩＳＴ計算ユニット（１４）にカウンタユニット
    （１５）が設けられており、該カウンタユニットは各ア
    ドレスごとに、故障したメモリセルの個数をヒット値と
    して上限までカウントアップし、ヒット値が上限を超え
    ると対応するワードラインまたはビットラインが置き換
    えられることを特徴とする、 半導体記憶装置。
  2. 【請求項２】 前記レジスタはスタックレジスタとして
    構成されている、請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記スタックレジスタは連想メモリとし
    て構成されている、請求項２記載の半導体記憶装置。
  4. 【請求項４】 前記レジスタ（１２）にＤＲＡＭの誤り
    のある部分が対応づけられており、該部分にテストの部
    分結果が格納される、請求項１から３のいずれか１項記
    載の半導体記憶装置。
JP2000115372A 1999-04-19 2000-04-17 半導体記憶装置 Pending JP2000311497A (ja)

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DE (2) DE19917588A1 (ja)
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100375998B1 (ko) * 2000-11-17 2003-03-15 (주)실리콘세븐 자동 테스트 및 리페어 기능을 내장하는 반도체 메모리장치 및 그 방법
WO2006090443A1 (ja) * 2005-02-23 2006-08-31 Spansion Llc 記憶装置の冗長設定方法、および記憶装置
US7171592B2 (en) 2002-03-18 2007-01-30 Fujitsu Limited Self-testing circuit in semiconductor memory device
WO2009013832A1 (ja) * 2007-07-26 2009-01-29 Advantest Corporation 予備ライン割当装置、メモリ救済装置、予備ライン割当方法、メモリ製造方法、およびプログラム

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002319296A (ja) * 2001-04-19 2002-10-31 Nec Corp 半導体装置及びシステム及び方法
DE10120255C2 (de) * 2001-04-25 2003-03-20 Infineon Technologies Ag Integrierter Halbleiterspeicher mit Selbsttest sowie Test-Anordnung mit Test-System und integriertem Halbleiterspeicher
KR100472460B1 (ko) * 2002-07-04 2005-03-10 삼성전자주식회사 메모리의 결함 복구 방법 및 그에 적합한 장치
EP1408512B1 (en) * 2002-10-07 2005-12-28 Infineon Technologies AG Method for storing errors of a memory device in a diagnose array having a minimum storing size
EP1408516B1 (en) * 2002-10-07 2006-06-21 Infineon Technologies AG A fuse blowing interface for a memory chip
US7054206B2 (en) * 2003-05-28 2006-05-30 Infineon Technologies Ag Sub-column-repair-circuit
US7225375B2 (en) * 2004-03-31 2007-05-29 International Business Machines Corporation Method and apparatus for detecting array degradation and logic degradation
DE102004022327B4 (de) * 2004-05-06 2006-04-27 Infineon Technologies Ag Integrierter Halbleiterspeicher
WO2006090440A1 (ja) * 2005-02-23 2006-08-31 Spansion Llc 記憶装置の試験方法、および記憶装置
US7130534B1 (en) * 2005-04-21 2006-10-31 Agilent Technologies, Inc. Gas chromatograph having a radiant oven for analytical devices
KR20090002636A (ko) * 2007-07-02 2009-01-09 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
JP4877396B2 (ja) * 2010-01-20 2012-02-15 日本電気株式会社 メモリ障害処理システム、および、メモリ障害処理方法
KR101932664B1 (ko) * 2012-08-27 2018-12-26 삼성전자 주식회사 리던던시 셀을 포함하는 반도체 메모리 장치 및 시스템
US20130117636A1 (en) * 2011-11-07 2013-05-09 Su-a Kim Semiconductor memory device and system having redundancy cells
US9135100B2 (en) 2013-03-14 2015-09-15 Micron Technology, Inc. Cooperative memory error detection and repair
CN112837736A (zh) * 2021-03-16 2021-05-25 江苏时代全芯存储科技股份有限公司 记忆体装置以及其修补方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306198A (ja) * 1996-02-07 1997-11-28 Lsi Logic Corp 冗長列及び入／出力線を備えたａｓｉｃメモリを修復するための方法
US6032264A (en) * 1997-04-22 2000-02-29 Micron Technology, Inc. Apparatus and method implementing repairs on a memory device
US5987632A (en) * 1997-05-07 1999-11-16 Lsi Logic Corporation Method of testing memory operations employing self-repair circuitry and permanently disabling memory locations
US6085334A (en) * 1998-04-17 2000-07-04 Motorola, Inc. Method and apparatus for testing an integrated memory device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100375998B1 (ko) * 2000-11-17 2003-03-15 (주)실리콘세븐 자동 테스트 및 리페어 기능을 내장하는 반도체 메모리장치 및 그 방법
US7171592B2 (en) 2002-03-18 2007-01-30 Fujitsu Limited Self-testing circuit in semiconductor memory device
WO2006090443A1 (ja) * 2005-02-23 2006-08-31 Spansion Llc 記憶装置の冗長設定方法、および記憶装置
JP4722123B2 (ja) * 2005-02-23 2011-07-13 スパンション エルエルシー 記憶装置の冗長設定方法、および記憶装置
WO2009013832A1 (ja) * 2007-07-26 2009-01-29 Advantest Corporation 予備ライン割当装置、メモリ救済装置、予備ライン割当方法、メモリ製造方法、およびプログラム
JP4948603B2 (ja) * 2007-07-26 2012-06-06 株式会社アドバンテスト 予備ライン割当装置、メモリ救済装置、予備ライン割当方法、メモリ製造方法、およびプログラム
US8621264B2 (en) 2007-07-26 2013-12-31 Advantest Corporation Backup line allocation apparatus, memory repairing apparatus, backup line allocation method, memory manufacturing method, and recording medium

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