KR101932664B1 - 리던던시 셀을 포함하는 반도체 메모리 장치 및 시스템 - Google Patents

리던던시 셀을 포함하는 반도체 메모리 장치 및 시스템 Download PDF

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Abstract

리던던시 셀을 포함하는 반도체 메모리 장치 및 시스템이 개시된다. 본 발명의 일실시예에 따른 반도체 메모리 장치는, 각각 데이터 라인에 연결되는 복수의 셀 그룹들과, 상기 복수의 셀 그룹들에 포함된 불량 셀을 리페어하기 위한 리던던시 셀들을 포함하고, 리던던시 데이터 라인에 연결되는 리던던시 셀 그룹 및 상기 복수의 셀 그룹들에 대응하는 복수의 선택부들을 포함하고, 제1 셀 그룹에 대응하는 제1 선택부는 제1 데이터 라인 및 적어도 두 개의 다른 데이터 라인에 연결되고, 불량 셀이 억세스될 때 상기 적어도 두 개의 다른 데이터 라인들 중 어느 하나의 데이터 라인을 통한 데이터를 선택적으로 출력하는 데이터 라인 선택블록을 구비하는 것을 특징으로 한다.

Description

리던던시 셀을 포함하는 반도체 메모리 장치 및 시스템{Semiconductor memory device and system having redundancy Cells}
본 발명의 기술적 사상은 반도체 메모리 장치에 관한 것으로서, 특히, 리던던시 셀을 포함하는 반도체 메모리 장치 및 시스템에 관한 것이다.
반도체 메모리의 크기가 지속적으로 증가하면서, 불량 셀의 발생 확률이 점점 더 증가하고 있다. 이러한 불량 셀을 리페어하는 기존의 방식은 불량 셀 발생 확률이 증가하는 경우, 리페어 유닛의 유연성의 한계로 인하여 리던던시 자원의 한계가 발생한다. 또한, 메모리 밀도가 증가하여 대체되는 리던던시 셀 단위가 동일하면, 리던던시 셀이 많아져서 칩 사이즈 증가와 같은 문제점이 발생한다.
본 발명의 기술적 사상이 해결하려는 과제는 리던던시 셀을 보다 효율적으로 사용하는 반도체 메모리 장치 및 시스템을 제공하는데 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 각각 데이터 라인에 연결되는 복수의 셀 그룹들과, 상기 복수의 셀 그룹들에 포함된 불량 셀을 리페어하기 위한 리던던시 셀들을 포함하고, 리던던시 데이터 라인에 연결되는 리던던시 셀 그룹 및 상기 복수의 셀 그룹들에 대응하는 복수의 선택부들을 포함하고, 제1 셀 그룹에 대응하는 제1 선택부는 제1 데이터 라인 및 적어도 두 개의 다른 데이터 라인에 연결되고, 불량 셀이 억세스될 때 상기 적어도 두 개의 다른 데이터 라인들 중 어느 하나의 데이터 라인을 통한 데이터를 선택적으로 출력하는 데이터 라인 선택블록을 구비하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 각각 제1 내지 제n 데이터 라인에 연결되는 제1 내지 제n 셀 그룹(n은 2 이상의 정수)과, 상기 제1 셀 그룹 내지 제n 셀 그룹에 포함된 불량 셀을 리페어하기 위한 리던던시 셀들을 포함하고, 제1 리던던시 데이터 라인에 연결되는 제1 리던던시 셀 그룹 및 상기 제1 셀 그룹 내지 제n 셀 그룹에 각각 대응하는 제1 내지 제n 선택부를 포함하고, 스위칭 동작에 기반하여 불량 셀에 연결된 데이터 라인을 상기 제1 리던던시 데이터 라인으로 대체하는 데이터 라인 선택블록을 구비하며, 적어도 하나의 선택부는, 상기 제1 내지 제n 데이터 라인 및 상기 제1 리던던시 데이터 라인을 포함하는 라인들 중 서로 인접하는 3 개의 데이터 라인에 연결되며, 어느 하나의 데이터 라인을 통해 전달되는 데이터를 선택적으로 출력하는 멀티플렉서를 포함하는 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는, 복수의 데이터 폭 옵션들을 제공하며, 각각 제1 내지 제n 데이터 라인에 연결되는 제1 셀 그룹 내지 제n 셀 그룹(n은 2 이상의 자연수)과, 상기 제1 셀 그룹 내지 제n 셀 그룹에 포함된 불량 셀을 리페어하기 위한 리던던시 셀들을 포함하고, 리던던시 데이터 라인에 연결되는 리던던시 셀 그룹 및 스위칭 동작에 기반하여 불량 셀에 연결된 데이터 라인을 리던던시 데이터 라인으로 대체하고, 상기 복수의 데이터 폭 옵션들 중 선택된 옵션에 따라 상기 불량 셀을 리페어하기 위한 스위칭 연결 상태가 가변되는 데이터 라인 선택블록을 구비하는 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는 복수의 데이터 폭 옵션들을 제공하며, 각각 제1 내지 제n 데이터 라인에 연결되는 제1 셀 그룹 내지 제n 셀 그룹(n은 2 이상의 자연수), 상기 제1 셀 그룹 내지 제n 셀 그룹에 포함된 불량 셀을 리페어하기 위한 리던던시 셀들을 포함하고, 리던던시 데이터 라인에 연결되는 리던던시 셀 그룹 및 스위칭 동작에 기반하여 불량 셀에 연결된 데이터 라인을 리던던시 데이터 라인으로 대체하고, 상기 복수의 데이터 폭 옵션들 중 선택된 옵션에 따라 상기 불량 셀을 리페어하기 위한 스위칭 연결 상태가 가변되는 데이터 라인 선택블록을 구비하는 것을 특징으로 한다.
상술한 바와 같은 본 발명에 따른 반도체 메모리 장치는 리던던시 메모리를 효율적으로 사용할 수 있으며, 다양한 데이터 폭 옵션에 적응적으로 불량 셀을 리페어함과 함께, 멀티 입출력 데이터에서의 불량을 리페어할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 제1 메모리 셀 그룹의 구현 예를 나타내는 회로도이다.
도 3a 내지 도 3f는 위크 셀을 리던던시 셀로 대체하는 방법을 도시하는 도면이다.
도 4a,b는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 6a,b,c,d는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 7a,b,c는 데이터 라인 선택블록을 제어하는 제어신호의 생성 예를 나타내는 블록도이다.
도 8은 본 발명의 실시예에 따라 다양한 데이터 폭 옵션에 대응하여 리페어 동작을 수행하는 일예를 나타내는 회로도이다.
도 9a,b,c는 도 8의 반도체 메모리 장치의 일 동작 예를 나타내는 회로도이다.
도 10은 반도체 메모리 장치가 X16 옵션으로 동작하는 경우를 나타낸다.
도 11은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구현 예를 나타내는 블록도이다.
도 12는 도 11의 반도체 메모리 장치의 일 구현예를 나타내는 회로도이다.
도 13a,b,c는 도 12의 반도체 메모리 장치가 X8 옵션 및 X4 옵션으로 동작하는 일예를 나타낸다.
도 14는 도 12의 반도체 메모리 장치가 X16 옵션으로 동작하는 일예를 나타낸다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 16 및 도 17a,b는 도 15의 반도체 메모리 장치의 동작의 일 예를 나타내는 회로도이다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 19a,b,c는 도 18의 반도체 메모리 장치의 동작의 일 예를 나타내는 회로도이다.
도 20은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 21a,b,c,d는 도 20의 반도체 메모리 장치의 일 구현예를 나타내는 회로도 및 블록도이다.
도 22는 본 발명의 실시예에 따른 반도체 메모리 장치의 구체적인 구현 예를 나타내는 블록도이다.
도 23은 본 발명의 일실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 24는 본 발명의 일실시예에 따른 반도체 저장 시스템을 나타내는 블록도이다.
도 25는 본 발명의 일실시예에 따른 네트워크 시스템을 나타내는 블록도이다.
도 26은 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템의 다른 구현예를 나타내는 도면이다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치(Semiconductor Memory Device)를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(Memory Cell Array, 110), 컬럼 디코더(Column Decoder, 120), 로우 디코더(Row Decoder, 130) 및 어드레스 컨트롤러(Address Controller, 140)를 포함 할 수 있다.
반도체 메모리 장치(100)은 DRAM(dynamic random access memory) 장치일 수 있다. 다만 이에 한정되지 않으며, 그 밖에 컴퓨터 또는 그 외의 전자 디바이스 내에, 내부의 반도체 집적회로들로서 제공될 수 있는 RAM(random-access memory), ROM(read only memory), SDRAM(synchronous dynamic random access memory), 낸드(NAND) 플래시 메모리 및 노어(NOR) 플래시 메모리, PRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access memory), ReRAM(Resistive Random Access Memory), FRAM (Ferroelectric Random Access Memory)를 포함하는 다수의 상이한 타입의 메모리가 가능하다.
메모리 셀 어레이(110)는 다수의 메모리 셀 그룹들을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(110)는 제1 메모리 셀 그룹(Memory Cell Group_1, 111), 제2 메모리 셀 그룹(Memory Cell Group_2, 112), 제3 메모리 셀 그룹(Memory Cell Group_3, 113), 제4 메모리 셀 그룹(Memory Cell Group_4, 114)을 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 리던던시 메모리 셀 그룹(Redundancy Memory Cell Group, 115)을 더 포함할 수 있다.
제1 내지 제4 메모리 셀 그룹(111~114)에 구비되는 메모리 셀들 중 적어도 하나의 셀에 불량이 발생할 수 있다. 본 명세서에서 불량 셀은 싱글 비트(single bit) 또는 위크 셀(weak cell)이라고 언급할 수 있다. 제1 내지 제4 메모리 셀 그룹(111~114)에서 발생된 불량 셀은 리던던시 메모리 셀 그룹(115)에 포함된 리던던시 셀에 의해 대체될 수 있다.
메모리 셀 그룹 각각은 다양한 형태로 정의될 수 있다. 예컨대, 메모리 셀 어레이(110)는 다수의 메모리 뱅크들 또는 메모리 블록들을 포함할 수 있으며, 상기 메모리 셀 그룹은 메모리 뱅크나 메모리 블록으로 정의될 수 있다. 또는, 각각의 메모리 셀 그룹은 서로 다른 데이터 라인을 통해 데이터를 입출력하는 영역으로 정의될 수 있다. 구체적으로, 메모리 셀 그룹에 포함된 메모리 셀들은 비트라인 및 로컬 데이터 라인(이상 미도시)을 통해 글로벌 데이터 라인에 연결될 수 있다. 예컨대, 제1 메모리 셀 그룹(111)에 포함된 메모리 셀들의 데이터는 제1 그룹의 글로벌 데이터 라인(GDL[1,1], GDL[1,2], GDL[1,3], GDL[1,4])을 통해 전달될 수 있다. 이와 유사하게, 제2 메모리 셀 그룹(112)에 포함된 메모리 셀들의 데이터는 제2 그룹의 글로벌 데이터 라인(GDL[2,1], GDL [2,2], GDL [2,3], GDL [2,4])을 통해 전달될 수 있다. 또한, 제3 메모리 셀 그룹(113)에 포함된 메모리 셀들의 데이터는 제3 그룹의 글로벌 데이터 라인(GDL[3,1], GDL[3,2], GDL[3,3], GDL[3,4])을 통해 전달되며, 제4 메모리 셀 그룹(114)에 포함된 메모리 셀들의 데이터는 제4 그룹의 글로벌 데이터 라인(GDL[4,1], GDL[4,2], GDL[4,3], GDL[4,4])을 통해 전달될 수 있다.
한편, 리던던시 메모리 셀 그룹(115)에 포함된 리던던시 셀들의 데이터 또한 비트라인(예컨대, 리던던시 비트라인), 로컬 데이터 라인(예컨대, 리던던시 로컬 데이터 라인) 및 글로벌 데이터 라인(예컨대, 리던던시 글로벌 데이터 라인)을 통해 전달된다. 도 1에는 메모리 셀 그룹에 대응하는 글로벌 데이터 라인의 개수에 대응하여, 4 개의 리던던시 글로벌 데이터 라인(RGDL[1], RGDL[2], RGDL[3], RGDL[4])이 배치되는 예가 도시된다. 다만, 글로벌 데이터 라인 및 리던던시 글로벌 데이터 라인의 개수는 예시적인 것으로서, 각 그룹에 속한 컬럼의 개수에 대응하여 글로벌 데이터 라인의 개수 또한 변동될 수 있다. 예를 들어, 제1 메모리 셀 그룹(111)은 1개, 2개, 8개 또는 그 이상의 글로벌 데이터 라인에 연결될 수 있다. 또한, 이에 대응하여 리던던시 메모리 셀 그룹(115)은 1개, 2개, 8개 또는 그 이상의 리던던시 글로벌 데이터 라인에 연결될 수 있다.
도 2는 도 1의 제1 메모리 셀 그룹(111)의 구현 예를 나타내는 회로도이다. 제2 메모리 셀 그룹(112), 제3 메모리 셀 그룹(113), 제4 메모리 셀 그룹(114)은 도 2에 도시된 제1 메모리 셀 그룹(111)과 동일 또는 유사하게 구성될 수 있다. 또한, 리던던시 메모리 셀 그룹(115)은 제1 메모리 셀 그룹(111)과 동일 또는 유사하게 구성될 수 있다.
도 2를 참조하면, 제1 메모리 셀 그룹(111)은 하나 이상의 워드라인(WL[1], WL[2], WL[3].. WL[p]) 및 하나 이상의 비트 라인(BL[1], BL[2], BL[3].. BL[q])에 연결되는 메모리 셀들을 포함할 수 있다. 제1 메모리 셀 그룹(111)의 기입 또는 독출은 일반적인 반도체 메모리 소자의 기입 또는 독출 방식으로 진행될 수 있다. 예를 들어, 로우 디코더(도 1의 130)는 어드레스 컨트롤러(ADDR.Ctrl, 10, 도 1(a) 참조)로부터 입력되는 로우 어드레스 신호(RA)를 디코딩한다. 디코딩된 로우 어드레스 신호(RA)는 메모리 셀 어레이의 워드라인(WL[1]~WL[p])을 활성화시킬 수 있다. 칼럼 디코더(도 1의 120)는 컬럼 어드레스 신호(CA)를 디코딩한다. 디코딩된 컬럼 어드레스 신호(CA)는 컬럼 선택 라인(Column Select Line)을 통하여, 메모리 셀 어레이의 비트라인(BL[1]~BL[q])에 대한 선택 동작을 수행할 수 있다.
데이터는 워드라인(WL[1]~WL[p]) 및 비트라인(BL[1]~BL[q])의 활성화에 의하여 기입 또는 독출될 수 있다. 비트라인(BL[1]~BL[q])에 인가된 데이터는 칼럼 선택 라인(CSL, CSLB)을 통한 칼럼 선택 동작에 의해 로컬 데이터 라인(LDL[1], LDL[2], LDL[3].. LDL[q])으로 전달되며, 로컬 센스 앰프(LSA[1], LSA[2], LSA[3].. LSA[q])에 의해 증폭된 데이터가 글로벌 데이터 라인(GDL[1], GDL[2], GDL[3].. GDL[q])으로 전달된다.
한편, 리던던시 메모리 셀 그룹(115)의 데이터를 전달하기 위한 데이터 라인 또한 로컬 데이터 라인 및 글로벌 데이터 라인 구조를 가질 수 있다. 도 1을 다시 참조하면, 리던던시 메모리 셀 그룹(115)의 데이터는 리던던시 셀에 연결된 비트라인 및 리던던시 로컬 데이터 라인을 통해 리던던시 글로벌 데이터 라인(RGDL[1]~RGDL[4])을 통해 전달될 수 있다. 제1 메모리 셀 그룹(111)에 연결된 로컬 데이터 라인과 리던던시 메모리 셀 그룹(115)에 연결된 리던던시 로컬 데이터 라인은 서로 분리된 구조를 가질 수 있으며, 또한 제1 메모리 셀 그룹(111)에 연결된 제1 그룹의 글로벌 데이터 라인(GDL[1,1]~GDL[1,4])과 리던던시 메모리 셀 그룹(115)에 연결된 리던던시 글로벌 데이터 라인(RGDL[1]~RGDL[4])은 서로 분리된 구조를 가질 수 있다. 본 발명의 일실시예에 따르면, 불량 셀 발생시 다수의 비트라인 전체를 리페어하거나 다수의 워드라인 전체를 리페어하는 대신에, 하나의 셀에 대한 리페어 내지 셀 그룹 단위의 리페어 사이에서 리페어 단위를 유연하게 조절할 수 있다.
예를 들어, 워드라인(WL[i])과 비트라인(BL[j])이 교차하는 곳에 불량 셀(Weak Cell[1])이 발생한 경우, 이를 리던던시 셀(Redundancy Cell[1])로 대체할 수 있다. 즉, 불량 셀(Weak Cell[1])에 기입 또는 독출 되기로 예정된 데이터는 리던던시 셀(Redundancy Cell[1])에 기입 또는 독출 될 수 있다. 본 발명의 일 실시예에 따르면, 리던던시 메모리 셀 그룹(115)에 대응하여 별도의 로컬 데이터 라인 및 글로벌 데이터 라인을 배치하고, 불량 셀에 연결된 데이터 라인을 리던던시 셀에 연결된 데이터 라인과 대체함에 의해 불량 셀에 대한 리페어 동작을 수행한다. 일예로서, 글로벌 데이터 라인의 대체에 의하여 리페어가 수행될 수 있다. 상기와 같은 동작에 의해, 복수의 메모리 셀 그룹(111~114)에 대응하여 하나의 리던던시 메모리 셀 그룹(115)만을 배치할 수 있으며, 리던던시 메모리 셀 그룹(115)에 의해 하나의 비트 단위의 리페어 내지 그룹 단위의 리페어가 가능하도록 한다.
도 3a 내지 도 3f는 위크 셀(Weak Cell[1])을 리던던시 셀(Redundancy Cell[1])로 대체하는 방법을 도시하는 도면이다. 설명의 편의상 제1 메모리 셀 그룹(111)에서 위크 셀이 발생한 경우만을 설명한다.
도 3a는 메모리 셀 그룹 간의 대체를 설명하는 도면이다. 예를 들어, 제1 메모리 셀 그룹(111)에서 위크 셀(CELL[1,3])이 발생한 경우, 제1 메모리 셀 그룹(111)을 리던던시 메모리 셀 그룹(115)으로 대체할 수 있다. 즉, 제1 메모리 셀 그룹(111)에서 위크 셀(CELL[1,3])이 발생한 경우, 위크 셀이 포함된 제1 메모리 셀 그룹(111)의 어드레스 신호를 리던던시 메모리 셀 그룹(115)에 대한 어드레스 신호로 판단하여 처리할 수 있다.
도 3b는 비트라인 간의 대체를 설명하는 도면이다. 예를 들어, 제1 메모리 셀 그룹(111)에서 제3 비트라인(BL[3])에 연결된 셀(CELL[1,3])에서 불량이 발생한 경우, 제3 비트라인(BL[3])에 연결된 셀들을 리던던시 메모리 셀 그룹(115)과 연결된 비트라인 중 하나의 비트라인(RBL[3])에 연결된 셀들로 대체할 수 있다. 즉, 제3 비트라인(BL[3])에 대한 컬럼 어드레스 신호(CA)를 리던던시 메모리 셀 그룹(115)과 연결된 비트라인 중 하나의 비트라인에 대한 컬럼 어드레스 신호(CA)로 판단하여 처리할 수 있다.
도 3c는 비트라인의 일부(예를 들어, 비트라인의 세그먼트(segment)) 간의 대체이다. 하나의 비트라인은 각각 적어도 하나의 메모리 셀이 연결되는 2개 이상의 세그먼트로 구분될 수 있다. 예를 들어, 제1 메모리 셀 그룹(111)에서 제3 비트라인(BL[3])과 연결된 셀들 중의 일부에서 위크 셀(CELL[1,3])이 발생한 경우, 제3 비트라인(BL[3])과 연결된 셀들 중에서 위크 셀(CELL[1,3])을 포함하는 일부를 리던던시 메모리 셀 그룹(115)과 연결된 비트라인 중 하나의 비트라인과 연결된 셀들 중 일부로 대체할 수 있다. 또한, 예를 들어, 제1 메모리 셀 그룹(111)에서 제3 비트라인의 특정 세그먼트에서 위크 셀(CELL[1,3])이 발생한 경우, 위크 셀(CELL[1,3])이 발생한 세그먼트를 리던던시 메모리 셀 그룹(115)과 연결된 비트라인 중 하나의 비트라인에서 하나의 세그먼트에 연결된 메모리 셀로 대체할 수 있다. 즉, 제3 비트라인(BL[3])에 대한 컬럼 어드레스 신호(CA)를 리던던시 메모리 셀 그룹(115)과 연결된 비트라인 중 하나의 컬럼 어드레스 신호(CA)로 판단하고, 로우 어드레스(RA)의 적어도 일부의 비트를 리던던시 메모리 셀 그룹(115)과 연결된 워드라인으로 판단함으로써 세그먼트 간의 대체를 수행할 수 있다. 일예로서, 로우 어드레스(RA)의 모든 비트를 비교하는 경우 세그먼트는 하나의 메모리 셀 단위가 되며, 최상위 비트(MSB)를 돈 케어하는 경우에는 하나의 비트라인에 연결된 메모리 셀들 중 1/2에 해당하는 메모리 셀들이 하나의 세그먼트에 포함될 수 있다.
도 3d는 메모리 셀 간의 대체이다. 예를 들어, 제1 메모리 셀 그룹(111)에서 위크 셀(CELL[1,3])이 발생한 경우, 위크 셀(CELL[1,3])을 리던던시 셀(Redundancy Cell)로 대체할 수 있다. 즉, 위크 셀에 대한 컬럼 어드레스 신호(CA) 및 로우 어드레스 신호(RA)를 리던던시 셀에 대한 컬럼 어드레스 신호(CA) 및 로우 어드레스 신호(RA)로 판단하여 처리함으로써 하나의 메모리 셀 단위로 리페어가 처리될 수 있다.
한편, 본 발명의 다른 실시예에 따르면, 반도체 메모리 장치(100)는 각각의 메모리 셀 그룹 내부적으로 리페어를 수행하기 위한 내부 리던던시 메모리 셀 그룹이 각각의 메모리 셀 그룹에 구비되며, 또한 복수의 메모리 셀 그룹 모두에 대한 리페어를 위한 별도의 리던던시 셀 그룹(115)이 배치될 수 있다. 예컨대, 도 3e에 도시된 바와 같이, 제1 메모리 셀 그룹(111)은 그 내부에 내부 리던던시 메모리 셀 그룹(111_1)을 포함하며, 상기 내부 리던던시 메모리 셀 그룹(111_1)에 대응하여 복수의 리던던시 비트라인들(IRBL[1]~IRBL[r])이 배치될 수 있다. 각각의 메모리 셀 그룹에 대한 불량 셀이 그 내부에 구비되는 내부 리던던시 메모리 셀 그룹(111_1)에 의해 먼저 리페어되며, 이후 추가의 불량 셀 발생시 리던던시 셀 그룹(115)에 의한 리페어가 수행될 수 있다.
이와 유사하게, 도 3f에 도시된 바와 같이 제1 메모리 셀 그룹(111)은 그 내부에 내부 리던던시 메모리 셀 그룹(111_2)을 포함할 수 있으며, 상기 내부 리던던시 메모리 셀 그룹(111_2)은 하나의 리던던시 비트라인(IRBL[r])에 연결된 리던던시 셀을 포함할 수 있다.
도 3e,f에 도시된 위크 셀의 리페어 동작은 다양한 형태로 수행될 수 있다. 예컨대, 도 3e에서 내부 리던던시 메모리 셀 그룹(111_1)의 리던던시 비트라인들(IRBL[1]~IRBL[r])은 제1 메모리 셀 그룹(111)의 비트라인들(BL[1]~BL[p])와 동일한 데이터 라인(예컨대, 로컬 데이터 라인)에 연결되고, 하나 이상의 비트라인 단위의 대체에 의하여 리페어가 수행될 수 있다. 반면에, 리던던시 셀 그룹(115)은 별도의 데이터 라인(예컨대, 로컬 데이터 라인 및 글로벌 데이터 라인)에 연결되고, 제1 메모리 셀 그룹(111)과 데이터 라인 단위(예컨대, 글로벌 데이터 라인)의 대체에 의하여 리페어가 수행될 수 있다. 그러나, 이는 예시적인 것에 불과한 것으로서, 내부 리던던시 메모리 셀 그룹(111_1)에 대응하여 별도의 데이터 라인이 배치되고, 데이터 라인 단위의 대체에 의하여 리페어가 수행되어도 무방하다.
이하, 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 동작을 설명한다. 메모리 셀에 대한 기입 또는 독출 명령이 입력되는 경우, 기입 또는 독출 대상이 되는 셀에 대한 어드레스 정보가 입력된다. 어드레스 핀을 통해 어드레스 신호(Addr)가 입력되는 경우, 어드레스 컨트롤러(140)를 통하여 컬럼 어드레스 신호(CA) 및 로우 어드레스 신호(RA)가 각각 컬럼 디코더(120) 및 로우 디코더(130)로 제공된다. 어드레스 신호(Addr)가 위크 셀에 대한 어드레스를 지시하는 경우, 상기 위크 셀을 리페어하기 위한 리던던시 셀을 지시하는 어드레스로 대체하여 칼럼 어드레스 신호 및 로우 어드레스 신호를 발생할 수 있다.
어드레스 대체 동작시, 대체 전 및 대체 후의 로우 어드레스 신호(RA)는 동일할 수 있다. 구체적으로, 셀 그룹(Cell Group) 간의 대체인 경우, 또는 비트 라인(Bit Line) 간의 대체인 경우, 리페어를 하는 경우에도 불량 셀의 로우 어드레스와 리던던시 셀의 로우 어드레스가 동일할 수 있다.
도 4a는 본 발명의 다른 실시예에 따른 반도체 메모리 장치(200)의 블록도이다.
도 4a를 참조하면, 반도체 메모리 장치(200)는 메모리 셀 어레이(210) 및 컬럼 디코더(220)를 포함한다. 반도체 메모리 장치(200)에 구비될 수 있는 기타 구성들에 대해서는 그 도시를 생략한다.
메모리 셀 어레이(210)는 전술한 도 1의 메모리 셀 어레이(110)와 동일 또는 유사하게 구성될 수 있다. 예를 들어, 메모리 셀 어레이(210)는 제1 내지 제4 메모리 셀 그룹들(211~214)을 포함할 수 있으며, 또한 메모리 셀 어레이(210)는 제1 내지 제4 메모리 셀 그룹들(211~214)에 발생된 불량 셀을 리페어하기 위한 리던던시 메모리 셀 그룹(215)를 포함할 수 있다.
본 발명에 따른 반도체 메모리 장치(200)는 어드레스 컨트롤러(240) 및 비교부(250)를 더 포함할 수 있다. 어드레스 컨트롤러(240)는 외부로부터의 어드레스(Addr)를 수신하고 이로부터 로우 어드레스(RA) 및 칼럼 어드레스(CA)를 출력한다. 비교부(250)는 하나 이상의 불량 셀의 어드레스 정보(Fail_Addr)를 수신하고, 이를 로우 어드레스(RA) 및 칼럼 어드레스(CA)와 비교하여 해당 어드레스가 불량 셀의 어드레스를 지시하는지의 여부를 판단하고, 그 판단 결과로서 매칭 신호(MS)를 발생한다. 매칭 신호(MS)는 컬럼 디코더(220)로 제공되며, 컬럼 디코더(220)는 상기 매칭 신호(MS)에 응답하여 상기 불량 셀을 구제하기 위한 리던던시 셀에 연결된 비트라인을 선택하기 위한 컬럼 선택 신호를 활성화시킨다. 한편, 후술될 본 발명의 실시예에서는 데이터 라인(예컨대, 글로벌 데이터 라인)의 대체 동작에 의하여 리던던시 셀로부터의 데이터가 출력되도록 하므로, 상기 불량 셀에 연결된 비트라인은 선택되어도 무방하며 또는 선택되지 않아도 무방하다.
즉, 비교부(250)의 로우 및 컬럼 어드레스의 비교 동작에 의해, 하나의 셀 단위로서 불량 셀을 리던던시 셀로 대체할 수 있다. 반면에, 전술한 실시예에서와 같이, 그룹대 그룹 단위의 대체의 경우, 상기 그룹을 지시하는 어드레스만을 비교하여 불량 셀을 리던던시 셀로 대체할 수 있을 것이다. 또는 하나의 비트라인 단위의 대체의 경우, 컬럼 어드레스만을 비교함에 의하여 불량 셀을 리던던시 셀로 대체할 수 있을 것이다.
도 4b는 도 4a에 도시된 비교부(250)의 일 구현예를 나타내는 블록도이다. 도 4b에 도시된 바와 같이, 상기 비교부(250)는 로우 비교부(251) 및 컬럼 비교부(252)를 포함할 수 있다. 또한, 불량 셀의 어드레스 정보를 저장하는 불휘발성 메모리(260)가 반도체 메모리 장치 내에 더 구비될 수 있다. 그러나, 본 발명의 실시예는 이에 국한될 필요는 없으며, 상기 불휘발성 메모리(260)는 반도체 메모리 장치의 외부(예컨대, 반도체 메모리 장치가 장착된 모듈 보드)에 구비되어도 무방하다.
불휘발성 메모리(260)는 퓨즈나 안티퓨즈 어레이 등 불휘발성 저장 소자들을포함할 수 있다. 불휘발성 메모리(260)에 저장된 불량 셀의 어드레스 정보는 로우 비교부(251) 및 컬럼 비교부(252) 각각에 구비되는 소정의 저장부에 로딩될 수 있다. 예컨대, 불량 셀의 로우 어드레스에 관련된 정보(Fail_RA)가 로우 비교부(251)로 제공되고, 불량 셀의 컬럼 어드레스에 관련된 정보(Fail_CA)가 컬럼 비교부(252)로 로딩될 수 있다. 로우 비교부(251) 및 컬럼 비교부(252)는 각각 상기 정보들(Fail_RA, Fail_CA)을 저장하기 위한 저장 수단을 포함하며, 예컨대 상기 저장 수단은 레지스터 등으로 구현이 가능하다.
로우 비교부(251)는 외부로부터의 어드레스(Addr)의 로우 어드레스(RA)를 불량 셀의 로우 어드레스에 관련된 정보(Fail_RA)와 비교하고, 그 비교 결과로서 로우 매칭 신호(Row Matching Signal, RMS)를 출력한다. 예컨대, 외부로부터의 로우 어드레스(RA)에 연결된 불량 셀이 존재하는 경우, 로우 비교부(251)는 이를 나타내는 로우 매칭 신호(RMS)를 컬럼 비교부(252)로 제공한다.
컬럼 비교부(252)는 로우 어드레스 저장부(CAM_R)로부터 로우 매칭 신호(RMS)에 응답하여 비교 동작을 수행할 수 있다. 컬럼 비교부(252)는 외부로부터의 로우 어드레스(RA)에 연결된 불량 셀이 존재하는 경우에 컬럼 어드레스의 비교 동작을 수행할 수 있으며, 예컨대 컬럼 비교부(252)는 외부로부터의 컬럼 어드레스(CA)를 불량 셀의 컬럼 어드레스에 관련된 정보(Fail_CA)와 비교하고, 그 비교 결과로서 매칭 신호(Matching Signal, MS)를 출력한다. 매칭 신호(MS)는 컬럼 디코더(220)로 제공되며, 컬럼 디코더(220)는 매칭 신호(MS)에 응답하여 리던던시 셀에 연결된 비트라인을 선택한다.
상기 매칭 신호(MS)로부터, 리던던시 메모리 셀 그룹(215)에 포함된 리던던시 셀들 중 외부로부터의 어드레스(Addr)에 의해 지정되는 불량 셀을 대체할 리던던시 셀을 판단할 수 있다. 예컨대, 컬럼 비교부(252)는 불량 셀들의 컬럼 어드레스를 나타내는 정보들을 저장하고, 상기 저장된 컬럼 어드레스 정보들에 대한 순차적인 비교 동작을 수행할 수 있다. 매칭 신호(MS)는 다수의 비트들로 구성될 수 있으며, 상기 순차적인 비교 동작 중 몇 번째 비교 동작에서 매칭이 이루어졌는지를 나타내는 정보가 매칭 신호(MS)에 포함되도록 할 수 있다. 이에 따라, 컬럼 디코더(220)가 상기 매칭 신호(MS)에 응답하여 리던던시 셀들에 연결된 다수의 리던던시 비트라인들 중 어느 하나가 선택되도록 한다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 5에 도시된 바와 같이, 상기 반도체 메모리 장치(300)는 다수의 메모리 셀 그룹들 및 리던던시 메모리 셀 그룹을 갖는 메모리 셀 어레이(310)를 포함한다.
도 5를 참조하면, 제1 내지 제4 메모리 셀 그룹들(311~314) 각각은 하나 이상의 글로벌 데이터 라인에 연결되며, 예컨대 제1 메모리 셀 그룹(311)은 제1 및 제2 글로벌 데이터 라인(GDL1, GDL2)에 연결되고, 제2 메모리 셀 그룹(312)은 제3 및 제4 글로벌 데이터 라인(GDL3, GDL4)에 연결되며, 제3 메모리 셀 그룹(313)은 제5 및 제6 글로벌 데이터 라인(GDL5, GDL6)에 연결되고, 제4 메모리 셀 그룹(314)은 제7 및 제8 글로벌 데이터 라인(GDL7, GDL8)에 연결될 수 있다. 글로벌 데이터 라인들(GDL1~GDL8)은 로컬 센스 앰프(Local Sense Amp, LSA)을 통하여 로컬 데이터 라인들(미도시)과 연결된다. 메모리 셀 어레이의 장방향(예컨대, 도 5에서 가로 방향)에 대해서 수평(Horizontal)하게 다수의 수평 로컬 센스 앰프(316)가 배치될 수 있으며, 제1 내지 제8 글로벌 데이터 라인들(GDL1~GDL8)은 다수의 수평 로컬 센스 앰프(316)에 연결될 수 있다.
한편, 리던던시 메모리 셀 그룹(315)은 하나 이상의 리던던시 글로벌 데이터 라인에 연결될 수 있으며, 예컨대 도 5에서는 제1 내지 제8 리던던시 글로벌 데이터 라인들(RGDL1~ RGDL8)이 리던던시 메모리 셀 그룹(315)에 연결된 예가 도시된다. 본 발명의 실시예에 따르면, 리던던시 메모리 셀 그룹(315)에 대응하여 리던던시 로컬 데이터 라인 및 리던던시 글로벌 데이터 라인이 배치되며, 이에 따라, 상기 제1 내지 제8 리던던시 글로벌 데이터 라인들(RGDL1~ RGDL8)에 대응하는 로컬 센스 앰프(LSA)가 배치될 수 있다.
리던던시 메모리 셀 그룹(315)은 다른 메모리 셀 그룹 대비 면적이 작으므로, 로컬 센스 앰프(LSA)를 배치하기 위한 영역에 한계가 발생될 수 있다. 이에 따라, 리던던시 메모리 셀 그룹(315)에 대응하여 수평 로컬 센스 앰프(316)를 배치함과 함께, 메모리 셀 어레이의 단방향(예컨대, 도 5에서 세로 방향)을 따라 하나 이상의 수직 로컬 센스 앰프(317)를 더 배치할 수 있다. 이에 따라, 로컬 센스 앰프(LSA) 배치를 위한 영역 오버헤드(Overhead)를 최소화할 수 있다.
도 6a,b는 본 발명의 다른 실시예에 따른 반도체 메모리 장치(400)의 블록도이다.
도 6a를 참조하면, 반도체 메모리 장치(400)는 메모리 셀 어레이(410), 컬럼 디코더(420) 및 데이터 라인 선택블록(430)를 포함 할 수 있다. 또한, 메모리 셀 어레이(410)는 복수의 메모리 셀 그룹들을 포함할 수 있으며, 예컨대 제1 내지 제4 메모리 셀 그룹들(411~414)을 포함할 수 있다. 또한, 메모리 셀 어레이(410)는 제1 내지 제4 메모리 셀 그룹들(411~414)에 발생한 불량 셀을 대체하기 위한 리던던시 메모리 셀 그룹(415)을 더 포함할 수 있다. 또한, 컬럼 디코더(420)가 데이터 라인 선택블록(430)을 포함하는 것으로 도시되었으나, 상기 데이터 라인 선택블록(430)은 컬럼 디코더(420)의 외부에 배치되어도 무방하다. 이하, 중복되는 설명은 생략한다.
본 발명의 실시예에 따른 반도체 메모리 장치(400)는, 데이터 라인 선택블록(430)의 데이터 라인의 선택 동작에 기반하여 리페어를 수행한다. 데이터 라인 선택블록(430)은 제1 내지 제4 메모리 셀 그룹들(411~414)의 글로벌 데이터 라인 및 리던던시 메모리 셀 그룹(415)의 리던던시 글로벌 데이터 라인에 연결되며, 데이터 라인 선택 동작에 의해 4 개의 입출력 단위에 해당하는 제1 내지 제4 데이터(DQ0~DQ3)를 입출력한다. 예컨대, 억세스할 데이터가 정상 셀에 저장된 데이터인 경우, 데이터 라인 선택블록(430)은 제1 내지 제4 메모리 셀 그룹들(411~414)의 데이터를 노멀하게 출력하며, 반면에 불량 셀의 데이터가 억세스되는 경우 데이터 라인 선택블록(430)은 상기 불량 셀의 데이터 대신에 리던던시 메모리 셀 그룹(415)의 데이터가 출력되도록 제어한다.
상기한 바와 같은 데이터 라인 선택 동작은 전술한 매칭 신호(MS)에 기반하여 수행될 수 있다. 예컨대, 매칭 신호(MS)는 컬럼 디코더(420) 또는 그 내부의 데이터 라인 선택블록(430)으로 제공될 수 있다. 또는, 매칭 신호(MS)에 기반하여 데이터 라인 선택블록(430)을 제어하기 위한 제어코드(미도시)가 생성될 수 있으며, 데이터 라인 선택블록(430)의 스위칭 동작은 상기 제어코드에 의해 제어될 수 있다.
상기 반도체 메모리 장치(400)의 데이터 라인 선택 동작의 일예를 설명하면 다음과 같다. 또한, 본 실시예를 설명함에 있어서 글로벌 데이터 라인에 대한 선택 동작이 수행되는 것으로 가정한다.
만약, 정상 셀에 저장된 데이터가 억세스되는 경우, 제1 내지 제4 메모리 셀 그룹들(411~414)의 데이터가 데이터 라인 선택블록(430)을 통해 제1 내지 제4 데이터(DQ0~DQ3)로서 출력된다. 반면에, 제3 메모리 셀 그룹(413)의 불량 셀이 억세스되는 경우, 데이터 라인 선택블록(430)은 글로벌 데이터 라인 및 리던던시 글로벌 데이터 라인에 대한 선택동작을 수행하고, 예컨대 제1 및 제2 메모리 셀 그룹들(411, 412)의 데이터를 제1 및 제2 데이터(DQ0, DQ1)로서 출력하고, 제4 메모리 셀 그룹 및 리던던시 메모리 셀 그룹(414, 415)의 데이터를 제3 및 제4 데이터(DQ2, DQ3)로서 출력한다.
도 6b는 도 6a의 데이터 라인 선택블록의 일 구현예를 나타내는 블록도이다. 도 6b에 도시된 바와 같이, 데이터 라인 선택블록(430)은 메모리 셀 그룹들에 대응하는 선택부들(431~434)을 포함할 수 있다.
선택부들(431~434)의 선택 동작에 따라 글로벌 데이터 라인에 대한 쉬프팅 동작이 수행된다. 예컨대, 노멀 동작시에는 제4 메모리 셀 그룹(414)의 글로벌 데이터 라인을 통한 데이터는 제4 선택부(434)를 통해 제4 데이터(DQ3)로서 출력될 것이며, 반면에 리페어를 위한 데이터 라인 쉬프팅 동작시에는, 제4 메모리 셀 그룹(414)의 글로벌 데이터 라인을 통한 데이터는 제3 선택부(433)를 통해 제3 데이터(DQ2)로서 출력될 것이다. 또한 불량 셀의 데이터의 출력은 차단되고, 대신에 리던던시 메모리 셀 그룹(415)의 데이터가 리던던시 글로벌 데이터 라인 및 제4 선택부(434)를 통해 제4 데이터(DQ3)로서 출력될 것이다. 상기와 같은 쉬프팅 동작에 기반하여, 복수의 메모리 셀 그룹들 중 어떠한 그룹에 불량 셀이 발생하더라도 하나의 리던던시 메모리 셀 그룹(415)에 의하여 리페어될 수 있다.
한편, 근래의 반도체 메모리 장치의 스펙은 입출력 데이터가 별도로 설정된 데이터 폭 옵션에 따라 특정 입출력 핀을 통해서만 출력되는 것이 요구된다. 예컨대, 16 개의 입출력핀을 가지는 반도체 메모리 장치의 경우, X16 옵션이 설정되면 16 개의 입출력핀을 통해 데이터가 입출력되며, X8 옵션이 설정되면 8 개의 입출력핀을 통해서만 데이터가 입출력된다. 이와 유사하게, X4 옵션이 설정되면 4 개의 입출력핀을 통해서만 데이터가 입출력된다.
X8 옵션이 설정되는 경우, 소정 개수의 로우 및 컬럼 어드레스에 의하여 메모리가 선택되며, 예컨대 제1 내지 제13 로우 어드레스(RA01~RA13) 및 제1 내지 제10 컬럼 어드레스(CA01~CA10)에 응답하여 메모리가 선택될 수 있다. 반면에, X16 옵션이 설정되는 경우, 제13 로우 어드레스(RA13)가 돈 케어(don't care) 됨에 따라 X8 옵션에 비해 두 배의 데이터가 입출력될 수 있다. 또한, X4 옵션이 설정되는 경우 제11 컬럼 어드레스(CA11)가 추가로 더 이용되며, 이에 따라 X8 옵션에 비해 절반의 데이터가 입출력될 수 있다.
도 6b의 예에서는, 선택부들(431~434) 각각이 2:1 선택 구조에 의해 글로벌 데이터 라인을 선택하므로, 제1 내지 제4 데이터(DQ0~DQ3)가 모두 출력되는 옵션에서 리페어 동작이 가능하다.
도 6c는 도 6a의 데이터 라인 선택블록의 다른 구현예를 나타내는 블록도이다. 도 6c에서는 다양한 데이터 폭 옵션에 대응하여 데이터 라인 선택 동작을 통한 리페어를 수행하는 예가 도시되며, 도 6c에 도시된 바와 같이, 데이터 라인 선택블록(430)은 메모리 셀 그룹들에 대응하는 선택부들(431~434)을 포함할 수 있다.
선택부들(431~434) 각각은 적어도 두 개의 메모리 셀 그룹(리던던시 메모리 셀 그룹 포함)의 글로벌 데이터 라인에 연결될 수 있다. 예컨대, 제1 및 제2 선택부들(431, 432)은 각각 세 개의 메모리 셀 그룹의 글로벌 데이터 라인에 연결되며, 제3 선택부(433)는 두 개의 메모리 셀 그룹의 글로벌 데이터 라인 및 리던던시 글로벌 데이터 라인에 연결될 수 있다. 또한, 제4 선택부(434)는 하나의 메모리 셀 그룹의 글로벌 데이터 라인 및 리던던시 글로벌 데이터 라인에 연결될 수 있다. 그러나, 이는 예시적인 것일 뿐, 선택부들(431~434) 각각은 동일한 구조를 갖는 선택 수단이 구비되도록 구현이 가능하다.
간단한 예로서, 제1 및 제3 데이터(DQ0, DQ2)가 입출력되는 옵션에서 제3 메모리 셀 그룹(413)의 불량 셀이 억세스되는 경우, 리던던시 메모리 셀 그룹(415)의 데이터가 제3 선택부(433)를 통해 제3 데이터(DQ2)로서 제공되고, 제1 메모리 셀 그룹(411)의 데이터가 제1 선택부(431)를 통해 제1 데이터(DQ0)로서 제공된다. 또는 제2 및 제4 데이터(DQ1, DQ3)가 입출력되는 옵션에서 제2 메모리 셀 그룹(412)의 불량 셀이 억세스되는 경우, 리던던시 메모리 셀 그룹(415)의 데이터가 제4 선택부(434)를 통해 제4 데이터(DQ3)로서 제공되고, 제4 메모리 셀 그룹(414)의 데이터가 제2 선택부(432)를 통해 제2 데이터(DQ1)로서 제공된다.
또는, 제1 및 제4 데이터(DQ0~DQ3)가 입출력되는 옵션의 경우에는, 전술한 도 6b의 연결 구조와 동일한 방식에 따라 쉬프팅 동작이 수행됨으로써 리페어 동작을 수행할 수 있을 것이다.
도 6d는 도 6c의 선택부의 일 구현예를 나타내는 블록도이다. 도 6d에서는 설명의 편의상 제1 선택부(431)의 구현예가 도시되나, 나머지 선택부들 또한 제1 선택부(431)와 동일 또는 유사하게 구현될 수 있을 것이다.
도 6d에 도시된 바와 같이 제1 선택부(431)는 하나 이상의 n:1 멀티플렉서(MUX)를 포함할 수 있다. 각 메모리 셀 그룹의 데이터가 8 개의 글로벌 데이터 라인을 통해 전달되는 경우, 제1 선택부(431)는 8 개의 멀티플렉서를 포함할 수 있을 것이다. 또한, 입력되는 데이터의 수에 따라 멀티플렉서의 구현이 가능할 것이며, 예컨대 3 개의 글로벌 데이터 라인을 통해 전달되는 데이터를 선택하여 출력하는 경우에는 3:1 멀티플렉서가 이용될 것이다. 본 발명의 실시예에 따르면, 다양한 형태로 글로벌 데이터 라인 및 리던던시 글로벌 데이터 라인의 연결 구조가 가능하므로, 하나의 선택부에 포함되는 멀티플렉서의 개수는 가변될 수 있으며, 또한 3:1 멀티플렉서 이외에도 다른 형태의 멀티플렉서가 적용이 가능하다.
도 6d의 구조에서, 각각의 멀티플렉서는 3 개의 데이터를 입력받아 어느 하나의 데이터를 선택적으로 출력할 수 있다. 예컨대, 메모리 셀 그룹에 연결된 글로벌 데이터 라인들 중, 선택된 컬럼 선택 라인에 따라 어느 하나의 글로벌 데이터 라인을 통해 데이터가 전달될 수 있다. 제1 컬럼 선택 라인(CSL0)이 선택된 경우, 3 개의 메모리 셀 그룹 각각의 제1 글로벌 데이터 라인을 통해 데이터가 제1 멀티플렉서(431_1)의 입력으로 제공되고, 제1 멀티플렉서(431_1)는 이들 중 어느 하나를 제1 데이터(DQ0)로서 출력한다. 이와 유사하게, 제5 컬럼 선택 라인(CSL4)이 선택된 경우, 3 개의 메모리 셀 그룹 각각의 제5 글로벌 데이터 라인을 통해 데이터가 제5 멀티플렉서(431_5)의 입력으로 제공되고, 제5 멀티플렉서(431_5)는 이들 중 어느 하나를 제1 데이터(DQ0)로서 출력한다.
도 7a,b,c는 데이터 라인 선택블록을 제어하는 제어신호의 생성 예를 나타내는 블록도이다.
도 7a에 도시된 바와 같이, 다수의 메모리 셀 그룹들 및 리던던시 메모리 셀 그룹들에 연결된 데이터 라인들(예컨대, 글로벌 데이터 라인들)을 스위칭하기 위한 다수의 선택부들(431~434)이 데이터 라인 선택블록에 구비되고, 상기 선택부들(431~434)을 제어하기 위한 제어코드 발생부(440)가 반도체 메모리 장치에 더 구비될 수 있다. 제어코드 발생부(440)는 전술한 매칭 신호(MS)를 수신하고, 이에 대응하여 제어 코드들(control code)을 발생할 수 있다.
만약, 외부의 어드레스(Addr)가 불량 셀을 지시하지 않는 경우에는, 선택부들(431~434)은 데이터 라인의 쉬프팅 동작 없이 노멀하게 데이터를 출력한다. 반면에, 외부의 어드레스(Addr)가 불량 셀을 지시하는 경우에는 데이터 라인에 대한 쉬프팅 동작을 통해 불량 셀에 연결된 데이터 라인을 통해 데이터가 출력되는 것을 차단하는 대신, 리던던시 셀에 연결된 데이터 라인을 통해 데이터가 출력되도록 한다.
도 7b,c는 전술한 제어 코드의 일예를 나타내며, 특히 상기 제어 코드가 온도계 코드(thermometer code)로 구현되는 예를 나타낸다. 전술한 제어코드 발생부(440)는 도 7b,c에 도시된 바와 같은 정보를 테이블화하여 저장할 수 있다. 예컨대, 도 7b에 도시된 정보는 반도체 메모리 장치가 X8 옵션으로 동작하는 경우에 저장될 수 있는 정보이며, 도 7c에 도시된 정보는 반도체 메모리 장치가 X4 옵션으로 동작하는 경우에 저장될 수 있는 정보이다. 도 7b,c에 도시된 도면을 참조하면, 다른 데이터 폭 옵션, 예컨대 반도체 메모리 장치가 X16 옵션으로 동작하는 경우에서도 제어 코드의 생성이 가능하다. 상기와 같은 정보는 반도체 메모리 장치의 내/외부의 소정의 저장장치(예컨대, 불휘발성 저장장치)에 저장되고, 반도체 메모리 장치 구동시 제어코드 발생부(440)에 로딩되거나, 또는 제어코드 발생부(440)가 그 내부에 상기 코드들 불휘발성하게 저장하여도 무방하다.
또한, 도 7b에서는 8 개의 입출력 단위(8DQ)로 데이터가 입출력되는 예를 나타낸다. 일예로서, 억세스를 위해 입력된 어드레스가 정상 셀을 지시하는 경우, 매칭 값은 0의 값을 가질 수 있으며, 마스터 퓨즈(MF)의 정보에 따라 데이터 라인 쉬프팅 동작을 수행하지 않을 수 있다. 반면에, 입력된 어드레스가 불량 셀을 지시하는 경우, 매칭 값은 1의 값을 가질 수 있으며, 도 7b의 제어 코드에 따라 적어도 하나의 데이터 라인에 대한 쉬프팅 동작이 제어된다.
제어 코드 생성을 위하여 각종 정보들이 설정 및 저장될 수 있으며, 예컨대 데이터 폭 옵션 정보, 컬럼 어드레스 정보, 입출력 단위 정보 등이 저장될 수 있다. X8 옵션 설정시, X4 옵션 선택 여부를 나타내는 정보는 예컨대 로직 로우의 값으로 설정될 수 있으며, 또한 데이터의 이븐/오드 선택을 위한 제11 컬럼 어드레스(CA11) 정보는 설정되지 않을 수 있다. 또한, 8 개의 입출력 단위의 정보를 갖는 퓨즈 정보(F0~F2)가 저장되고, 각각의 입출력 단위에 대응하는 제어 코드들이 저장된다. 만약, 제5 입출력 단위(DQ4)에 대응하는 불량 셀이 선택되는 경우, 제1 내지 제5 입출력 단위(DQ0~DQ4)에 대응하는 선택부들은 데이터 라인에 대한 쉬프팅을 수행하여 불량 셀의 데이터가 데이터 라인을 통해 전달되는 것을 차단하고, 제6 내지 제8 입출력 단위(DQ5~DQ7)에 대응하는 선택부들은 데이터 라인에 대한 쉬프팅 동작 없이 데이터를 노멀하게 출력할 수 있다.
한편, 도 7c에 도시된 바와 같이, 반도체 메모리 장치가 X4 옵션으로 동작하는 경우에는 제어코드 발생부(440)에 정보가 달리 설정될 수 있다. 예컨대, X4 옵션 선택 여부를 나타내는 정보는 로직 하이의 값으로 설정될 수 있으며, 또한 데이터의 이븐/오드 선택을 위한 제11 컬럼 어드레스(CA11) 정보가 설정될 수 있다. 예컨대, X4 옵션에서 이븐 입출력 단위가 이용되는 경우 제11 컬럼 어드레스(CA11) 정보는 로직 로우로 설정될 수 있으며, 오드 입출력 단위가 이용되는 경우 제11 컬럼 어드레스(CA11) 정보는 로직 하이로 설정될 수 있다. 또한, 4 개의 입출력 단위만이 이용되므로, 입출력 단위의 정보에 관련된 퓨즈 정보의 일부(예컨대 F0)는 로직 로우나 로직 하이 중 어느 하나로 설정될 수 있다.
전술한 온도계 코드의 경우 데이터 라인 선택블록(430)을 제어하기 위한 제어 코드의 하나의 예인 것으로서, 다른 제어 코드 생성 방식에 의해 데이터 라인 선택블록(430)이 제어되어도 무방하며, 또는 서로 다른 값으로 설정된 온도계 코드에 의해 데이터 라인 선택블록(430)이 제어되어도 무방하다.
도 8은 본 발명의 실시예에 따라 다양한 데이터 폭 옵션에 대응하여 리페어 동작을 수행하는 일예를 나타내는 회로도이다. 도 8에 도시된 바와 같이, 반도체 메모리 장치(500)는 다수의 메모리 셀 그룹들 및 리던던시 셀 그룹(521)을 포함하며, 데이터 라인을 쉬프팅하여 불량 셀을 리페어하기 위한 다수의 선택부들(531~538)을 포함할 수 있다. 도 8의 예에서는, 동일한 컬럼 선택 신호에 의해 8 개의 메모리 셀 그룹 각각의 하나의 비트라인이 선택되고, 이로부터 제1 내지 제8 데이터(DQ0~DQ7)가 출력되는 예가 도시된다. 또한, 하나의 리던던시 메모리 셀 그룹(521)에 의하여 8 개의 메모리 셀 그룹에 발생된 불량 셀이 리페어되는 예가 도시된다. 또한, 선택부들(531~538) 각각이 3:1 멀티플렉서를 구비하는 예가 도시된다.
도 8에는 8 개의 메모리 셀 그룹에 의해 제1 내지 제8 데이터(DQ0~DQ7)가 출력됨에 따라 8 개의 데이터가 입출력 핀을 통해 전달되는 예가 도시되었으나, X16 옵션이 설정되는 경우에는 추가 8 개의 메모리 셀 그룹 및 이에 대응하는 리던던시 메모리 셀 그룹으로부터 제9 내지 제16 데이터(미도시)가 출력될 수 있다. 이 경우, 외부 어드레스에 응답하여 16 개의 메모리 셀 그룹이 모두 선택되어 16 개의 데이터가 동시에 출력될 수 있다.
도 8의 반도체 메모리 장치의 글로벌 데이터 라인들과 선택부의 연결 구조를 설명하면 다음과 같다. 설명의 편의상, 제1 내지 제8 메모리 셀 그룹들의 데이터를 전달하는 글로벌 데이터 라인을 각각 제1 내지 제8 글로벌 데이터 라인으로 지칭하고, 리던던시 메모리 셀 그룹의 데이터를 전달하는 글로벌 데이터 라인을 리던던시 글로벌 데이터 라인으로 지칭한다. 도 8에는 글로벌 데이터 라인이 하나의 굵은 선으로 도시되었으나, 실질적으로 도 8의 하나의 글로벌 데이터 라인은 복수 개의 글로벌 데이터 라인들을 포함할 수 있다. 예컨대, 제1 메모리 셀 그룹에서, 하나의 컬럼 선택 신호에 응답하여 8 개의 비트라인들 중 어느 하나의 비트라인이 선택되며, 제1 글로벌 데이터 라인은 8 개의 비트라인에 대응하는 8 개의 글로벌 데이터 라인들을 포함할 수 있다. 선택된 비트라인에 따라 제1 글로벌 데이터 라인에 포함되는 8 개의 글로벌 데이터 라인들 중 어느 하나의 글로벌 데이터 라인을 통해 데이터가 출력된다.
각각의 선택부는 적어도 세 개의 글로벌 데이터 라인들과 연결될 수 있다. 예외적으로, 가장자리에 위치한 제1 선택부(531)는 대응하는 제1 글로벌 데이터 라인과 리던던시 글로벌 데이터 라인에 연결된다. 3:1 멀티플렉서 구조에 따라, 상기 리던던시 글로벌 데이터 라인은 제1 선택부(531)의 두 개의 입력단에 연결될 수 있다.
유사하게, 제2 선택부(532)는 리던던시 글로벌 데이터 라인과 제1 및 제2 글로벌 데이터 라인에 연결된다. 또한, 제3 선택부(533)는 제1 내지 제3 글로벌 데이터 라인에 연결된다. 이와 유사한 연결 형태에 따라, 제8 선택부(538)는 제6 내지 제8 글로벌 데이터 라인에 연결된다.
반도체 메모리 장치가 X8 옵션으로 동작하는 경우, 도 8에 도시된 스위치의 배치 형태에 따르면, 선택부에 구비되는 멀티플렉서의 왼쪽의 두 개의 스위치만 동작하도록 할 수 있다. 반면에, 오른쪽의 하나의 스위치는 오프 상태를 유지할 수 있다. 이에 따라, 불량 셀을 리페어함에 있어서, 하나의 글로벌 데이터 라인 단위로 쉬프팅 동작이 수행되도록 할 수 있다.
예컨대, 동일한 컬럼 선택 신호에 의해 8 개의 메모리 셀 그룹의 데이터가 억세스되고, 제5 메모리 셀 그룹(515)에 존재하는 불량 셀이 억세스되는 경우, 리던던시 메모리 셀 그룹(521)과 제1 내지 제4 메모리 셀 그룹(511~514)으로부터의 데이터가 제1 내지 제5 데이터(DQ0~DQ4)로서 출력된다. 반면에, 제5 메모리 셀 그룹(515)으로부터의 데이터 출력은 차단되며, 제6 내지 제8 메모리 셀 그룹(516~518)으로부터의 데이터가 제6 내지 제8 데이터(DQ5~DQ7)로서 출력된다.
반면에, 도 8의 반도체 메모리 장치가 X4 옵션으로 동작하는 경우에는 멀티플렉서의 오른쪽의 두 개의 스위치만 동작하도록 할 수 있다. 불량 셀이 억세스되는 경우 불량 셀을 리페어하기 위하여 데이터 라인 쉬프팅 동작이 수행된다. 도 8의 경우에 있어서, 두 개의 글로벌 데이터 라인 단위로 쉬프팅 동작이 수행되도록 할 수 있다.
상기 데이터 라인 쉬프팅 동작의 구체적인 예를 도 9a,b,c 및 도 10을 이용하여 설명하면 다음과 같다.
도 9a,b,c는 도 8의 반도체 메모리 장치의 일 동작 예를 나타내는 회로도이다. 도 9a는 반도체 메모리 장치가 X8 옵션으로 동작하는 경우를 나타낸다. 또한, 제5 메모리 셀 그룹(515)의 불량 셀이 억세스되는 경우를 나타낸다.
선택부들(531~538)의 스위칭 동작에 의하여, 리던던시 글로벌 데이터 라인 및 제1 내지 제4 글로벌 데이터 라인에 대한 쉬프팅 동작이 수행된다. 예컨대, 제1 선택부(531)는 리던던시 글로벌 데이터 라인으로부터의 데이터를 선택적으로 출력하고, 제2 내지 제5 선택부(532~535)는 제1 내지 제4 글로벌 데이터 라인으로부터의 데이터를 선택적으로 출력한다.
또한, 제5 글로벌 데이터 라인을 통한 데이터의 출력은 차단되며, 제6 내지 제8 글로벌 데이터 라인에 대해서는 쉬프팅 동작 없이 상기 제6 내지 제8 글로벌 데이터 라인을 통한 데이터가 각각 제6 내지 제8 데이터(DQ5~DQ7)로서 출력된다. 전술한 도 9a의 예에 따르면, 8 개의 메모리 셀 그룹들 중 어느 그룹에 불량 셀이 발생되더라도 하나의 리던던시 메모리 셀 그룹(521)에 의하여 리페어될 수 있다.
도 9b는 반도체 메모리 장치가 X4 옵션으로 동작하는 경우를 나타낸다. 또한, 제5 메모리 셀 그룹(515)의 불량 셀이 억세스되는 경우를 나타낸다.
X4 옵션에 따른 경우, 8 개의 입출력 단위들 중 4 개의 입출력 단위를 통해 데이터가 송수신된다. 예컨대, 홀수 번째의 글로벌 데이터 라인들을 통해 전달되는 데이터가 제1 내지 제4 데이터(DQ0~DQ3)로서 출력될 수 있다. 이 때, 메모리를 억세스하기 위하여 제11 컬럼 어드레스(CA11)가 추가로 더 이용될 수 있으며, 예컨대 제1, 3, 5, 7 메모리 셀 그룹들(511, 513, 515, 517)이 억세스될 수 있다.
전술한 예에 따르면, 다수의 메모리 셀 그룹들이 이븐(even) 영역 및 오드(odd) 영역으로 구분될 수 있으며, 하나의 리던던시 셀에 의하여 이븐(even) 영역 또는 오드(odd) 영역에 존재하는 불량 셀이 리페어될 수 있다. 즉, 쉬프팅 동작에 기반하여, 하나의 리던던시 글로벌 데이터 라인에 의해 4 개의 메모리 셀 그룹들 중 어느 하나에 발생된 불량 셀이 리페어될 수 있다.
오드 영역의 제5 메모리 셀 그룹(515)의 불량 셀이 억세스되는 경우, 제1, 3, 5, 7 선택부들(531, 533, 535, 537)의 스위칭 동작에 의하여 데이터 라인의 쉬프팅 동작이 수행된다. 예컨대, 리던던시 글로벌 데이터 라인으로부터의 데이터가 제1 선택부(531)의 스위칭 동작에 의하여 제1 데이터(DQ0)로서 출력된다.
한편, 제1 글로벌 데이터 라인은 두 개의 글로벌 데이터 라인 단위로 쉬프팅이 수행됨에 따라, 제1 글로벌 데이터 라인을 통한 데이터는 제3 선택부(533)의 스위칭 동작에 의하여 제2 데이터(DQ1)로서 출력된다. 이와 유사하게, 제3 글로벌 데이터 라인을 통한 데이터는 제5 선택부(535)의 스위칭 동작에 의하여 제3 데이터(DQ2)로서 출력된다. 반면에, 제5 메모리 셀 그룹(515)에 대응하는 제5 글로벌 데이터 라인을 통한 데이터는 출력이 차단되며, 제7 메모리 셀 그룹(517)의 데이터가 제7 글로벌 데이터 라인 및 제7 선택부(537)를 통하여 제4 데이터(DQ3)로서 출력된다.
한편, 도 9b에 도시된 X4 옵션에 따른 경우 이븐 영역의 제2, 4, 6, 8 메모리 셀 그룹들(512, 514, 516, 518)의 데이터는 억세스되지 않는다. 도 9b에서는 이븐 영역에 대응하는 선택부들(532, 534, 536, 538)이 각각 대응하는 글로벌 데이터 라인을 선택하는 예가 도시되었으나, 해당 메모리 셀 그룹의 억세스가 차단되고 또한 대응하는 입출력 핀을 통한 데이터 전달이 차단되므로, 상기 선택부들(532, 534, 536, 538)이 각각 대응하는 제2, 4, 6, 8 글로벌 데이터 라인을 선택하여도 무방하다. 다른 실시예로서, 상기 이븐 영역에 대응하는 선택부들(532, 534, 536, 538)은 아무 글로벌 데이터 라인도 선택하지 않는 것으로 스위칭이 동작하여도 무방하다.
도 9c는 반도체 메모리 장치가 X4 옵션으로 동작하는 경우를 나타낸다. 또한, 제4 메모리 셀 그룹(514)의 불량 셀이 억세스되는 경우를 나타낸다.
X4 옵션에 따른 경우, 이븐 영역의 메모리 셀 그룹들(예컨대 제2, 4, 6, 8 메모리 셀 그룹들(512, 514, 516, 518))이 억세스될 수 있으며, 이에 따라 짝수 번째의 글로벌 데이터 라인들을 통해 전달되는 데이터가 제1 내지 제4 데이터(DQ0~DQ3)로서 출력될 수 있다. X4 옵션에 따라, 메모리를 억세스하기 위하여 제11 컬럼 어드레스(CA11)가 추가로 더 이용될 수 있으며, 이 경우, 하나의 리던던시 글로벌 데이터 라인을 통하여 4 개의 8 메모리 셀 그룹들(512, 514, 516, 518)에 발생된 불량 셀이 유동성(flexibility)있게 리페어될 수 있다.
제4 메모리 셀 그룹(514)의 불량 셀이 억세스되는 경우, 제2, 4, 6, 8 선택부들(532, 534, 536, 538)의 스위칭 동작에 의하여 데이터 라인의 쉬프팅 동작이 수행된다. 예컨대, 리던던시 글로벌 데이터 라인으로부터의 데이터가 제2 선택부(532)의 스위칭 동작에 의하여 제1 데이터(DQ0)로서 출력된다. 또한 제2 글로벌 데이터 라인을 통한 데이터는 제4 선택부(534)의 스위칭 동작에 의하여 제2 데이터(DQ1)로서 출력된다.
반면에, 제4 글로벌 데이터 라인을 통한 데이터는 그 출력이 차단된다. 그리고, 제6 및 제8 글로벌 데이터 라인을 통한 데이터가 각각 쉬프팅 동작 없이 제6 및 제8 선택부들(536, 538)을 통하여 제3 및 제4 데이터(DQ2, DQ3)로서 출력된다.
도 10은 반도체 메모리 장치가 X16 옵션으로 동작하는 경우를 나타낸다. 도 10에 도시된 바와 같이, 16 개의 메모리 셀 그룹에 대한 억세스 동작을 통해 제1 내지 제16 데이터(DQ0~DQ15)가 출력되며, 하나의 리던던시 메모리 셀 그룹(521)이 제1 어레이(501)에 포함된 8 개의 메모리 셀 그룹에 발생되는 불량 셀을 리페어할 수 있으며, 다른 하나의 리던던시 메모리 셀 그룹(522)이 제2 어레이(502)에 포함된 8 개의 메모리 셀 그룹에 발생되는 불량 셀을 리페어할 수 있다. 반도체 메모리 장치가 X16 옵션으로 동작하는 경우, 16 개의 메모리 셀 그룹에 대한 억세스가 수행됨에 따라, 각각의 메모리 셀 그룹으로부터의 데이터가 제1 내지 제16 데이터(DQ0~DQ15)로서 출력될 수 있다. 반면에, 반도체 메모리 장치가 X8 옵션으로 동작하는 경우, 어느 하나의 어레이만이 억세스될 수 있으며, 예컨대 제1 어레이(501)가 억세스됨에 따라 이에 포함된 메모리 셀 그룹들로부터의 데이터가 출력될 수 있다.
전술한 실시예의 경우, X16 옵션 및 X8 옵션의 경우에서, 하나의 리던던시 글로벌 데이터 라인을 통해 8 개의 메모리 셀 그룹에 발생되는 불량 셀을 유동적으로 리페어할 수 있다. 즉, 소정의 메모리 셀 그룹에 불량 셀이 발생하는 경우, 하나의 글로벌 데이터 라인 단위로 쉬프팅을 수행함으로써, 8 개의 메모리 셀 그룹들 중 어떤 위치에 불량 셀이 발생하더라도 리페어가 가능하다. 또한, X4 옵션의 경우, 선택되는 메모리 셀 그룹들에 따라 하나의 리던던시 글로벌 데이터 라인을 통해 4 개의 메모리 셀 그룹에 발생되는 불량 셀을 유동적으로 리페어할 수 있다. 예컨대, 하나의 리던던시 글로벌 데이터 라인에 의해 이븐 영역 또는 오드 영역의 불량 셀이 리페어될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구현 예를 나타내는 블록도이다. 도 11의 예에서는, 다양한 데이터 폭 옵션에 대응하여 리페어 동작이 수행되도록 하며, 리페어를 위한 데이터 라인 쉬프팅에 있어서 전술한 실시예에의 한 방향의 쉬프팅과는 달리 양방향으로 쉬프팅이 이루어지는 예가 도시된다. 또한, 도 11에서는 4 개의 메모리 셀 그룹들(611~614)과 2 개의 리던던시 메모리 셀 그룹(621, 622)이 메모리 셀 어레이(610)에 포함되는 예가 도시되며, 또한 4 개의 메모리 셀 그룹들(611~614)에 대응하여 4 개의 선택부들(631~634)이 배치되는 예가 도시된다.
도 11에 도시된 바와 같이, 4 개의 선택부들(631~634)을 통하여 제1 내지 제4 데이터(DQ0~DQ3)가 출력된다. 제1 선택부(631)에는 제1 리던던시 글로벌 데이터 라인과 제1 및 제2 글로벌 데이터 라인이 연결되어 스위칭 동작을 수행한다. 이와 유사하게, 제2 선택부(632)에는 제1 내지 제3 글로벌 데이터 라인이 연결되며, 제3 선택부(633)에는 제2 내지 제4 글로벌 데이터 라인이 연결된다. 또한, 제4 선택부(634)에는 제3 및 제4 글로벌 데이터 라인과 제2 리던던시 글로벌 데이터 라인이 연결된다.
도 11의 실시예에서는, 소정 개수의 메모리 셀 그룹들에 대응하여 두 개의 리던던시 메모리 셀 그룹(621, 622)이 배치되므로, 적어도 두 개의 메모리 셀 그룹에 존재하는 불량 셀을 동시에 리페어할 수 있다. 즉, 하나의 컬럼 선택 신호에 응답하여 억세스되는 메모리 셀들 중 두 개의 메모리 셀에서 동시에 불량이 발생하더라도 동시에 리페어가 가능하다. 보다 구체적으로, 하나의 리던던시 메모리 셀 그룹에 의해 전체 메모리 셀 그룹들의 절반에 해당하는 개수의 메모리 셀 그룹들의 불량 셀이 리페어되며, 다른 하나의 리던던시 메모리 셀 그룹에 의해 전체 메모리 셀 그룹들의 나머지 절반에 해당하는 개수의 메모리 셀 그룹들의 불량 셀이 리페어될 수 있다. 도 11의 반도체 메모리 장치의 구체적인 동작의 일예를 도 12 내지 도 14를 참조하여 설명하면 다음과 같다.
도 12는 도 11의 반도체 메모리 장치의 일 구현예를 나타내는 회로도이다. 도 12에서는 8 개의 메모리 셀 그룹에 대응하여 제1 및 제2 리던던시 메모리 셀 그룹(621, 622)이 배치되는 예가 도시된다. 또한, 8 개의 메모리 셀 그룹에 대응하여 제1 내지 제8 선택부들(631~638)이 배치되며, X8 옵션이 설정되는 경우 제1 내지 제8 선택부들(631~638)을 통하여 제1 내지 제8 데이터(DQ0~DQ7)가 출력된다. 전술한 실시예에서와 같이, 반도체 메모리 장치가 X16 옵션이 설정되는 경우, 또 다른 8 개의 메모리 셀 그룹들(미도시)이 억세스됨에 따라 제9 내지 제16 데이터(미도시)가 출력된다.
제1 리던던시 메모리 셀 그룹(621)은 4 개의 메모리 셀 그룹들에 발생한 불량 셀을 리페어한다. 예컨대, 제1 리던던시 메모리 셀 그룹(621)은 제1 내지 제4 메모리 셀 그룹들에 존재하는 불량 셀을 리페어하며, 제2 리던던시 메모리 셀 그룹(622)은 제5 내지 제8 메모리 셀 그룹들에 존재하는 불량 셀을 리페어한다. 도 12에 도시된 바와 같이, 제2 메모리 셀 그룹(612)의 불량 셀은 제1 리던던시 메모리 셀 그룹(621)에 의해 리페어되며, 제5 메모리 셀 그룹(615)의 불량 셀은 제2 리던던시 메모리 셀 그룹(622)에 의해 리페어된다.
도 13a,b,c는 도 12의 반도체 메모리 장치가 X8 옵션 및 X4 옵션으로 동작하는 일예를 나타낸다. 도 13a은, X8 옵션이 설정되는 경우를 나타내며, 제2 메모리 셀 그룹(612)의 불량 셀이 억세스되는 경우 제2 메모리 셀 그룹(612)의 데이터의 출력은 차단되며, 대신에 제1 리던던시 메모리 셀 그룹(621)에 대응하는 제1 리던던시 글로벌 데이터 라인을 통해 전달되는 데이터가 제1 선택부(631)를 통해 제1 데이터(DQ0)로서 출력된다. 이와 유사하게, 제1 글로벌 데이터 라인에 대한 쉬프팅 동작에 의하여 제1 글로벌 데이터 라인을 통해 전달되는 데이터가 제2 선택부(632)를 통해 제2 데이터(DQ1)로서 출력된다. 제3 및 제4 글로벌 데이터 라인을 통해 전달되는 데이터는 쉬프팅 없이 제3 및 제4 데이터(DQ2, DQ3)로서 출력된다.
한편, 제5 메모리 셀 그룹(615)의 불량 셀은 제2 리던던시 메모리 셀 그룹(622)에 의해 리페어된다. 제2 리던던시 메모리 셀 그룹(622)에 대응하는 제2 리던던시 글로벌 데이터 라인을 통해 전달되는 데이터가 제8 선택부(638)를 통해 제8 데이터(DQ7)로서 출력된다. 이와 유사하게 글로벌 데이터 라인에 대한 쉬프팅 동작이 수행되며, 이에 따라 제6 내지 제8 글로벌 데이터 라인을 통해 전달되는 데이터가 제5 내지 제7 선택부들(635~637)을 통해 제5 내지 제7 데이터(DQ4~DQ6)로서 출력된다.
도 13b,c는 반도체 메모리 장치가 X4 옵션으로 동작하는 일예를 나타내며, 도 13b에 도시된 바와 같이 왼쪽의 4 개의 메모리 셀 그룹들 중 어느 하나에서 불량 셀이 억세스되면 제1 리던던시 메모리 셀 그룹(621)에 의해 해당 불량 셀이 리페어된다. 반면에, 도 13c에 도시된 바와 같이 오른쪽의 4 개의 메모리 셀 그룹들 중 어느 하나에서 불량 셀이 억세스되면 제2 리던던시 메모리 셀 그룹(622)에 의해 해당 불량 셀이 리페어된다.
다시 도 13b를 참조하면, X4 옵션 설정시 4 개의 메모리 셀 그룹들이 동시에 억세스될 수 있다. 일예로서, 8 개의 메모리 셀 그룹들은 이븐 영역 및 오드 영역으로 구분된다. 이븐 영역에 포함되는 제2, 4, 6, 8 메모리 셀 그룹들의 데이터가 억세스될 수 있으며, 억세스된 데이터는 제1 내지 제4 데이터(DQ0~DQ3)로서 출력된다. 도시된 바와 같이, 이븐 영역의 제4 메모리 셀 그룹(614)의 불량 셀은 제1 리던던시 메모리 셀 그룹(621)에 의해 리페어되며, 데이터 라인 쉬프팅 동작에 의하여 제4 메모리 셀 그룹(614)의 데이터의 출력이 차단된다. 제1 리던던시 메모리 셀 그룹(621)에 대응하는 제1 리던던시 글로벌 데이터 라인을 통해 전달되는 데이터가 제1 선택부(631)를 통해 제1 데이터(DQ0)로서 출력된다. 또한 제2 메모리 셀 그룹에 연결되는 제2 글로벌 데이터 라인을 통한 데이터는 제3 선택부(633)를 통해 제2 데이터(DQ1)로서 출력된다.
한편, 도 13b 상의 우측에 배치된 글로벌 데이터 라인들에 대해서는 반대 방향(예컨대, 도 13b 상의 왼쪽 방향)으로 쉬프팅이 이루어지며, 이에 따라 제6 및 제8 메모리 셀 그룹에 연결되는 제6 및 제8 글로벌 데이터 라인을 통한 데이터는 각각 제5 및 제7 선택부(635, 637)를 통해 제3 및 제4 데이터(DQ2, DQ3)로서 출력된다.
도 13c는 X4 옵션에서 오드 영역의 제1, 3, 5, 7 메모리 셀 그룹들이 억세스되고, 제5 메모리 셀 그룹(615)의 불량 셀을 리페어하는 예를 나타낸다. 도시된 바와 같이, 제5 메모리 셀 그룹(615)의 불량 셀을 리페어하기 위하여, 제2 리던던시 메모리 셀 그룹(622)에 대응하는 제2 리던던시 글로벌 데이터 라인을 통해 전달되는 데이터가 제8 선택부(638)를 통해 제4 데이터(DQ3)로서 출력된다. 한편, 불량 셀이 발생하지 않은 제1, 3, 7 메모리 셀 그룹들의 데이터는 각각 제2, 제4, 제6 선택부들(632, 634, 636)을 통해 제1 내지 제3 데이터(DQ0~DQ2)로서 출력된다.
도 14는 반도체 메모리 장치가 X16 옵션으로 동작하는 일예를 나타내며, 제1 셀 어레이(610_1) 및 제2 셀 어레이(610_2)로부터의 데이터가 억세스되어 제1 내지 제16 데이터(DQ0~DQ15)로서 출력되는 예가 도시된다. 제1 셀 어레이(610_1)는 복수 개의 메모리 셀 그룹들을 포함하며, 또한 불량 셀을 리페어하기 위한 제1 및 제2 리던던시 메모리 셀 그룹들(621, 622)을 포함한다. 이와 유사하게, 제2 셀 어레이(610_2)는 복수 개의 메모리 셀 그룹들을 포함하며, 또한 불량 셀을 리페어하기 위한 제3 및 제4 리던던시 메모리 셀 그룹들(623, 624)을 포함한다.
데이터 라인 선택블록(630)은 다수의 선택부들(미도시)을 포함하며, 데이터 라인 선택블록(630)에 구비되는 선택부들을 전술한 도 13a,b,c에 도시된 바와 같은 스위칭 동작을 수행할 수 있다. 이에 따라, 데이터 라인 선택 동작에 기반하여 불량 셀이 억세스되어 외부로 출력되는 것을 차단하는 대신, 리던던시 메모리 셀 그룹들(621~624)에서 억세스된 데이터가 출력되도록 한다. 반도체 메모리 장치(600)가 X8 옵션으로 동작하는 경우 제1 셀 어레이(610_1) 및 제2 셀 어레이(610_2) 중 어느 하나의 어레이가 억세스될 수 있으며, 반도체 메모리 장치(600)가 X4 옵션으로 동작하는 경우 어느 하나의 셀 어레이의 8 개의 메모리 셀 그룹들 중 절반의 메모리 셀 그룹들이 억세스될 수 있다.
전술한 실시예에 따르면, 하나의 셀 어레이의 양측(예컨대, 좌측 및 우측)에 리던던시 메모리 셀 그룹을 배치하고, 억세스되는 불량 셀의 위치에 따라 어느 하나의 리던던시 메모리 셀 그룹을 이용하여 리페어될 수 있다. 또는 두 개의 불량 셀이 동시에 억세스될 수 있으며, 이 경우 두 개의 메모리 셀 그룹을 이용하여 두 개의 불량 셀이 모두 리페어될 수 있다. 한편, X4 옵션에서 이븐 영역의 메모리 셀 또는 오드 영역의 메모리 셀이 억세스될 수 있으며, 예컨대 이븐 영역에 포함되는 메모리 셀 그룹들 중 불량 셀이 포함된 메모리 셀 그룹의 위치에 따라, 두 개의 리던던시 메모리 셀 그룹 중 어느 하나의 리던던시 메모리 셀 그룹에 의해 리페어될 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 15에서는, 데이터 라인 선택블록이 2:1 멀티플렉서를 이용하면서도 다양한 데이터 폭 옵션에서 불량 셀을 리페어할 수 있는 예가 설명된다.
도 15에 도시된 바와 같이, 반도체 메모리 장치(700)는 복수의 메모리 셀 그룹들(예컨대, 제1 내지 제4 메모리 셀 그룹들, 711~714)을 포함하며, 또한, 상기 복수의 메모리 셀 그룹들(711~714)은 다수의 영역들로 구분될 수 있다. 예컨대, 상기 복수의 메모리 셀 그룹들(711~714)은 이븐(even) 영역 및 오드(odd) 영역으로 구분될 수 있다. 또한, 반도체 메모리 장치(700)는 제1 내지 제4 메모리 셀 그룹들(711~714)의 불량 셀을 리페어하기 위한 리던던시 메모리 셀 그룹(721)을 포함한다. 또한, 반도체 메모리 장치(700)는 데이터 라인 선택블록으로서 제1 내지 제4 선택부들(731~734)을 포함하며, 이븐(even) 영역에 대한 리페어 또는 오드(odd) 영역에 대한 리페어를 선택하기 위한 이븐/오드 선택부(740)를 포함할 수 있다. 리던던시 글로벌 데이터 라인은 이븐/오드 선택부(740)의 스위칭 동작에 기반하여 제1 선택부(731)에 연결되거나 또는 제2 선택부(732)에 연결될 수 있다.
도 15의 실시예에서는, 이븐(even) 및 오드(odd)에 기반하여 리페어가 수행되므로, 데이터 라인 쉬프팅 동작이 두 개의 글로벌 데이터 라인 단위로 이루어질 수 있다. 이에 따라, 제3 선택부(733)는 제1 및 제3 메모리 셀 그룹(711, 713)에 연결된 제1 및 제3 글로벌 데이터 라인에 연결되며, 제4 선택부(734)는 제2 및 제4 메모리 셀 그룹(712, 714)에 연결된 제2 및 제4 글로벌 데이터 라인에 연결된다. 한편, 제1 선택부(731)는 리던던시 메모리 셀 그룹(721)에 연결된 리던던시 글로벌 데이터 라인과 제1 메모리 셀 그룹(711)에 연결된 제1 글로벌 데이터 라인에 연결되며, 제2 선택부(732)는 리던던시 메모리 셀 그룹(721)에 연결된 리던던시 글로벌 데이터 라인과 제2 메모리 셀 그룹(712)에 연결된 제1 글로벌 데이터 라인에 연결된다.
도 15의 실시예에 따르면, 오드(odd) 영역(예컨대, 제1 및 제3 메모리 셀 그룹(711, 713))에 발생된 불량 셀을 리페어하는 경우, 이븐/오드 선택부(740)의 스위칭 동작에 기반하여 리던던시 글로벌 데이터 라인이 제1 선택부(731)에 연결되며, 이븐(even) 영역(예컨대, 제2 및 제4 메모리 셀 그룹(712, 714))에 발생된 불량 셀을 리페어하는 경우, 이븐/오드 선택부(740)의 스위칭 동작에 기반하여 리던던시 글로벌 데이터 라인이 제2 선택부(732)에 연결된다. 이에 따르면, 2:1 멀티플렉서를 이용하여 X4 옵션, X8 옵션 및 X16 옵션 등 다양한 데이터 폭 옵션에서 불량 셀의 리페어가 가능하며, 이에 관련된 구체적인 동작을 도 16 및 도 17a,b를 참조하여 설명한다.
도 16에 도시된 바와 같이, 반도체 메모리 장치(700)는 다수의 메모리 셀 그룹들 및 리던던시 메모리 셀 그룹(721)을 포함하며, 데이터 라인을 쉬프팅하여 불량 셀을 리페어하기 위한 다수의 선택부들(731~738)을 포함할 수 있다. 또한, 이븐(even) 영역 및 오드(odd) 영역을 선택하기 위한 이븐/오드 선택부(740)가 반도체 메모리 장치(700)에 더 구비되며, 선택부들(731~738)과 이븐/오드 선택부(740) 각각은 하나 이상의 2:1 멀티플렉서를 포함할 수 있다.
도 16의 예에서는, X8 옵션 또는 X16 옵션 설정에 따라, 8 개의 메모리 셀 그룹으로부터 제1 내지 제8 데이터(DQ0~DQ7)가 출력되는 예가 도시된다. 만약, 오드(odd) 영역에 속한 제5 메모리 셀 그룹(715)의 불량 셀이 억세스되는 경우, 이븐/오드 선택부(740)의 스위칭 동작에 기반하여, 리던던시 글로벌 데이터 라인을 통한 데이터가 제1 선택부(731)의 입력으로 제공되고 제1 데이터(DQ0)로서 출력된다.
선택부들(731~738)의 스위칭 동작에 기반하여, 오드(odd) 영역에 속한 메모리 셀 그룹에 대응하는 글로벌 데이터 라인 사이에서 쉬프팅 동작이 수행되며, 이에 따라 제5 메모리 셀 그룹(715)의 불량 셀이 리페어된다. 예컨대, 제1 글로벌 데이터 라인을 통한 데이터는 제3 선택부(733)를 통하여 제3 데이터(DQ2)로서 제공되며, 제3 글로벌 데이터 라인을 통한 데이터는 제5 선택부(735)를 통하여 제5 데이터(DQ4)로서 제공된다. 한편, 불량 셀에 연결된 제5 글로벌 데이터 라인을 통한 데이터는 그 출력이 차단되며, 제7 글로벌 데이터 라인을 통한 데이터는 제7 선택부(737)를 통하여 제7 데이터(DQ6)로서 제공된다.
한편, 이븐(even) 영역에 속한 메모리 셀 그룹에 대응하는 글로벌 데이터 라인에 대해서는 쉬프팅 동작이 수행될 필요가 없으며, 이에 따라 제2, 4, 6, 8 메모리 셀 그룹에 대응하는 제2, 4, 6, 8 글로벌 데이터 라인을 통해 전달되는 데이터는, 각각 제2, 4, 6, 8 선택부들(732, 734, 736, 738)를 통해 출력된다.
도 17a,b는 도 16의 반도체 메모리 장치가 X4 옵션에 따라 동작하는 일예를 나타낸다. 도 17a는 오드(odd) 영역에 속한 메모리 셀 그룹에 불량 셀이 존재하는 경우, 그리고 도 17b는 이븐(even) 영역에 속한 메모리 셀 그룹에 불량 셀이 존재하는 경우를 나타낸다.
도 17a에 도시된 바와 같이, 오드(odd) 영역에 속한 제5 메모리 셀 그룹(715)에 불량 셀이 존재하는 경우, 이븐/오드 선택부(740)의 스위칭 동작에 기반하여, 리던던시 글로벌 데이터 라인을 통한 데이터가 제1 선택부(731)를 통해 제1 데이터(DQ0)로서 출력된다. 또한, 불량 셀을 포함하는 제5 메모리 셀 그룹(715)까지 쉬프팅 동작이 이루어지며, 이에 따라 제1 및 제3 글로벌 데이터 라인을 통한 데이터가 각각 제3 및 제5 선택부들(733, 735)을 통해 제2 및 제3 데이터(DQ1~DQ2)로서 출력된다. 한편, 제7 글로벌 데이터 라인을 통한 데이터는 제7 선택부(737)을 통해 제4 데이터(DQ3)로서 출력된다.
한편, 이븐(even) 영역에 속한 메모리 셀 그룹들에 대해서는 억세스가 이루어지지 않으며, 이에 따라 이븐(even) 영역에 대응하는 선택부들(예컨대, 제2, 4, 6, 8 선택부들(732, 734, 736, 738))은 각각에 대응하는 글로벌 데이터 라인들(예컨대, 제2, 4, 6, 8 글로벌 데이터 라인들)의 스위칭 연결 상태를 유지하여도 무방하며 연결을 차단하여도 무방하다.
한편, 도 17b에 도시된 바와 같이, 이븐(even) 영역에 속한 제4 메모리 셀 그룹(714)에 불량 셀이 존재하는 경우, 이븐/오드 선택부(740)의 스위칭 동작에 기반하여, 리던던시 글로벌 데이터 라인을 통한 데이터가 제2 선택부(732)를 통해 제1 데이터(DQ0)로서 출력된다. 또한, 불량 셀을 포함하는 제4 메모리 셀 그룹(714)까지 쉬프팅 동작이 이루어지며, 이에 따라 제2 글로벌 데이터 라인을 통한 데이터가 제4 선택부들(734)을 통해 제2 데이터(DQ1)로서 출력된다. 한편, 제6 및 제8 글로벌 데이터 라인을 통한 데이터는 각각 제6 및 제8 선택부(736, 738)을 통해 제3 및 제4 데이터(DQ2~DQ3)로서 출력된다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 18에서는, 데이터 라인 선택블록이 2:1 멀티플렉서를 이용하면서도 다양한 데이터 폭 옵션에서 불량 셀을 리페어할 수 있으며, 동시에 두 개의 메모리 셀 그룹에서 발생되는 불량 셀을 리페어하는 예가 설명된다.
도 18에 도시된 바와 같이, 반도체 메모리 장치(800)는 복수의 메모리 셀 그룹들(예컨대, 제1 내지 제4 메모리 셀 그룹들, 811~814)과 복수의 리던던시 메모리 셀 그룹들(821, 822)을 포함한다. 또한, 상기 복수의 메모리 셀 그룹들(811~814)은 복수의 영역으로 구분될 수 있으며, 예컨대 이븐(even) 영역 및 오드(odd) 영역으로 구분될 수 있다. 또한, 복수의 리던던시 메모리 셀 그룹들(821, 822)은 오드(odd) 영역(예컨대, 제1 및 제3 메모리 셀 그룹들(811, 813)의 불량 셀을 리페어하기 위한 제1 리던던시 메모리 셀 그룹(821)과, 이븐(even) 영역(예컨대, 제2 및 제4 메모리 셀 그룹들(812, 814)의 불량 셀을 리페어하기 위한 제2 리던던시 메모리 셀 그룹(822)을 포함한다. 또한, 반도체 메모리 장치(800)는 데이터 라인 선택블록으로서 제1 내지 제4 선택부들(831~834)을 포함한다.
전술한 실시예에서는, 이븐/오드 선택부(740)의 스위칭에 기반하여 하나의 리던던시 메모리 셀 그룹이 이븐(even) 영역에 대한 리페어를 수행하거나 오드(odd) 영역에 대한 리페어를 수행하였으나, 본 실시예에 따르면 제1 리던던시 메모리 셀 그룹(821)이 이븐(even) 및 오드(odd) 중 어느 하나의 그룹에 대한 리페어를 수행하며, 제2 리던던시 메모리 셀 그룹(822)이 이븐(even) 및 오드(odd) 중 다른 하나의 영역에 대한 리페어를 수행한다. 이에 따라, 도 18에 도시된 바와 같이, 리페어를 위한 데이터 라인 쉬프팅 동작은 두 개의 글로벌 데이터 라인 단위로 수행될 수 있다.
제1 리던던시 메모리 셀 그룹(821)에 대응하는 제1 리던던시 글로벌 데이터 라인은 제1 선택부(831)에 연결되며, 또한 제1 메모리 셀 그룹(811)에 대응하는 제1 글로벌 데이터 라인은 제1 및 제3 선택부(831, 833)에 공통하게 연결된다. 또한, 제2 리던던시 메모리 셀 그룹(822)에 대응하는 제1 리던던시 글로벌 데이터 라인은 제4 선택부(834)에 연결되며, 또한 제4 메모리 셀 그룹(814)에 대응하는 제4 글로벌 데이터 라인은 제2 및 제4 선택부(832, 834)에 공통하게 연결된다. 도 18에 도시된 반도체 메모리 장치(800)의 구체적인 동작의 일예를 도 19a,b,c를 참조하여 설명한다.
도 19a에 도시된 바와 같이, 반도체 메모리 장치(800)는 다수의 메모리 셀 그룹들 및 제1 및 제2 리던던시 셀 그룹들(821, 822)을 포함하며, 데이터 라인을 쉬프팅하여 불량 셀을 리페어하기 위한 다수의 선택부들(831~838)을 포함할 수 있다. 상기 선택부들(831~838)들 각각은 하나 이상의 2:1 멀티플렉서를 포함할 수 있다.
도 19a의 예에서는, X8 옵션 또는 X16 옵션 설정에 따라, 8 개의 메모리 셀 그룹으로부터 제1 내지 제8 데이터(DQ0~DQ7)가 출력되는 예가 도시된다. 또한, 제5 및 제6 메모리 셀 그룹(815, 816)에 발생된 불량 셀이 억세스되는 경우 이를 리페어하기 위한 예가 도시된다.
오드(odd) 영역에 속한 제5 메모리 셀 그룹(815)의 불량 셀은 제1 리던던시 메모리 셀 그룹(821)에 의해 리페어된다. 이를 위하여 데이터 라인 쉬프팅 동작이 수행되며, 도 19a에 도시된 바와 같이 제1 리던던시 글로벌 데이터 라인을 통한 데이터가 제1 선택부(831)를 통하여 제1 데이터(DQ0)로서 제공된다. 또한, 제1 글로벌 데이터 라인을 통한 데이터가 제3 선택부(833)를 통하여 쉬프팅되어 제3 데이터(DQ2)로서 제공되며, 제3 글로벌 데이터 라인을 통한 데이터가 제5 선택부(835)를 통하여 쉬프팅되어 제5 데이터(DQ4)로서 제공된다. 제5 글로벌 데이터 라인을 통한 데이터는 그 출력이 차단되며, 제7 글로벌 데이터 라인을 통한 데이터는 제7 선택부(837)를 통하여 제7 데이터(DQ6)로서 제공된다.
한편, 이븐(even) 영역에 속한 제6 메모리 셀 그룹(816)의 불량 셀은 제2 리던던시 메모리 셀 그룹(822)에 의해 리페어된다. 이를 위하여 데이터 라인 쉬프팅 동작이 수행되며, 도 19a에 도시된 바와 같이 제2 리던던시 글로벌 데이터 라인을 통한 데이터가 제8 선택부(838)를 통하여 제8 데이터(DQ7)로서 제공된다. 또한, 제8 글로벌 데이터 라인을 통한 데이터가 제6 선택부(836)를 통하여 제6 데이터(DQ5)로서 제공되며, 제6 글로벌 데이터 라인을 통한 데이터는 그 출력이 차단된다. 또한, 제2 및 제4 글로벌 데이터 라인을 통한 데이터는 각각 제2 및 제4 선택부(832, 834)를 통하여 제2 및 제4 데이터(DQ1, DQ3)로서 제공된다.
도 19b,c는 도 19a의 반도체 메모리 장치가 X4 옵션에 따라 동작하는 일예를 나타낸다. 도 19b는 오드(odd) 영역에 속한 메모리 셀 그룹에 불량 셀이 존재하는 경우, 그리고 도 19c는 이븐(even) 영역에 속한 메모리 셀 그룹에 불량 셀이 존재하는 경우를 나타낸다.
도 19b에 도시된 바와 같이, 오드(odd) 영역에 속한 제5 메모리 셀 그룹(815)에 불량 셀이 존재하는 경우, 제1 리던던시 글로벌 데이터 라인을 통한 데이터가 제1 선택부(831)를 통해 제1 데이터(DQ0)로서 출력된다. 또한, 불량 셀을 포함하는 제5 메모리 셀 그룹(815)까지 쉬프팅 동작이 이루어지며, 이에 따라 제1 및 제3 글로벌 데이터 라인을 통한 데이터가 각각 제3 및 제5 선택부들(833, 835)을 통해 제2 및 제3 데이터(DQ1, DQ2)로서 출력된다. 한편, 제5 글로벌 데이터 라인을 통한 데이터의 출력은 차단되며, 제7 글로벌 데이터 라인을 통한 데이터는 제7 선택부(837)을 통해 제4 데이터(DQ3)로서 출력된다.
한편, 도 19c에 도시된 바와 같이, 이븐(even) 영역에 속한 제6 메모리 셀 그룹(816)에 불량 셀이 존재하는 경우, 제2 리던던시 글로벌 데이터 라인을 통한 데이터가 제8 선택부(738)를 통해 제4 데이터(DQ3)로서 출력된다. 또한, 불량 셀을 포함하는 제6 메모리 셀 그룹(816)까지 쉬프팅 동작이 이루어지며, 이에 따라 제8 글로벌 데이터 라인을 통한 데이터가 제6 선택부(836)를 통해 제3 데이터(DQ2)로서 출력된다. 한편, 제6 글로벌 데이터 라인을 통한 데이터의 출력은 차단되며, 제2 및 제4 글로벌 데이터 라인을 통한 데이터는 각각 제2 및 제4 선택부들(832, 834)을 통해 제1 및 제2 데이터(DQ0, DQ1)로서 출력된다.
전술한 실시예에 따르면, 반도체 메모리 장치가 X16 옵션, X8 옵션 및 X4 옵션 등 다양한 방식으로 설정되더라도 불량 셀에 대해 리페어를 수행할 수 있으며, 하나의 리던던시 메모리 셀 그룹을 이용하여 다수의 메모리 셀 그룹에 발생된 불량 셀을 리페어할 수 있다. 또한, 복수의 메모리 셀 그룹들을 포함하는 셀 어레이 당 적어도 두 개의 리던던시 메모리 셀 그룹을 배치하여, 동시에 두 개 이상의 불량 셀이 억세스되더라도 이들을 모두 리페어할 수 있다. 예컨대, 복수의 메모리 셀 그룹들은 이븐/오드 영역 등 다수의 영역으로 구분되고, 각각의 영역마다 별도의 리던던시 메모리 셀 그룹에 의해 리페어되도록 할 수 있다.
도 20은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치(900)의 블록도이다. 도 20에 도시된 바와 같이, 반도체 메모리 장치(900)는 하나 이상의 셀 어레이(910_1, 910_2) 및 데이터 라인 선택블록(930)를 포함 할 수 있다. 기타, 메모리 동작을 위한 로우 디코더, 컬럼 디코더 및 기타 주변 회로들은 설명의 편의상 그 도시를 생략한다.
하나 이상의 셀 어레이(910_1, 910_2) 각각은 복수의 메모리 셀 그룹들(MCGs) 및 리던던시 메모리 셀 그룹(RMCG)을 포함할 수 있으며, 예컨대 제1 셀 어레이(910_1)는 복수의 메모리 셀 그룹들(911)과 이에 대응하는 제1 리던던시 메모리 셀 그룹(921)을 포함하고, 제2 셀 어레이(910_2)는 복수의 메모리 셀 그룹들(912)과 이에 대응하는 제2 리던던시 메모리 셀 그룹(922)을 포함할 수 있다. 셀 어레이(910_1, 910_2) 각각에 8 개의 메모리 셀 그룹들이 배치되는 경우, 제1 셀 어레이(910_1)의 8 개의 메모리 셀 그룹들은 각각 제1 내지 제8 글로벌 데이터 라인(GDL11~GDL18)에 연결된다.
한편, 데이터 라인 선택블록(930)의 데이터 라인의 선택 동작에 기반하여 리페어를 수행한다. 데이터 라인 선택블록(930)은 제1 및 제2 셀 어레이(910_1, 910_2)에 연결된 다수의 글로벌 데이터 라인들(GDL11~GDL28)에 연결되며, 데이터 라인 선택 동작에 의하여 불량 셀의 데이터가 출력되는 것을 차단하는 대신에 리던던시 셀의 데이터가 출력되도록 제어한다. 데이터 폭 옵션이 X8로 설정된 경우, 데이터 라인 선택블록(930)은 리페어 수행된 제1 내지 제8 데이터(DQ0~DQ7)를 출력한다.
본 실시예에 따르면, 리던던시 메모리 셀 그룹들에 대응하는 리던던시 글로벌 데이터 라인들이 별도로 구비됨이 없이, 데이터 라인 선택블록(930)은 메모리 셀 그룹들에 대응하는 글로벌 데이터 라인들에 대해서 선택 동작을 수행한다. 또한, 제1 리던던시 메모리 셀 그룹(921)은 제2 셀 어레이(910_2)에 발생된 불량 셀을 리페어할 수 있으며, 제2 리던던시 메모리 셀 그룹(922)은 제1 셀 어레이(910_1)에 발생된 불량 셀을 리페어할 수 있다. 일예로서, 제1 셀 어레이(910_1)에 불량 셀이 발생된 경우, 제2 리던던시 메모리 셀 그룹(922)에서 억세스된 데이터는 컬럼 선택 동작에 의해 제2 셀 어레이(910_2)의 어느 하나의 글로벌 데이터 라인(예컨대, 제9 글로벌 데이터 라인 GDL21)으로 전달되고, 데이터 라인 선택블록(930)은 데이터 라인 선택동작을 수행함으로써 불량 셀로부터의 데이터가 출력되는 것을 차단하는 대신에, 제2 리던던시 메모리 셀 그룹(922)으로부터의 데이터가 출력되도록 한다. 제1 셀 어레이(910_1)의 제3 메모리 셀 그룹에 불량 셀이 발생한 경우, 데이터 라인 선택블록(930)은 제3 글로벌 데이터 라인(GDL13)을 통해 전달되는 데이터의 출력을 차단하고, 대신에 제9 글로벌 데이터 라인(GDL21)을 통해 전달되는 데이터가 출력되도록 한다.
도 20에 도시된 실시예에 따르면, 제1 및 제2 리던던시 메모리 셀 그룹(921, 922)에 대응하는 별도의 리던던시 글로벌 데이터 라인을 배치하기 위한 오버헤드(Over Head) 영역이 발생하지 않는다. 각각의 리던던시 메모리 셀 그룹은 컬럼 선택 동작에 의해 어느 하나의 글로벌 데이터 라인에 연결된다. 어느 하나의 셀 어레이에 대응하는 글로벌 데이터 라인들과, 다른 하나의 셀 어레이에서 리던던시 메모리 셀 그룹에 연결된 글로벌 데이터 라인에 대한 선택 동작을 통하여 불량 셀이 리페어될 수 있다. 도 20에는 도시되지 않았으나, 제2 셀 어레이(910_2)가 억세스되는 경우에는, 데이터 라인 선택블록(930)은 제9 내지 제16 글로벌 데이터 라인(GDL21~GDL28)과 제8 글로벌 데이터 라인(GDL18)에 대해 선택 동작을 수행하며, 이에 따라 제1 내지 제8 데이터(DQ0~DQ7)를 출력한다.
도 21a,b,c,d는 도 20의 반도체 메모리 장치의 일 구현예를 나타내는 회로도 및 블록도이다.
도 21a에 도시된 바와 같이, 제1 셀 어레이(910_1)는 다수의 메모리 셀 그룹들 및 제1 리던던시 메모리 셀 그룹(921)을 포함하며, 제2 셀 어레이(910_2)는 다수의 메모리 셀 그룹들 및 제2 리던던시 메모리 셀 그룹(922)을 포함할 수 있다. 또한, 제1 및 제2 셀 어레이(910_1, 910_2)의 워드라인를 구동하기 위한 로우 디코더(940)가 더 배치되며, 컬럼 선택동작을 위한 컬럼 디코더(950)가 더 배치된다. 또한, 데이터 라인 선택블록(930)은 다수의 선택부들을 포함한다. 선택부는 하나 이상의 멀티플렉서를 포함하며, 도 21a의 실시예에서는 2:1 멀티플렉서가 이용되는 예가 도시된다.
전술한 바와 같이, 제1 셀 어레이(910_1)의 불량 셀은 제2 셀 어레이(910_2)의 제2 리던던시 메모리 셀 그룹(922)에 의해 리페어될 수 있으며, 제2 리던던시 메모리 셀 그룹(922)의 데이터는 컬럼 선택 동작에 기반하여 제2 셀 어레이(910_2)에 대응하는 글로벌 데이터 라인에 연결될 수 있다. 예컨대, 제2 리던던시 메모리 셀 그룹(922)의 데이터는 제9 글로벌 데이터 라인(GDL21)을 통해 전달되며, 제9 글로벌 데이터 라인(GDL21)은 제1 셀 어레이(910_1)에 대응하는 제8 선택부(931)의 입력에 연결된다.
도 21b는 도 21의 반도체 메모리 장치의 로우 및 컬럼 선택 동작의 일예를 나타내는 블록도이다. 도 21b에 도시된 바와 같이, 로우 디코더(940)는 제1 및 제2 셀 어레이(910_1, 910_2)의 워드라인를 구동하며, 컬럼 디코더(950)는 제1 및 제2 셀 어레이(910_1, 910_2) 각각에 대응하는 제1 및 제2 컬럼 디코더(951, 952)와, 제1 및 제2 리던던시 메모리 셀 그룹(921, 922)에 각각 대응하는 제1 및 제2 리던던시 컬럼 디코더(953, 954)를 포함할 수 있다. 로우 어드레스(RA) 또는 디코딩된 로우 어드레스는 로우 디코더(940)로 제공되며, 컬럼 어드레스(CA) 또는 디코딩된 컬럼 어드레스는 컬럼 디코더(950)로 제공된다.
로우 디코더(940)는 로우 어드레스(RA)에 응답하여 제1 및 제2 셀 어레이(910_1, 910_2)의 워드라인을 동시에 인에이블시킨다. 이에 따라, 어느 하나의 셀 어레이의 메모리 셀들(예컨대, 노멀 메모리 셀들)과 다른 하나의 셀 어레이의 리던던시 셀들이 동시에 선택될 수 있다.
한편, 컬럼 어드레스(CA)에 의한 컬럼 선택 동작에 의하여 노멀 메모리 셀들의 데이터와 리던던시 셀들의 데이터가 데이터 라인을 통해 전달될 수 있다. 예컨대, 컬럼 어드레스(CA)는 제1 셀 어레이(910_1)에 대응하는 제1 컬럼 디코더(951)와 제2 리던던시 메모리 셀 그룹(922)에 대응하는 제2 리던던시 컬럼 디코더(954)로 제공될 수 있다. 전술한 바와 같이, 리던던시 컬럼 선택 라인이 활성화됨에 따라, 리던던시 셀들의 데이터가 글로벌 데이터 라인으로 전달될 수 있으며, 예컨대 제2 리던던시 메모리 셀 그룹(922)의 데이터는 제9 글로벌 데이터 라인(GDL21)을 통해 전달될 수 있다. 또한, 리던던시 컬럼 선택 라인의 활성화 여부는, 전술한 실시예에서의 컬럼 어드레스 매칭 동작에 의해 제어될 수 있다.
도 21c는 도 21a의 반도체 메모리 장치에 포함된 데이터 라인 선택블록(930)의 데이터 라인 쉬프팅 동작의 일예를 나타낸다. 전술한 실시예에서와 같이, 데이터 라인 선택블록(930)의 데이터 라인 선택동작에 기반하여 불량 셀의 데이터의 출력을 차단하는 대신에 리던던시 셀의 데이터가 출력되도록 제어한다. 도 21c의 예에서는, 제5 글로벌 데이터 라인(GDL15)에 연결된 메모리 셀이 불량 셀인 경우를 나타내며, 제1 내지 제4 글로벌 데이터 라인(GDL11~GDL14)을 통해 전달되는 데이터가 제1 내지 제4 선택부들(931~934)을 거쳐 제1 내지 제4 데이터(DQ0~DQ3)로서 출력되며, 제5 글로벌 데이터 라인(GDL15)을 통한 데이터의 출력은 차단된다. 또한, 제6 내지 제8 글로벌 데이터 라인(GDL16~GDL18)을 통해 전달되는 데이터가 제5 내지 제7 선택부들(935~937)을 거쳐 제5 내지 제7 데이터(DQ4~DQ6)로서 출력되며, 제2 리던던시 메모리 셀 그룹(922)의 데이터가 제9 글로벌 데이터 라인(GDL21) 및 제8 선택부(938)를 통해 제8 데이터(DQ7)로서 출력된다.
도 21d는 글로벌 데이터 라인과 리던던시 셀과의 연결 예를 나타낸다. 도 21d에는 하나의 메모리 셀 그룹(912)이 도시되며, 상기 메모리 셀 그룹(912)은 메모리 셀들에 연결되는 다수의 비트라인들(BLs)을 포함한다. 상기 비트라인들(BLs)은 컬럼 선택 영역(912_1)의 컬럼 선택 동작에 기반하여 글로벌 데이터 라인(GDL21)에 연결된다.
이와 유사하게, 리던던시 메모리 셀 그룹(922)은 리던던시 셀들에 연결되는 다수의 리던던시 비트라인들(RBLs)을 포함한다. 리던던시 메모리 셀 그룹(922)과 글로벌 데이터 라인(GDL21)을 연결하기 위한 리던던시 컬럼 선택 영역(922_1)이 더 구비되며, 상기 리던던시 컬럼 선택 영역(922_1)의 컬럼 선택 동작에 기반하여 리던던시 셀들의 데이터가 글로벌 데이터 라인(GDL21)으로 전달된다.
도 22는, 본 발명의 일 실시예를 포함하는 반도체 메모리 장치(1100)를 도시한다. 도 22를 참조하면, 반도체 메모리 장치(1100)는 본 발명에 따른 메모리 셀 어레이 및 DRAM 셀을 구동하기 위한 각종 회로 블록들을 구비할 수 있다.
타이밍 레지스터(1102)는 칩 선택 신호(CS)가 비활성화 레벨(예컨대 로직 하이)에서 활성화 레벨(예컨대 로직 로우)로 변화될 때 활성화될 수 있다. 타이밍 레지스터(1102)는 외부로부터 클럭 신호(CLK), 클럭 인에이블 신호(CKE), 칩 선택신호(CSB), 로우(Row) 어드레스 스트로브 신호(RASB), 칼럼(Column) 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 데이터 입력/출력 마스크 신호(DQM) 등의 커맨드(command) 신호를 수신하고, 수신된 커맨드 신호를 처리하여 회로 블록들을 제어하기 위한 각종 내부 커맨드 신호들(LRAS, LCBR, LWE, LCAS, LWCBR, LDQM)을 생성할 수 있다.
타이밍 레지스터(1102)로부터 생성된 일부 내부 커맨드 신호들은 프로그래밍 레지스터(1104)에 저장된다. 예컨대, 데이터 출력에 관계된 레이턴시(Latency) 정보나 버스트 길이(Burst Length) 정보 등이 프로그래밍 레지스터(1104)에 저장될 수 있다. 프로그래밍 레지스터(1104)에 저장된 내부 커맨드 신호들은 레이턴시/버스트 길이 제어부(1106)로 제공될 수 있으며, 레이턴시/버스트 길이 제어부(1106)는 데이터 출력의 레이턴시나 버스트 길이를 제어하기 위한 제어 신호를 칼럼 버퍼(1108)를 통하여 칼럼 디코더(1110)나 출력 버퍼(1112)로 제공할 수 있다.
어드레스 레지스터(1120)는 외부로부터 어드레스 신호(ADD)를 수신할 수 있다. 로우 어드레스 신호는 로우 어드레스 버퍼(1122)를 통하여 로우 디코더(1124)로 제공될 수 있다. 또한, 칼럼 어드레스 신호는 칼럼 어드레스 버퍼(1108)를 통하여 칼럼 디코더(1110)로 제공될 수 있다. 로우 어드레스 버퍼(1122)는 리프레쉬 명령(LRAS, LCBR)에 응답하여 리프레쉬 카운터에서 발생하는 리프레쉬 어드레스 신호를 더 수신할 수 있으며, 로우 어드레스 신호나 리프레쉬 어드레스 신호 중 어느 하나를 로우 디코더(1124)로 제공할 수 있다. 또한, 어드레스 레지스터(1120)는 뱅크를 선택하기 위한 뱅크 신호를 뱅크 선택부(1126)로 제공할 수 있다.
로우 디코더(1124)는 로우 어드레스 버퍼(1122)로부터 입력되는 로우 어드레스 신호 또는 리프레쉬 어드레스 신호를 디코딩하고, 메모리 셀 어레이(1101)의 워드라인을 활성화시킬 수 있다. 칼럼 디코더(1110)는 칼럼 어드레스 신호를 디코딩하고, 메모리 셀 어레이(1101)의 비트라인에 대한 선택 동작을 수행할 수 있다. 일 예로서, 칼럼 선택 라인(Column selection Line)이 반도체 메모리 장치(1100)에 적용되어, 칼럼 선택 라인을 통한 선택 동작이 수행될 수 있다.
센스 엠프(1130)는 로우 디코더(1124)와 칼럼 디코더(1110)에 의해 선택된 메모리 셀의 데이터를 증폭하고, 증폭된 데이터를 출력 버퍼(1112)로 제공할 수 있다. 데이터 셀의 기록을 위한 데이터는 데이터 입력 레지스터(1132)를 통하여 메모리 셀 어레이(1101)로 제공되며, 입출력 컨트롤러(1134)는 데이터 입력 레지스터(1132)를 통한 데이터 전달 동작을 제어할 수 있다.
도 23은 본 발명의 일실시예에 따른 메모리 시스템을 나타내는 블록도이다.도 23에 도시된 바와 같이, 본 발명의 일실시예에 따른 메모리 시스템(1200)은 메모리 모듈(1210) 및 메모리 콘트롤러(1220)를 포함할 수 있다. 메모리 모듈(1210)은 모듈 보드 상에 장작된 하나 이상의 반도체 장치들을 포함하며, 예컨대 하나 이상의 반도체 메모리 장치(1212)와, 메모리 동작을 관리하기 위한 메모리 관리 칩(1211)을 포함할 수 있다. 도 23에는 반도체 메모리 장치(1212)로서 DRAM 칩이 도시되어 있으며, 상기 DRAM 칩은 전술한 실시예들에서 개시된 리페어 동작을 수행할 수 있다. 예컨대, DRAM 칩 각각은 리던던시 셀들을 포함할 수 있으며, 데이터 라인 쉬프팅 동작에 기반하여 불량 셀의 데이터가 출력되는 것을 차단하고, 반면에 리던던시 셀의 데이터를 출력한다. 메모리 콘트롤러(1220)는 메모리 모듈(1210)에 구비되는 반도체 장치를 제어하기 위한 각종 신호들, 예컨대 커맨드/어드레스(CMD/ADD), 클록 신호(CLK)를 제공하고, 메모리 모듈(1210)과 통신하여 데이터(DQ)를 메모리 모듈(1210)로 제공하거나 데이터(DQ)를 메모리 모듈(1210)로부터 수신한다.
전술한 실시예에서, 리페어 동작을 위해 수행되는 구성들 및 동작들의 일부는 메모리 관리 칩(1211)에서 수행될 수 있다. 예컨대, 불량 셀에 관련된 어드레스 정보가 메모리 관리 칩(1211)에 저장될 수 있으며, 이에 따라 리던던시 셀을 활성화하기 위한 로우/컬럼 어드레스가 메모리 관리 칩(1211)으로부터 반도체 메모리 장치(1212)로 제공될 수 있다. 또한, 메모리 관리 칩(1211)은 온도계 코드 등 데이터 라인 쉬프팅 동작을 제어하기 위한 제어 코드들을 출력하여 반도체 메모리 장치(1212)로 제공할 수 있다.
도 24는 본 발명의 일실시예에 따른 반도체 저장 시스템을 나타내는 블록도이다. 상기 반도체 저장 시스템은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함할 수 있다.
도 24를 참조하면, 본 발명의 실시예에 따른 반도체 저장 시스템(1300)은 반도체 메모리 장치(1310)와 이에 관련된 각종 기능블록들(1320)을 포함한다. 반도체 메모리 장치(1310)는 본 발명의 일 실시예에 따른 반도체 메모리 장치로서 DRAM을 포함할 수 있다. 또한, 각종 기능블록들(1320)로서, 버스(BUS)를 통해 연결되는 프로세서(PROS), 램(RAM), 캐쉬 버퍼(CBUF) 및 메모리 컨트롤러(Ctrl) 및 호스트 인터페이스(HOST I/F)를 구비할 수 있다. 프로세서(PROS)는 호스트의 요청(명령, 어드레스, 데이터)에 응답하여 메모리 컨트롤러(Ctrl)가 메모리 장치(1310)와 데이터를 송수신하도록 제어한다. 본 발명의 실시예에 따른 반도체 저장 시스템(1300)의 프로세서(PROS) 및 메모리 컨트롤러(Ctrl)는 하나의 ARM 프로세서로 구현될 수도 있다. 프로세서(PROS)의 동작에 필요한 데이터는 램(RAM)에 로딩될 수 있다.
호스트 인터페이스(HOST I/F)는 호스트의 요청을 수신하여 프로세서(PROS)로 전송하거나, 반도체 메모리 장치(1310)로부터 전송된 데이터를 호스트로 전송한다. 호스트 인터페이스(HOST I/F)는 USB(Universal Serial Bus), MMC(Man Machine Communication), PCI-E(Peripheral Component Interconnect-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), 그리고 IDE(Intelligent Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜로, 호스트와 인터페이스 할 수 있다. 반도체 메모리 장치(1310)로 전송하고자 하거나, 반도체 메모리 장치(1310)로부터 전송된 데이터는 캐쉬 버퍼(CBUF)에 임시로 저장될 수 있다.
상기에서 설명된 본 발명의 실시예에 따른 반도체 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 반도체 메모리 장치가 실장될 수 있다.
도 25는 본 발명의 일실시예에 따른 네트워크 시스템을 나타내는 블록도이다. 상기 네트워크 시스템은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함할 수 있다.
도 25를 참조하면, 본 발명의 실시예에 따른 네트워크 시스템(1400)은 네트워크를 통해 연결되는 서버 시스템(SSYS) 및 다수의 단말들(TEM1~TEMn)을 포함할 수 있다. 본 발명의 실시예에 따른 서버 시스템(SSYS)은 네트워크에 연결되는 다수의 단말들(TEM1~TEMn)로부터 수신되는 요청을 처리하는 서버(SERVER) 및 단말들(TEM1~TEMn)로부터 수신되는 요청에 대응되는 데이터를 저장하는 반도체 메모리 장치(MEM)를 포함하도록 구비할 수 있다.
도 26은 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템의 다른 구현예를 나타내는 도면이다.
도 26을 참조하면, 메모리 시스템(1500)은 메모리 모듈(1510) 및 메모리 콘트롤러(1520)을 포함할 수 있다. 메모리 모듈(1510)은 모듈 보드(Module Board) 상에 적어도 하나 이상의 반도체 메모리 장치(1530)를 장착할 수 있다. 반도체 메모리 장치(1530)는 DRAM 칩으로 구현될 수 있으며, 각각의 반도체 메모리 장치(1530)는 다수 개의 반도체 레이어들을 포함할 수 있다. 반도체 레이어들은 하나 이상의 마스터 칩(1531)과 하나 이상의 슬레이브 칩(1532)을 포함할 수 있다. 반도체 레이어들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
본 실시예에서는 반도체 레이어들 사이의 신호의 전달이 관통 실리콘 비아(TSV)를 통하여 수행되는 구조에 대하여 설명하고 있으나, 이에 한정되지 않고 와이어 본딩, 인터포즈 또는 배선이 형성된 테이프를 통해 적층되는 구조에도 적용할 수 있다.
또한, 반도체 레이어들 사이의 신호의 전달이 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 예컨대, 라디오 주파수(Radio frequency, RF)파 또는 초음파를 이용하는 방사형(radiative) 방식, 자기 유도(magnetic induction)을 이용하는 유도 커플링(inductive coupling) 방식, 또는 자기장 공진을 이용하는 비방사형(non-radiative) 방식을 이용하여 서로 연결될 수 있다.
방사형 방식은 모노폴(monopole)이나 PIFA(planar inverted-F antenna) 등의 안테나를 이용하여, 무선으로 신호를 전달하는 방식이다. 시간에 따라 변화하는 전계나 자계가 서로 영향을 주면서 방사가 일어나며, 같은 주파수의 안테나가 있을 경우 입사파의 극(polarization) 특성에 맞게 신호를 수신할 수 있다. 유도 커플링 방식은 코일을 여러 번 감아서 한 방향으로 강한 자계를 발생시키고, 비슷한 주파수에서 공진하는 코일을 근접시켜 커플링을 발생시키는 방식이다. 비방사형 방식은, 근거리 전자장을 통해 같은 주파수로 공진하는 두 매체들 사이에서 전자파를 이동시키는 감쇄파 결합(evanescent wave coupling)을 이용하는 방식이다. 마스터 칩(1531)과 슬레이브 칩(1532)은 본 발명의 실시예들에 따른 기준 전압 발생부를 포함할 수 있다. 메모리 모듈(1510)은 시스템 버스를 통해 메모리 콘트롤러(1220)와 통신할 수 있다. 시스템 버스를 통하며 데이터(DQ), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(1210)과 메모리 콘트롤러(1520) 사이에서 송수신될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 각각 데이터 라인에 연결되는 복수의 셀 그룹들;
    상기 복수의 셀 그룹들에 포함된 불량 셀을 리페어하기 위한 리던던시 셀들을 포함하고, 리던던시 데이터 라인에 연결되는 리던던시 셀 그룹; 및
    상기 복수의 셀 그룹들에 대응하는 복수의 선택부들을 포함하고, 제1 셀 그룹에 대응하는 제1 선택부는 제1 데이터 라인 및 적어도 두 개의 다른 데이터 라인에 연결되고, 불량 셀이 억세스될 때 상기 적어도 두 개의 다른 데이터 라인들 중 어느 하나의 데이터 라인을 통한 데이터를 선택적으로 출력하는 데이터 라인 선택블록을 구비하고,
    상기 복수의 선택부들은 제2 셀 그룹에 대응하는 제2 선택부를 포함하고, 상기 리던던시 데이터 라인은 상기 제1 및 제2 선택부들에 공통하게 연결되며, 데이터 폭 옵션에 따라 상기 리던던시 데이터 라인으로부터의 데이터는 상기 제1 선택부 또는 상기 제2 선택부를 통해 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 적어도 두 개의 다른 데이터 라인은, 상기 제1 데이터 라인을 제외한 나머지 데이터 라인 및 상기 리던던시 데이터 라인 중에서 선택된 두 개의 데이터 라인인 것을 특징으로 하는 반도체 메모리 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 선택부는, 상기 제1 데이터 라인 및 두 개의 다른 데이터 라인을 통해 전달되는 3 개의 데이터 중 어느 하나의 데이터를 선택적으로 출력하는 멀티플렉서를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    각각의 셀 그룹 당 복수 개의 데이터 라인들이 연결되고,
    상기 복수의 선택부들 각각은, 상기 복수 개의 데이터 라인들에 대응하는 복수의 멀티플렉서를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 복수의 셀 그룹들은 n 개의 셀 그룹을 포함하고(단, n은 2 이상의 정수),
    상기 데이터 폭 옵션이 제1 데이터 폭 옵션으로 설정된 경우, 상기 데이터 라인 선택블록은 상기 n 개의 셀 그룹에 대응하는 데이터 라인 및 리던던시 데이터 라인에 대한 스위칭을 수행하여 n 비트의 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 데이터 폭 옵션은 X4, X8 및 X16 데이터 폭 옵션 중 어느 하나인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 복수의 셀 그룹들은 n 개의 셀 그룹을 포함하고(단, n은 2 이상의 정수),
    상기 데이터 폭 옵션이 제2 데이터 폭 옵션으로 설정된 경우, 상기 데이터 라인 선택블록은 상기 n 개의 셀 그룹 중 n/2 개의 셀 그룹에 대응하는 데이터 라인 및 리던던시 데이터 라인에 대한 스위칭을 수행하여 n/2 비트의 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 n 개의 셀 그룹은 제1 영역과 제2 영역으로 구분되고,
    상기 제2 데이터 폭 옵션 설정시, 상기 리던던시 셀 그룹은 상기 제1 영역에 속한 셀 그룹의 불량 셀을 리페어하거나, 또는 상기 제2 영역에 속한 셀 그룹의 불량 셀을 리페어하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 영역은 서로 인접하는 n/2 개의 셀 그룹을 포함하는 영역이고, 상기 제2 영역은 서로 인접하는 다른 n/2 개의 셀 그룹을 포함하는 영역인 것을 특징으로 하는 반도체 메모리 장치(단, n/2은 1 이상의 정수).
  11. 제9항에 있어서,
    상기 제1 영역은 홀수 번째의 셀 그룹을 포함하는 오드(ODD) 영역이고, 상기 제2 영역은 짝수 번째의 셀 그룹을 포함하는 이븐(EVEN) 영역인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제1항에 있어서,
    외부로부터의 어드레스와 상기 불량 셀의 어드레스 정보를 매칭한 매칭 결과에 응답하여 상기 데이터 라인 선택블록을 제어하기 위한 제어코드를 발생하는 제어코드 발생부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 각각 제1 내지 제n 데이터 라인에 연결되는 제1 내지 제n 셀 그룹(n은 2 이상의 정수);
    상기 제1 셀 그룹 내지 제n 셀 그룹에 포함된 불량 셀을 리페어하기 위한 리던던시 셀들을 포함하고, 제1 리던던시 데이터 라인에 연결되는 제1 리던던시 셀 그룹; 및
    상기 제1 셀 그룹 내지 제n 셀 그룹에 각각 대응하는 제1 내지 제n 선택부를 포함하고, 스위칭 동작에 기반하여 불량 셀에 연결된 데이터 라인을 상기 제1 리던던시 데이터 라인으로 대체하는 데이터 라인 선택블록을 구비하며,
    적어도 하나의 선택부는, 상기 제1 내지 제n 데이터 라인 및 상기 제1 리던던시 데이터 라인을 포함하는 라인들 중 서로 인접하는 3 개의 데이터 라인에 연결되며, 어느 하나의 데이터 라인을 통해 전달되는 데이터를 선택적으로 출력하는 멀티플렉서를 포함하고,
    상기 제1 리던던시 데이터 라인은 상기 제1 및 제2 선택부들에 공통하게 연결되며, 데이터 폭 옵션에 따라 상기 제1 리던던시 데이터 라인으로부터의 데이터는 상기 제1 선택부 또는 상기 제2 선택부를 통해 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 제1 내지 제n 데이터 라인은 나란하게 배치되고, 상기 제1 리던던시 데이터 라인은 상기 제1 데이터 라인에 인접하게 배치되며,
    상기 제1 선택부는, 제1 입력단으로 상기 제1 데이터 라인이 연결되고, 제2 및 제3 입력단으로 상기 제1 리던던시 데이터 라인이 공통하게 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 제2 선택부는, 제1 입력단으로 상기 제2 데이터 라인이 연결되고, 제2 및 제3 입력단으로 상기 제1 리던던시 데이터 라인 및 제1 데이터 라인이 각각 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제13항에 있어서,
    상기 제1 셀 그룹 내지 제n 셀 그룹에 포함된 불량 셀을 리페어하기 위한 리던던시 셀들을 포함하고, 제2 리던던시 데이터 라인에 연결되는 제2 리던던시 셀 그룹을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 제1 내지 제n 셀 그룹은 각각 하나 이상의 셀 그룹을 포함하는 제1 영역 및 제2 영역으로 구분되고,
    상기 제1 영역의 불량 셀은 상기 제1 리던던시 셀 그룹에 의해 리페어되고, 상기 제2 영역의 불량 셀은 상기 제2 리던던시 셀 그룹에 의해 리페어되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 복수의 데이터 폭 옵션들을 제공하는 반도체 메모리 장치에 있어서,
    각각 제1 내지 제n 데이터 라인에 연결되는 제1 셀 그룹 내지 제n 셀 그룹(n은 2 이상의 자연수);
    상기 제1 셀 그룹 내지 제n 셀 그룹에 포함된 불량 셀을 리페어하기 위한 리던던시 셀들을 포함하고, 리던던시 데이터 라인에 연결되는 리던던시 셀 그룹; 및
    스위칭 동작에 기반하여 불량 셀에 연결된 데이터 라인을 리던던시 데이터 라인으로 대체하고, 상기 복수의 데이터 폭 옵션들 중 선택된 옵션에 따라 상기 불량 셀을 리페어하기 위한 스위칭 연결 상태가 가변되는 데이터 라인 선택블록을 구비하고,
    상기 복수의 데이터 폭 옵션들은 제1 데이터 폭 옵션 및 제2 데이터 폭 옵션을 포함하고, 상기 제2 데이터 폭 옵션은 이븐 동작모드 또는 오드 동작모드에 해당하며,
    상기 데이터 라인 선택블록은 상기 이븐 동작모드에서 데이터를 전달하는 제1 선택부와 상기 오드 동작모드에서 데이터를 전달하는 제2 선택부를 포함하며,
    또한 상기 데이터 라인 선택블록은, 상기 이븐 동작모드에서 상기 리던던시 데이터 라인으로부터의 데이터를 상기 제1 선택부로 제공하고, 상기 오드 동작모드에서 상기 리던던시 데이터 라인으로부터의 데이터를 상기 제2 선택부로 제공하는 이븐/오드 선택부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 제1 데이터 폭 옵션은 X8 또는 X16 데이터 폭 옵션에 해당하고, 상기 제2 데이터 폭 옵션은 X4 데이터 폭 옵션에 해당하며,
    상기 X8 또는 X16 데이터 폭 옵션 선택시 n 비트의 데이터가 동시에 출력되며, 상기 X4 데이터 폭 옵션 선택시 n/2 비트의 데이터가 동시에 출력되는 것을 특징으로 하는 반도체 메모리 장치(단, n/2은 1 이상의 정수).
  20. 복수의 셀 그룹들 및 제1 리던던시 셀 그룹을 포함하고, 다수의 데이터 라인을 포함하는 제1 그룹의 데이터 라인을 통해 데이터를 전달하는 제1 셀 어레이;
    다른 복수의 셀 그룹들 및 제2 리던던시 셀 그룹을 포함하고, 다수의 데이터 라인을 포함하는 제2 그룹의 데이터 라인을 통해 데이터를 전달하는 제2 셀 어레이; 및
    상기 제1 및 제2 그룹의 데이터 라인에 연결되어 데이터의 출력을 제어하고, 상기 제1 셀 어레이의 불량 셀이 억세스될 때, 상기 제2 리던던시 셀 그룹의 데이터를 상기 제2 그룹의 데이터 라인을 통해 출력하는 데이터 라인 선택블록을 구비하고,
    상기 데이터 라인 선택블록은 상기 제1 셀 어레이에 대응하는 다수의 제1 선택부들과, 상기 제2 셀 어레이에 대응하는 다수의 제2 선택부들을 포함하고,
    상기 제1 및 제2 리던던시 셀 그룹에 대응하는 리던던시 데이터 라인이 제거되며,
    상기 제2 리던던시 셀 그룹으로부터의 데이터는 상기 제2 그룹의 데이터 라인 및 어느 하나의 제1 선택부를 통해 출력되는 것을 특징으로 하는 반도체 메모리 장치.
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