KR102290032B1

KR102290032B1 - 컬럼 리던던시를 포함하는 메모리 장치

Info

Publication number: KR102290032B1
Application number: KR1020170038649A
Authority: KR
Inventors: 오윤나; 윤덕구; 차상언
Original assignee: 삼성전자주식회사
Priority date: 2016-09-06
Filing date: 2017-03-27
Publication date: 2021-08-19
Also published as: TW201820345A; TWI723213B; KR20180027991A

Abstract

본 발명의 실시 예에 따른 메모리 장치는 메모리 셀 어레이, 및 컬럼 디코더를 포함할 수 있다. 메모리 셀 어레이는 하나의 워드 라인에 연결된 복수의 매트를 포함할 수 있다. 컬럼 디코더는 제 1 리페어 컬럼 어드레스가 저장된 제 1 리페어 회로 및 제 2 리페어 컬럼 어드레스가 저장된 제 2 리페어 회로를 포함할 수 있고, 읽기 명령 또는 쓰기 명령에 의해 수신된 컬럼 어드레스와 상기 제 1 리페어 컬럼 어드레스가 일치하면, 상기 복수의 매트 중 한 개의 매트에서, 상기 수신된 컬럼 어드레스에 대응하는 비트 라인 대신에 다른 비트 라인을 선택하고, 상기 수신된 컬럼 어드레스와 상기 제 2 리페어 컬럼 어드레스가 일치하면, 상기 복수의 매트에서, 상기 수신된 컬럼 어드레스에 대응하는 비트 라인 대신에 다른 비트 라인을 선택할 수 있다.

Description

컬럼 리던던시를 포함하는 메모리 장치{MEMORY DEVICE INCLUDING COLUMN REDUNDANCY}

본 발명은 메모리 장치에 관한 것으로, 좀 더 자세하게는 컬럼 리던던시를 포함하는 메모리 장치에 관한 것이다.

메모리 장치는 모바일 기기나 컴퓨터 등의 전자기기에 폭넓게 사용되고 있다. 메모리 장치의 메모리 용량은 제조 공정 기술의 발달로 증가되고 있다. 한편, 미세 공정 기술이 발전됨에 따라, 메모리 장치 내부에 결함이 있는 메모리 셀들의 개수도 점점 증가되고 있다. 이로 인해 메모리 장치의 수율은 감소될 수 있다.

메모리 장치의 수율을 증가시키기 위해, 메모리 장치는 스페어 메모리 셀들을 포함할 수 있다. 그러나, 스페어 메모리 셀들에도 결함이 있을 수 있다. 즉, 수율 향상을 위한 스페어 메모리 셀들에도 결함이 있으면, 메모리 장치의 수율은 급격하게 감소될 수 있다.

본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 컬럼 리던던시를 포함하는 메모리 장치를 제공할 수 있다.

본 발명의 실시 예에 따른 메모리 장치는 메모리 셀 어레이 및 컬럼 디코더를 포함할 수 있다. 메모리 셀 어레이는 제 1 워드 라인과 연결된 복수의 제 1 매트 및 제 2 워드 라인과 연결된 복수의 제 2 매트를 포함하고, 활성화 명령에 의해 상기 제 1 워드 라인 및 상기 제 2 워드 라인에 연결된 복수의 메모리 셀이 선택될 수 있다. 컬럼 디코더는 제 1 리페어 컬럼 어드레스가 저장된 제 1 리페어 회로 및 제 2 리페어 컬럼 어드레스가 저장된 제 2 리페어 회로를 포함할 수 있고, 읽기 명령 또는 쓰기 명령에 의해 수신된 컬럼 어드레스와 상기 제 1 리페어 컬럼 어드레스가 일치하면, 상기 복수의 제 1 매트에서, 상기 수신된 컬럼 어드레스에 대응하는 비트 라인과 다른 제 1 비트 라인을 선택하고, 상기 수신된 컬럼 어드레스와 상기 제 2 리페어 컬럼 어드레스가 일치하면, 상기 복수의 제 2 매트에서, 상기 수신된 컬럼 어드레스에 대응하는 비트 라인 다른 제 2 비트 라인을 선택할 수 있다.

본 발명의 실시 예에 따른 메모리 장치는 복수의 메모리 셀 어레이 및 복수의 컬럼 디코더를 포함할 수 있다. 복수의 메모리 셀 어레이는 하나의 워드 라인에 연결된 복수의 매트를 포함할 수 있다. 복수의 컬럼 디코더는 상기 복수의 메모리 셀 어레이와 각각 연결되고, 제 1 리페어 컬럼 어드레스가 저장된 제 1 리페어 회로 및 제 2 리페어 컬럼 어드레스가 저장된 제 2 리페어 회로를 포함할 수 있다. 활성화 명령에 기초하여 복수의 메모리 셀 어레이 중 적어도 두 개의 메모리 셀 어레이들이 선택될 수 있다. 상기 선택된 적어도 두 개의 메모리 셀 어레이들과 연결된 적어도 두 개의 컬럼 디코더 각각은, 읽기 명령 또는 쓰기 명령에 의해 수신된 컬럼 어드레스와 상기 제 1 리페어 컬럼 어드레스가 일치하면, 상기 복수의 매트 중 한 개의 매트에서, 상기 수신된 컬럼 어드레스에 대응하는 비트 라인 대신에 다른 비트 라인을 선택하고, 상기 수신된 컬럼 어드레스와 상기 제 2 리페어 컬럼 어드레스가 일치하면, 상기 복수의 매트에서, 상기 수신된 컬럼 어드레스에 대응하는 비트 라인 대신에 다른 비트 라인을 선택할 수 있다.

본 발명의 실시 예에 따른 메모리 장치는 사용될 수 있는 컬럼 리던던시를 증가시켜 리페어 효율을 증가시킬 수 있다.

도 1은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 2는 도 1에서 도시된 제 1 매트를 좀 더 상세하게 보여주는 블록도이다.
도 3은 도 1에서 도시된 컬럼 선택 라인과 비트 라인과의 관계를 좀 더 상세하게 보여주는 블록도이다.
도 4 및 도 5는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 6은 도 4 및 도 5에서 도시된 리페어 회로를 예시적으로 보여주는 블록도이다.
도 7은 도 4 및 도 5에서 도시된 서브 컬럼 디코더를 예시적으로 보여주는 블록도이다.
도 8은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 9는 도 8에서 도시된 컬럼 디코더를 예시적으로 보여주는 블록도이다.
도 10은 도 9에서 도시된 리페어 회로를 예시적으로 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 메모리 장치의 테스트 방법을 보여주는 순서도이다.
도 14는 본 발명에 따른 메모라 장치의 적용 예를 예시적으로 나타내는 블록도이다.

아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.

도 1은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 메모리 장치(1000)는 메모리 셀 어레이(Memory Cell Array, 1100), 컬럼 디코더(Column Decoder, 1200), 및 주변 회로(peripheral circuit)를 포함할 수 있다.

메모리 셀 어레이(1100)는 제 1 내지 제 17 매트들(Mats, 1101~1117)을 포함할 수 있다. 도 1을 참조하면, 메모리 셀 어레이(1100)에서 매트들은 제 1 내지 제 8 매트들(1101~1108), 제 17 매트(1117), 및 제 9 내지 제 16 매트들(1109~1116) 순서대로 배치될 수 있다. 제 17 매트(1117)는 제 1 내지 제 16 매트들(1101~1116)에 저장되는 노멀 데이터(Normal Data)에 대한 메타 데이터(Meta data, 예를 들면, 패리티(Parity) 데이터)가 저장될 수 있다. 제 17 매트(1117)는 도시된 바에 한정되어 배치되지 않고, 제 1 매트(1101)의 왼쪽 또는 제 16 매트(1116)의 오른쪽과 같은 메모리 셀 어레이(1100) 내 어느 위치에도 배치될 수 있다.

제 1 내지 제 17 매트들(1101~1117) 각각은 서로 동일할 수 있다. 도면의 간략화를 위해, 도 1에서는 하나의 비트 라인(BL)과 하나의 스페어 비트 라인(SBL)만이 각 매트에서 도시되었고, 하나의 워드 라인(WL)만이 도시되었다. 도 1을 참조하면, 제 1 내지 제 17 매트들(1101~1117)은 워드 라인(WL)을 공유하나, 비트 라인(BL) 및 스페어 비트 라인(SBL)을 공유하지 않는다. 제 1 내지 제 17 매트들(1101~1117) 각각의 상세한 구조는 도 2에서 후술한다.

제 1 매트(1101)에서 워드 라인(WL)과 비트 라인(BL)에 연결된 메모리 셀에 대한 데이터 입출력은 제 1 입출력 패드(DQ1)를 통해 수행될 수 있다. 마찬가지로, 제 2 내지 제 17 매트들(1102~1117) 각각에서 워드 라인(WL)과 비트 라인(BL)에 연결된 메모리 셀에 대한 데이터 입출력은 제 2 내지 제 17 입출력 패드들(DQ2~DQ17) 각각을 통해 수행될 수 있다. 그러나 매트와 입출력 패드 사이의 관계 그리고 매트와 입출력 패드 각각의 개수는 도 1에서 도시된 바에 한정되지 않는다.

메모리 장치(1000)는 외부(예를 들면, 호스트의 메모리 컨트롤러 또는 테스트 장치)로부터 쓰기 명령(Write Command)이나 읽기 명령(Read Command)을 수신하기 전에 활성화 명령(Activate Command)을 수신할 수 있다. 활성화 명령에 기초하여, 메모리 장치(1000)의 워드 라인(WL)에 연결된 모든 메모리 셀들이 선택될 수 있다. 이후, 메모리 장치(1000)가 쓰기 명령 또는 읽기 명령을 수신하면, 복수의 비트 라인이 선택될 수 있다. 예시적으로, 쓰기 명령 또는 읽기 명령에 의해 제 1 내지 제 17 매트들(1101~1117)에 도시된 비트 라인들(BL)이 선택될 수 있다. 선택된 비트 라인들(BL)에 연결된 메모리 셀들에서 데이터 입출력이 수행될 수 있다.

전술한대로, 제 1 내지 제 16 매트들(1101~1116)의 메모리 셀들에 저장되는 데이터는 노멀 데이터이고, 제 17 매트(1117)의 메모리 셀에는 노멀 데이터의 에러를 정정하기 위한 데이터(즉, 에러 정정 데이터)가 저장될 수 있다. 여기서, 노멀 데이터와 노멀 데이터에 부가된 에러 정정 데이터를 합친 데이터를 코드 워드(Code Word)로 볼 수 있다. 즉, 메모리 셀 어레이(1100)에서 쓰기 명령 또는 읽기 명령에 따라 코드 워드에 대응하는 데이터 입출력이 수행될 수 있다.

실시 예에 있어서, 에러 정정 데이터는 노멀 데이터에 대한 에러 정정 인코딩(Encoding)으로 생성된 패리티(Parity) 데이터가 될 수 있다. 에러 정정 인코딩 및 디코딩(Decoding)이 메모리 장치(1000)의 외부에서 수행되는 경우, 제 17 매트(1117)의 데이터 입출력은 제 17 입출력 패드(DQ17)를 통해 수행될 수 있다. 에러 정정 인코딩 및 디코딩이 메모리 장치(1000)의 내부에서 수행되는 경우(즉, 메모리 장치(1000)가 온칩(Onchip) 에러 정정 회로를 포함하는 경우), 제 17 매트(1117)의 데이터는 제 17 입출력 패드(DQ17)를 통해 입력 또는 출력되지 않을 수 있다. 예를 들어, 도시된 바와 달리, 메모리 장치(1000)에서 제 17 입출력 패드(DQ17)가 제거될 수 있다.

컬럼 디코더(1200)는 컬럼 선택 라인들(Column Select Lines; CSL) 및 스페어 컬럼 선택 라인들(Spare Column Select Lines; SCSL)을 통해 메모리 셀 어레이(1100)와 연결될 수 있다. 컬럼 디코더(1200)는 쓰기 명령 또는 읽기 명령에 기초하여 컬럼 선택 라인들(CSL) 또는 스페어 컬럼 선택 라인들(SCSL)을 선택할 수 있다. 컬럼 디코더(1200)가 컬럼 선택 라인들(CSL)을 선택하면, 비트 라인들(BL)이 선택될 수 있다. 유사하게, 컬럼 디코더(1200)가 스페어 컬럼 선택 라인들(SCSL)을 선택하면, 스페어 비트 라인들(SBL)이 선택될 수 있다. 이하, 본 발명의 실시 예에 따른 컬럼 리페어에 대해 설명한다.

도 1에서, 'X'로 표시된 바와 같이, 제 1, 제 8, 및 제 9 매트들(1101, 1108, 1109)에서 워드 라인(WL) 및 비트 라인(BL)에 연결된 메모리 셀들에 결함(Defect)이 있다고 가정한다. 또한 제 9 매트(1109)에서 워드 라인(WL) 및 스페어 비트 라인(SBL)에 연결된 메모리 셀에도 결함이 있다고 가정한다.

도 1을 참조하면, 비트 라인(BL)에 연결된 메모리 셀들의 결함 수(3 ea)는 스페어 비트 라인(SBL)에 연결된 메모리 셀들의 결함 수(1 ea)보다 크다. 에러 정정 인코딩 및 디코딩에 의해 정정될 수 있는 에러(Correctable Error; CE)의 수는 제한적이다. 그러므로, 도 1에서 도시된 워드 라인(WL)과 비트 라인들(BL)에 연결된 메모리 셀들에 저장되는 데이터의 에러는 에러 정정 인코딩 및 디코딩에 의해 정정될 수 없고, 워드 라인(WL)과 스페어 비트 라인(SBL)에 연결된 메모리 셀들에 저장되는 데이터의 에러는 에러 정정 인코딩 및 디코딩에 의해 정정될 수 있다고 가정한다.

전술한대로, 컬럼 디코더(1200)는 읽기 명령 또는 쓰기 명령에 기초하여 제 1 내지 제 17 매트들(1101~1117)에 도시된 모든 비트 라인들(BL)을 선택할 수 있다. 도 1 을 참조하면, 제 1 및 제 2 매트들(1101, 1102)에서 도시된 비트 라인들(BL)에 연결된 메모리 셀들은 스페어 비트 라인들(SBL)에 연결된 메모리 셀들로 각각 리페어될 수 있지만, 제 9 매트(1109)에서 도시된 비트 라인(BL)에 연결된 메모리 셀은 스페어 비트 라인(SBL)에 연결된 메모리 셀로 리페어될 수 없다. 따라서, 일반적인 메모리 장치의 경우, 제 9 매트(1109)의 스페어 메모리 셀의 에러로 인해, 제 1 내지 제 17 매트들(1101~1117)에 도시된 비트 라인(BL)은 모두 사용될 수 없다. 이로 인해, 메모리 장치의 수율이 감소될 수 있다.

그러나 본 발명의 실시 예에 의하면, 제 1 내지 제 17 매트들(1101~1117)의 비트 라인들(BL)에 연결된 메모리 셀들은 스페어 비트 라인들(SBL)에 연결된 메모리 셀들로 한꺼번에 리페어될 수 있다(즉, 비트 라인들(BL)에 연결된 메모리 셀들 대신에 스페어 비트 라인들(SBL)에 연결된 메모리 셀들이 선택됨.). 이로 인해, 제 9 매트(1109)에서 비트 라인(BL)에 연결된 결함이 있는 메모리 셀은 결함이 있는 스페어 메모리 셀로 리페어될 수 있고, 그리고 결함이 없는 제 16 및 제 17 매트들(1116, 1117)의 메모리 셀들도 리페어될 수 있다. 본 발명의 실시 예에 따른 컬럼 리페어에 따라 결함 수가 감소되므로(3ea에서 1ea로 감소), 리페어된 메모리 셀들(스페어 비트 라인들(SBL)에 연결된 메모리 셀들)에 저장되는 데이터의 에러는 에러 정정 인코딩 및 디코딩에 의해 정정될 수 있다. 즉, 코드 워드에 대응하는 메모리 셀들 전체가 한꺼번에 스페어 메모리 셀들로 리페어되면, 제 9 매트(1109)의 스페어 비트 라인(SBL)이 사용될 수 있다. 결함이 있는 스페어 메모리 셀이 사용될 수 있으므로, 본 발명의 실시 예에 따른 메모리 장치(1000)의 수율은 증가할 수 있다.

주변 회로(1300)는 명령 및 어드레스 패드(CMD/ADD, 1310), 제 1 내지 제 17 입출력 패드들(DQ1~DQ17), 및 에러 정정 회로(1330, 또는 ECC(Error Correction Code) 회로)를 포함할 수 있다. 전술한대로, 에러 정정 인코딩 및 디코딩이 메모리 장치(1000)의 내부에서 수행되는 경우, 주변 회로(1300)는 단지 제 1 내지 제 16 입출력 패드들(DQ1~DQ16)만을 포함할 수도 있다.

주변 회로(1300)는 메모리 장치(1000)의 외부(예를 들면, 호스트의 메모리 컨트롤러)로부터 수신된 명령(예를 들면, 활성화 명령, 읽기 명령, 또는 쓰기 명령 등)에 따라 컬럼 디코더(1200)에 컬럼 어드레스를 전송할 수 있다. 주변 회로(1300)는 쓰기 명령에 따라 컬럼 디코더(1200)에 입력 데이터(Input Data)를 전송하거나, 읽기 명령에 따라 컬럼 디코더(1200)로부터 출력 데이터(Output Data)를 수신할 수 있다. 입력 데이터는 제 1 내지 제 17 입출력 패드들(DQ1~DQ17)을 통해 주변 회로(1300)로 입력될 수 있다. 출력 데이터는 제 1 내지 제 17 입출력 패드들(DQ1~DQ17)을 통해 메모리 장치(1000)의 외부(예를 들면, 호스트의 메모리 컨트롤러 등)로 출력될 수 있다.

에러 정정 회로(1330)는 입력 데이터(즉, 노멀 데이터)에 대해 에러 정정 인코딩을 수행하여 패리티 데이터를 생성할 수 있다. 입력 데이터와 패리티 데이터는 함께 제 1 내지 제 17 매트들(1101~1117)에 저장될 수 있다. 이후, 에러 정정 회로(1330)는 제 1 내지 제 17 매트들(1101~1117)에서 읽힌 데이터에 대해 에러 정정 디코딩을 수행하여 데이터의 에러를 정정할 수 있다. 에러가 정정된 데이터는 제 1 내지 제 17 입출력 패드들(DQ1~DQ17)을 통해 외부로 출력될 수 있다.

실시 예에 있어서, 에러 정정 회로(1330)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.

다른 실시 예에 있어서, 주변 회로(1300)는 에러 정정 회로(1330)를 포함하지 않을 수 있고, 이 경우 에러 정정 인코딩 및 디코딩은 메모리 장치(1000)의 외부(예를 들면, 호스트의 메모리 컨트롤러)에서 수행될 수 있다.

도 2는 도 1에서 도시된 제 1 매트를 좀 더 상세하게 보여주는 블록도이다. 도 2를 참조하면, 제 1 매트(1101)는 노멀 메모리 셀 영역(Normal Memory Cell Area) 및 스페어 메모리 셀 영역(Spare Memory Cell Area)을 포함할 수 있다. 노멀 메모리 셀 영역은 메모리 셀(Memory Cell; MC)을 포함할 수 있다. 예를 들어, 메모리 셀은 DRAM(Dynamic Random Access Memory) 셀 또는 SRAM(Static Random Access Memory) 셀 등일 수 있다. 메모리 셀은 불휘발성 메모리 셀(Non-volatile memory cell)일 수도 있다. 예를 들면, 메모리 셀은 NOR 플래시 메모리(NOR flash memory) 셀, NAND 플래시 메모리(NAND flash memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, ReRAM(Resistive Random Access Memory) 셀, 또는 MRAM(Magnetic Random Access Memory) 셀 등일 수 있다.

스페어 메모리 셀 영역은 스페어 메모리 셀(Spare Memory Cell; SMC)을 포함할 수 있다. 스페어 메모리 셀(SMC)과 메모리 셀(MC)은 서로 동일하게 구현될 수 있다. 만약 메모리 셀(MC)에 결함이 있는 경우, 결함이 있는 메모리 셀(MC)은 스페어 메모리 셀(SMC)을 통해 리페어될 수 있다. 도시되진 않았지만, 예시적으로, 스페어 메모리 셀 영역은 노멀 메모리 셀 영역의 오른쪽에 배치될 수도 있다.

메모리 셀에 저장되는 데이터에 발생하는 에러 종류는 크게 하드 에러(Hard error) 또는 소프트 에러(Soft error)로 나뉠 수 있다. 하드 에러는 메모리 셀이 하드웨어적으로 손상된 경우에 발생할 수 있다. 소프트 에러는 메모리 셀이 하드웨어적으로 손상된 것이 아니고, 메모리 셀의 데이터가 알파 파티클(Alpha particle) 등으로 인하여 일시적으로 전이되는 경우를 의미할 수 있다. 하드 에러는 스페어 메모리 셀(SMC) 또는 에러 정정 인코딩 및 디코딩을 통해 정정될 수 있다. 소프트 에러는 에러 정정 인코딩 및 디코딩을 통해 정정될 수 있다.

도 2를 참조하면, 노멀 메모리 셀 영역은 복수의 워드 라인(WL1~WLm) 및 복수의 비트 라인(BL1~BLn)과 연결될 수 있다. 스페어 메모리 셀 영역은 복수의 워드 라인(WL1~WLm) 및 복수의 스페어 비트 라인(SBL1~SBLy)과 연결될 수 있다. 복수의 스페어 비트 라인을 컬럼 리던던시(Column Redundancy)로 칭할 수 있다. 여기서, m, n은 각각 양의 정수이고, 메모리 장치의 특성(예를 들면, 비트 라인의 커패시턴스, 면적 등), 스펙(Specification) 등에 의해 결정될 수 있다. 예를 들면, m은 384, 512, 640, 767, 832, 1024 등이 될 수 있다. n는 512, 1024, 2048 등이 될 수 있다. 다만 상술한 수치들에 의해 본 발명이 제한되지 않는다. y는 스페어 비트 라인들의 개수를 의미한다. 즉, y가 증가될수록, 메모리 장치의 수율은 향상될 수 있다. 그러나 동시에 메모리 장치의 면적이 증가할 수 있다. 이하, 컬럼 리페어(Column Repair) 동작에 대해 설명한다.

예를 들어, 제 1 비트 라인(BL1)에 연결된 메모리 셀들 중 'X'로 표시된 메모리 셀들에 결함이 있다고 가정한다. 만약, 외부(예를 들면, 호스트, 프로세서 등)에서 메모리 장치로 제 1 비트 라인(BL1)으로의 접근을 요청한 경우, 제 1 비트 라인(BL1) 대신에 제 1 스페어 비트 라인(SBL1)이 선택될 수 있다. 즉, 메모리 장치의 외부에서는 제 1 비트 라인(BL1)이 선택된 것처럼 보이지만, 실제 메모리 장치의 내부에서는 제 1 비트 라인(BL1) 대신에 제 1 스페어 비트 라인(SBL1)이 선택될 수 있다. 물론, 제 1 비트 라인(BL1) 대신에 제 2 내지 제 y 스페어 비트 라인들(SBL2~SBLy) 중 어느 하나가 선택될 수도 있다.

도시되진 않았지만, 제 1 매트(1101)는 스페어 워드 라인들 및 스페어 워드 라인들과 연결된 스페어 메모리 셀들을 더 포함할 수도 있다. 예를 들어, 스페어 워드 라인들은 제 m 워드 라인 아래에 배치되거나 제 1 워드 라인 위에 배치될 수 있다. 메모리 셀(MC)의 결함 위치에 따라 스페어 워드 라인 또는 스페어 비트 라인이 각각 사용될 수 있다.

도 3은 도 1에서 도시된 컬럼 선택 라인과 비트 라인과의 관계를 좀 더 상세하게 보여주는 블록도이다. 도 3을 참조하면, 메모리 장치(2000)는 메모리 셀 어레이(2100) 및 컬럼 디코더(2200)를 포함할 수 있다. 메모리 셀 어레이(2100)는 제 1 내지 제 17 매트들(2101~2117)을 포함할 수 있다. 도면의 간략화를 위해, 제 1 매트(2101)만 상세하게 도시되었고, 제 2 내지 제 17 매트들(2102~2117) 각각은 제 1 매트(2101)와 동일하게 구현될 수 있다. 또한, 도면의 간략화를 위해, 워드 라인(WL)은 하나만 도시되었으며, 도 1의 주변 회로(1300)의 도시는 생략되었다.

컬럼 디코더(2200)는 외부로부터 수신된 쓰기 명령 또는 읽기 명령에 기초하여 제 1 내지 제 17 매트들(2101~2117) 각각에서 컬럼 선택 라인(CSL)을 선택할 수 있다. 컬럼 선택 라인(CSL)은 스위치(2120)를 통해 복수의 비트 라인(BLs)과 연결될 수 있다. 스위치(2120)는 NMOS(N-channel metal oxide semiconductor), PMOS(p-channel metal oxide semiconductor), 또는 NMOS 및 PMOS가 동시에 사용되어 구현될 수 있다. 예시적으로, 복수의 비트 라인(BLs)은 8개로 도시되었으나, 본 발명의 범위는 이에 한정되지 않는다.

전술한대로, 제 1 매트(2101)에 대한 데이터 입출력은 제 1 입출력 패드(DQ1)를 통해 수행될 수 있다. 예시적으로, 쓰기 명령 또는 읽기 명령에 의해 8 비트의 데이터가 제 1 입출력 패드(DQ1)를 통해 입출력될 수 있다. 쓰기 명령 또는 읽기 명령에 따라 입출력 패드를 통해 입출력되는 데이터의 비트 수를 버스트 랭스(Burst Length; BL)로 볼 수 있다. 다만, 버스트 랭스는 상술한 개수에 한정되지 않는다.

컬럼 디코더(2200)는 외부로부터 수신된 쓰기 명령 또는 읽기 명령에 기초하여 제 1 내지 제 17 매트들(2101~2117) 각각에서 독립적으로 스페어 컬럼 선택 라인(SCSL)을 선택할 수 있다. 스페어 컬럼 선택 라인(SCSL)은 스위치(2120)를 통해 복수의 스페어 비트 라인(SBLs)과 연결될 수 있다. 컬럼 디코더(2200)는 결함이 있는 메모리 셀에 연결된 컬럼 선택 라인(CSL) 대신에 스페어 컬럼 선택 라인(SCSL)을 선택할 수 있다. 즉, 컬럼 리페어는 컬럼 디코더(2200)가 컬럼 선택 라인(CSL) 대신에 스페어 컬럼 선택 라인(SCSL)을 선택하는 동작을 의미할 수 있다.

도 4 및 도 5는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 4 및 도 5를 참조하면, 메모리 장치(3000)는 메모리 셀 어레이(3100) 및 컬럼 디코더(3200)를 포함할 수 있다. 메모리 셀 어레이(3100)는 제 1 내지 제 17 매트들(3101~3117)을 포함할 수 있다. 제 1 내지 제 17 매트들(3101~3117)은 도 1 내지 도 3에서 설명된 것과 동일한 기능을 수행할 수 있다.

컬럼 디코더(3200)는 제 1 리페어 회로들(3201~3217) 및 제 2 리페어 회로(3230), 및 제 1 내지 제 17 서브 컬럼 디코더들(3241~3257)을 포함할 수 있다. 제 1 리페어 회로들(3201~3217) 각각은 제 1 내지 제 17 서브 컬럼 디코더들(3241~3257) 각각과 연결될 수 있다. 제 2 리페어 회로(3230)는 모든 제 1 내지 제 17 서브 컬럼 디코더들(3241~3257)과 연결될 수 있다. 제 1 내지 제 17 서브 컬럼 디코더들(3241~3257) 각각은 제 1 내지 제 17 매트들(3101~3117) 각각과 연결될 수 있다.

제 1 리페어 회로(3201)는 컬럼 어드레스(CA)를 주변 회로(도 1 참조, 1300)로부터 수신할 수 있다. 제 1 리페어 회로(3201)에는 리페어가 필요한 컬럼 어드레스들(이하, 리페어 컬럼 어드레스들, RCA)이 사전에 저장될 수 있다. 제 1 리페어 회로(3201)는 수신된 컬럼 어드레스(CA)가 리페어 컬럼 어드레스들(RCA) 중 어느 하나와 일치하는지를 확인할 수 있다. 수신된 컬럼 어드레스(CA)가 리페어 컬럼 어드레스들(RCA) 중 어느 하나와 일치하면, 제 1 리페어 회로(3201)는 제 1 리페어 활성화 신호(CREN1)를 제 1 서브 컬럼 디코더(3241)에 전송할 수 있다. 제 1 서브 컬럼 디코더(3241)는 제 1 리페어 활성화 신호(CREN1)가 활성화되면, 컬럼 선택 라인(CSL) 대신에 스페어 컬럼 선택 라인(SCSL)을 선택할 수 있다.

다른 제 1 리페어 회로들(3202~3217) 각각은 제 1 리페어 회로(3201)와 동일하게 구현될 수 있다. 제 1 리페어 회로들(3201~3217) 각각에 저장된 리페어 컬럼 어드레스들(RCA)은 제 1 내지 제 17 매트들(3101~3117) 각각의 결함 비트 라인에 따라 웨이퍼 테스트, 패키지 테스트 등을 통해 사전에 결정될 수 있다. 따라서, 제 1 리페어 회로들(3201~3217) 각각에 저장된 리페어 컬럼 어드레스들(RCA)은 서로 동일하거나 상이할 수 있다. 제 1 내지 제 17 매트들(3101~3117) 각각에 제 1 리페어 회로들(3201~3217)이 배치되므로, 컬럼 디코더(3200)는 제 1 내지 제 17 매트들(3101~3117) 각각에 대해 독립적으로 컬럼 리페어를 수행할 수 있다.

제 2 리페어 회로(3230)는 제 1 리페어 회로(3201)와 동일하게 구현될 수 있다. 즉, 제 2 리페어 회로(3230)도 수신된 컬럼 어드레스(CA)와 사전에 저장된 리페어 컬럼 어드레스들(RCA)을 비교하고, 제 2 리페어 활성화 신호(CREN2)를 생성할 수 있다. 제 1 리페어 회로(3201)와 달리, 제 2 리페어 회로(3230)는 제 2 리페어 활성화 신호(CREN2)를 모든 제 1 내지 제 17 서브 컬럼 디코더들(3241~3257)에 전송할 수 있다. 제 1 내지 제 17 서브 컬럼 디코더들(3241~3257) 각각은 제 2 리페어 활성화 신호(CREN2)가 활성화되면, 컬럼 선택 라인들(CSL) 대신에 스페어 컬럼 선택 라인들(SCSL)을 선택할 수 있다.

복수의 서브 컬럼 선택 디코더(3241~3257) 각각은 서로 동일할 수 있다. 복수의 서브 컬럼 선택 디코더(3241~3257) 각각은 컬럼 어드레스(CA)를 참조하여 컬럼 선택 라인(CSL)을 선택하거나, 제 1 리페어 활성화 신호(CREN1) 및 제 2 리페어 활성화 신호(CREN2)를 참조하여 스페어 컬럼 선택 라인(SCSL)을 선택할 수 있다. 복수의 서브 컬럼 선택 디코더(3241~3257)의 상세 구조는 도 7에서 후술된다.

도 4 및 도 5에서, 'X'로 표시된 바와 같이, 제 1, 제 8, 및 제 9 매트들(3101, 3108, 3109)에서 워드 라인(WL) 및 컬럼 선택 라인(CSL)이 교차하는 지점에 배치된 메모리 셀들에 결함이 있다고 가정한다. 또한 제 9 매트(3109)에서 워드 라인(WL) 및 스페어 컬럼 선택 라인(SCSL)이 교차하는 지점에 배치된 메모리 셀들에도 결함이 있다고 가정한다.

메모리 장치(3000)는 쓰기 명령 또는 읽기 명령을 수신하기 전에, 활성화 명령을 수신할 수 있다. 메모리 장치(3000)는 활성화 명령에 기초하여 도시된 워드 라인(WL)을 활성화할 수 있다. 이후, 컬럼 디코더(3200)는 쓰기 명령 또는 읽기 명령에 기초하여 도시된 컬럼 선택 라인(CSL, 실선으로 도시됨)을 선택할 수 있다.

제 1 내지 제 17 매트들(3101~3117) 각각에서 도시된 워드 라인(WL) 및 컬럼 선택 라인(CSL)에 의해 선택된 메모리 셀들은 복수의 제 1 타깃 메모리 셀로 볼 수 있다. 그리고, 복수의 제 1 타깃 메모리 셀은 복수의 제 1 타깃 비트 라인과 연결될 수 있다. 복수의 제 1 타깃 메모리 셀에 코드 워드에 대응하는 데이터가 저장되거나, 복수의 제 1 타깃 메모리 셀로부터 코드 워드에 대응하는 데이터가 읽혀질 수 있다. 예를 들어, 복수의 제 1 타깃 메모리 셀의 개수는 총 132개(17 DQ X 8 BL = 132 ea)이고, 코드 랭스(Code Length)는 132 비트일 수 있다. 여기서, 코드 랭스는 노멀 데이터와 노멀 데이터에 대한 에러 정정 인코딩 결과(패리티 데이터)를 합친 크기, 즉 코드 워드의 크기를 의미한다.

도 4에 도시된 대로, 복수의 제 1 타깃 메모리 셀 중 제 1, 제 8, 및 제 9 매트(3101, 3108, 3109)의 메모리 셀들에 결함이 있을 수 있다. 상술한 결함으로 인해, 복수의 제 1 타깃 메모리 셀에 저장되는 데이터의 에러는 정정될 수 있는 범위를 초과하여, 에러 정정 인코딩 및 디코딩에 의해 정정되지 않을 수 있다. 특히, 도 5를 참조하면, 제 9 매트(3109)에서 워드 라인(WL) 및 스페어 컬럼 선택 라인(SCSL)이 교차하는 지점에 배치된 메모리 셀들에도 결함이 있으므로, 제 1 리페어 회로(3209)에서 제 9 매트(3109)에 도시된 스페어 컬럼 선택 라인(SCSL)에 대응하는 퓨즈 세트(도 6에서 후술)가 이용될 수 없다.

본 발명의 실시 예에 의하면, 컬럼 디코더(3200)는 제 2 리페어 회로(3230)를 이용하여 복수의 제 1 타깃 메모리 셀을 모두 리페어할 수 있다. 제 2 리페어 회로(3230)에는 도시된 컬럼 선택 라인(CSL)에 대응하는 컬럼 어드레스(즉, 리페어 컬럼 어드레스)가 사전에 저장되어 있다. 컬럼 디코더(3200)는 결함이 있는 타깃 메모리 셀들뿐만 아니라, 결함이 없는 타깃 메모리 셀들(예를 들면, 제 16 및 제 17 매트들(3116, 3117)의 타깃 메모리 셀들)도 리페어할 수 있다.

도 5를 참조하면, 제 2 리페어 회로(3230)를 이용한 컬럼 디코더(3200)의 리페어에 의해, 제 1 내지 제 17 매트들(3101~3117) 각각에서 컬럼 선택 라인(CSL, 점선으로 도시됨) 대신에 스페어 컬럼 선택 라인(SCSL, 실선으로 도시됨)이 선택될 수 있다. 여기서, 복수의 제 2 타깃 메모리 셀은 도시된 워드 라인(WL) 및 스페어 컬럼 선택 라인들(SCSL, 즉, 복수의 제 2 타깃 비트 라인)에 연결된 메모리 셀들일 수 있다. 그리고, 복수의 제 2 타깃 메모리 셀은 복수의 제 2 타깃 비트 라인과 연결될 수 있다. 복수의 제 2 타깃 비트 라인은 컬럼 디코더(3200)에 의해 선택된 스페어 컬럼 선택 라인(SCSL, 실선으로 도시됨)과 연결될 수 있다.

도 5를 참조하면, 복수의 제 2 타깃 메모리 셀 중 제 9 매트(3109)의 스페어 메모리 셀들에 결함이 있을 수 있다. 그럼에도 불구하고, 복수의 제 2 타깃 메모리 셀의 결함 수는 복수의 제 1 타깃 메모리 셀의 결함 수보다 적다. 즉, 복수의 제 2 타깃 메모리 셀에 저장되는 데이터의 에러 개수는 복수의 제 1 타깃 메모리 셀에 저장되는 데이터의 에러 개수보다 적다. 따라서, 제 9 매트(3109)의 스페어 메모리 셀들의 결함으로 인해, 복수의 제 2 타깃 메모리 셀에 저장되는 데이터의 에러는 에러 정정 인코딩 및 디코딩에 의해 정정될 수 있다.

컬럼 디코더(3200)는 제 1 리페어 회로들(3201~3217) 각각을 이용해 제 1 내지 제 17 매트들(3101~3117) 각각에서 컬럼 리페어를 수행할 수 있다. 컬럼 디코더(3200)는 제 2 리페어 회로(3230)를 이용해 제 1 내지 제 17 매트들(3101~3117) 전체에서 컬럼 리페어를 수행할 수 있다. 노멀 데이터와 패리티 데이터를 합친 크기에 대응하는 타깃 메모리 셀들이 제 2 리페어 회로(3230)를 통해 한꺼번에 리페어될 수 있다. 제 2 리페어 회로(3230)를 통한 컬럼 리페어에 의해 리페어된 타깃 메모리 셀들에 결함이 있어도, 상술한 결함으로 인해 발생하는 에러는 에러 정정 인코딩 및 디코딩에 의해 정정될 수 있다. 즉, 본 발명의 실시 예에 따른 컬럼 리페어에 의해, 결함이 있는 스페어 메모리 셀들(도 5의 워드 라인(WL)과 스페어 컬럼 선택 라인(SCSL)이 교차하는 지점에 배치된 메모리 셀들)이 사용될 수 있다. 따라서, 본 발명에 의하면, 메모리 장치(3000)의 수율은 증가될 수 있다.

도 6은 도시된 도 4 및 도 5에서 도시된 리페어 회로를 예시적으로 보여주는 블록도이다. 도 4 및 도 5의 제 1 리페어 회로(3201)의 블록도가 예시적으로 도 6에 도시되었으나, 전술한대로, 다른 제 1 리페어 회로들(3202~3217) 및 제 2 리페어 회로(3230)는 제 1 리페어 회로(3201)와 동일하게 구현될 수 있다. 제 1 리페어 회로(3201)는 복수의 퓨즈 세트(3201_1~3201_3) 및 비교 회로(3201_4)를 포함할 수 있다.

복수의 퓨즈 세트(3201_1~3201_3) 각각에는 리페어 컬럼 어드레스들(RCA1~RCA3)이 각각 저장될 수 있다. 복수의 퓨즈 세트(3201_1~3201_3) 각각은 복수의 퓨즈를 포함할 수 있다. 복수의 퓨즈 각각은 결함이 있는 메모리 셀에 대응되는 리페어 컬럼 어드레스들(RCA1~RCA3)을 참조하여 끊어질 수 있다. 예를 들어, 퓨즈는 전기적 프로그래머블 퓨즈, 레이저 프로그래머블 퓨즈, 안티 퓨즈, 플래시 메모리 등과 같은 다양한 불휘발성 메모리로 구현될 수 있다. 복수의 퓨즈 세트(3201_1~3201_3) 각각은 리페어 컬럼 어드레스들(RCA1~RCA3)을 비교 회로(3201_4)에 제공할 수 있다.

비교 회로(3201_4)는 컬럼 어드레스(CA, 도 4 및 도 5의 컬럼 어드레스(CA)와 동일)와 리페어 컬럼 어드레스들(RCA1~RCA3)을 비교할 수 있다. 실시 예에 있어서, 비교 회로(3201_4)는 다양한 논리 회로들(예를 들면, AND, NAND, OR, NOR, INV, XOR, XNOR 게이트 등) 또는 스위치가 사용되어 구현될 수 있다. 비교 회로(3201_4)는 컬럼 어드레스(CA)가 리페어 컬럼 어드레스들(RCA1~RCA3) 중 어느 하나와 일치하면, 제 1 리페어 활성화 신호(CREN1)를 활성화할 수 있다. 전술한대로, 제 1 리페어 활성화 신호(CREN1)는 도 4 및 도 5의 제 1 서브 컬럼 디코더(3241)에 제공될 수 있다.

복수의 퓨즈 세트(3201_1~3201_3) 각각은 스페어 컬럼 선택 라인들 각각과 대응할 수 있다. 예를 들어, 퓨즈 세트(3201_1)에 저장된 리페어 컬럼 어드레스(RCA1)와 컬럼 어드레스(CA)가 일치하면, 컬럼 어드레스(CA)에 대응하는 컬럼 선택 라인 대신에 퓨즈 세트(3201_1)에 대응하는 스페어 컬럼 선택 라인이 선택될 수 있다. 그러므로, 퓨즈 세트에 대응하는 스페어 컬럼 선택 라인에 연결된 메모리 셀들에 결함이 있는 경우, 이 퓨즈 세트는 사용될 수 없다.

도 6에서, 예시적으로, 복수의 퓨즈 세트(3201_1~3201_3)의 개수는 3개로 도시되었다. 그러나, 복수의 퓨즈 세트(3201_1~3201_3)의 개수는 도시된 바에 한정되지 않고, 메모리 장치의 목표 수율 또는 메모리 장치의 면적이 고려되어 결정될 수 있다. 복수의 퓨즈 세트(3201_1~3201_3)의 개수 및 스페어 컬럼 선택 라인들의 개수가 증가될수록 메모리 장치의 수율이 향상될 수 있으나, 메모리 장치의 면적이 증가할 수 있다.

도 7은 도 4 및 도 5에서 도시된 서브 컬럼 디코더를 예시적으로 보여주는 블록도이다. 도 4 및 도 5의 제 1 서브 컬럼 디코더(3241)의 블록도가 도시되었으나, 제 2 내지 제 17 서브 컬럼 디코더들(3242~3257)은 제 1 서브 컬럼 디코더(3241)와 동일하게 구현될 수 있다. 제 1 서브 컬럼 디코더(3241)는 컬럼 선택 라인 디코더(3241_1) 및 스페어 컬럼 선택 라인 디코더(3241_2)를 포함할 수 있다.

컬럼 선택 라인 디코더(3241_1)는 컬럼 어드레스(CA, 도 4 및 도 5의 컬럼 어드레스(CA)와 동일)를 참조하여 컬럼 선택 라인들(CSL) 중 어느 하나를 선택할 수 있다. 다만, 제 1 및 제 2 리페어 활성화 신호들(CREN1, CREN2) 중 어느 하나라도 활성화되면, 컬럼 선택 라인 디코더(3241_1)는 컬럼 선택 라인들(CSL)을 선택하지 않는다. 이를 위해, 컬럼 선택 라인 디코더(3241_1)는 컬럼 선택 라인들(CSL) 중 어느 하나를 선택하기 전에, 제 1 및 제 2 리페어 활성화 신호들(CREN1, CREN2)을 먼저 수신한다. 컬럼 선택 라인 디코더(3241_1)는 컬럼 제어 신호(C_CTL)를 참조하여 상술한 동작들의 타이밍을 제어할 수 있다. 컬럼 제어 신호(C_CTL)는 주변 회로(도 1 참조, 1300)에 의해 생성될 수 있다. 즉, 주변 회로는 읽기 명령 또는 쓰기 명령을 참조하여 컬럼 제어 신호(C_CTL)를 생성할 수 있다.

스페어 컬럼 선택 라인 디코더(3241_2)는 컬럼 제어 신호(C_CTL), 제 1 및 제 2 리페어 활성화 신호들(CREN1, CREN2)을 참조하여 스페어 컬럼 선택 라인들(SCSL) 중 어느 하나를 선택할 수 있다. 제 1 및 제 2 리페어 활성화 신호들(CREN1, CREN2)에는 복수의 퓨즈 세트 중(도 6 참조, 3201_1~3201_3) 어느 퓨즈 세트에 저장된 리페어 컬럼 어드레스(도 6 참조, RCA1~RCA3 중 어느 하나)와 컬럼 어드레스(CA)가 일치하는지에 대한 정보가 포함된다. 스페어 컬럼 선택 라인 디코더(3241_2)는 컬럼 어드레스(CA)와 동일한 리페어 컬럼 어드레스가 저장된 퓨즈 세트에 대응하는 스페어 컬럼 선택 라인(SCSL)을 선택할 수 있다.

도 8은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 8을 참조하면, 메모리 장치(4000)는 메모리 셀 어레이(4100), 컬럼 디코더(4200), 및 로우 디코더(Row Decoder, 4300)를 포함할 수 있다.

메모리 셀 어레이(4100)는 제 1 내지 제 17 매트들(4101~4117)을 포함할 수 있다. 제 1 내지 제 17 매트들 (4101~4117) 각각은 도 2에서 도시된 제 1 매트(1101)와 동일할 수 있다. 제 1 내지 제 17 매트들(4101~4117) 각각은 음영으로 표시된 영역 및 음영으로 표시되지 않은 영역을 포함한다. 음영으로 표시된 영역은 도 2의 스페어 메모리 셀 영역을 나타낼 수 있다. 음영으로 표시되지 않은 영역은 도 2의 노멀 메모리 셀 영역을 나타낼 수 있다.

컬럼 디코더(4200)는 컬럼 선택 라인(CSL) 또는 스페어 컬럼 선택 라인(SCSL)을 선택할 수 있다. 로우 디코더(4300)는 복수의 워드 라인(WL) 중 하나의 워드 라인을 선택할 수 있다.

도 8을 참조하면, 제 1 매트(4101)에 저장된 데이터는 제 1 입출력 패드(도 1 참조, DQ1)로 출력될 수 있다. 추가로, 제 1 매트(4101)와 동일한 열에 배치되고, 컬럼 선택 라인(CSL) 및 스페어 컬럼 선택 라인(SCSL)을 제 1 매트(4101)와 공유하는 다른 매트들에 저장된 데이터도 제 1 입출력 패드(도 1 참조, DQ1)로 출력될 수 있다. 마찬가지로, 상술한 매트들 외 다른 매트들에 저장된 데이터도 동일한 방식으로 출력될 수 있다.

도 8을 참조하면, 복수의 세그먼트(SEG_1~SEG_x)가 도시되어 있다. 여기서 세그먼트는 컬럼 리페어의 단위를 의미하고, x는 양의 정수이다. 일 실시 예에 있어서, x가 1인 경우, 컬럼 디코더(4200)는 제 1 매트(4101) 및 제 1 매트(4101)와 동일한 열에 배치된 다른 매트들 전체에서 컬럼 선택 라인(CSL) 대신에 스페어 컬럼 선택 라인(SCSL)을 선택할 수 있다.

다른 실시 예에 있어서, 도시된 바와 같이, x가 열 방향으로 배치된 매트들의 개수와 일치하면, 컬럼 디코더(4200)는 동일한 열에 배치된 매트들 각각에서 독립적으로 컬럼 선택 라인(CSL) 대신에 스페어 컬럼 선택 라인(SCSL)을 선택할 수 있다.

즉, x(세그먼트의 개수)는 메모리 장치의 수율 및 면적에 기초하여 결정될 수 있다. x가 클수록, 컬럼 리페어의 동작은 점점 세분화될 수 있다. x가 클수록 메모리 장치의 수율은 증가할 수 있으나, 메모리 장치의 면적은 감소할 수 있다. 이하, 본 발명의 실시 예에 따라, 세그먼트에 따른 컬럼 리페어를 수행할 수 있는 컬럼 디코더에 대해 설명한다.

도 9는 도 8에서 도시된 컬럼 디코더를 예시적으로 보여주는 블록도이다. 도 9를 참조하면, 컬럼 디코더(4200)는 제 1 리페어 회로들(4201~4217), 제 2 리페어 회로(4230), 제 1 내지 제 17 서브 컬럼 디코더(4241~4257), 및 세그먼트 디코더(4260)를 포함할 수 있다. 도 4 및 도 5의 컬럼 디코더(3200)와 달리, 컬럼 디코더(4200)는 세그먼트 디코더(4260)를 더 포함할 수 있다. 제 1 리페어 회로(4201~4217), 제 2 리페어 회로(4230), 제 1 내지 제 17 서브 컬럼 디코더(4241~4257)는 도 4 및 도 5에서 설명된 것과 동일한 기능을 수행한다.

세그먼트 디코더(4260)는 로우 어드레스(RA)를 수신할 수 있다. 로우 어드레스(RA)는 주변 회로(도 1 참조, 1300)로부터 제공될 수 있다. 세그먼트 디코더(4260)는 로우 어드레스(RA)를 참조하여 세그먼트 신호들(SEG<1:x>)을 생성할 수 있다. 생성된 세그먼트 신호들(SEG<1:x>)은 제 1 리페어 회로들(4201~4217) 및 제 2 리페어 회로(4230)로 전송될 수 있다.

세그먼트 디코더(4260)는 로우 어드레스(RA)를 참조하여 활성화된 워드 라인을 판단하고, 활성화된 워드 라인이 위치한 세그먼트를 판단할 수 있다. 좀 더 구체적으로, 제 1 내지 제 17 매트들(4101~4117)과 연결된 워드 라인들(WL) 중 어느 하나가 활성화되면, 이 워드 라인은 세그먼트(SEG_1)에 포함되므로, 세그먼트 디코더(4260)는 세그먼트 신호(SEG<1>)를 활성화하고, 나머지 세그먼트 신호들(SEG<2:x>)은 비활성화할 수 있다. 제 1 리페어 회로들(4201~4217) 및 제 2 리페어 회로(4230)는 세그먼트 신호들(SEG<1:x>)을 참조하여, 활성화된 워드 라인이 위치하는 세그먼트에 따라 컬럼 리페어를 수행할 수 있다. 이하, 세그먼트 신호들(SEG<1:x>)을 수신하는 리페어 회로에 대해 설명한다.

도 10은 도 9에서 도시된 리페어 회로를 예시적으로 보여주는 블록도이다. 도 9의 제 1 리페어 회로(4201)의 블록도가 도시되었으나, 전술한대로, 나머지 제 1 리페어 회로들(4202~4217) 및 제 2 리페어 회로(4230)는 제 1 리페어 회로(4201)와 동일하게 구현될 수 있다. 제 1 리페어 회로(3201)는 복수의 퓨즈 세트 어레이(4201_1~4201_3) 및 비교 회로(4201_4)를 포함할 수 있다.

복수의 퓨즈 세트 어레이(4201_1~4201_3) 각각은 퓨즈 세트들(Fuse Set<1:x>)을 포함할 수 있다. 퓨즈 세트들(Fuse Set<1:x>)의 개수는 전술한 세그먼트들(SEG_1~SEG_x)의 개수와 동일할 수 있다. 즉, 컬럼 리페어가 세그먼트에 따라 세분화되어 수행됨에 따라, 리페어 회로(4201)의 퓨즈 세트들(Fuse Set<1:x>)의 개수가 증가될 수 있다.

퓨즈 세트들(Fuse Set<1:x>)에 저장된 리페어 컬럼 어드레스들(RCA1<1:x>, RCA2<1:x>, RCA3<1:x>) 각각은 서로 상이하거나 동일할 수 있다. 리페어 컬럼 어드레스들(RCA1<1:x>, RCA2<1:x>, RCA3<1:x>)은 해당 세그먼트에 포함된 매트 내 결함 메모리 셀에 대응하는 컬럼 어드레스에 의해 사전에 웨이퍼 테스트 또는 패키지 테스트를 통해 결정될 수 있다. 세그먼트 신호(SEG<1:x>)에 따라, 퓨즈 세트들(Fuse Set<1:x>) 중 어느 하나가 활성화될 수 있다. 복수의 퓨즈 세트 어레이(4201_1~4201_3) 각각의 활성화된 퓨즈 세트들에서 리페어 컬럼 어드레스가 비교 회로(4201_4)로 제공될 수 있다.

비교 회로(4201_4)는 전술한 도 6의 비교 회로(3201_4)와 동일한 기능을 수행할 수 있다. 다만, 도 6의 비교 회로(3201_4)에 비해, 비교 회로(4201_4)는 복수의 퓨즈 세트 어레이(4201_1~4201_3)로부터 더 많은 리페어 컬럼 어드레스들(RCA1<1:x>, RCA2<1:x>, RCA3<1:x>)을 제공받을 수 있다. 비교 회로(3201_4)는 컬럼 어드레스(CA, 도 8의 컬럼 어드레스(CA)와 동일)와 리페어 컬럼 어드레스들(RCA1<1:x>, RCA2<1:x>, RCA3<1:x>)을 비교할 수 있다. 비교 회로(3201_4)는 컬럼 어드레스(CA)가 리페어 컬럼 어드레스들(RCA1<1:x>, RCA2<1:x>, RCA3<1:x>) 중 어느 하나와 일치하면, 제 1 리페어 활성화 신호(CREN1)를 활성화할 수 있다. 서브 컬럼 디코더들(도 9 참조, 4241~4217)은 제 1 리페어 활성화 신호(CREN1)를 이용해 세그먼트에 따라 컬럼 리페어를 수행할 수 있다.

도 11은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 11을 참조하면, 메모리 장치(5000)는 메모리 셀 어레이(5100), 컬럼 디코더(5200), 및 로우 디코더(5300)를 포함할 수 있다. 도 11은 도 1 및 도 8을 참조하여 설명될 것이다.

메모리 셀 어레이(5100)는 제 1 내지 제 18 매트들(5101~5118)을 포함할 수 있다. 도 1과 달리, 제 1 내지 제 18 매트들(5101~5118)은 하나의 워드 라인을 통해 서로 연결되지 않는다. 도 11을 참조하면, 제 1 내지 제 9 매트들(5101~5109)은 제 1 워드 라인(WL1)과 연결될 수 있다. 제 10 내지 제 18 매트들(5110~5118)은 제 2 워드 라인(WL2)과 연결될 수 있다. 도 11에서는 제 1 및 제 2 워드 라인들(WL1, WL2)은 로우 디코더(5300)를 기준으로 왼쪽에 배치되어 있으나, 이와 달리, 제 1 워드 라인(WL1)은 로우 디코더(5300)의 왼쪽에 배치될 수 있고, 제 2 워드 라인(WL2)은 로우 디코더(5300)의 오른쪽에 배치될 수도 있다. 또한, 도면의 간략화를 위해, 제 1 내지 제 9 매트들(5101~5109)과 제 10 내지 제 18 매트들(5110~5118)은 인접하게 도시되어 있으나, 그렇지 않을 수도 있다. 예를 들면, 제 1 내지 제 9 매트들(5101~5109)과 제 10 내지 제 18 매트들(5110~5118)은 센스 엠프(sense amplifier, 미도시)를 서로 공유하지 않도록 분리되어 배치될 수 있다.

전술한 메모리 장치와 유사하게, 제 1 내지 제 8 매트들(5101~5108)에 노멀 데이터가 저장될 수 있고, 제 9 매트(5109)의 전부 또는 일부에 상술한 노멀 데이터에 대한 패리티 데이터가 저장될 수 있다. 마찬가지로, 제 10 내지 제 17 매트들(5110~5117)에 노멀 데이터가 저장될 수 있고, 제 18 매트(5118)의 전부 또는 일부에 상술한 노멀 데이터에 대한 패리티 데이터가 저장될 수 있다.

메모리 장치(5000)는 외부로부터 활성화 명령(Activate Command)을 수신할 수 있다. 도 1의 메모리 장치(1000)와 달리, 메모리 셀 어레이(5100)에서는 모든 제 1 및 제 2 워드 라인들(WL1, WL2)이 활성화될 수 있다. 즉, 메모리 장치(5000)는 활성화 명령에 기초하여 하나의 메모리 셀 어레이(5100)에서 적어도 두 개의 워드 라인들을 활성화할 수 있다.

활성화 명령에 의해 제 1 및 제 2 워드 라인들(WL1, WL2)이 활성화된 후, 메모리 장치(5000)는 외부로부터 읽기 명령 또는 쓰기 명령을 수신할 수 있다. 상술한 읽기 명령 또는 쓰기 명령에 의해 활성화된 제 1 및 제 2 워드 라인들(WL1, WL2)에 연결된 메모리 셀들 중 일부(즉, 타깃 메모리 셀들)가 선택될 수 있다. 선택된 복수의 타깃 메모리 셀에는 코드 워드에 대응하는 데이터가 저장될 수 있다.

컬럼 디코더(5200)는 제 1 리페어 회로들(5201~5209), 제 2 리페어 회로(5210), 제 3 리페어 회로(5220), 및 제 1 내지 제 9 서브 컬럼 디코더들(5241~5249)을 포함할 수 있다. 제 1 리페어 회로들(5201~5209), 제 2 리페어 회로(5210), 및 제 3 리페어 회로(5220) 각각은 도 6의 리페어 회로(3201) 또는 도 10의 리페어 회로(4201)와 동일하게 구현될 수 있다.

제 1 리페어 회로(5201)에는 제 1 매트(5101)의 도시된 결함 비트 라인에 대응하는 리페어 컬럼 어드레스가 저장될 수 있다. 제 1 리페어 회로들(5201~5209) 각각에는 제 1 내지 제 9 매트들(5101~5209) 각각의 리페어 컬럼 어드레스들이 사전에 저장될 수 있다. 또한, 제 1 리페어 회로들(5201~5209) 각각에는 제 10 내지 제 18 매트들(5110~5218) 각각의 리페어 컬럼 어드레스들도 사전에 저장될 수 있다. 제 1 리페어 회로들(5201~5209) 각각은 제 1 내지 제 9 서브 컬럼 디코더들(5241~5249) 각각과 연결될 수 있다. 즉, 컬럼 디코더(5200)는 제 1 리페어 회로들(5201~5209)을 이용해 각 매트에서 독립적으로 컬럼 리페어를 수행할 수 있다.

제 2 리페어 회로 및 제 3 리페어 회로(5210, 5220) 각각은 제 1 내지 제 9 서브 컬럼 디코더들(5241~5249)과 연결될 수 있다. 좀 더 구체적으로, 제 2 리페어 회로(5210)는 제 2 리페어 활성화 신호(CREN2)를 제 1 내지 제 9 서브 컬럼 디코더들(5241~5249)에 제공할 수 있다. 유사하게, 제 3 리페어 회로(5220)는 제 3 리페어 활성화 신호(CREN3)를 제 1 내지 제 9 서브 컬럼 디코더들(5241~5249)에 제공할 수 있다.

제 2 리페어 회로(5210)는 제 1 워드 라인(WL1)이 활성화될 수 있는 세그먼트에 대응할 수 있고, 제 3 리페어 회로(5220)는 제 2 워드 라인(WL2)이 활성화될 수 있는 세그먼트에 대응할 수 있다. 즉, 제 2 리페어 회로(5210)에 저장된 리페어 컬럼 어드레스와 컬럼 어드레스(CA)가 일치하면, 컬럼 디코더(5200)는 제 1 내지 제 9 매트들(5101~5109) 전체에서 제 1 워드 라인(WL1)과 비트 라인들(BL)에 연결된 메모리 셀들 대신에 제 1 워드 라인(WL1)과 스페어 비트 라인들(SBL)에 연결된 메모리 셀들을 선택할 수 있다. 유사하게, 제 3 리페어 회로(5220)에 저장된 리페어 컬럼 어드레스와 컬럼 어드레스(CA)가 일치하면, 컬럼 디코더(5200)는 제 10 내지 제 18 매트들(5110~5118) 전체에서 제 2 워드 라인(WL2)과 비트 라인들(BL)에 연결된 메모리 셀들 대신에 제 2 워드 라인(WL2)과 스페어 비트 라인들(SBL)에 연결된 메모리 셀들을 선택할 수 있다.

즉, 컬럼 디코더(5200)는 전술한 도 4 및 도 5의 컬럼 디코더(5200)의 컬럼 리페어 동작을 제 1 워드 라인(WL1)에 연결된 메모리 셀들 및 제 2 워드 라인(WL2)에 연결된 메모리 셀들 각각에 대해 독립적으로 수행할 수 있다.

도 11을 참조하면, 'X'로 표시된 바와 같이, 제 1 및 제 2 매트들(5101, 5102)의 메모리 셀들에 결함이 있다고 가정하고, 제 2 매트(5102)의 스페어 메모리 셀에 결함이 있다고 가정한다. 제 1 워드 라인(WL1) 및 비트 라인들(BL)과 연결된 메모리 셀들의 결함 수(2 ea)는 제 1 워드 라인(WL1) 및 스페어 비트 라인들(SBL)과 연결된 메모리 셀들의 결함 수(1 ea)보다 크다. 그리고, 제 10 내지 제 18 매트들(5110~5118)의 메모리 셀들에는 결함이 없다고 가정한다. 그리고, 제 1 워드 라인(WL1) 및 비트 라인들(BL)과 연결된 메모리 셀들 및 제 2 워드 라인(WL2) 및 비트 라인들(BL)과 연결된 메모리 셀들을 타깃 메모리 셀들로 볼 수 있다.

상술한 결함으로 인해, 타깃 메모리 셀들에 저장되는 데이터의 에러는 정정될 수 있는 범위를 초과하여, 에러 정정 인코딩 및 디코딩에 의해 정정되지 않을 수 있다. 특히, 제 2 매트(5102)에서 제 1 워드 라인(WL1) 및 스페어 비트 라인(SBL)에 연결된 메모리 셀에도 결함이 있으므로, 제 1 리페어 회로(5202)에서 제 2 매트(5102)에 도시된 스페어 비트 라인(SBL)에 대응하는 퓨즈 세트가 이용될 수 없다.

컬럼 디코더(5200)는 제 2 리페어 회로(5210)를 이용하여 타깃 메모리 셀들 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들을 모두 리페어할 수 있다. 반면에, 타깃 메모리 셀들 중 제 2 워드 라인(WL2)에 연결된 메모리 셀들에는 결함이 없으므로, 컬럼 디코더(5200)는 제 2 워드 라인(WL2)에 연결된 메모리 셀들에 대해서는 컬럼 리페어를 수행하지 않을 수 있다.

도 11을 참조하면, 새로이 선택된 타깃 메모리 셀들 중 제 2 매트(5102)의 스페어 메모리 셀들에 결함이 있을 수 있다. 그럼에도 불구하고, 새로이 선택된 타깃 메모리 셀들의 결함 수(2 ea)는 기존 타깃 메모리 셀들의 결함 수(1 ea)보다 적다. 즉, 새로이 선택된 타깃 메모리 셀들에 저장되는 데이터의 에러 개수는 기존의 타깃 메모리 셀들에 저장되는 데이터의 에러 개수보다 적다. 따라서, 제 2 매트(5102)의 스페어 메모리 셀의 결함으로 인해 발생하는 데이터의 에러는 에러 정정 인코딩 및 디코딩에 의해 정정될 수 있다.

제 1 내지 제 9 서브 컬럼 디코더들(5241~5249)은 제 1 내지 제 18 매트들(5101~5118)과 연결될 수 있다. 좀 더 구체적으로, 제 1 서브 컬럼 디코더(5241)는 제 1 매트(5101) 및 제 10 매트(5110)와 연결될 수 있다. 제 2 내지 제 9 서브 컬럼 디코더(5242~5249)도 제 1 서브 컬럼 디코더(5241)와 동일한 방식으로 두 개의 매트에 연결될 수 있다. 제 1 내지 제 9 서브 컬럼 디코더들(5241~5249) 각각은 도 7의 서브 컬럼 디코더(3241)와 동일한 방식으로 컬럼 선택 라인(CSL) 또는 스페어 컬럼 선택 라인(SCSL)을 선택할 수 있다.

도 12는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 12를 참조하면, 메모리 장치(6000)는 복수의 제 1 내지 제 k 메모리 셀 어레이(6100_1~6100_k), 복수의 제 1 내지 제 k 컬럼 디코더(6200_1~6200_k), 복수의 제 1 내지 제 k 로우 디코더(6300_1~6300_k), 및 주변 회로(Peripheral Circuit, 6400)를 포함할 수 있다. 복수의 제 1 내지 제 k 메모리 셀 어레이(6100_1~6100_k), 복수의 제 1 내지 제 k 컬럼 디코더(6200_1~6200_k), 복수의 제 1 내지 제 k 로우 디코더(6300_1~6300_k)는 도 1 내지 도 10에서 설명된 것과 동일한 기능을 수행할 수 있다. 여기서 k는 규약 또는 스펙에 의해 결정될 수 있다. 예를 들면, k는 뱅크(Bank)의 개수를 의미하거나, 뱅크의 개수보다 큰 양의 정수일 수 있다.

복수의 제 1 내지 제 k 메모리 셀 어레이(6100_1~6100_k) 각각을 구동하기 위해, 복수의 제 1 내지 제 k 컬럼 디코더(6200_1~6200_k) 및 복수의 제 1 내지 제 k 로우 디코더(6300_1~6300_k)가 필요할 수 있다. 좀 더 구체적으로, 제 1 메모리 셀 어레이(6100_1)는 제 1 컬럼 디코더(6200_1) 및 제 1 로우 디코더(6300_1)에 의해 구동될 수 있다. 제 1 컬럼 디코더(6200_1)는 복수의 컬럼 선택 라인(CSL) 및 복수의 스페어 컬럼 선택 라인(SCSL)을 이용하여 제 1 메모리 셀 어레이(6100_1)를 제어할 수 있다. 제 1 로우 디코더(6300_1)는 복수의 워드 라인(WL)을 이용하여 제 1 메모리 셀 어레이(6100_1)를 제어할 수 있다. 나머지 제 2 내지 제 n 메모리 셀 어레이들(6100_2~6100_k)도 제 1 메모리 셀 어레이(6100_1)와 동일한 방식으로 제어될 수 있다.

복수의 제 1 내지 제 k 메모리 셀 어레이(6100_1~6100_k) 각각은 도 에서 도시된 메모리 셀 어레이와 동일할 수 있다. 제 1 메모리 셀 어레이(6100_1)에서 복수의 컬럼 선택 라인(CSL)에 의해 복수의 제 1 메모리 셀(미도시, 워드 라인(WL)과 컬럼 선택 라인(CSL)의 교차점에 배치된 메모리 셀들)이 선택될 수 있다. 유사하게, 복수의 스페어 컬럼 선택 라인(SCSL)에 의해 복수의 제 2 메모리 셀(미도시, 워드 라인(WL)과 스페어 컬럼 선택 라인(SCSL)의 교차점에 배치된 메모리 셀들)이 선택될 수 있다.

실시 예에 있어서, 메모리 장치(6000)는 데이터 대역폭(Data Bandwidth)을 증가시키기 위해, 다수의 입출력 패드들(미도시)을 포함할 수 있다. 이를 위해, 메모리 장치(6000)는 외부로부터 활성화 명령을 수신하면, 적어도 두 개의 메모리 셀 어레이들 각각에서 워드 라인(WL)을 선택할 수 있다. 이후, 메모리 장치(6000)는 외부로부터 읽기 명령 또는 쓰기 명령을 수신하고, 선택된 메모리 셀 어레이들 각각에서 임의의 컬럼 선택 라인을 선택할 수 있다. 도 3에서 전술한대로, 임의의 컬럼 선택 라인과 연결된 복수의 비트 라인도 같이 선택될 수 있다. 활성화 명령 그리고 읽기 명령, 또는 쓰기 명령에 따라 선택된 메모리 셀 어레이들에서 선택된 메모리 셀들은 타깃 메모리 셀들로 볼 수 있다. 전술한대로 타깃 메모리 셀들에는 코드 워드에 대응하는 데이터가 저장될 수 있다.

만약, 타깃 메모리 셀들에 결함이 있는 경우, 메모리 장치(6000)는 타깃 메모리 셀들에 대해 리페어 동작을 수행할 수 있다. 이를 위해, 메모리 장치(6000)는 선택된 메모리 셀 어레이들 각각에서, 타깃 메모리 셀들을 스페어 컬럼 선택 라인과 연결된 메모리 셀들로 한꺼번에 리페어할 수 있다. 선택된 메모리 셀 어레이들 각각에서 수행되는 컬럼 리페어 동작은 도 1 내지 도 11을 통해 설명한 컬럼 리페어 동작과 유사하다. 다만, 상술한 컬럼 리페어 동작은 선택된 메모리 셀 어레이들 각각에서 별개로 수행될 수 있다. 즉, 코드 워드에 대응하는 타깃 메모리 셀들 전체가 리페어될 수도 있고, 타깃 메모리 셀들의 일부만 리페어될 수도 있다.

주변 회로(6400)는 명령 및 어드레스 패드(CMD/ADD, 6410), 제 1 내지 제 z 입출력 패드들(DQ1~DQz, 6420), 및 에러 정정 회로(6430)를 포함할 수 있다. 도 1의 주변 회로(1300)와 달리, 주변 회로(6400)는 데이터 대역폭의 향상을 위해 더 많은 제 1 내지 제 z 입출력 패드들(DQ1~DQz, 6420)을 포함할 수 있다. 예시적으로, z는 512, 1024, 2048일 수 있다.

도 13은 본 발명의 실시 예에 따른 메모리 장치의 테스트 방법을 보여주는 순서도이다. 도 13은 도 4 및 도 5를 참조하여 설명될 것이다.

S110 단계에서, 복수의 제 1 타깃 메모리 셀에 결함이 있는지 여부가 판단될 수 있다. 전술한대로, 쓰기 명령에 따라 복수의 제 1 타깃 메모리 셀에는 코드 랭스만큼의 데이터가 저장되거나, 읽기 명령에 따라 복수의 제 1 타깃 메모리 셀로부터 코드 랭스만큼의 데이터가 읽힐 수 있다. S110 단계는 예시적으로 웨이퍼 레벨(Wafer-Level) 테스트 단계에서 수행될 수 있다. 복수의 제 1 타깃 메모리 셀을 테스트하기 위해, 메모리 셀 고유의 특성들이 테스트될 수 있다. 예를 들어, 메모리 셀이 DRAM 셀인 경우 tRCD(RAS to CAS Delay), tRP(Row Precharge Delay), tWR(Write Recover Delay), tREF(Refresh Period) 등이 테스트될 수 있다.

S120 단계에서, 복수의 제 1 타깃 메모리 셀에 결함이 있는 경우, 복수의 제 1 타깃 메모리 셀에 저장되는 데이터의 에러가 에러 정정 인코딩 및 디코딩에 의해 정정될 수 없는지 판단될 수 있다. 우선, 복수의 제 1 타깃 메모리 셀의 에러의 수가 카운팅될 수 있다. 이후, 카운팅 결과에 기초하여, 복수의 제 1 타깃 메모리 셀의 에러가 에러 정정 인코딩 및 디코딩에 의해 정정되는지 판단될 수 있다. 에러 정정 인코딩 및 디코딩은 메모리 장치의 외부(예를 들면, 호스트 또는 메모리 컨트롤러) 또는 메모리 장치의 온칩 에러 정정 회로에 의해 수행될 수 있다. S120 단계에서, 복수의 제 1 타깃 메모리 셀에 저장되는 데이터의 에러는 스페어 메모리 셀들 또는 에러 정정 인코딩 및 디코딩을 통해 정정되지 않을 수 있다. 특히, 복수의 제 1 타깃 메모리 셀 중 일부가 스페어 메모리 셀들로 리페어되어도, 여전히 복수의 제 1 타깃 메모리 셀에 저장되는 데이터의 에러는 에러 정정 데이터에 의해 정정되지 않을 수 있다.

S130 단계에서, 복수의 제 2 타깃 메모리 셀에 결함이 있는지 여부가 판단될 수 있다. 여기서, 복수의 제 2 타깃 메모리 셀의 개수는 복수의 제 1 타깃 메모리 셀의 개수와 동일하다. S110 단계와 마찬가지로 S130 단계는 예시적으로 웨이퍼 레벨(Wafer-Level) 테스트 단계에서 수행될 수 있다. 복수의 제 2 타깃 메모리 셀을 테스트하기 위해, 상술한 메모리 셀 고유의 특성들이 테스트될 수 있다.

S140 단계에서, 복수의 제 2 타깃 메모리 셀에 결함이 있는 경우, 복수의 제 2 타깃 메모리 셀에 저장되는 데이터의 에러가 에러 정정 인코딩 및 디코딩에 의해 정정될 수 있는지 판단될 수 있다. 우선, 복수의 제 2 타깃 메모리 셀의 에러의 수가 카운팅될 수 있다. 복수의 제 2 타깃 메모리 셀에 에러가 없는 경우 또는 복수의 제 2 타깃 메모리 셀에 에러가 있어도 에러가 정정될 수 있는 경우에는 복수의 제 2 타깃 메모리 셀이 사용될 수 있다.

S150 단계에서, 복수의 제 1 타깃 메모리 셀은 복수의 제 2 타깃 메모리 셀에 의해 리페어될 수 있다. 즉, 복수의 제 2 타깃 메모리 셀에 결함으로 인해 데이터에 에러가 발생해도 상술한 에러가 에러 정정 인코딩 및 디코딩에 의해 정정될 수 있으면, 복수의 제 2 타깃 메모리 셀은 사용될 수 있다. 따라서, 본 발명에 따른 메모리 장치의 테스트 방법은 메모리 장치의 수율을 높일 수 있다.

도 14는 본 발명에 따른 메모라 장치의 적용 예를 예시적으로 나타내는 블록도이다. 도 14를 참조하면, 컴퓨터 시스템(7000)은 호스트(7100), 유저 인터페이스(User Interface, 7200), 스토리지 모듈(Storage Module, 7300), 네트워크 모듈(Network Module, 7400), 메모리 모듈(Memory Module, 7500), 및 시스템 버스(System Bus, 7600)를 포함할 수 있다.

호스트(7100)는 컴퓨터 시스템(7000)에 포함된 구성 요소들, 운영체제(OS; Operating System)를 구동시킬 수 있다. 예시적으로, 호스트(7100)는 컴퓨터 시스템(7000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 호스트(7100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.

유저 인터페이스(7200)는 호스트(7100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 유저 인터페이스(7200)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서(Gyroscope sensor), 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 유저 인터페이스(7200)는 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED(Light Emitting Diode), 스피커, 모터 등과 같은 인터페이스들을 포함할 수 있다.

스토리지 모듈(7300)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(7300)은 호스트(7100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(7300)은 스토리지 모듈(7300)에 저장된 데이터를 호스트(7100)로 전달할 수 있다. 예시적으로, 스토리지 모듈(7300)은 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM, ReRAM, FeRAM, MRAM, TRAM 등과 같은 불휘발성 메모리로 구현될 수 있다. 스토리지 모듈(7300)은 본 발명의 실시 예에 따른 메모리 장치를 포함할 수 있다.

네트워크 모듈(7400)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(7400)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile Communication), WCDMA(Wideband CDMA), CDMA-2000, TDMA(Time Division Multiple Access), LTE(Long Term Evolution), Wimax(Worldwide Interoperability for Microwave Access), WLAN(Wireless LAN), UWB(Ultra Wide Band), 블루투스(Bluetooth), WI-DI(Wireless Display) 등과 같은 무선 통신을 지원할 수 있다.

메모리 모듈(7500)은 컴퓨터 시스템(7000)의 주 메모리, 동작 메모리, 버퍼 메모리 또는 캐시(Cache) 메모리로 동작할 수 있다. 메모리 모듈(7500)은 DRAM 또는 SRAM 등과 같은 휘발성 메모리 또는 낸드 플래시 메모리, 노어 플래시 메모리, PRAM, ReRAM, FeRAM, MRAM, TRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다. 메모리 모듈(7500)은 본 발명의 실시 예에 따른 메모리 장치들(1000, 2000, 3000, 4000, 5000, 6000) 중 적어도 하나를 포함할 수 있다.

시스템 버스(7600)는 호스트(7100), 유저 인터페이스(7200), 스토리지 모듈(7300), 네트워크 모듈(7400), 및 메모리 모듈(7500)을 서로 전기적으로 연결할 수 있다.

위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.

1000, 2000, 3000, 4000, 5000, 6000: 메모리 장치
1101~1117, 2101~2117, 3101~3117, 4101~4117, 5101~5118, 6101_1~6101_17: 매트
1200, 2200, 3200, 4200, 5200, 6200: 컬럼 디코더
1300, 6400: 주변 회로
3201~3217, 4201~4217, 5201~5209: 제 1 리페어 회로
3230, 4230, 5210, 5220: 제 2 리페어 회로

Claims

하나의 워드 라인에 연결된 복수의 매트를 포함하는 메모리 셀 어레이; 및
제 1 리페어 컬럼 어드레스가 저장된 제 1 리페어 회로 및 제 2 리페어 컬럼 어드레스가 저장된 제 2 리페어 회로를 포함하는 컬럼 디코더를 포함하되,
상기 컬럼 디코더는 읽기 명령 또는 쓰기 명령에 의해 수신된 컬럼 어드레스와 상기 제 1 리페어 컬럼 어드레스가 일치하면, 상기 복수의 매트 중 한 개의 매트에서, 상기 수신된 컬럼 어드레스에 대응하는 비트 라인들 대신에 다른 비트 라인들을 선택하고, 상기 수신된 컬럼 어드레스와 상기 제 2 리페어 컬럼 어드레스가 일치하면, 상기 복수의 매트에서, 상기 수신된 컬럼 어드레스에 대응하는 상기 비트 라인들 대신에 다른 비트 라인들을 선택하고,
상기 메모리 셀 어레이는:
상기 워드 라인과 복수의 제 1 비트 라인에 연결된 복수의 제 1 메모리 셀; 및
상기 워드 라인과 복수의 제 2 비트 라인에 연결된 복수의 제 2 메모리 셀을 더 포함하고,
상기 복수의 제 1 메모리 셀 및 상기 복수의 제 2 메모리 셀은 상기 복수의 매트 각각에 배치되고,
상기 컬럼 디코더는, 상기 제2 리페어 회로를 통해:
상기 수신된 컬럼 어드레스와 상기 제 2 리페어 컬럼 어드레스가 일치하지 않으면, 상기 복수의 제 1 메모리 셀 중 복수의 제 1 타깃 메모리 셀을 선택하고; 그리고
상기 컬럼 디코더는 상기 수신된 컬럼 어드레스와 상기 제 2 리페어 컬럼 어드레스가 일치하면, 상기 복수의 제 2 메모리 셀 중 복수의 제 2 타깃 메모리 셀을 선택하고,
상기 복수의 제 2 타깃 메모리 셀의 결함 수는 상기 복수의 제 1 타깃 메모리 셀의 결함 수보다 적은 메모리 장치.
삭제
제 1 항에 있어서,
상기 복수의 제 1 타깃 메모리 셀의 데이터는 에러 정정 인코딩 및 디코딩에 의해 정정되지 않고, 상기 복수의 제 2 타깃 메모리 셀의 데이터는 상기 에러 정정 인코딩 및 디코딩에 의해 정정되는 메모리 장치.
제 1 항에 있어서,
상기 복수의 제 1 타깃 메모리 셀의 개수 및 상기 복수의 제 2 타깃 메모리 셀의 개수는 노멀(normal) 데이터의 크기와 상기 노멀 데이터에 대한 에러 정정 인코딩 및 디코딩을 위한 패리티를 합친 크기인 메모리 장치.
제 4 항에 있어서,
상기 패리티를 이용해 상기 에러 정정 인코딩 및 디코딩을 수행하는 ECC(Error Correction Code) 회로를 더 포함하는 메모리 장치.
제 1 항에 있어서,
상기 컬럼 디코더는, 상기 복수의 매트에 각각 연결되고, 상기 수신된 컬럼 어드레스를 참조하여 상기 복수의 제 1 비트 라인을 선택하거나, 상기 제 1 리페어 회로의 제 1 리페어 활성화 신호 또는 상기 제 2 리페어 회로의 제 2 리페어 활성화 신호를 참조하여 상기 복수의 제 2 비트 라인을 선택하는 복수의 서브 컬럼 디코더를 더 포함하는 메모리 장치.
제 6 항에 있어서,
상기 제 1 리페어 회로는 상기 제 1 리페어 컬럼 어드레스와 상기 수신된 컬럼 어드레스를 비교하고 상기 복수의 서브 컬럼 디코더 중 하나에 상기 제 1 리페어 활성화 신호를 전송하고,
상기 제 2 리페어 회로는 상기 제 2 리페어 컬럼 어드레스와 상기 수신된 컬럼 어드레스를 비교하고 상기 복수의 서브 컬럼 디코더에 상기 제 2 리페어 활성화 신호를 전송하는 메모리 장치.
제 6 항에 있어서,
상기 복수의 서브 컬럼 디코더 각각은:
상기 제 1 리페어 활성화 신호 및 상기 제 2 리페어 활성화 신호가 활성화되지 않으면, 상기 수신된 어드레스를 참조하여 상기 복수의 제 1 비트 라인을 선택하는 제 1 컬럼 선택 라인 디코더; 및
상기 제 1 리페어 활성화 신호 및 상기 제 2 리페어 활성화 신호가 중 하나가 활성화되면, 상기 복수의 제 2 비트 라인을 선택하는 제 2 컬럼 선택 라인 디코더를 포함하는 메모리 장치.
제 6 항에 있어서,
상기 복수의 제 1 비트 라인 및 상기 복수의 제 2 비트 라인 각각은 상기 워드 라인을 선택하기 위한 로우 어드레스들에 기초하여 복수의 세그먼트로 구분되고,
상기 컬럼 디코더는, 상기 로우 어드레스들을 디코딩하고, 상기 워드 라인에 대응하는 로우 어드레스의 정보를 포함하는 세그먼트의 정보를 상기 제 1 리페어 회로 및 상기 제 2 리페어 회로에 전송하는 세그먼트 디코더를 더 포함하는 메모리 장치.
제 9 항에 있어서,
상기 제 1 리페어 회로는:
상기 복수의 세그먼트의 개수와 동일한 복수의 제 1 리페어 컬럼 어드레스가 저장된 복수의 제 1 퓨즈 세트; 및
복수의 제 1 퓨즈 세트 중 상기 세그먼트의 정보에 의해 활성화된 제 1 퓨즈 세트의 제 1 리페어 컬럼 어드레스와 상기 수신된 컬럼 어드레스를 비교하고 상기 제 1 리페어 활성화 신호를 생성하는 제 1 비교 회로를 포함하되,
상기 제 1 리페어 회로는 상기 복수의 서브 컬럼 디코더 중 하나에 상기 제 1 리페어 활성화 신호를 전송하고,
상기 제 2 리페어 회로는:
상기 복수의 세그먼트의 개수와 동일한 복수의 제 2 리페어 컬럼 어드레스가 저장된 복수의 제 2 퓨즈 세트; 및
복수의 제 2 퓨즈 세트 중 상기 세그먼트의 정보에 의해 활성화된 제 2 퓨즈 세트의 제 2 리페어 컬럼 어드레스와 상기 수신된 컬럼 어드레스를 비교하고 상기 제 2 리페어 활성화 신호를 생성하는 제 2 비교 회로를 포함하되,
상기 제 2 리페어 회로는 상기 복수의 서브 컬럼 디코더에 상기 제 2 리페어 활성화 신호를 전송하는 메모리 장치.
제 1 워드 라인과 연결된 복수의 제 1 매트 및 제 2 워드 라인과 연결된 복수의 제 2 매트를 포함하고, 활성화 명령에 의해 상기 제 1 워드 라인 및 상기 제 2 워드 라인에 연결된 복수의 메모리 셀이 선택되는 메모리 셀 어레이; 및
제 1 리페어 컬럼 어드레스가 저장된 제 1 리페어 회로 및 제 2 리페어 컬럼 어드레스가 저장된 제 2 리페어 회로를 포함하는 컬럼 디코더를 포함하되,
상기 컬럼 디코더는 읽기 명령 또는 쓰기 명령에 의해 수신된 컬럼 어드레스와 상기 제 1 리페어 컬럼 어드레스가 일치하면, 상기 복수의 제 1 매트에서, 상기 수신된 컬럼 어드레스에 대응하는 비트 라인들과 다른 제 1 비트 라인들을 선택하고, 상기 수신된 컬럼 어드레스와 상기 제 2 리페어 컬럼 어드레스가 일치하면, 상기 복수의 제 2 매트에서, 상기 수신된 컬럼 어드레스에 대응하는 상기 비트 라인들과 다른 제 2 비트 라인들을 선택하는 메모리 장치.
제 11 항에 있어서,
상기 복수의 메모리 셀 중 상기 컬럼 디코더에 의해 선택된 타깃 메모리 셀의 개수는 노멀(normal) 데이터의 크기와 상기 노멀 데이터에 대한 에러 정정 인코딩 및 디코딩을 위한 패리티를 합친 크기인 메모리 장치.
제 12 항에 있어서,
상기 패리티를 이용해 상기 에러 정정 인코딩 및 디코딩을 수행하는 ECC(Error Correction Code) 회로를 더 포함하는 메모리 장치.
제 11 항에 있어서,
상기 컬럼 디코더는, 제 3 컬럼 어드레스가 저장된 제 3 리페어 회로를 더 포함하고, 상기 수신된 컬럼 어드레스와 상기 제 3 컬럼 어드레스가 일치하면, 상기 복수의 제 1 매트 중 하나의 매트 및 상기 복수의 제 2 매트 중 하나의 매트에서, 상기 수신된 컬럼 어드레스에 대응하는 상기 비트 라인들 대신에 다른 제 3 비트 라인들을 선택하는 메모리 장치.
제 11 항에 있어서,
상기 제 1 리페어 회로는 상기 제 1 리페어 컬럼 어드레스와 상기 수신된 컬럼 어드레스가 일치하면, 제 1 리페어 활성화 신호를 생성하고,
상기 제 2 리페어 회로는 상기 제 2 리페어 컬럼 어드레스와 상기 수신된 컬럼 어드레스가 일치하면, 제 2 리페어 활성화 신호를 생성하되,
상기 컬럼 디코더는,
상기 복수의 제 1 매트 각각과 상기 복수의 제 2 매트 각각에 연결되고, 그리고 상기 수신된 컬럼 어드레스에 대응하는 상기 비트 라인들을 선택하거나, 상기 제 1 리페어 활성화 신호가 활성화되면 상기 제 1 비트 라인들을 선택하거나, 또는 상기 제 2 리페어 신호가 활성화되면 상기 제 2 비트 라인들을 선택하는 복수의 서브 컬럼 디코더를 더 포함하는 메모리 장치.
복수의 메모리 셀 어레이; 및
상기 복수의 메모리 셀 어레이와 각각 연결되고, 제 1 리페어 컬럼 어드레스가 저장된 제 1 리페어 회로 및 제 2 리페어 컬럼 어드레스가 저장된 제 2 리페어 회로를 포함하는 복수의 컬럼 디코더를 포함하되,
상기 복수의 메모리 셀 어레이 각각은 하나의 워드 라인에 연결된 복수의 매트를 포함하고,
활성화 명령에 기초하여 복수의 메모리 셀 어레이 중 적어도 두 개의 메모리 셀 어레이들이 선택되고,
상기 선택된 적어도 두 개의 메모리 셀 어레이들과 연결된 적어도 두 개의 컬럼 디코더 각각은, 읽기 명령 또는 쓰기 명령에 의해 수신된 컬럼 어드레스와 상기 제 1 리페어 컬럼 어드레스가 일치하면, 상기 복수의 매트 중 한 개의 매트에서, 상기 수신된 컬럼 어드레스에 대응하는 비트 라인들 대신에 다른 비트 라인들을 선택하고, 상기 수신된 컬럼 어드레스와 상기 제 2 리페어 컬럼 어드레스가 일치하면, 상기 복수의 매트에서, 상기 수신된 컬럼 어드레스에 대응하는 상기 비트 라인들 대신에 다른 비트 라인들을 선택하는 메모리 장치.
제 16 항에 있어서,
상기 선택된 적어도 두 개의 메모리 셀 어레이들에서, 상기 적어도 두 개의 컬럼 디코더들에 의해 선택된 타깃 메모리 셀의 개수는 노멀(normal) 데이터의 크기와 상기 노멀 데이터에 대한 에러 정정 인코딩 및 디코딩을 위한 패리티를 합친 크기인 메모리 장치.
제 17 항에 있어서,
상기 패리티를 이용해 상기 에러 정정 인코딩 및 디코딩을 수행하는 ECC(Error Correction Code) 회로를 더 포함하는 메모리 장치.
제 16 항에 있어서,
상기 복수의 컬럼 디코더 각각은,
상기 수신된 컬럼 어드레스에 대응하는 상기 비트 라인들을 선택하되, 상기 복수의 매트의 개수와 동일한 복수의 서브 컬럼 디코더를 더 포함하되,
상기 복수의 컬럼 디코더 각각에서, 상기 제 1 리페어 회로는 상기 제 1 리페어 컬럼 어드레스와 상기 수신된 컬럼 어드레스가 일치하면, 상기 제 1 리페어 활성화 신호를 상기 복수의 서브 컬럼 디코더 중 하나로 전송하고,
상기 복수의 컬럼 디코더 각각에서, 상기 제 2 리페어 회로는 상기 제 2 리페어 컬럼 어드레스와 상기 수신된 컬럼 어드레스가 일치하면, 상기 제 2 리페어 활성화 신호를 상기 복수의 서브 컬럼 디코더로 전송하는 메모리 장치.
제 16 항에 있어서,
상기 제 1 리페어 컬럼 어드레스와 상기 제 2 리페어 컬럼 어드레스는 서로 상이한 메모리 장치.