TW201820345A

TW201820345A - 包括行冗餘的儲存裝置

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Publication number: TW201820345A
Application number: TW106130348A
Authority: TW
Inventors: 吳倫娜; 尹悳鳩; 車相彦
Original assignee: 三星電子股份有限公司
Priority date: 2016-09-06
Filing date: 2017-09-05
Publication date: 2018-06-01
Also published as: KR102290032B1; KR20180027991A; TWI723213B

Abstract

一種包括儲存單元陣列及行解碼器的儲存裝置。所述儲存單元陣列包括連接到字元線的多個墊。所述行解碼器包括儲存第一修復行位址的第一修復電路及儲存第二修復行位址的第二修復電路。當所述第一修復行位址與讀取命令或寫入命令中的所接收行位址重合時，所述行解碼器從所述多個墊中的一個墊中選擇除與所接收行位址對應的位元線之外的其他位元線。當所述第二修復行位址與所接收行位址重合時，所述行解碼器在所述多個墊中選擇除與所接收行位址對應的所述位元線之外的其他位元線。本發明的儲存裝置可藉由增加可使用的行冗餘來提高修復效率。

Description

包括行冗餘的儲存裝置

本文所述本發明概念的實施例涉及一種儲存裝置，且更具體來說，涉及一種具有行冗餘的儲存裝置。

儲存裝置被廣泛地用於例如行動裝置及電腦等電子裝置中。儲存裝置的儲存容量近來隨著製造工藝技術的進展而增大。然而，作為微型化工藝技術近期進展的結果，儲存裝置中缺陷儲存單元的數目增加，這造成儲存裝置的良率降低。

在提高良率的努力中，備用儲存單元（spare memory cell）被納入儲存裝置。然而，在備用儲存單元中可能會出現缺陷，備用儲存單元的良率也會降低，結果造成儲存裝置的良率降低。

本發明概念的實施例提供一種包括行冗餘的儲存裝置。

本發明概念的實施例提供一種包括儲存單元陣列及行解碼器的儲存裝置。所述儲存單元陣列包括連接到字元線的多個墊及多個位元線。所述行解碼器包括其中儲存第一修復行位址的第一修復電路及其中儲存第二修復行位址的第二修復電路。當所述第一修復行位址與讀取命令或寫入命令中的所接收行位址重合時，所述行解碼器經配置以在所述多個墊中的一個墊中從除與所述所接收行位址對應的多個位元線之外的所述多個位元線中選擇其他位元線，且當所述第二修復行位址與所述所接收行位址重合時，所述行解碼器經配置以在所述多個墊中從除與所述所接收行位址對應的所述位元線之外的所述多個位元線中選擇其他位元線。

本發明概念的實施例提供一種包括儲存單元陣列及行解碼器的儲存裝置。所述儲存單元陣列包括與第一字元線連接的第一多個墊及與第二字元線連接的第二多個墊，其中通過啟動命令來選擇連接到所述第一字元線及所述第二字元線的多個儲存單元。所述行解碼器可包括第一修復電路及第二修復電路，在所述第一修復電路中儲存第一修復行位址，在第二修復電路中儲存第二修復行位址。當所述第一修復行位址與讀取命令或寫入命令中的所接收行位址重合時，所述行解碼器經配置以在所述第一多個墊中從多個位元線中與對應於所述所接收行位址的位元線中選擇所述多個位元線中的不同的第一位元線，且當所述第二修復行位址與所述所接收行位址重合時，所述行解碼器經配置以在所述第二多個墊中從與對應於所述所接收行位址的所述位元線不同的所述多個位元線中選擇第二位元線。

本發明概念的實施例還更提供一種包括多個儲存單元陣列及多個行解碼器的儲存裝置。所述儲存單元陣列包括與一條字元線連接的多個墊以及連接到所述多個墊的多個位元線。所述多個行解碼器分別與所述多個儲存單元陣列連接，且每一個行解碼器包括其中儲存第一修復行位址的第一修復電路及其中儲存第二修復行位址的第二修復電路。基於單一啟動命令選擇所述多個儲存單元陣列中的至少兩個儲存單元陣列。當讀取命令或寫入命令中的所接收行位址與所述第一修復行位址彼此重合時，從所述多個行解碼器中與所述所選擇的至少兩個儲存單元陣列連接的至少兩個行解碼器中的每一個在所述多個墊中的一個墊中從除與所述所接收行位址對應的位元線之外的所述多個位元線中選擇其他位元線。當所述所接收行位址與所述第二修復行位址彼此重合時，與所述所選擇的至少兩個儲存單元陣列連接的所述至少兩個行解碼器中的每一個在所述多個墊中從除與所述所接收行位址對應的所述位元線之外的所述多個位元線中選擇第二位元線。

以下，詳細並清楚地闡述本發明概念的實施例以使所屬領域中的普通技術人員可容易地實作本發明概念。

如本發明概念領域中傳統的，實施例可以能夠實現所述功能或多種功能的區塊來描述及說明。這些區塊(在本文中可以稱為單元或模組等)實體上是由諸如邏輯閘、積體電路、微處理器、微控制器、記憶體電路、被動電子元件、主動電子元件、光學元件、硬連線電路等的類比和/或數位電路實現，並且可以選擇性地由韌體和/或軟體驅動。所述電路可例如是實施在一或多個半導體晶片中，或實施在支持諸如印刷電路板等的基板上。構成區塊的電路可由專用硬體或處理器（例如一或多個程式設計的微處理器和相關聯的電路）來實現，或者由專用硬體的組合來執行區塊的一些功能以及由處理器執行區塊的其他功能。在不脫離本發明概念範圍的情況下，實施例的每個區塊實體上可被分離成兩個或更多個交互和離散區塊。類似地，實施例的區塊可以在不脫離本發明概念範圍的實體上組合成更複雜的區塊。

圖1說明根據本發明概念實施例的儲存裝置的方塊圖。參照圖1，儲存裝置1000可包括儲存單元陣列1100、行解碼器1200、及週邊電路1300。行译码器

儲存單元陣列1100可包括第一墊1101至第十七墊1117（為簡化附圖只有顯示墊1101、1108、1109、1116和1117）。參照圖1，所述各墊可以第一墊1101至第八墊1108、第十七墊1117、及第九墊1109至第十六墊1116的順序排列在儲存單元陣列1100中。第十七墊1117可儲存與儲存在第一墊1101至第十六墊1116中的正常資料相關聯的中繼資料（例如，同位資料）。配置在第八墊1108和第九墊1109之間的第十七墊1117的排列並非僅限於圖1所例示。舉例來說，第十七墊1117可設置在儲存單元陣列1100中的任意位置，例如第一墊1101的左側或第十六墊1116的右側。此外，雖然儲存單元陣列1100是以包括十七個墊1101至1117來描述，在其他實施例中，儲存單元陣列1100也可包括多於或少於依圖1所描述的17個墊。

第一墊1101至第十七墊1117可以彼此相同的方式配置及實施。為使說明簡潔起見，在圖1中在每一個墊中示出從多條位元線BL（未示出）中的一條位元線BL及從多條備用位元線SBL（未示出）中的一條備用位元線SBL且示出從多條字元線WL（未示出）中的一條字元線WL。參照圖1，第一墊1101至第十七墊1117共用字元線WL（及其他字元線），但不共用位元線BL及備用位元線SBL。也就是說，在第一墊1101至第十七墊1117中的一個墊中位元線BL及備用位元線SBL並不延伸到第一墊1101至第十七墊1117中的其他墊。將參照圖2闡述第一墊1101至第十七墊1117中的每一個的詳細配置。

在第一墊1101中，可經由第一輸入/輸出接墊DQ1（其是配置作為週邊電路1300的第一輸入/輸出接墊DQ1至第十七輸入/輸出接墊DQ17 1320中的一個）來執行與連接至字元線WL及位元線BL的儲存單元相關聯的資料登錄/輸出。同樣地，在第二墊1102至第十七墊1117中的每一個中，可經由週邊電路1300的第二輸入/輸出接墊DQ2至第十七輸入/輸出接墊DQ17 1320中的對應的一個輸入/輸出接墊來執行與連接至字元線WL及位元線BL的儲存單元相關聯的資料登錄/輸出。然而，墊與輸入/輸出接墊之間的關係、墊的數目、及輸入/輸出接墊的數目並非僅限於圖1所描述，而可以不同的其他配置來實現。

儲存裝置1000可在自外部（例如，諸如圖14所示的主機7100等主機的儲存控制器或測試設備）接收寫入命令或讀取命令之前接收啟動命令。可基於啟動命令來選擇連接至儲存裝置1000的字元線的所有儲存單元。之後，如果儲存裝置1000接收到寫入命令或讀取命令，則可選擇多條位元線。在實施例中，可通過寫入命令或讀取命令來選擇第一墊1101至第十七墊1117中所示的位元線BL。可在與所選擇的位元線BL連接的儲存單元上執行資料登錄/輸出。

如上所述，儲存在第一墊1101至第十六墊1116的儲存單元中的資料可為正常資料，且用於修正正常資料的錯誤的資料（即，錯誤修正資料）可儲存在第十七墊1117的儲存單元中。此處，正常資料與添加至正常資料的錯誤修正資料的組合可被稱為“碼字（code word）”。也就是說，可根據儲存單元陣列1100中的寫入命令或讀取命令來執行與碼字對應的資料登錄/輸出。

在實施例中，錯誤修正資料可為通過對正常資料執行錯誤修正編碼而產生的同位資料。在儲存裝置1000外部執行錯誤修正編碼及解碼的情形中，可經由第十七輸入/輸出接墊DQ17來執行第十七墊1117的資料登錄/輸出。在儲存裝置1000內執行錯誤修正編碼及解碼的情形中（即，在儲存裝置1000包括晶片上錯誤修正碼（error correction code，ECC）電路的情形中），可不經由第十七輸入/輸出接墊DQ17來輸入或輸出第十七墊1117的資料。在儲存裝置1000包括晶片上錯誤修正碼電路的情況下，可將第十七接墊DQ17從儲存裝置1000移除。

行解碼器1200可經由行選擇線CSL及備用行選擇線SCSL來與儲存單元陣列1100連接。行解碼器1200基於寫入命令或讀取命令來選擇行選擇線CSL或備用行選擇線SCSL。如果行解碼器1200選擇了行選擇線CSL，則選擇位元線BL。如在上述說明中一樣，如果行解碼器1200選擇了備用行選擇線SCSL，則選擇備用位元線SBL。以下，將闡述根據本發明概念實施例的行修復。

在圖1中，假設第一墊1101、第八墊1108、及第九墊1109的與字元線WL及位元線BL連接的儲存單元中存在缺陷。另外，假設第九墊1109的與字元線WL及備用位元線SBL連接的儲存單元中存在缺陷。有缺陷的儲存單元是以圖1中的“X”表示。

參照圖1，連接至位元線BL的缺陷儲存單元的數目（3個）可大於連接至備用位元線SBL的缺陷儲存單元的數目（1）。可通過錯誤修正編碼及解碼來修正的錯誤數目是有限的。因此，在以下描述中，假設儲存在與圖1所示字元線WL及位元線BL連接的儲存單元中的資料錯誤不可通過錯誤修正編碼及解碼來修正，且儲存在與字元線WL及備用位元線SBL連接的儲存單元的資料錯誤可通過錯誤修正編碼及解碼來修正。

如上所述，行解碼器1200可基於寫入命令或讀取命令來選擇第一墊1101至第十七墊1117中所示的所有位元線BL。參照圖1，與所示位元線BL連接的第一墊1101及第八墊1108的儲存單元可分別由與備用位元線SBL連接的儲存單元替代。然而，因為與第九墊1109的備用位元線SBL連接的儲存單元是以“X”表示的有缺陷，與所示位元線BL連接的第九墊1109的儲存單元可能無法由與第九墊1109的備用位元線SBL連接的儲存單元替代。因此，在正常儲存裝置的情形中，第一墊1101至第十七墊1117的所有位元線BL可能會因第九墊1109的備用儲存單元的錯誤而無法使用。這可能會造成儲存裝置的良率降低。

然而，根據本發明概念的實施例，與第一墊1101至第十七墊1117的位元線BL連接的儲存單元可同時由與備用位元線SBL連接的儲存單元替代（即，選擇與備用位元線SBL連接的儲存單元而非與位元線BL連接的儲存單元）。由此，與位元線BL連接的第九墊1109的有缺陷的儲存單元可由有缺陷的備用儲存單元替代，且第十六墊1116及第十七墊1117的無缺陷的儲存單元也可被替代。由於通過根據本發明概念實施例的行修復而使缺陷數目減少（從3減少到1），因此儲存在經修復的（或替代的）儲存單元（與備用位元線SBL連接的儲存單元）中的資料錯誤可通過錯誤修正編碼及解碼得到修正。也就是說，如果與碼字對應的所有儲存單元同時由備用儲存單元替代，則可使用第九墊1109的備用位元線SBL。由於有缺陷的儲存單元中的資料可以錯誤修正編碼及解碼來修正而可使用，因此根據本發明概念實施例的儲存裝置1000的良率可提高。

週邊電路1300可包括命令及位址（command and address，CMD/ADD）接墊1310、第一輸入/輸出接墊DQ1至第十七輸入/輸出接墊DQ17 1320、及錯誤修正電路1330（或錯誤修正碼（error correction code，ECC）電路）。如上所述，在儲存裝置1000內部執行錯誤修正編碼及解碼的情形中，週邊電路1300可僅包括第一輸入/輸出接墊DQ1至第十六輸入/輸出接墊DQ16。

週邊電路1300可根據從儲存裝置1000外部（例如，主機的儲存控制器）接收的命令（例如，讀取命令或寫入命令）來將行地址（未示出）提供至行解碼器1200。週邊電路1300可回應於寫入命令來將輸入資料（即，輸入/輸出資料）提供至行解碼器1200，或者可回應於讀取命令來從行解碼器1200接收輸出資料（即，輸入/輸出資料）。輸入資料可經由第一輸入/輸出接墊DQ1至第十七輸入/輸出接墊DQ17被輸入到週邊電路1300。輸出資料可經由第一輸入/輸出接墊DQ1至第十七輸入/輸出接墊DQ17被輸出到儲存裝置1000的外部（例如，主機的儲存控制器）。

錯誤修正電路1330可通過對輸入資料（即，正常資料）執行錯誤修正編碼來產生同位資料。輸入資料與同位資料可一同儲存在第一墊1101至第十七墊1117中。之後，錯誤修正電路1330可通過對從第一墊1101至第十七墊1117讀取的資料執行錯誤修正解碼來修正資料錯誤。經過錯誤修正的資料可經由第一輸入/輸出墊DQ1至第十七輸入/輸出墊DQ17輸出至外部。

錯誤修正電路1330可使用例如以下編碼調變（coded modulation）來修正錯誤：低密度同位檢查（low density parity check，LDPC）碼、博斯-查德胡裡-霍坤格姆（Bose, Chaudhuri, Hocque-nghem，BCH）碼、渦輪碼（turbo code）、裡德-所羅門碼（Reed-Solomon code）、迴旋碼（convolution code）、遞迴系統碼（recursive systematic code，RSC）、網格編碼調變（trellis-coded modulation，TCM）、或區塊編碼調變（block coded modulation，BCM）、或其他合適的編碼調變方案。

在本發明概念的其他實施例中，週邊電路1300可不包括錯誤修正電路1330。在這種情形中，可在儲存裝置1000外部（例如，在主機的儲存控制器中）執行錯誤修正編碼及解碼。

圖2詳細說明圖1所示第一墊的方塊圖。特別是，圖2說明第一墊1101的方塊圖。在本發明概念的實施例中，第二墊1102至第十七墊1117的每一個可以圖2所示第一墊1101的相同方式實施及配置。參照圖2，第一墊1101包括正常儲存單元區域及備用儲存單元區域。正常儲存單元區域包括儲存單元（memory cell，MC）。舉例來說，每一個儲存單元可為動態隨機存取記憶體（dynamic random access memory，DRAM）單元、靜態隨機存取記憶體（static random access memory，SRAM）單元等。作為另外一種選擇，每一個儲存單元可為非揮發性儲存單元。舉例來說，每一個儲存單元可為反或快閃記憶體儲存單元（NOR flash memory cell）、反及快閃記憶體儲存單元（NAND flash memory cell）、鐵電式隨機存取記憶體（ferroelectric random access memory，FeRAM）單元、相變隨機存取記憶體（phase change random access memory，PRAM）單元、晶閘管隨機存取記憶體（thyristor random access memory，TRAM）單元、電阻式隨機存取記憶體（resistive random access memory，ReRAM）單元、磁性隨機存取記憶體（magnetic random access memory，MRAM）單元等。

備用儲存單元區域包括備用儲存單元（spare memory cell，SMC）。備用儲存單元與儲存單元可被實作成具有相同的配置。當在儲存單元中產生缺陷時，可通過（或使用）備用儲存單元來修復有缺陷的儲存單元（可由備用儲存單元來替代有缺陷的儲存單元）。這例如圖1所示，其中連接至位元線BL的有缺陷的儲存單元的第一墊1101是以連接至備用位元線的備用儲存單元SBL取代，且因此在第一墊1101表示“修復”。在本發明概念的其他實施例中，備用儲存單元區域可設置在正常儲存單元區域的右側上，或是除了設置在正常儲存單元區域的左側上，還設置在正常儲存單元區域的右側上。

在儲存單元所儲存資料中出現的錯誤大致可劃分為硬錯誤或軟錯誤。硬錯誤可例如在儲存單元發生實體損壞時出現，或換言之，儲存單元的硬體損壞。軟錯誤可意指其中儲存單元的硬體未損壞，而是儲存單元的資料因例如阿爾法粒子（alpha particle）或與儲存單元本身硬體不相關的其他原因而暫時發生躍遷的情形。硬錯誤可通過備用儲存單元（或以備用儲存單元替代）或通過錯誤修正編碼及解碼進行修正。軟錯誤可通過錯誤修正編碼及解碼進行修正。

參照圖2，包括儲存單元MC（即，第一多個儲存單元）的正常儲存單元區域可與多條字元線WL1、WL2至WLm以及多條位元線BL1、BL2至BLn（即，第二多個儲存單元）進行連接。包括備用儲存單元SMC（即，第二多個儲存單元）的備用儲存單元區域可與多條字元線WL1、WL2至WLm以及多條備用位元線SBL1、SBL2至SBLy（即，第二多個位元線）進行連接。以下，所述多條備用位元線SBL被稱為“行冗餘（column redundancy）”。此處，“m”及“n”中的每一個可為正整數且在其他考慮中可通過儲存裝置的特性（例如，位元線的電容及面積）、及/或規格等來確定。舉例來說，“m”可為384、512、640、767、832、1024或其他合適的正整數。“n”可為512、1024、2048或其他合適的正整數。然而，本發明概念的實施例並不受上述數值限制。同樣在圖2中， “y”表示備用位元線的數目，也就是說，儲存裝置的良率可隨著“y”的增大而提高。然而，儲存裝置的面積會在良率提高的同時增大。以下，將闡述行修復操作。

舉例來說，進一步關於圖2，假設在與第一位元線BL1連接的儲存單元中，由“X”標記的儲存單元中存在缺陷。由“X”表示的儲存單元中的資料可能在錯誤狀態中。當從外部（例如，主機或處理器）向儲存裝置請求對第一位元線BL1進行存取時，可選擇第一備用位元線SBL1而非第一位元線BL1。也就是說，對外部裝置（例如，主機或處理器）來說可能看起來是選擇了第一位元線BL1，但是在儲存裝置內實際上選擇的可能是第一備用位元線SBL1而非第一位元線BL1。當然，也可不選擇第一位元線BL1，而是選擇備用位元線SBL2至SBLy中的任意一條。

儘管圖2中未示出，然而第一墊1101可進一步包括備用字元線及與備用字元線連接的備用儲存單元。舉例來說，備用字元線可在第m條字元線WLm之後設置或者可在第一條字元線WL1之前設置。可根據儲存單元的缺陷位置來使用備用字元線或備用位元線。

圖3詳細說明圖1所示行選擇線與位元線之間的關係的方塊圖。參照圖3，儲存裝置2000包括儲存單元陣列2100及行解碼器2200。儲存單元陣列2100可包括第一墊2101至第十七墊2117（為簡化附圖，僅示出第一墊2101、第八墊2108、第九墊2109、第十六墊2116和第十七墊2117）。同樣為使說明簡潔起見，在圖3中僅詳細示出第一墊2101。第二墊2102至第十七墊2117中的每一個可以與第一墊2101相同的方式設置及/或實作。另外，為使說明簡潔起見，在圖3中僅示出一條字元線WL，且未示出圖1所示週邊電路1300。

行解碼器2200可基於從外部接收的寫入命令或讀取命令來選擇第一墊2101至第十七墊2117中的每一個的行選擇線CSL。每一個行選擇線CSL可經由開關2120與多條位元線BL進行連接。開關2120可利用以下電晶體來實作：N通道金氧半導體（N-channel metal oxide semiconductor，NMOS）電晶體、P通道金氧半導體（P-channel metal oxide semiconductor，PMOS）電晶體、或者NMOS與PMOS電晶體兩者。雖然在圖3中示出的“8條”位元線BL是經由開關2120與行選擇線CSL連接，在本發明概念的其他實施例中，可以是大於或小於8的任何數目的位元線BL經由開關2120與行選擇線CSL連接。

如上所述，可經由第一輸入/輸出接墊DQ1來對第一墊2101執行與第一墊2101相關聯的資料登錄/輸出。在實施例中，可通過寫入命令或讀取命令經由第一輸入/輸出接墊DQ1來輸入及輸出8位元資料。根據寫入命令或讀取命令而經由輸入/輸出接墊進行輸入/輸出的資料位元的數目被稱為“叢發長度（burst length）bl”。然而，叢發長度並非僅限於上述數目。

行解碼器2200可基於從外部接收的寫入命令或讀取命令來獨立地選擇第一墊2101至第十七墊2117中的每一條的備用行選擇線SCSL。備用行選擇線SCSL可經由開關2120與多條備用位元線SBL進行連接。行解碼器2200可選擇備用行選擇線SCSL而非與有缺陷的儲存單元連接的行選擇線CSL。也就是說，行修復可意指其中行解碼器2200選擇備用行選擇線SCSL而非行選擇線CSL的操作。

圖4說明根據本發明概念實施例的儲存裝置的方塊圖。圖5說明圖4所示儲存裝置的方塊圖。參照圖4及圖5，儲存裝置3000包括儲存單元陣列3100及行解碼器3200。儲存單元陣列3100可包括第一墊3101至第十七墊3117（為簡化附圖，只有示出第一墊3101、第八墊3108、第九墊3109、第十六墊3116和第十七墊3117）。第一墊3101至第十七墊3117可執行與參照圖1至圖3所述相同的功能。

行解碼器3200包括第一修復電路3201至3217、第二修復電路3230、及第一子行解碼器3241至第十七子行解碼器3257（為簡化附圖，只有示出第一子行解碼器3241、第八子行解碼器3248、第九子行解碼器3249、第十六子行解碼器3256和第十七子行解碼器3257）。第一修復電路3201至3217分別與第一子行解碼器3241至第十七子行解碼器3257進行連接。第二修復電路3230與第一子行解碼器3241至第十七子行解碼器3257中的所有子行解碼器進行連接。第一子行解碼器3241至第十七子行解碼器3257分別與第一墊3101至第十七墊3117進行連接。

第一修復電路3201可從週邊電路1300（參照圖1）接收行位址CA。對修復來說所必需的行位址（在下文中被稱為“修復行位址RCA”）可被預先儲存在第一修復電路3201中。也就是說，第一修復電路3201可以被表徵為第一修復行位址。第一修復電路3201可檢查所接收的行位址CA是否與修復行位址RCA中的任意一個重合。如果所接收的行位址CA與修復行位址RCA中的任意一個重合，則第一修復電路3201可將第一修復致能信號CREN1提供至第一子行解碼器3241。如果第一修復致能信號CREN1被啟動，則第一子行解碼器3241可選擇備用行選擇線SCSL而非行選擇線CSL。

其餘第一修復電路3202至3217中的每一個可以與第一修復電路3201相同的方式設置及/或實作。根據第一墊3101至第十七墊3117中的每一個的有缺陷的位元線而定，儲存在第一修復電路3201至3217中的每一個中的修復行位址RCA可通過晶片測試、封裝測試等來預先確定。因此，儲存在第一修復電路3201至3217中的每一個中的修復行位址RCA可彼此相同或不同。由於第一修復電路3201至3217是對應於第一墊3101至第十七墊3117中的不同墊而設置，因此行解碼器3200可對第一墊3101至第十七墊3117中的每一個獨立地執行行修復。也就是說，行解碼器3200可例如在第一墊3101上執行行修復，且獨立地在第二墊3102至第十七墊3117中的另一個上執行行修復。

第二修復電路3230可以與第一修復電路3201相同的方式實作。也就是說，第二修復電路3230可對所接收的行位址CA與預先儲存的修復行位址RCA進行比較，且可產生第二修復致能信號CREN2。第二修復電路3230可以被表徵為儲存第二修復行位址。不同於第一修復電路3201，第二修復電路3230可將第二修復致能信號CREN2提供至所有的第一子行解碼器3241至第十七子行解碼器3257。如果第二修復致能信號CREN2被啟動，則第一子行解碼器3241至第十七子行解碼器3257中的每一個可選擇備用行選擇線SCSL而非行選擇線CSL。

所述多個子行解碼器3241至3257中的每一個可以彼此相同的方式設置。所述多個子行解碼器3241至3257中的每一個可參照行位址CA來選擇行選擇線CSL或者可參照第一修復致能信號CREN1及第二修復致能信號CREN2來選擇備用行選擇線SCSL。將參照圖7闡述所述多個子行解碼器3241至3257的詳細結構。

在本發明概念的一個實施例中，當所接收的行位址與儲存在第一修復電路3201至3217中的一個修復電路中的修復行位址重合時，行解碼器3200可在所述多個第一墊3101至第十七墊3117中的一個墊中選擇除與所述所接收行位址對應的位元線之外的其他位元線。當所接收的行位址與儲存在第二修復電路3230中的修復行位址重合時，行解碼器3200可在所述多個第一墊3101至第十七墊3117中選擇除與所接收行位址對應的位元線之外的其他位元線。

在圖4及圖5中，如由“X”所表示，假設第一墊3101、第八墊3108、及第九墊3109的設置在字元線WL與行選擇線CSL的交叉點處的儲存單元中存在缺陷。另外，假設第九墊3109的設置在字元線WL與備用行選擇線SCSL的交叉點處的儲存單元中存在缺陷（參照圖5）。

儲存裝置3000可在接收寫入命令或讀取命令之前接收啟動命令。儲存裝置3000可基於啟動命令啟動所示字元線WL。之後，行解碼器3200可基於寫入命令或讀取命令選擇所示行選擇線CSL（由實線示出）。

第一墊3101至第十七墊3117的由字元線WL及行選擇線CSL選擇的儲存單元可被稱為“第一多個目標儲存單元”。第一多個目標儲存單元可與第一多條目標位元線進行連接。可將與碼字對應的資料儲存在所述第一多個目標儲存單元中或者可從所述第一多個目標儲存單元讀取與碼字對應的資料。舉例來說，所述第一多個目標儲存單元的數目總共可為136（17（DQ）乘以8（bl）=136）個，且代碼長度可為136位元。此處，代碼長度可意指和正常資料與正常資料的錯誤修正編碼結果（同位資料）之和對應的大小（即，碼字的大小）。

如圖4所示，在第一多個目標儲存單元中的屬於第一墊3101、第八墊3108及第九墊3109的儲存單元中可存在缺陷。由於上述缺陷，儲存在第一多個目標儲存單元中的資料錯誤可能會超出可修正範圍。這可能意味著錯誤是不可修正的。具體來說，參照圖5，由於第九墊3109的設置在字元線WL與備用行選擇線SCSL的交叉點處的儲存單元中存在缺陷，因此第一修復電路3209的與第九墊3109的備用行選擇線SCSL對應的熔絲組（將在圖6中加以闡述）可為不可用的。

根據本發明概念的實施例，行解碼器3200可使用第二修復電路3230修復（即，以備用儲存單元替代）所有的第一多個目標儲存單元。與所示行選擇線CSL對應的行位址（即，修復行位址）可預先儲存在第二修復電路3230中。行解碼器3200可修復無缺陷的目標儲存單元（例如，第十六墊3116及第十七墊3117的目標儲存單元）以及有缺陷的目標儲存單元。

參照圖5，通過使用第二修復電路3230進行的行解碼器3200的修復操作，可選擇第一墊3101至第十七墊3117的備用行選擇線SCSL（由實線示出）而非行選擇線CSL（由虛線示出）。此處，第二多個目標儲存單元可為與字元線WL及備用行選擇線SCSL（即，第二多條目標位元線）連接的儲存單元。所述第二多個目標儲存單元可與所述第二多條目標位元線進行連接。所述第二多條目標位元線可與由行解碼器3200選擇的備用行選擇線SCSL（由實線示出）進行連接。

參照圖5，在所述第二多個目標儲存單元中的屬於第九墊3109的備用儲存單元中可存在缺陷。儘管如此，所述第二多個目標儲存單元中的缺陷儲存單元的數目可小於所述第一多個目標儲存單元中的缺陷儲存單元的數目。也就是說，儲存在所述第二多個目標儲存單元中的資料的錯誤數目可小於儲存在所述第一多個目標儲存單元中的資料的錯誤數目。因此，即使在第九墊3109的備用儲存單元中存在缺陷，也可通過錯誤修正編碼及解碼來修正儲存在所述第二多個目標儲存單元中的資料錯誤。此例如在圖1中示出，其中在第九墊1109中與位元線BL連接的缺陷儲存單元是通過以備用儲存單元替代，且缺陷儲存單元中的資料是可通過錯誤修正編碼及解碼來修正，因此在第九墊1109 上表示“修復與修正”

行解碼器3200可分別使用第一修復電路3201至3217對第一墊3101至第十七墊3117中的每一者執行行修復。行解碼器3200可使用第二修復電路3230對所有的第一墊3101至第十七墊3117執行行修復。可通過第二修復電路3230同時修復與正常資料和同位資料的總大小對應的數目的目標儲存單元。即使在通過第二修復電路3230的行修復來進行修復的目標儲存單元中可存在缺陷，也可通過錯誤修正編碼及解碼來修正因上述缺陷而出現的錯誤。也就是說，有缺陷的備用儲存單元（圖5所示設置在字元線WL與備用行選擇線SCSL的交叉點處的儲存單元）可通過根據本發明概念實施例的行修復而成為可用的。根據本發明的實施例，因而可提高儲存裝置3000的良率。

圖6說明圖4及圖5所示修復電路的方塊圖。特別是，圖6說明圖4及圖5所示第一修復電路3201的方塊圖。然而，如先前所述，其餘的第一修復電路3202至3217以及第二修復電路3230可以與第一修復電路3201相同的方式實作及/或設置。圖6所示的第一修復電路3201包括多個熔絲組3201_1 、3201~2及3201_3以及比較電路3201_4。

在熔絲組3201_1至3201_3中可分別儲存有修復行位址RCA1、RCA2及RCA3。熔絲組3201_1至3201_3中的每一個可包括多個熔絲。可參照修復行位址RCA1至RCA3中的對應的一個修復行位址來選擇性地切斷熔絲。舉例來說，熔絲可利用例如以下各種非揮發性記憶體來實作：電可程式化熔絲、雷射可程式化熔絲、反熔絲、及快閃記憶體等。熔絲組3201_1至3201_3可分別將修復行地址RCA1至RCA3提供至比較電路3201_4。

比較電路3201_4可對行位址CA（與圖4及圖5所示行位址CA相同）與修復行位址RCA1至RCA3進行比較。在實施例中，比較電路3201_4可利用各種邏輯電路（例如，與（AND）、反及（NAND）、或（OR）、反或（NOR）、反相（INV）、互斥或（XOR）、及反互斥或（XNOR）邏輯電路）或開關來實作。如果行位址CA與修復行位址RCA1至RCA3中的一個修復行位址重合，則比較電路3201_4可啟動第一修復致能信號CREN1。如上所述，第一修復電路3201的第一修復致能信號CREN1可被提供至圖4及圖5所示第一子行解碼器3241。

熔絲組3201_1至3201_3可分別對應於備用行選擇線。舉例來說，如果行位址CA與儲存在熔絲組3201_1中的修復行位址RCA1重合，則可選擇與熔絲組3201_1對應的備用行選擇線而非與行位址CA對應的行選擇線。因此，在與和熔絲組對應的備用行選擇線連接的儲存單元中存在缺陷的情形中，熔絲組可為不可用的。

在圖6中，熔絲組3201_1至3201_3的數目為“3”。然而，熔絲組3201_1至3201_3的數目並非僅限於“3”。舉例來說，在本發明概念的其他實施例中，熔絲組的數目可考慮到儲存裝置的目標良率或儲存裝置的面積來確定。儲存裝置的良率可隨著熔絲組的數目以及備用行選擇線的數目增加而提高，但是儲存裝置的面積會增大。

圖7說明圖4及圖5所示子行解碼器的方塊圖。特別是，圖7示出圖4及圖5所示第一子行解碼器3241的方塊圖，但第二子行解碼器3242至第十七子行解碼器3257可以與第一子行解碼器3241相同的方式設置及/或實作。圖7所示的第一子行解碼器3241包括行選擇線（CSL）解碼器（即，第一行選擇線解碼器）3241_1以及備用行選擇線（SCSL）解碼器（即，第二行選擇線解碼器）3241_2。

行選擇線解碼器3241_1可參照行位址CA（與圖4及圖5所示行位址CA相同）選擇行選擇線CSL中的任意一條。然而，如果第一修復致能信號CREN1及第二修復致能信號CREN2中的任意一個被啟動，則行選擇線解碼器3241_1可不選擇行選擇線CSL。為此，行選擇線解碼器3241_1在選擇行選擇線CSL中的任意一條之前可首先接收第一修復致能信號CREN1及第二修復致能信號CREN2。行選擇線解碼器3241_1可參照行控制信號C_CTL來控制上述操作的時序。行控制信號C_CTL可由週邊電路1300（參照圖1）產生。也就是說，週邊電路1300可參照讀取命令或寫入命令來產生行控制信號C_CTL。

備用行選擇線解碼器3241_2可回應於行控制信號C_CTL以及第一修復致能信號CREN1及第二修復致能信號CREN2來選擇備用行選擇線SCSL中的任意一條。在第一修復致能信號CREN1及第二修復致能信號CREN2中可儲存有關於行位址CA是否與包含在所述多個熔絲組3201_1至3201_3（參照圖6）中的任意一個中的修復行位址（圖6所示修復行位址RCA1至RCA3中的任意一個）重合的資訊。備用行選擇線解碼器3241_2可選擇和其中儲存有與行位址CA相同的修復行位址的熔絲組對應的備用行選擇線SCSL。

圖8說明根據本發明概念實施例的儲存裝置的方塊圖。參照圖8，儲存裝置4000包括儲存單元陣列4100、行解碼器4200、及列解碼器4300。

儲存單元陣列4100可包括排列在第一列的第一墊4101至第十七墊4117（為簡化附圖，只示出第一墊4101、第八墊4108、第九墊4109、第十六墊4116和第十七墊4117）。第一墊4101至第十七墊4117的附加列包括在儲存單元陣列4100中（為簡化附圖，附加列的墊並未以附圖標記表示）。第一墊4101至第十七墊4117中的每一個以及附加列的墊可與圖2所示第一墊1101相同。第一墊4101至第十七墊4117中的每一個以及附加列的墊包括陰影區域及非陰影區域。陰影區域表示如圖2所示備用儲存單元區域。非陰影區域表示如圖2所示正常儲存單元區域。

行解碼器4200可選擇行選擇線CSL或備用行選擇線SCSL。列解碼器4300可選擇多條字元線WL中的一條。

參照圖8，儲存在第一墊4101中的資料可被輸出至第一輸入/輸出接墊DQ1（參照圖1）。另外，儲存在與第一墊4101設置在同一行中且與第一墊4101共用行選擇線CSL及備用行選擇線SCSL的任意其他墊中的資料也可被輸出至第一輸入/輸出接墊DQ1（參照圖1）。同樣地，儲存在除上述墊之外的其餘墊中的資料也可以相同的方式輸出。

參照圖8，示出多個段SEG_1、SEG_2至SEG_x。此處，段意指行修復的單位，且“x”是正整數。在實施例中，在“x”是“1”的情形中，在第一墊4101及與第一墊4101設置在同一行中的所有其他墊中，行解碼器4200可選擇備用行選擇線SCSL而非行選擇線CSL。

在另一個實施例中，如圖8所示，如果“x”與排列在行方向上的墊的數目相同，則行解碼器4200可在設置在同一行的每一個墊中獨立地選擇備用行選擇線SCSL而非行選擇線CSL。

也就是說，“x”（段的數目）可基於儲存裝置的良率及面積來確定。隨著“x”變得越來越大，行修復操作可被越來越細分。隨著“x”變得越來越大，儲存裝置的良率可提高；然而，儲存裝置的面積會增大。以下，將闡述根據本發明概念實施例的基於段的行修復。

圖9說明圖8所示行解碼器的方塊圖。參照圖9，行解碼器4200包括第一修復電路4201至4217（為簡化附圖，只示出第一修復電路4201、第八修復電路4208、第九修復電路4209、第十六修復電路4216和第十七修復電路4217）、第二修復電路4230、第一子行解碼器4241至第十七子行解碼器4257（為簡化附圖，只示出第一子行解碼器4241、第八子行解碼器4248、第九子行解碼器4249、第十六子行解碼器4256和第十七子行解碼器4257）、及段解碼器4260。不同於圖4及圖5所示行解碼器3200，行解碼器4200進一步包括段解碼器4260。第一修復電路4201至4217、第二修復電路4230、以及第一子行解碼器4241至第十七子行解碼器4257的功能分別與參照圖4及圖5所闡述的第一修復電路3201至3217、第二修復電路3230、以及第一子行解碼器3241至第十七子行解碼器3257相同。

段解碼器4260可接收列位址RA。列位址RA可由週邊電路1300（參照圖1）提供。段解碼器4260可解碼列位址RA且可響應於解碼而參照列位址RA產生段信號SEG＜1:x＞。所產生的段信號SEG＜1:x＞可被提供至第一修復電路4201至4217以及第二修復電路4230。所述段信號可以被表徵為段資訊，且所述段資訊包括與列位址RA相關聯的字元線對應的列位址的資訊。

段解碼器4260可參照列位址RA來確定被啟動字元線且可確定被啟動字元線所在的段。詳細來說，如果與第一墊4104至第十七墊4117連接的字元線WL中的任意一條被啟動，則由於被啟動的字元線包含於段SEG_1中，因此段解碼器4260可啟動段信號SEG＜1:x＞且可使其餘的段信號SEG＜2:x＞去啟動。第一修復電路4201至4217以及第二修復電路4230可響應於段信號SEG＜1:x＞來對被啟動字元線所在的段執行行修復。以下，將闡述用於接收段信號SEG＜1:x＞的修復電路。

圖10說明圖9所示修復電路的方塊圖。特別是，圖10說明圖9所示第一修復電路4201的方塊圖。然而，如先前所述，圖9中其餘的第一修復電路4202至4217以及第二修復電路4230可以與第一修復電路4201相同的方式設置及/或實作。圖10所示出的第一修復電路4201包括多個熔絲組陣列4201_1、4201_2和4201_3以及比較電路4201_4。

所述多個熔絲組陣列4201_1至4201_3中的每一個可包括多個熔絲組Fuseset＜1:x＞。熔絲組Fuseset＜1:x＞的數目可與上述段SEG_1至SEG_x的數目相同。也就是說，在根據段來進行細分的同時執行行修復時，修復電路4201的熔絲組Fuseset＜1:x＞的數目可增加。

儲存在熔絲組Fuseset＜1:x＞中的修復行地址RCA1＜1:x＞、RCA2＜1:x＞、及RCA3＜1:x＞可彼此相同或彼此不同。修復行地址RCA1＜1:x＞、RCA2＜1:x＞、及RCA3＜1:x＞可基於與對應段中所包括的墊的有缺陷的儲存單元對應的行位址、通過晶片測試或封裝測試來預先確定。可根據段信號SEG＜1:x＞來啟動熔絲組Fuseset＜1:x＞中的任意一個。修復行位址可從所述多個熔絲組陣列4201_1至4201_3中的每一個的被啟動熔絲組提供至比較電路4201_4。

比較電路4201_4可執行與圖6所示比較電路3201_4相同的功能。然而，與圖6所示比較電路3201_4相比，可從所述多個第一熔絲組陣列4201_1至4201_3為比較電路4201_4提供比圖6所示的修復行地址RCA1、RCA2和RCA3更多的修復行地址RCA1＜1:x＞、RCA2＜1:x＞、及RCA3＜1:x＞。比較電路4201_4可對行位址CA（與圖8所示行位址CA相同）與修復行位址RCA1＜1:x＞、RCA2＜1:x＞、及RCA3＜1:x＞進行比較。如果行地址CA與修復行地址RCA1＜1:x＞、RCA2＜1:x＞、及RCA3＜1:x＞中的任意一個重合，則比較電路4201_4可啟動第一修復致能信號CREN1。子行解碼器4241至4257（參照圖9）可使用第一修復致能信號CREN1執行基於段的行修復。

圖11說明根據本發明概念實施例的儲存裝置的方塊圖。參照圖11，儲存裝置5000包括儲存單元陣列5100、行解碼器5200、及列解碼器5300。將參照圖1及圖8對圖11加以闡述。

儲存單元陣列5100可包括第一墊5101至第十八墊5118（為簡化附圖，只示出第一墊5101、第二墊5102、第九墊5109、第十墊5110、第十一墊5111和第十八墊5118）。不同於圖1所示第一墊1101至第十七墊1117，第一墊5101至第十八墊5118可不經由一條字元線彼此連接。參照圖11，第一墊5101至第九墊5109（即，第一多個墊）可與第一字元線WL1連接。第八墊5110至第十八墊5118（即，第二多個墊）可與第二字元線WL2進行連接。在圖11中，第一字元線WL1及第二字元線WL2可相對於列解碼器5300設置在左側。然而，在其他實施例中，第一字元線WL1可設置在列解碼器5300的左側上，且第二字元線WL2可設置在列解碼器5300的右側上。另外，為使說明簡潔起見，將第一墊5101至第九墊5109以及第十墊5110至第十八墊5118示出為彼此靠近。然而，在本發明概念的其他實施例中，第一墊5101至第九墊5109以及第十墊5110至第十八墊5118可例如分開設置而不共用讀出放大器（圖中未示出）。

如在上述儲存裝置中一樣，正常資料可儲存在第一墊5101至第八墊5108中，且此正常資料的同位資料可儲存在第九墊5109的全部或一部分中。同樣地，正常資料可儲存在第十墊5110至第十七墊5117中，且此正常資料的同位資料可儲存在第十八墊5118的全部或一部分中。

儲存裝置5000可從外部接收啟動命令。不同於圖1所示儲存裝置1000，在儲存單元陣列5100中，第一字元線WL1及第二字元線WL2可被啟動。也就是說，儲存裝置5000可回應於單一啟動命令來啟動（即，選擇）儲存單元陣列5100的至少兩條字元線。

在根據啟動命令啟動第一字元線WL1及第二字元線WL2之後，儲存裝置5000可從外部接收讀取命令或寫入命令。可選擇與通過讀取命令或寫入命令啟動的第一字元線WL1及第二字元線WL2連接的儲存單元中的某些儲存單元（即，目標儲存單元）。可將與碼字對應的資料儲存在所選擇的目標儲存單元中。

行解碼器5200可包括第一修復電路5201至5209（為簡化附圖，只示出第一修復電路5201、第二修復電路5202和第九修復電路5209）、第二修復電路5210、第三修復電路5220、以及第一子行解碼器5241至第九子行解碼器5249（為簡化附圖，只示出第一子行解碼器5241、第二子行解碼器5242和第九子行解碼器5249）。第一修復電路5201至5209、第二修復電路5210、及第三修復電路5220中的每一個可以與圖6所示修復電路3201或圖10所示修復電路4201相同的方式設置及/或實作。

與第一墊5101的所示有缺陷的位元線對應的修復行位址可儲存在第一修復電路5201中。第一墊5101至第九墊5109的修復行位址可預先分別儲存在第一修復電路5201至5209中。另外，第十墊5110至第十八墊5118的修復行位址可預先分別儲存在第一修復電路5201至5209中。第一修復電路5201至5209可分別與第一子行解碼器5241至第九子行解碼器5249連接。也就是說，行解碼器5200可通過分別使用第一修復電路5201至5209來對每一個墊獨立地執行行修復。第一修復電路5201至5209的每一個可哥以被表徵為第三修復電路。

第二修復電路5210及第三修復電路5220可與第一子行解碼器5241至第九子行解碼器5249進行連接。詳細來說，第二修復電路5210可將第二修復致能信號CREN2提供至第一子行解碼器5241至第九子行解碼器5249。第二修復電路5210可以被表徵為第二修復電路。如在第二修復電路5210中一樣，第三修復電路5220可將第三修復致能信號CREN3提供至第一子行解碼器5241至第九子行解碼器5249。第三修復電路5220可以被表徵為第二修復電路。

第二修復電路5210可對應於其中要啟動第一字元線WL1的段，且第三修復電路5220可對應於其中要啟動第二字元線WL2的段。也就是說，如果行位址CA與儲存在第二修復電路5210中的修復行位址重合，則行解碼器5200可在所有的第一墊5101至第九墊5109中選擇與第一字元線WL1及備用位元線SBL連接的儲存單元而非與第一字元線WL1及位元線BL連接的儲存單元。如在以上說明中一樣，如果行位址CA與儲存在第三修復電路5220中的修復行位址重合，則行解碼器5200可在所有的第十墊5110至第十八墊5118中選擇與第二字元線WL2及備用位元線SBL連接的儲存單元而非與第二字元線WL2及位元線BL連接的儲存單元。

也就是說，行解碼器5200可獨立地對與第一字元線WL1連接的儲存單元以及對與第二字元線WL2連接的儲存單元執行圖4及圖5所示行解碼器3200的行修復操作。

參照圖11，假設在第一墊5101及第二墊5102的儲存單元中存在缺陷（以“X”表示），且假設在第二墊5102的備用儲存單元中存在缺陷。與第一字元線WL1及位元線BL連接的儲存單元的缺陷數目（2）可大於與第一字元線WL1及備用位元線SBL連接的儲存單元的缺陷數目（1）。另外，假設在第十墊5110至第十八墊5118的儲存單元中不存在缺陷。與第一字元線WL1及位元線BL連接的儲存單元以及與第二字元線WL2及位元線BL連接的儲存單元可被稱為“目標儲存單元”。

由於上述缺陷，儲存在目標儲存單元中的資料錯誤可能會超出可修正範圍。這可能意味著錯誤是不可修正的。具體來說，由於在與第一字元線WL1及備用位元線SBL連接的第二墊5102的儲存單元中存在缺陷，因此第一修復電路5202的與第二墊5102的備用位元線SBL對應的熔絲組可為不可用的。

行解碼器5200可使用第二修復電路5210來修復目標儲存單元中與第一字元線WL1進行連接的所有儲存單元。相比之下，由於在目標儲存單元中的與第二字元線WL2連接的儲存單元中不存在缺陷，因此行解碼器5200不對與第二字元線WL2連接的儲存單元執行行修復。

參照圖11，在新選擇的目標儲存單元中的屬於第二墊5102的備用儲存單元中可能存在缺陷。儘管如此，新選擇的目標儲存單元的缺陷數目（1）可小於此前目標儲存單元的缺陷數目（2）。也就是說，儲存在新選擇的目標儲存單元中的資料錯誤數目可小於儲存在此前目標儲存單元中的資料錯誤數目。因此，由第二墊5102的有缺陷的備用儲存單元造成的資料錯誤可通過錯誤修正編碼及解碼來進行修正。

第一子行解碼器5241至第九子行解碼器5249可與第一墊5101至第十八墊5118進行連接。詳細來說，第一子行解碼器5241可與第一墊5101及第十墊5110進行連接。第二子行解碼器5242至第九子行解碼器5249可以與第一子行解碼器5241相同的方式連接至兩個墊。第一子行解碼器5241至第九子行解碼器5249中的每一個可以與圖7所示子行解碼器3241相同的方式來選擇行選擇線CSL或備用行選擇線SCSL。

圖12說明根據本發明概念實施例的儲存裝置的方塊圖。參照圖12，儲存裝置6000包括第一儲存單元陣列6100_1、第二儲存單元陣列6100_2、第三儲存單元陣列6100_3至第k儲存單元陣列6100_k、第一行解碼器6200_1、第二行解碼器6200_2、第三行解碼器6200_3至第k行解碼器6200_k、第一列解碼器6300_1、第二列解碼器6300_2、第三列解碼器6300_3至第k列解碼器6300_k、及週邊電路6400。第一儲存單元陣列6100_1至第k儲存單元陣列6100_k、第一行解碼器6200_1至第k行解碼器6200_k、及第一列解碼器6300_1至第k列解碼器6300_k的功能可與參照圖1至圖10闡述的功能相同。此處，“k”可由協定或規格來確定。舉例來說，“k”可意指庫（bank）的數目或者可為比庫的數目大的正整數。

可能需要第一行解碼器6200_1至第k行解碼器6200_k及第一列解碼器6300_1至第k列解碼器6300_k來分別驅動第一儲存單元陣列6100_1至第k儲存單元陣列6100_k。詳細來說，第一儲存單元陣列6100_1可由第一行解碼器6200_1及第一行解碼器6300_1來驅動。第一行解碼器6200_1可使用多條行選擇線CSL及多條備用行選擇線SCSL來控制第一儲存單元陣列6100_1。第一列解碼器6300_1可使用多條字元線WL來控制第一儲存單元陣列6100_1。其餘的第二儲存單元陣列6100_2至第k儲存單元陣列6100_k可以與第一儲存單元陣列6100_1相同的方式受到控制。

第一儲存單元陣列6100_1至第k儲存單元陣列6100_k中的每一個可與圖1所示儲存單元陣列1100相同。在第一儲存單元陣列6100_1中，可由所述多條行選擇線CSL來選擇第一多個儲存單元（圖中未示出，設置在字元線WL與行選擇線CSL的交叉點處的儲存單元）。如在先前說明中一樣，可由所述多條備用行選擇線SCSL來選擇第二多個儲存單元（圖中未示出，設置在字元線WL與備用行選擇線SCSL的交叉點處的儲存單元）。

在本發明概念實施例中，儲存裝置6000可包括多個輸入/輸出接墊（圖中未示出）以增大資料頻寬。為此，儲存裝置6000可回應於來自外部的啟動命令，在至少兩個儲存單元陣列的每一個中選擇（即，主動）字元線WL。之後，儲存裝置6000可從外部接收讀取命令或寫入命令且可在所選擇的儲存單元陣列中選擇任意的行選擇線。如圖3所述，可一同選擇與任意行選擇線進行連接的多條位元線。在根據啟動命令及讀取或寫入命令選擇的儲存單元陣列中所選擇（即，主動的）的儲存單元可被稱為目標儲存單元。如上所述，與碼字對應的資料可儲存在目標儲存單元中。

在目標儲存單元中存在缺陷的情形中，儲存裝置6000可對目標儲存單元執行修復操作。為此，在所選擇的儲存單元陣列的每一個中，儲存裝置6000可利用與備用行選擇線進行連接的儲存單元來同時修復目標儲存單元。在所選擇的儲存單元陣列的每一個中執行的行修復操作可與參照圖1至圖11闡述的行修復操作相似。然而，上述行修復操作可在所選擇的儲存單元陣列的每一個中獨立地執行。也就是說，可修復與碼字對應的所有目標儲存單元，或者可修復目標儲存單元中的某些目標儲存單元。

週邊電路6400包括命令及位址（CMD/ADD）接墊6410、第一輸入/輸出接墊至第z輸入/輸出接墊（DQ1至DQz）6420、及錯誤修正電路6430。圖12中的週邊電路6400可包括比圖1所示週邊電路1300更多的輸入/輸出接墊，以提高資料頻寬。在實施例中，“z”可為512、1024、或2048。

圖13說明根據本發明概念實施例的儲存裝置的測試方法的流程圖。將參照圖4及圖5闡述圖13。

在操作S110中，判斷在第一多個目標儲存單元中是否存在缺陷。如先前所述，缺陷可能是儲存單元硬體的損壞所造成。也如先前所述，可將與碼字對應的資料儲存在回應從外部的寫入命令所選擇的所述第一多個目標儲存單元中，或者可從響應從外部的讀取命令所選擇的所述第一多個目標儲存單元中讀取碼字的資料。操作S110中的判斷例如可在晶片級測試步驟期間基於所執行的測試而做成。可對儲存單元的獨特特性進行測試來測試第一多個目標儲存單元。舉例來說，在儲存單元是動態隨機存取儲存單元的情形中，可測試tRCD（列位址選通（row address strobe，RAS）至行地址選通（column address strobe，CAS）延遲）、tRP（列預充電延遲）、tWR（寫入恢復延遲）、tREF（刷新週期）等。

在操作S120中，在所述第一多個目標儲存單元中存在缺陷的情形中，判斷儲存在所述第一多個目標儲存單元中的資料錯誤是否不可通過錯誤修正編碼及解碼來修正。首先，可對儲存在所述第一多個目標儲存單元中的資料中的錯誤數目進行計數。之後，基於所計數的錯誤數目來判斷儲存在所述第一多個目標儲存單元中的資料錯誤是否可通過錯誤修正編碼及解碼來修正。錯誤修正編碼及解碼可在儲存裝置外部（例如，主機或儲存控制器上）執行或者由儲存裝置的晶片上錯誤修正電路（例如，圖1所示的錯誤修正電路1330）來執行。依據操作S120，若所計數的錯誤數目太大，儲存在所述第一多個目標儲存單元中的資料錯誤可能無法通過使用備用儲存單元或錯誤修正編碼及解碼來修正。也就是說，若所計數的錯誤數目太大，即使可利用備用儲存單元來替代所述第一多個目標儲存單元中的某些目標儲存單元，儲存在所述第一多個目標儲存單元中的資料錯誤仍可能無法通過錯誤修正資料來修正。

當在操作S120中判斷儲存於第一多個目標儲存單元中的資料是不可被修正，在操作S130中判斷第二多個目標儲存單元中是否存在缺陷。如先前關於圖5的描述，第二多個目標儲存單元可以是與所選擇字元線WL和備用行選擇線SCSL連接的儲存單元，且通過子行解碼器3241至3257中的一個儲存資料的碼字。此處，所述第二多個目標儲存單元的數目可與所述第一多個目標儲存單元的數目相同。如同在操作S110中一樣，操作S130中的判斷例如基於測試可在晶片級測試步驟中執行。第二多個目標儲存單元的儲存單元（如先前對於操作S110的描述）的上述獨特特性可被測試。

在操作S140中，在所述第二多個目標儲存單元中存在缺陷的情形中，判斷儲存在所述第二多個目標儲存單元中的資料錯誤是否可通過錯誤修正編碼及解碼來修正。首先，可對儲存在所述第二多個目標儲存單元中的資料中的錯誤數目進行計數。在所述第二多個目標儲存單元中不存在缺陷的情形中，或者在即使在所述第二多個目標儲存單元中存在缺陷時儲存在第二多個目標儲存單元中的資料中的錯誤是可修正的情形中，所述第二多個目標儲存單元可為可使用的。類似於操作S120，操作S140中的錯誤修正編碼及解碼可以在儲存裝置外部（例如，主機或儲存控制器）執行或者由儲存裝置的晶片上錯誤修正電路（例如，圖1所示的錯誤修正電路1330）來執行。

在操作S150中，可利用所述第二多個目標儲存單元來替代所述第一多個目標儲存單元。也就是說，如果即使因所述第二多個目標儲存單元的缺陷而在資料中出現錯誤時，儲存在第二多個目標儲存單元中的資料中的上述錯誤可通過錯誤修正編碼及解碼來修正，則所述第二多個目標儲存單元可為可使用的。因此，根據本發明概念實施例的測試方法可提高儲存裝置的良率。

圖14說明根據本發明概念實施例的儲存裝置的應用實例的方塊圖。參照圖14，電腦系統7000包括主機7100、使用者介面7200、儲存模組（storage module）7300、網路模組7400、記憶體模組7500、及系統匯流排7600。

主機7100可驅動電腦系統7000的元件及作業系統。在實施例中，主機7100可包括用於控制電腦系統7000的各個元件的控制器、其他元件中的介面、圖形引擎（graphics engine）。主機7100可為系統單晶片（system-on-chip，SoC）。

使用者介面7200可包括向主機7100輸入資料或指令或者向外部裝置輸出資料的介面。在實施例中，使用者介面7200可包括使用者輸入介面，例如鍵盤、小鍵盤、按鈕、觸控板、觸控式螢幕、觸碰墊、觸碰球、照相機、麥克風、陀螺儀感測器（gyroscope sensor）、振動感測器、及壓電感測器（piezoelectric sensor）。使用者介面7200可進一步包括例如以下介面：液晶顯示器（liquid crystal display，LCD）、有機發光二極體（organic light-emitting diode，OLED）顯示裝置、主動矩陣有機發光二極體（active matrix OLED，AMOLED）顯示裝置、發光二極體（light-emitting diode，LED）、揚聲器、及電動機。

儲存模組7300可儲存資料。舉例來說，儲存模組7300可儲存從主機7100接收的資料。作為另外一種選擇，儲存模組7300可將儲存在其中的資料轉移至主機7100。在本發明概念實施例中，儲存模組7300可利用例如以下非揮發性儲存裝置來實作：可抹除可程式化唯讀記憶體（erasable programmable read only memory，EPROM）、電可抹除可程式化唯讀記憶體（electrically erasable programmable read only memory，EEPROM）、反及快閃記憶體、反或快閃記憶體（NOR flash memory）、相變化隨機存取記憶體（PRAM）、電阻式隨機存取記憶體（ReRAM）、鐵電式隨機存取記憶體（FeRAM）、磁阻式隨機存取記憶體（magneto-resistive RAM，MRAM）、或晶閘管隨機存取記憶體（thyristor RAM，TRAM）等。儲存模組7300可為根據本發明概念實施例的儲存裝置。

網路模組7400可與外部裝置進行通信。在實施例中，網路模組7400可支援例如以下無線通訊：分碼多重存取（code division multiple access，CDMA）、全球行動通訊系統（global system for mobile communication，GSM）、寬頻分碼多重存取（wideband CDMA，WCDMA）、CDMA-2000、分時多重存取（time division multiple access，TDMA）、長期演進（long term evolution，LTE）、全球微波連接互通（worldwide interoperability for microwave access，Wimax）、無線區域網路（wireless LAN，WLAN）、超寬頻帶（ultra wide band，UWB）、藍牙、及無線顯示器（wireless display，WI-DI）等。

記憶體模組7500可作為電腦系統7000的主記憶體、工作記憶體、緩衝記憶體、或快取記憶體來運行。記憶體模組7500可包括：揮發性記憶體，例如，動態隨機存取記憶體及靜態隨機存取記憶體；反或揮發性記憶體，例如，反及快閃記憶體、反或快閃記憶體、相變化隨機存取記憶體、電阻式隨機存取記憶體、鐵電式隨機存取記憶體、磁阻式隨機存取記憶體及晶閘管隨機存取記憶體。記憶體模組7500可包括根據本發明概念實施例的儲存裝置1000、2000、3000、4000、5000、及6000中的至少一種。

系統匯流排7600可將主機7100、使用者介面7200、儲存模組7300、網路模組7400、及記憶體模組7500電連接至彼此。

根據本發明概念實施例的儲存裝置可通過增加可使用的行冗餘來提高修復效率。

儘管已參照不同實施例闡述了本發明概念，然而對於所屬領域中的技術人員來說應顯而易見，在不背離本發明概念的精神及範圍的條件下，可作出各種改變及潤飾。因此，應理解，以上實施例並非限制性的，而是說明性的。

1000、2000、3000、4000、5000、6000‧‧‧儲存裝置

1100、2100、3100、4100、5100‧‧‧儲存單元陣列

1101、2101、3101、4101、5101‧‧‧第一墊

1108、2108、3108、4108‧‧‧第八墊

1109、2109、3109、4109、5109‧‧‧第九墊

1116、2116、3116、4116‧‧‧第十六墊

1117、2117、3117、4117‧‧‧第十七墊

5102‧‧‧第二墊

5110‧‧‧第十墊

5111‧‧‧第十一墊

5118‧‧‧第十八墊

1200、2200、3200、4200、5200‧‧‧行解碼器

1300、6400‧‧‧週邊電路

1310、6410‧‧‧命令及地址接墊

1320‧‧‧第一輸入/輸出接墊~第十七輸入/輸出接墊

1330、6430‧‧‧錯誤修正電路

2120‧‧‧開關

3201、3208、3209、3216、3217、4201、4208、4209、4216、4217、5201、5202、5209‧‧‧第一修復電路

3201_1、3201_2、3201_3、Fuseset＜1＞~Fuseset＜x＞‧‧‧熔絲組

3201_4、4201_4‧‧‧比較電路

3230、4230、5210‧‧‧第二修復電路

3241、4241‧‧‧第一子行解碼器/子行解碼器

3248、4248‧‧‧第八子行解碼器/子行解碼器

3249、4249‧‧‧第九子行解碼器/子行解碼器

3256、4256‧‧‧第十六子行解碼器/子行解碼器

3257、4257‧‧‧第十七子行解碼器/子行解碼器

3241_1‧‧‧行選擇線解碼器

3241_2‧‧‧備用行選擇線解碼器

4201_1、4201_2、4201_3‧‧‧熔絲組陣列

4260‧‧‧段解碼器

4300、5300‧‧‧列解碼器

5220‧‧‧第三修復電路

5241‧‧‧第一子行解碼器

5242‧‧‧第二子行解碼器

5249‧‧‧第九子行解碼器

6100_1‧‧‧第一儲存單元陣列

6100_2‧‧‧第二儲存單元陣列

6100_3~6100_k‧‧‧第三儲存單元陣列~第k儲存單元陣列

6200_1‧‧‧第一行解碼器

6200_2‧‧‧第二行解碼器

6200_3~6200_k‧‧‧第三行解碼器~第k行解碼器

6300_1‧‧‧第一列解碼器

6300_2‧‧‧第二列解碼器

6300_3~6300_k‧‧‧第三列解碼器~第k列解碼器

6420‧‧‧第一輸入/輸出接墊至第z輸入/輸出接墊

7000‧‧‧電腦系統

7100‧‧‧主機

7200‧‧‧使用者介面

7300‧‧‧儲存模組

7400‧‧‧網路模組

7500‧‧‧記憶體模組

7600‧‧‧系統匯流排

BL、BL2~BLn‧‧‧位元線

BL1‧‧‧第一位元線/位元線

C_CTL‧‧‧行控制信號

CA‧‧‧行地址

CREN1‧‧‧第一修復致能信號

CREN2‧‧‧第二修復致能信號

CREN3‧‧‧第三修復致能信號

CSL‧‧‧行選擇線

DQ1~DQz‧‧‧第一輸入/輸出接墊~第z輸入/輸出接墊

DQ17‧‧‧第十七輸入/輸出接墊/第十七接墊

RA‧‧‧列地址

RCA1、RCA2、RCA3、RCA1＜1:x＞、RCA2＜1:x＞、RCA3＜1:x＞‧‧‧修復行地址

S110、S120、S130、S140、S150‧‧‧操作

SBL、SBL2~SBLy‧‧‧備用位元線

SBL1‧‧‧第一備用位元線/備用位元線

SCSL‧‧‧備用行選擇線

SEG_1、SEG2~SEG_x‧‧‧段

SEG＜1:x＞‧‧‧段信號

WL、WL3~WLm‧‧‧字元線

WL1‧‧‧第一字元線/字元線

WL2‧‧‧第二字元線/字元線

通過參照以下圖式閱讀以下說明，以上及其他目標及特徵將變得顯而易見，其中除非另外指明，否則在所有的各個圖中相同的參考編號代表相同的元件，且在所述各個圖中：圖1說明根據本發明概念實施例的儲存裝置的方塊圖。圖2詳細說明圖1所示第一墊的方塊圖。圖3詳細說明圖1所示行選擇線與位元線之間的關係的方塊圖。圖4說明根據本發明概念實施例的儲存裝置的方塊圖。圖5說明圖4所示儲存裝置的方塊圖。圖6說明圖4及圖5所示修復電路的方塊圖。圖7說明圖4及圖5所示子行解碼器的方塊圖。圖8說明根據本發明概念實施例的儲存裝置的方塊圖。圖9說明圖8所示行解碼器的方塊圖。圖10說明圖9所示修復電路的方塊圖。圖11說明根據本發明概念實施例的儲存裝置的方塊圖。圖12說明根據本發明概念實施例的儲存裝置的方塊圖。圖13說明根據本發明概念實施例的儲存裝置的測試方法的流程圖。圖14說明根據本發明概念實施例的儲存裝置的應用實例的方塊圖。

Claims

一種儲存裝置，包括：儲存單元陣列，包括連接到字元線的多個墊及多個位元線；以及行解碼器，包括第一修復電路及第二修復電路，在所述第一修復電路中儲存第一修復行位址，在所述第二修復電路中儲存第二修復行位址，其中當所述第一修復行位址與讀取命令或寫入命令中的所接收行位址重合時，所述行解碼器經配置以在所述多個墊中的一個墊中從除與所述所接收行位址對應的多個位元線之外的所述多個位元線中選擇其他位元線，且其中當所述第二修復行位址與所述所接收行位址重合時，所述行解碼器經配置以在所述多個墊中從除與所述所接收行位址對應的所述位元線之外的所述多個位元線中選擇其他位元線。
如申請專利範圍第1項所述的儲存裝置，所述儲存單元陣列更包括：第一多個儲存單元，連接到所述字元線及從所述多個位元線中的第一多條位元線；以及第二多個儲存單元，連接到所述字元線及從所述多個位元線中的第二多條位元線，其中所述第一多個儲存單元及所述第二多個儲存單元設置於所述多個墊中的每一個墊中，其中當所述第二修復行位址不與所述所接收行位址重合時，所述行解碼器經配置以從所述第一多個儲存單元中選擇第一多個目標儲存單元，且其中當所述第二修復行位址與所述所接收行位址重合時，所述行解碼器經配置以從所述第二多個儲存單元中選擇第二多個目標儲存單元。
如申請專利範圍第2項所述的儲存裝置，所述第二多個目標儲存單元中的缺陷數目小於所述第一多個目標儲存單元中的缺陷數目，且其中儲存於所述第一多個目標儲存單元的資料不能通過錯誤修正編碼及解碼進行修正，且儲存於所述第二多個目標儲存單元的資料能通過所述錯誤修正編碼及解碼進行修正。
如申請專利範圍第2項所述的儲存裝置，所述第一多個目標儲存單元的數目及所述第二多個目標儲存單元的數目與正常資料及和所述正常資料相關聯的錯誤修正編碼及解碼的同位資料之和在大小上相對應。
如申請專利範圍第4項所述的儲存裝置，更包括：錯誤修正碼電路，被配置成使用所述同位資料來執行所述錯誤修正編碼及解碼。
如申請專利範圍第1項所述的儲存裝置，所述行解碼器更包括：多個子行解碼器，分別連接到所述多個墊，所述多個子行解碼器被配置成參照所述所接收行位址來選擇第一多條位元線及參照所述第一修復電路提供的第一修復致能信號或所述第二修復電路提供的第二修復致能信號來選擇第二多條位元線。
如申請專利範圍第6項所述的儲存裝置，所述第一修復電路經配置以將所述第一修復行位址與所述所接收行位址進行比較，並將所述第一修復致能信號提供至所述多個子行解碼器，且其中所述第二修復電路經配置以將所述第二修復行位址與所述所接收行位址進行比較，並將所述第二修復致能信號提供至所述多個子行解碼器。
如申請專利範圍第6項所述的儲存裝置，所述多個子行解碼器中的每一個包括：第一行選擇線解碼器，被配置成當所述第一修復致能信號及所述第二修復致能信號未被啟動，則參照所述所接收行位址來選擇所述第一多條位元線；以及第二行選擇線解碼器，被配置成當所述第一修復致能信號及所述第二修復致能信號被啟動，則選擇所述第二多條位元線。
如申請專利範圍第6項所述的儲存裝置，所述第一多條位元線及所述第二多條位元線基於用於選擇所述字元線的列位址而分別被劃分成多個段，且其中所述行解碼器更包括：段解碼器，被配置成對所述列位址進行解碼並為所述第一修復電路及所述第二修復電路提供段資訊，所述段資訊包含與所述字元線對應的列位址的資訊。
如申請專利範圍第9項所述的儲存裝置，所述第一修復電路包括：第一多個熔絲組，其中儲存第一多個修復行位址且所述第一多個修復行位址的數目與所述多個段的數目相同；以及第一比較電路，被配置成通過將所述所接收行位址與所述第一多個熔絲組中被所述段資訊啟動的第一熔絲組的所述第一多個修復行位址中的第一修復行位址進行比較來產生所述第一修復致能信號，其中所述第一修復電路經配置以將所述第一修復致能信號提供至所述多個子行解碼器中的一個，其中所述第二修復電路包括：第二多個熔絲組，其中儲存第二多個修復行位址，且所述第二多個修復行位址的數目與所述多個段的數目相同；以及第二比較電路，被配置成通過將所述所接收行位址與所述第二多個熔絲組中被所述段資訊啟動的第二熔絲組的所述第二多個修復行位址中的第二修復行位址進行比較來產生所述第二修復致能信號，且其中所述第二修復電路經配置以將所述第二修復致能信號提供至所述多個子行解碼器。
一種儲存裝置，包括：儲存單元陣列，包括與第一字元線連接的第一多個墊及與第二字元線連接的第二多個墊，其中所述第一多個墊及所述第二多個墊連接至多個位元線，且其中通過單一啟動命令來選擇連接到所述第一字元線及所述第二字元線的多個儲存單元；以及行解碼器，包括第一修復電路及第二修復電路，在所述第一修復電路中儲存第一修復行位址，在第二修復電路中儲存第二修復行位址，其中當所述第一修復行位址與讀取命令或寫入命令中的所接收行位址重合時，所述行解碼器經配置以在所述第一多個墊中從多個位元線中與對應於所述所接收行位址的位元線中選擇所述多個位元線中的不同的第一位元線，且其中當所述第二修復行位址與所述所接收行位址重合時，所述行解碼器經配置以在所述第二多個墊中從與對應於所述所接收行位址的所述位元線不同的所述多個位元線中選擇第二位元線。
如申請專利範圍第11項所述的儲存裝置，所述多個儲存單元中由所述行解碼器選擇的目標儲存單元的數目與正常資料及和所述正常資料相關聯的錯誤修正編碼及解碼的同位資料之和在大小上相對應。
如申請專利範圍第12項所述的儲存裝置，更包括：錯誤修正碼電路被配置成使用所述同位資料來執行所述錯誤修正編碼及解碼。
如申請專利範圍第11項所述的儲存裝置，所述行解碼器更包括：第三修復電路，在所述第三修復電路中儲存第三行位址，其中當所述第三行位址與所述所接收行位址重合時，所述行解碼器經配置以從所述第一多個墊中的一個墊及從所述第二多個墊中的一個墊中從除與所述所接收行位址對應的所述位元線之外的所述多個位元線中選擇第三位元線。
如申請專利範圍第11項所述的儲存裝置，當所述所接收行位址與所述第一修復行位址重合時，所述第一修復電路產生第一修復致能信號，其中當所述所接收行位址與所述第二修復行位址重合時，所述第二修復電路產生第二修復致能信號，以及其中所述行解碼器更包括：多個子行解碼器，分別與所述第一多個墊及所述第二多個墊連接，所述多個子行解碼器被配置成當所述第一修復致能信號及所述第二修復致能信號未被啟動時選擇與所述所接收行位址對應的所述位元線、當所述第一修復致能信號被啟動時選擇所述第一位元線、以及當所述第二修復致能信號被啟動時選擇所述第二位元線。
一種儲存裝置，包括：多個儲存單元陣列；以及多個行解碼器，分別與所述多個儲存單元陣列連接，所述多個行解碼器的每一個包括其中儲存第一修復行位址的第一修復電路及其中儲存第二修復行位址的第二修復電路，其中所述多個儲存單元陣列中的每一個包括連接到一條字元線的多個墊以及連接到所述多個墊的多個位元線，其中基於單一啟動命令來選擇所述多個儲存單元陣列中的至少兩個儲存單元陣列，其中當讀取命令或寫入命令中的所接收行位址與所述第一修復行位址彼此重合時，從所述多個行解碼器中與所述所選擇的至少兩個儲存單元陣列連接的至少兩個行解碼器中的每一個在所述多個墊中的一個墊中從除與所述所接收行位址對應的位元線之外的所述多個位元線中選擇其他位元線，以及其中當所述所接收行位址與所述第二修復行位址彼此重合時，與所述所選擇的至少兩個儲存單元陣列連接的所述至少兩個行解碼器中的每一個在所述多個墊中從除與所述所接收行位址對應的所述位元線之外的所述多個位元線中選擇第二位元線。
如申請專利範圍第16項所述的儲存裝置，在所述所選擇的至少兩個儲存單元陣列中，由所述至少兩個行解碼器選擇的目標儲存單元的數目與正常資料及和所述正常資料相關聯的錯誤修正編碼及解碼的同位資料之和在大小上相對應。
如申請專利範圍第17項所述的儲存裝置，更包括：錯誤修正碼電路，被配置成使用所述同位資料來執行所述錯誤修正編碼及解碼。
如申請專利範圍第16項所述的儲存裝置，所述多個行解碼器中的每一個更包括：多個子行解碼器，被配置成選擇與所述所接收行位址對應的所述位元線，其中所述多個子行解碼器的數目相同於所述多個墊的數目，其中在所述多個行解碼器中的每一個中，當所述所接收行位址與所述第一修復行位址重合時，所述第一修復電路將第一修復致能信號提供至所述多個子行解碼器中的一個，且其中在所述多個行解碼器中的每一個中，當所述所接收行位址與所述第二修復行位址重合時，所述第二修復電路將第二修復致能信號提供至所述多個子行解碼器。
如申請專利範圍第16項所述的儲存裝置，所述第一修復行位址不同於所述第二修復行位址。