KR20160043711A - 리페어 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

리페어 회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

제1제어신호에 응답하여 입력 어드레스의 부분 입력 어드레스를 디코딩하는 노멀 디코더; 제2제어신호에 응답하여 상기 부분 입력 어드레스와, 리페어 어드레스의 부분 리페어 어드레스를 비교하고, 상기 부분 입력 어드레스와 상기 부분 리페어 어드레스가 일치하는 경우에 컬럼 리페어 신호를 생성하는 비교부;및 상기 컬럼 리페어 신호에 응답하여 상기 리페어 어드레스를 디코딩하는 리던던시 디코더를 포함하는 리페어 회로가 제공되며, 더블 컬럼 라인 테스트에서 최상위 비트만 상이한 제1 및 제2노멀 컬럼라인 중 제1노멀 컬럼라인이 리페어된 경우에 제2노멀 컬럼라인에 대해서도 테스트를 수행할 수 있다.

Description

리페어 회로 및 이를 포함하는 반도체 메모리 장치{REPAIR CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로 결함 메모리 셀의 구제를 위한 리페어 회로를 포함하는 반도체 메모리 장치에 관한 것이다.
도 1은 일반적인 반도체 메모리 장치를 도시한 도면이다.
도 1을 참조하면, 반도체 메모리 장치는 노멀 셀 어레이(110)와, 리던던시 셀 어레이(120)와, 비교부(130)와, 제어부(140)와, 노멀 디코더(150) 및 리던던시 디코더(160)를 포함한다.
노멀 셀 어레이(110)는 다수의 로우(row) 어드레스(미도시)와 컬럼(column) 어드레스(CADD)에 대응하는 다수의 로우 라인(미도시) 및 컬럼 라인으로 구성되는 다수의 메모리 셀을 포함한다.
리던던시 셀 어레이(120)는 결함이 발생한 메모리 셀을 대체하기 위한 다수의 메모리 셀을 포함한다.
노멀 셀 어레이(110)는 다수의 노멀 컬럼신호에 대응하는 노멀 컬럼라인(BL1~BLN)을 포함하며, 리던던시 셀 어레이(120)는 다수의 리던던시 컬럼신호에 대응하는 리던던시 컬럼라인(RBL1~RBLM)를 포함한다.
비교부(130)는 외부로부터 컬럼 어드레스(CADD) 및 리페어 어드레스(YRA)를 수신받는다. 리페어 어드레스(YRA)는 도시되지 않았으나, 결함 정보를 저장하는 저장부로부터 수신받은 다수의 어드레스이다. 비교부(130)는 컬럼 어드레스(CADD)와 다수의 리페어 어드레스(YRA)를 비교하여, 비교 결과를 다수의 컬럼 리페어 신호(SYEB)로서 출력할 수 있다.
제어부(140)는 다수의 컬럼 리페어 신호(SYEB)를 수신받아 하나라도 활성화되어 있는 경우, 외부로부터 인가된 컬럼 어드레스(CADD)가 결함 어드레스인 것을 의미하는 것으로 차단 신호(YIKILLB)를 활성화한다.
노멀 디코더(150)는 컬럼 어드레스(CADD)와, 테스트 신호(TDBLEYI) 및 차단 신호(YIKILLB)를 수신받는다. 테스트 신호(TDBLEYI)는 단일 컬럼 라인이 아닌 더블(double) 컬럼 라인을 구동시켜 테스트 동작을 수행하기 위해 활성화된 테스트 신호이다. 노멀 디코더(150)는 차단 신호(YIKILLB)가 비활성화되고, 테스트 신호(TDBLEYI)가 활성화된 경우, 컬럼 어드레스(CADD) 중 최상위 비트를 돈 케어(don't care) 상태로 유지하며, 수신받은 컬럼 어드레스(CADD)를 디코딩하여 출력한다. 노멀 디코더(150)는 디코딩된 신호에 대응하는 노멀 컬럼라인(BL<1:N>)을 활성화시킨다. 노멀 디코더(150)는 차단 신호(YIKILLB)가 활성화된 경우 컬럼 어드레스(CADD)의 디코딩 동작을 중단한다.
리던던시 디코더(160)는 다수의 컬럼 리페어 신호(SYEB)를 수신받아 이를 디코딩하여, 활성화된 컬럼 리페어 신호(SYEB)에 대응하는 리던던시 셀 어레이(120)의 리던던시 컬럼라인(RBL<1:M>)을 활성화시킨다.
다음으로 동작에 대해 설명하면, 더블 컬럼 라인을 구동시켜 테스트 동작을 수행하기 위해 활성화된 테스트 신호(TDBLEYI)가 노멀 디코더(150)로 수신된다. 컬럼 어드레스(CADD)와 리페어 어드레스(YRA)를 비교하여, 비교 결과 컬럼 어드레스(CADD)와 리페어 어드레스(YRA)가 일치하지 않게 되면 컬럼 리페어 신호(SYEB)는 비활성화되고, 이에 따라 제어부(140)의 차단 신호(YIKILLB)는 비활성화된다. 노멀 디코더(150)는 컬럼 어드레스(CADD) 및 테스트 신호(TDBLEYI)가 인에이블된 경우 컬럼 어드레스(CADD>) 중 최상위 비트를 돈 케어 상태로 유지하며, 수신받은 컬럼 어드레스(CADD)를 디코딩하여 출력할 수 있다. 노멀 디코더(150)는 디코딩된 신호에 대응하는 노멀 컬럼라인(BL<1:N>)을 활성화시킬 수 있다. 이때, 테스트 신호(TDBLEYI)에 응답하여 노멀 디코더(150)는 최상위 비트를 돈 케어시키기 때문에 최종적으로 활성화되는 노멀 컬럼라인(BL<1:N>)은 제1 및 제2 노멀 컬럼라인이 될 수 있다.
반면에, 비교 결과 컬럼 어드레스(CADD)와 리페어 어드레스(YRA)가 일치하게 되면 컬럼 리페어 신호(SYEB)를 활성화시킨다. 리던던시 디코더(160)는 컬럼 리페어 신호(SYEB)를 수신받아 디코딩하여 활성화된 컬럼 리페어 신호(SYEB)에 대응하는 리던던시 셀 어레이(120)의 리던던시 컬럼라인(RBL<1:M>)을 활성화시킬 수 있다. 컬럼 리페어 신호(SYEB)를 수신받는 제어부(140)는 활성화된 차단 신호(KILLB)를 생성하고, 노멀 디코더(150)는 차단 신호(KILLB)에 응답하여 디코딩 동작이 차단된다. 즉, 노멀 디코더(150)는 더블 컬럼 테스트 모드를 위한 테스트 신호(TDBLEYI)가 활성화된 경우라도 차단 신호(YIKILLB)에 응답하여 디코딩 동작을 수행하지 못하기 때문에 노멀 컬럼라인(BL<1:N>)은 활성화되지 못한다.
따라서, 더블 컬럼 테스트 모드에서 컬럼 어드레스(CADD)에 대응하는 제1노멀 컬럼라인이 결함이 발생하지 않은 경우에는 제1노멀 컬럼라인과 제2노멀 컬럼라인을 동시에 활성화시킴으로써 테스트를 수행할 수 있으나, 제1노멀 컬럼라인이 결함이 발생한 경우에는 리페어 동작을 통해 리던던시 컬럼라인이 활성화되고, 컬럼 어드레스(CADD)와 최상위 비트를 제외한 나머지 어드레스가 동일한 제2노멀 컬럼라인은 비활성화된다. 즉, 더블 컬럼 테스트 모드에서 최상위 비트만 상이한 제1 및 제2노멀 컬럼라인 중 제1노멀 컬럼라인이 결함이 발생되어 리페어를 수행한 상태라면, 나머지 제2노멀 컬럼라인에 대한 테스트를 동시에 수행하지 못한다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 리페어 동작 이후에 더블 컬럼 라인을 이용한 테스트 동작이 가능한 반도체 메모리 장치를 제공한다.
본 발명의 일 실시예에 따른 리페어 회로는, 제1제어신호에 응답하여 입력 어드레스의 부분 입력 어드레스를 디코딩하는 노멀 디코더; 제2제어신호에 응답하여 상기 부분 입력 어드레스와, 리페어 어드레스의 부분 리페어 어드레스를 비교하고, 상기 부분 입력 어드레스와 상기 부분 리페어 어드레스가 일치하는 경우에 컬럼 리페어 신호를 생성하는 비교부;및 상기 컬럼 리페어 신호에 응답하여 상기 리페어 어드레스를 디코딩하는 리던던시 디코더를 포함할 수 있다.
바람직하게, 상기 노멀 디코더는 상기 입력 어드레스를 더 디코딩하고, 상기 비교부는 상기 입력 어드레스와 상기 리페어 어드레스를 더 비교하고, 상기 입력 어드레스와 상기 리페어 어드레스가 일치하는 경우에 상기 컬럼 리페어 신호를 생성하며, 상기 컬럼 리페어 신호에 응답하여 상기 노멀 디코더를 비활성화시키되, 상기 제2제어신호에 응답하여 비활성화되는 중복 제어부를 더 포함할 수 있다.
바람직하게, 상기 제1제어신호는 더블 테스트 모드신호이며, 상기 제2제어신호는 상기 더블 테스트 모드신호가 활성화된 이후 라이트 동작을 위한 신호일 수 있다.
바람직하게, 상기 비교부는 상기 입력 어드레스와 상기 리페어 어드레스의 최상위 비트를 제외한 상기 부분 입력 어드레스 및 상기 부분 리페어 어드레스를 각각 비교하여, 비교 결과를 출력하기 위한 제1서브 비교부; 상기 입력 어드레스와 상기 리페어 어드레스의 최상위 비트를 각각 비교하여 비교 결과를 출력하되, 상기 제2제어신호에 응답하여 상기 입력 어드레스 및 상기 리페어 어드레스의 최상위 비트가 서로 일치하는 것으로 설정하여 비교 결과를 출력하는 제2서브 비교부;및 상기 제1서브 비교부 및 상기 제2서브 비교부로부터 출력된 상기 비교 결과에 기초하여 상기 컬럼 리페어 신호를 생성하기 위한 병합부를 포함할 수 있다.
바람직하게, 상기 중복 제어부는 상기 컬럼 리페어 신호에 응답하여 상기 노멀 디코더를 비활성화시키기 위한 차단 신호를 생성할 수 있다.
바람직하게, 상기 노멀 디코더는 상기 차단 신호가 비활성화된 경우 상기 입력 어드레스를 디코딩하여 컬럼 디코딩 신호를 생성하는 프리 디코더;및 상기 컬럼 디코딩 신호에 대응하는 노멀 컬럼라인을 선택하기 위한 메인 디코더를 포함할 수 있다.
바람직하게, 상기 프리 디코더는 상기 제1제어신호에 응답하여 상기 입력 어드레스의 최상위 비트를 돈 케어(don't care) 상태로 유지할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 노멀 컬럼라인 및 리던던시 컬럼라인을 포함하는 메모리 셀 어레이; 제1제어신호에 응답하여 입력 어드레스를 디코딩하며, 상기 입력 어드레스 중 소정 비트는 돈 케어(don't care) 상태를 유지하여 상기 노멀 컬럼라인을 억세스하기 위한 노멀 디코더; 상기 입력 어드레스 및 리페어 어드레스를 비교하여 상기 리던던시 컬럼라인을 억세스하기 위한 컬럼 리페어 신호를 생성하는 비교부;및 상기 컬럼 리페어 신호가 활성화되면 상기 노멀 컬럼라인의 억세스를 막는 차단 신호를 생성하는 중복 제어부를 포함하고, 제2제어신호에 응답하여 상기 비교부는 상기 입력 어드레스 및 상기 리페어 어드레스의 소정 비트를 비교 대상에서 제외하고, 상기 중복 제어부는 상기 차단 신호를 예정된 레벨로 고정할 수 있다.
바람직하게, 상기 제1제어신호는 더블 테스트 모드신호이며, 상기 제2제어신호는 상기 더블 테스트 모드신호가 활성화된 이후 라이트 동작을 위한 신호일 수 있다.
바람직하게, 상기 비교부는 상기 입력 어드레스와 상기 리페어 어드레스의 최상위 비트를 제외한 부분 입력 어드레스 및 부분 리페어 어드레스를 각각 비교하여, 비교 결과를 출력하기 위한 제1서브 비교부; 상기 입력 어드레스와 상기 리페어 어드레스의 최상위 비트를 각각 비교하여 비교 결과를 출력하되, 상기 제2제어신호에 응답하여 상기 입력 어드레스 및 상기 리페어 어드레스의 최상위 비트가 서로 일치하는 것으로 설정하여 비교 결과를 출력하는 제2서브 비교부;및 상기 제1서브 비교부 및 상기 제2서브 비교부로부터 출력된 상기 비교 결과에 기초하여 상기 컬럼 리페어 신호를 생성하기 위한 병합부를 포함할 수 있다.
바람직하게, 상기 노멀 디코더는 상기 차단 신호가 비활성화된 경우 상기 입력 어드레스를 디코딩하여 컬럼 디코딩 신호를 생성하는 프리 디코더;및 상기 컬럼 디코딩 신호에 대응하는 노멀 컬럼라인을 선택하기 위한 메인 디코더를 포함할 수 있다.
바람직하게, 상기 반도체 메모리 장치는 상기 컬럼 리페어 신호에 응답하여 상기 리던던시 컬럼라인 중 상기 컬럼 리페어 신호에 대응하는 리던던시 컬럼라인을 선택하기 위한 리던던시 디코더를 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작방법은, 노멀 컬럼라인 및 리던던시 컬럼라인을 포함하는 반도체 메모리 장치의 동작방법에 있어서, 입력 어드레스 및 리페어 어드레스를 비교하되, 더블 테스트 모드 중 라이트 동작시 상기 입력 어드레스 및 리페어 어드레스의 소정 비트가 제외된 나머지 비트들을 비교하는 단계; 상기 비교하는 단계의 비교 결과 상기 입력 어드레스 및 상기 리페어 어드레스가 일치한 경우 상기 리던던시 컬럼라인을 억세스하는 단계;및 상기 비교하는 단계의 비교 결과와 관계없이 상기 입력 어드레스에 대응하는 제1노멀 컬럼라인 및 상기 컬럼 어드레스 중 최상위 비트만 상이한 제2노멀 컬럼라인을 억세스하는 단계를 포함할 수 있다.
바람직하게, 상기 입력 어드레스 및 리페어 어드레스의 소정 비트가 제외된 나머지 비트들을 비교하는 단계는 상기 입력 어드레스 및 리페어 어드레스의 최상위 비트가 서로 일치하는 것으로 설정하는 단계를 포함할 수 있다.
바람직하게, 상기 반도체 메모리 장치의 동작방법은 상기 라이트 동작이 아닌 경우에는 상기 입력 어드레스 및 상기 리페어 어드레스를 비교하는 단계;및 상기 비교하는 단계의 비교 결과 상기 입력 어드레스 및 상기 리페어 어드레스가 일치한 경우 상기 리던던시 컬럼라인을 억세스하고, 그렇지 않은 경우 상기 입력 어드레스에 대응하는 제1노멀 컬럼라인 및 상기 입력 어드레스 중 최상위 비트를 제외한 나머지 비트가 동일한 제2노멀 컬럼라인을 억세스하는 단계를 더 포함할 수 있다.
제안된 실시예에 따른 반도체 메모리 장치는 더블 컬럼 라인 테스트모드에서 최상위 비트만 상이한 제1 및 제2노멀 컬럼라인 중 제1노멀 컬럼라인이 리페어된 경우에 제2노멀 컬럼라인에 대해서도 테스트를 수행할 수 있다.
도 1은 일반적인 반도체 메모리 장치를 도시한 도면.
도 2는 본 발명의 일 실시예를 도시한 블록도.
도 3은 도 2에 도시된 제1비교부를 도시한 블록도.
도 4는 도 3에 도시된 제1서브 비교부의 회로도.
도 5는 도 3에 도시된 제2서브 비교부의 회로도.
도 6은 도 2에 도시된 중복 제어부의 회로도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
도 2는 본 발명의 일 실시예를 도시한 블록도이다.
도 2를 참조하면, 반도체 메모리 장치는 제1내지 제N비교부(210A,210B,210C,210D)와, 리던던시 디코더(220)와, 중복 제어부(230) 및 노멀 디코더(240)를 포함할 수 있다. 이하, 7비트의 컬럼 어드레스(CADD<0:6>)를 통해 128개의 노멀 컬럼라인 및 N개의 리던던시 컬럼라인을 포함하는 메모리 셀 어레이를 일례로서 설명하기로 한다.
상기 반도체 메모리 장치는 상기 노멀 컬럼라인 중 2개의 노멀 컬럼라인을 구동시켜 테스트 동작을 수행하기 위한 더블 컬럼라인 테스트모드인 경우에 더블 테스트 모드신호(TDBLEYI)가 활성화될 수 있다. 상기 더블 테스트 모드신호(TDBLEYI)는 모드 레지스터 셋(Mode Register Set)을 통해 생성된 신호 및 테스트 모드의 진입 여부 및 다양한 테스트 모드 중 더블 테스트 모드를 선택하기 위한 특정 어드레스를 수신받아 설정될 수 있다.
상기 제1비교부(210A)는 외부로부터 컬럼 어드레스(CADD<0:6>)와 제1리페어 어드레스(YRA0<0:6>) 및 더블 테스트 라이트 신호(TDBLEYI_WT)를 수신받을 수 있다. 상기 제1리페어 어드레스(YRA0<0:6>)는 도시되지 않았으나, 상기 반도체 메모리 장치에 포함되는 리페어 동작을 위한 결함 정보가 저장된 저장부로부터 수신받은 어드레스를 의미할 수 있다. 상기 더블 테스트 라이트신호(TDBLEYI_WT)는 상기 더블 테스트 모드신호(TDBLEYI)가 활성화된 이후 라이트(write) 모드에서 활성화되며, 리드(read) 모드에서는 비활성화되는 신호일 수 있다. 상기 제1비교부(210A)는 상기 컬럼 어드레스(CADD<0:6>)와 상기 제1리페어 어드레스(YRA0<0:6>)를 비교하여 제1컬럼 리페어 신호(SYEB<0>)를 출력할 수 있다.
상기 제1비교부(210A)는 상기 더블 테스트 라이트신호(TDBLEYI_WT)에 응답하여 상기 컬럼 어드레스(CADD<0:6>)와 상기 제1리페어 어드레스(YRA0<0:6>)를 비교하되, 최상위 비트를 제외한 나머지 비트들에 대해서 비교동작을 수행할 수 있다. 다시 말해, 상기 제1비교부(210A)는 상기 더블 테스트 라이트신호(TDBLEYI_WT)에 응답하여 상기 컬럼 어드레스(CADD<0:6>)와 상기 제1리페어 어드레스(YRA0<0:6>)의 최상위 비트가 서로 일치하는 것으로 설정하고, 상기 컬럼 어드레스(CADD<0:6>)와 상기 제1리페어 어드레스(YRA0<0:6>)의 최상위 비트를 제외하는 나머지 비트들이 모두 일치하는 경우에 상기 제1컬럼 리페어 신호(SYEB<0>)를 출력할 수 있다.
상기 제2비교부(210B)는 상기 컬럼 어드레스(CADD<0:6>)와 제2리페어 어드레스(YRA1<0:6>) 및 상기 더블 테스트 라이트신호(TDBLEYI_WT)를 수신받을 수 있다. 상기 제2비교부(210B)는 상기 컬럼 어드레스(CADD<0:6>)와 상기 제2리페어 어드레스(YRA1<0:6>)를 비교하여 제2컬럼 리페어 신호(SYEB<1>)를 출력할 수 있다. 상기 제2비교부(210B)는 상기 더블 테스트 라이트신호(TDBLEYI_WT)에 응답하여 상기 컬럼 어드레스(CADD<0:6>)와 상기 제2리페어 어드레스(YRA1<0:6>)를 비교하되, 최상위 비트를 제외한 나머지 비트들에 대해서 비교동작을 수행할 수 있다. 다시 말해, 상기 제2비교부(210B)는 상기 더블 테스트 라이트신호(TDBLEYI_WT)에 응답하여 상기 컬럼 어드레스(CADD<0:6>)와 상기 제2리페어 어드레스(YRA1<0:6>)의 최상위 비트가 서로 일치하는 것으로 설정하고, 상기 컬럼 어드레스(CADD<0:6>)와 상기 제2리페어 어드레스(YRA1<0:6>)의 최상위 비트를 제외하는 나머지 비트들이 모두 일치하는 경우에 상기 제2컬럼 리페어 신호(SYEB<1>)를 출력할 수 있다.
이하, 상기 제3내지 제N비교부(210,210D)는 각각 비교부로 수신되는 제3내지 제N리페어 어드레스(YRA2<0:6> ~ YRAN-1<0:6>)만 상이할 뿐 구성 요소 및 동작은 상기 제1비교부(210A) 및 제2비교부(210B)와 동일할 수 있다.
상기 리던던시 디코더(220)는 상기 제1내지 제N컬럼 리페어 신호(SYEB<0:N-1>)를 디코딩하여 상기 제1내지 제N컬럼 리페어 신호(SYEB<0:N-1>)에 대응하는 N개의 리던던시 컬럼 선택신호(SYI<0:N-1>)를 출력할 수 있다.
상기 리던던시 디코더(220)로부터 출력된 상기 리던더시 컬럼 선택신호(SYI<0:N-1>)에 응답하여 이에 대응하는 상기 리던던시 컬럼라인이 활성화될 수 있다.
상기 중복 제어부(230)는 상기 제1내지 제N컬럼 리페어 신호(SYEB<0:N-1>) 및 상기 더블 테스트 라이트신호(TDBLEYI_WT)를 수신받을 수 있다. 상기 중복 제어부(230)는 상기 더블 테스트 라이트신호(TDBLEYI_WT)에 응답하여 상기 제1내지 제N컬럼 리페어 신호(SYEB<0:N-1>)의 활성화 여부와 관계없이 차단 신호(YIKILLB)를 예정된 레벨로 고정시킬 수 있다. 예컨대, 상기 제1내지 제N컬럼 리페어 신호(SYEB<0:N-1>) 중 하나라도 활성화되면 상기 중복 제어부(230)는 상기 차단 신호(YIKILLB)를 활성화할 수 있다. 하지만, 상기 더블 테스트 라이트신호(TDBLEYI_WT)가 활성화되면 상기 제1내지 제N컬럼 리페어 신호(SYEB<0:N-1>)의 활성화여부와 관계없이 상기 차단 신호(YIKILLB)를 예정된 레벨 즉, 비활성화시킬 수 있다.
상기 노멀 디코더(240)는 제1내지 제3프리 디코더(241,242,243)와 메인 디코더(244)를 포함할 수 있다.
상기 제1프리 디코더(241)는 상기 차단 신호(YIKILLB)에 응답하여 7개 비트의 컬럼 어드레스(CADD<0:6>) 중 2개 비트의 컬럼 어드레스(CADD<0:1>)를 인가받아 이를 디코딩하여 제1컬럼 디코딩 신호(LAY01<0:3>)를 출력할 수 있다.
상기 제2프리 디코더(242)는 상기 차단 신호(YIKILLB)에 응답하여 7개 비트의 컬럼 어드레스(CADD<<0:6>) 중 2개 비트의 컬럼 어드레스(CADD<2:3>)를 인가받아 이를 디코딩하여 제2컬럼 디코딩 신호(LAY23<0:3>)를 출력할 수 있다.
상기 제3프리 디코더(243)는 상기 차단 신호(YIKILLB) 및 상기 더블 테스트 모드신호(TDBLEYI)에 응답하여 7개 비트의 컬럼 어드레스(CADD<0:6>) 중 3개 비트의 컬럼 어드레스(CADD<4:6>)를 인가받아 이를 디코딩하여 제3컬럼 디코딩 신호(LAY456<0:7>)를 출력할 수 있다. 상기 더블 테스트 모드신호(TDBLEYI)는 전술하였듯이, 더블 컬럼라인을 이용한 테스트 모드를 수행하는 경우에 활성화되는 신호일 수 있다. 상기 제3프리 디코더(243)는 상기 더블 테스트 모드신호(TDBLEYI)에 응답하여 상기 3개 비트의 컬럼 어드레스(CADD<4:6>) 중 최상위 비트를 돈 케어(don't care) 상태로 유지할 수 있다.
상기 메인 디코더(244)는 상기 제1내지 제3프리 디코더(241,242,243)에서 출력된 상기 제1내지 제3컬럼 디코딩 신호(LAY01<0:3>,LAY23<0:3>,LAY456<0:7>)에 응답하여 노멀 컬럼 선택신호(YI<0:127>)를 출력할 수 있다.
상기 메인 디코더(244)로부터 출력된 상기 노멀 컬럼 선택신호(YI<0:127>)에 응답하여 이에 대응하는 상기 노멀 컬럼라인이 활성화될 수 있다. 상기 메인 디코더(244)로부터 활성화된 상기 노멀 컬럼라인은 상기 제3프리 디코더(243)로부터 최상위 비트가 돈 케어되어 최종적으로 최상위 비트를 제외한 나머지 비트가 동일한 2개의 상기 노멀 컬럼라인이 활성화될 수 있다.
다음으로는 반도체 메모리 장치의 동작에 대해 설명하기로 한다.
먼저, 상기 더블 테스트 모드신호(TDBLEYI)가 활성화되고, 상기 더블 테스트 라이트신호(TDBLEYI_WT)가 비활성화된 경우를 설명하기로 한다.
상기 더블 테스트 라이트신호(TDBLEYI_WT)가 비활성화됨에 따라 상기 제1내지 제N 비교부(210A,210B,210C,210D)는 외부로부터 수신받은 상기 컬럼 어드레스(CADD<0:6>) 및 상기 제1내지 제N리페어 어드레스(YRA0<0:6> ~ YRAN-1<0:6>)를 비교하여 비교 결과를 상기 제1내지 제N컬럼 리페어 신호(SYEB<0>~ SYEB<N-1>)로서 출력할 수 있다.
예컨대, 상기 컬럼 어드레스(CADD<0:6>)가 상기 제1리페어 어드레스(YRA0<0:6>)와 동일하다고 가정하면, 상기 제1비교부(210A)는 활성화된 상기 제1컬럼 리페어 신호(SYEB<0>)를 출력할 수 있다. 상기 제1컬럼 리페어 신호(SYEB<0>)에 응답하여 상기 리던던시 디코더(220)는 상기 제1컬럼 리페어 신호(SYEB<0>)를 디코딩하여 상기 제1리던던시 컬럼 선택신호(SYI<0>)를 출력할 수 있다. 출력된 상기 제1리던던시 컬럼 선택신호(SYI<0>)에 대응하는 제1리던던시 컬럼라인을 활성화 시킬 수 있다. 상기 중복 제어부(230)는 상기 제1내지 제N컬럼 리페어 신호(SYEB<0>~ SYEB<N-1>) 중 활성화된 상기 제1컬럼 리페어 신호(SYEB<0>)에 응답하여 활성화된 상기 차단신호(YIKILLB)를 출력할 수 있다. 상기 제1프리 디코더 내지 제3프리 디코더(241,242,243)는 상기 차단 신호(YIKILLB)에 응답하여 비활성화될 수 있다. 또한, 제1내지 제3프리 디코더(241,242,243)가 비활성화됨에 따라 상기 메인 디코더(244)는 유효하지 않는 컬럼 디코딩 신호를 수신받음으로써, 상기 노멀 컬럼라인은 구동되지 않을 수 있다.
반면에, 상기 더블 테스트 모드신호(TDBLEYI)가 활성화되고, 특히, 상기 더블 테스트 라이트 신호(TDBLEYI_WT)가 활성화되어 라이트 동작을 수행하는 경우를 설명하기로 한다.
상기 더블 테스트 라이트신호(TDBLEYI_WT)가 활성화됨에 따라 상기 제1 내지 제N비교부(210A,210B,210C,210D)는 외부로부터 수신받은 7비트의 컬럼 어드레스(CADD<0:6>) 및 7비트의 제1내지 제N 리페어 어드레스(YRA0<0:6>~YRAN-1<0:6>) 중 최상위 비트를 제외하고 나머지 비트들을 각각 비교할 수 있다. 즉, 상기 제1내지 제N비교부(210A,210B,210C,210D)는 상기 더블 테스트 라이트신호(TDBLEYI_WT)에 응답하여 상기 최상위 비트는 비교 결과 일치하는 것으로 설정되어, 나머지 6비트를 서로 비교하여 비교 결과를 상기 제1내지 제N컬럼 리페어 신호(SYEB<0:N-1>)로써 출력할 수 있다.
예컨대, 상기 컬럼 어드레스(CADD<0:6>)의 최상위 비트(CADD<6>)를 제외한 나머지 비트의 상기 컬럼 어드레스(CADD<0:5>)와 상기 제1리페어 어드레스(YRA0<0:6>)의 최상위 비트(YRA0<6>)를 제외한 나머지 비트의 상기 제1리페어 어드레스(YRA0<0:5>)가 일치한다고 하면, 상기 더블 테스트 라이트신호(TDBLEYI_WT)에 응답하여 상기 제1컬럼 리페어 신호(SYEB<0>)는 활성화될 수 있다. 또한, 상기 제2내지 제N비교부(210B,210C,210D)는 상기 컬럼 어드레스(CADD<0:5>)와 상기 제2내지 제N리페어 어드레스(YRA1<0:5> ~ YRAN-1<0:5>)를 비교한 결과 일치하지 않게 되어 상기 제2내지 제N컬럼 리페어 신호(SYEB<0:N-1>)는 비활성화될 수 있다. 상기 제1컬럼 리페어 신호(SYEB<0>)에 응답하여 상기 리던던시 디코더(220)는 상기 제1컬럼 리페어 신호(SYEB<0>)를 디코딩하며, 디코딩된 신호(SYEB<0>)에 대응하는 리던던시 컬럼라인을 활성화시킬 수 있다.
상기 중복 제어부(230)는 상기 더블 테스트 라이트신호(TDBLEYI_WT) 및 활성화된 상기 제1컬럼 리페어 신호(SYEB<0>)를 수신받을 수 있다. 상기 중복 제어부(230)는 상기 더블 테스트 라이트신호(TDBLEYI_WT)에 응답하여 상기 제1컬럼 리페어 신호(SYEB<0>)와 관계없이 상기 차단 신호(YIKILLB)를 비활성화시킬 수 있다. 상기 제1내지 제3프리 디코더(241,242,243)는 상기 차단 신호(YIKILLB) 및 외부로부터 컬럼 어드레스(CADD<0:6>)를 수신받을 수 있다. 상기 제1프리 디코더(241)는 상기 차단 신호(YIKIIB) 및 상기 컬럼 어드레스 중 1번째 및 2번째 비트의 컬럼 어드레스(CADD<0:1>)를 수신받아 디코딩할 수 있다. 상기 제2프리 디코더(242)는 상기 차단 신호(YIKILLB) 및 상기 컬럼 어드레스 중 3번째 및 4번째 비트의 컬럼 어드레스(CADD<2:3>)를 수신받아 디코딩할 수 있다. 상기 제3프리 디코더(243)는 상기 차단 신호(YIKILLB) 및 상기 컬럼 어드레스 중 5 내지 7번째 비트의 컬럼 어드레스(CADD<4:6>)를 수신받아 디코딩할 수 있다.
또한, 상기 제3프리 디코더는 상기 더블 테스트 모드신호(TDBLEYI)를 수신받아, 5 내지 7번째 비트의 컬럼 어드레스(CADD<4:6>) 중 최상위 비트인 7번째 비트는 돈 케어 상태를 유지할 수 있다. 상기 메인 디코더(244)는 제1내지 제3프리 디코더(241,242,243)로부터 제1내지 제3컬럼 디코딩 신호(LAY01<0:3>, LAY23<0:3>, LAY456<0:7>)를 수신받아 이에 대응하는 상기 노멀 컬럼라인을 활성화시킬 수 있다. 따라서, 상기 제3프리 디코더(243)로부터 최상위 비트는 돈 케어됨에 따라 상기 메인 디코더(244)는 2개의 노멀 컬럼라인을 활성화시킬 수 있다.
따라서, 본 발명의 일 실시에에 따른 반도체 메모리 장치는 최종적으로 제1컬럼 리페어 신호(SYEB<0>)에 대응하는 리던던시 컬럼라인 및 최상위 비트만 상이한 제1 및 제2 노멀 컬럼라인을 구동시킬 수 있다. 즉, 상기 반도체 메모리 장치는 더블 컬럼 테스트 모드에서 컬럼 어드레스에 대응하는 제1노멀 컬럼라인이 결함인 경우에 리던던시 컬럼라인을 활성화시키며, 이와 동시에 상기 제1노멀 컬럼라인과 최상이 비트만 상이한 제2노멀 컬럼라인을 활성화시킴으로써 리페어 이후에도 더블 테스트 동작을 수행하는 것이 가능하다.
도 3은 도 2에 도시된 제1비교부(210A)의 상세 블록도이다.
도 3을 참조하면, 상기 제1비교부(210A)는 6개의 제1서브 비교부(211_1,211_2 ~ 211_6)와, 제2서브 비교부(212) 및 병합부(213)를 포함할 수 있다. 상기 제1서브 비교부(211_1,211_2 ~ 211_6) 및 상기 제2서브 비교부(212)는 외부로부터 수신받은 컬럼 어드레스(CADD<0:6>)와 상기 제1리페어 어드레스(YRA0<0:6>)를 각각 비교하여, 비교 결과(YRHIT<0:6>)를 출력할 수 있다. 다시 말해, 6개의 제1서브 비교부(211_1,211_2~211_6)는 1번째 비트의 컬럼 어드레스(CADD<0>) 및 제1리페어 어드레스(YRA0<0>)부터 6번째 비트의 컬럼 어드레스(CADD<5>) 및 제1리페어 어드레스(YRA0<5>)를 각각 비교하여, 그 비교 결과(YRHIT<0:5>)를 출력할 수 있다. 또한, 상기 제2서브 비교부(212)는 더블 테스트 라이트신호(TDBLEYI_WT)와 7번째 비트의 컬럼 어드레스(CADD<6>) 및 제1리페어 어드레스(YRA0<6>)를 수신받을 수 있다. 상기 제2서브 비교부(212)는 상기 더블 테스트 라이트신호(TDBLEYI_WT)에 응답하여, 7번째 비트의 컬럼 어드레스(CADD<6>) 및 제1리페어 어드레스(YRA0<6>)를 비교하여 비교 결과를 출력하거나, 또는 7번째 비트의 컬럼 어드레스(CADD<6>) 및 제1리페어 어드레스(YRA0<6>)가 일치하는 것으로 설정하여 비교 결과(YRHIT<6>)를 출력할 수 있다. 상기 병합부(213)는 6개의 제1서브 비교부(211_1,211_2 ~ 211_6)로부터 출력된 비교 결과 (YRHIT<0:5>)및 제2서브 비교부(212)로부터 출력된 비교 결과(YRHIT<6>)를 수신받아 이를 병합하여 제1컬럼 리페어 신호(SYEB<0>)를 출력할 수 있다.
도 4는 도 3에서 도시된 제1서브 비교부(211_1)의 상세 회로도이다.
도 4를 참조하면, 상기 제1서브 비교부(211_1)는 제1리페어 어드레스 중 1번째 비트(YRA0<0>)가 '하이' 레벨인 경우 컬럼 어드레스 중 1번째 비트(CADD<0>)를 논리 레벨의 변화 없이 그대로 비교 결과(YHIT<0>)로서 전달하기 위한 전송 게이트(T1)와, 상기 제1리페어 어드레스(YRA0<0>)가 '로우'레벨인 경우 상기 컬럼 어드레스(CADD<0>)의 논리 레벨을 반전시켜 비교 결과(YHIT<0>)로서 전달하기 위한 인버터부(INT1)를 포함할 수 있다. 또한, 상기 제1서브 비교부(211_1)는 상기 컬럼 어드레스(CADD<0>)와 상기 제1리페어 어드레스(YRA0<0>) 및 상기 인버터부(INT1)로부터 출력된 신호에 응답하여 구동되는 제1내지 제4트랜지스터(MP1,MP2,MN1,MN2)를 포함할 수 있다.
동작을 설명하면, 상기 제1리페어 어드레스(YRA0<0>)가 '하이' 레벨이라면 상기 전송 게이트(T1)는 활성화됨으로써, 상기 컬럼 어드레스(CADD<0>)의 논리 레벨을 그래도 출력할 수 있다. 반면에, 상기 제1리페어 어드레스(YRA<0>)가 '로우' 레벨이라면 상기 전송 게이트(T1)는 비활성화됨으로써, 상기 컬럼 어드레스(CADD<0>)가 '하이' 레벨이라면 제3 및 제4 트랜지스터(MN1,MN2)가 구동되어 '로우' 레벨을 출력하며, 상기 컬럼 어드레스(CADD<0>)가 '로우'레벨이라면 제1 및 제2 트랜지스터(MP1,MP2)가 구동되어 '하이' 레벨을 출력할 수 있다.
즉, 상기 컬럼 어드레스트(CADD<0>)가 상기 제1리페어 어드레스(YRA0<0>)와 동일한 경우 '하이' 레벨을 갖는 상기 비교 결과(YRHIT<0>)를 출력하지만, 동일하지 않은 경우 '로우' 레벨을 갖는 상기 비교 결과(YRHIT<0>)를 출력할 수 있다.
도 5는 도 3에서 도시된 제2서브 비교부(212)의 상세 회로도이다.
도 5를 참조하면, 상기 제2서브 비교부(212)는 더블 테스트 라이트신호(TDBLEYI_WT)가 '로우' 레벨로 비활성화된 경우에 제1리페어 어드레스 중 7번째 비트(YRA0<6>)가 '하이'레벨이면 컬럼 어드레스 중 7번째 비트(CADD<6>)를 논리 레벨의 변화 없이 그대로 비교 결과(YHIT<6>)로서 전달하기 위한 전송 게이트(T1)와, 상기 제1리페어 어드레스(YRA0<6>)가 '로우'레벨이면 상기 컬럼 어드레스(CADD<6>)의 논리 레벨을 반전시켜 비교 결과(YHIT<6>)로서 전달하기 위한 제1인버터부(INV1)를 포함할 수 있다. 또한, 제2서브 비교부(212)는 상기 컬럼 어드레스(CADD<6>)와 상기 제1인버터부(INT1)로부터 출력된 신호 및 상기 더블 테스트 라이트신호(TDBLEYI_WT)와 상기 제1리페어 어드레스(YRA0<6>)가 조합된 신호에 응답하여 구동되는 제1내지 제4트랜지스터(MP1,MP2,MN1,MN2)를 포함할 수 있다. 상기 제2서브 비교부(212)는 상기 더블 테스트 라이트신호(TDBLEYI_WT)가 '하이'레벨로 활성화된 경우, '하이' 레벨의 비교 결과(YRHIT<6>)를 출력하기 위한 풀업 트랜지스터(MP3)를 포함할 수 있다.
동작을 설명하면, 상기 더블 테스트 라이트신호(TDBLEYI_WT)가 '로우' 레벨인 경우, 상기 도4의 제1서브 비교부(211_1)의 동작과 동일하게, 상기 제1리페어 어드레스(YRA0<6>)가 '하이' 레벨이라면 상기 전송 게이트(T1)는 활성화됨으로써, 상기 컬럼 어드레스(CADD<6>)의 논리 레벨을 그래도 출력할 수 있다. 반면에, 상기 제1리페어 어드레스(YRA<6>)가 '로우' 레벨이라면 상기 전송 게이트(T1)는 비활성화됨으로써, 상기 상기 컬럼 어드레스(CADD<6>)가 '하이' 레벨이라면 제3 및 제4 트랜지스터(MN1,MN2)가 구동되어 '로우' 레벨을 출력하며, 상기 상기 컬럼 어드레스(CADD<6>)가 '로우'레벨이라면 제1 및 제2 트랜지스터(MP1,MP2)가 구동되어 '하이' 레벨을 출력할 수 있다.
반면에, 상기 더블 테스트 라이트신호(TDBLEYI_WT)가 '하이'레벨인 경우, 상기 컬럼 어드레스(CADD<6>) 및 리페어 어드레스(YRA0<6>)와 관계없이 상기 풀업 트랜지스터(MP3)가 구동됨으로써, '하이' 레벨인 비교 결과(YRHIT<6>)를 출력할 수 있다.
도 6은 도 2에서 도시된 중복 제어부(230)의 상세 회로도이다.
도 6을 참조하면, 상기 중복 제어부(230)는 제1내지 제N컬럼 리페어 신호(SYEB<0:N-1>) 및 더블 테스트 라이트신호(TDBLEYI_WT)를 수신받을 수 있다. 상기 중복 제어부(230)는 상기 더블 테스트 라이트신호(TDBLEYI_WT)가 '로우' 레벨인 경우 상기 제1내지 제N컬럼 리페어 신호(SYEB<0:N-1>)의 활성화 여부에 따라 상기 제1내지 제N컬럼 리페어 신호(SYEB<0:N-1>) 중 하나라도 활성화되면 '로우'레벨의 신호를 차단 신호(YIKILLB)로서 출력하기 위한 제1전송 게이트(T1)를 포함할 수 있다. 상기 중복 제어부(230)는 상기 더블 테스트 라이트신호(TDBLEYI_WT)가 '하이'레벨인 경우 상기 제1내지 제N컬럼 리페어 신호(SYEB<0:N-1>)와 관계없이 전원전압(VDD) 레벨인 '하이'레벨의 신호를 차단 신호(YIKILLB)로서 출력하기 위한 제2전송 게이트(T2)를 포함할 수 있다.
따라서, 상기 중복 제어부(230)는 상기 더블 테스트 라이트신호(TDBLEYI_WT)가 '로우'레벨인 경우에 상기 제1내지 제N컬럼 리페어 신호(SYEB<0:N-1>) 중 하나라도 활성화되면, 리던던시 컬럼 라인을 활성화하기 위한 것으로써 '로우'레벨을 가지는 상기 차단 신호(YIKILLB)를 출력하여 노멀 디코더의 디코딩 동작을 차단시킬 수 있다. 또한, 상기 중복 제어부(230)는 상기 더블 테스트 라이트신호(TDBLEYI_WT)가 '하이'레벨인 경우 상기 제1내지 제N컬럼 리페어 신호(SYEB<0:N-1>)와 관계없이 '하이'레벨을 가지는 상기 차단 신호(YIKILLB)를 출력함으로써 상기 노멀 디코더를 활성화시키도록 제어함으로써 디코딩 동작을 수행하도록 할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
210A:제1비교부 210B:제2비교부
210C:제3비교부 210D:제N비교부
220:리던던시 디코더 230:중복 제어부
240:노멀 디코더 241:제1프리 디코더
242:제2프리 디코더 243:제3프리 디코더
244:메인 디코더

Claims (15)

  1. 제1제어신호에 응답하여 입력 어드레스의 부분 입력 어드레스를 디코딩하는 노멀 디코더;
    제2제어신호에 응답하여 상기 부분 입력 어드레스와, 리페어 어드레스의 부분 리페어 어드레스를 비교하고, 상기 부분 입력 어드레스와 상기 부분 리페어 어드레스가 일치하는 경우에 컬럼 리페어 신호를 생성하는 비교부;및
    상기 컬럼 리페어 신호에 응답하여 상기 리페어 어드레스를 디코딩하는 리던던시 디코더
    를 포함하는 리페어 회로.
  2. 제1항에 있어서,
    상기 노멀 디코더는 상기 입력 어드레스를 더 디코딩하고,
    상기 비교부는 상기 입력 어드레스와 상기 리페어 어드레스를 더 비교하고, 상기 입력 어드레스와 상기 리페어 어드레스가 일치하는 경우에 상기 컬럼 리페어 신호를 생성하며,
    상기 컬럼 리페어 신호에 응답하여 상기 노멀 디코더를 비활성화시키되, 상기 제2제어신호에 응답하여 비활성화되는 중복 제어부
    를 더 포함하는 리페어 회로.
  3. 제1항에 있어서,
    상기 제1제어신호는 더블 테스트 모드신호이며, 상기 제2제어신호는 상기 더블 테스트 모드신호가 활성화된 이후 라이트 동작을 위한 신호인 것을 특징으로 하는 리페어 회로.
  4. 제1항에 있어서,
    상기 비교부는,
    상기 입력 어드레스와 상기 리페어 어드레스의 최상위 비트를 제외한 상기 부분 입력 어드레스 및 상기 부분 리페어 어드레스를 각각 비교하여, 비교 결과를 출력하기 위한 제1서브 비교부;
    상기 입력 어드레스와 상기 리페어 어드레스의 최상위 비트를 각각 비교하여 비교 결과를 출력하되, 상기 제2제어신호에 응답하여 상기 입력 어드레스 및 상기 리페어 어드레스의 최상위 비트가 서로 일치하는 것으로 설정하여 비교 결과를 출력하는 제2서브 비교부;및
    상기 제1서브 비교부 및 상기 제2서브 비교부로부터 출력된 상기 비교 결과에 기초하여 상기 컬럼 리페어 신호를 생성하기 위한 병합부
    를 포함하는 리페어 회로.
  5. 제2항에 있어서,
    상기 중복 제어부는,
    상기 컬럼 리페어 신호에 응답하여 상기 노멀 디코더를 비활성화시키기 위한 차단 신호를 생성하는 리페어 회로.
  6. 제5항에 있어서,
    상기 노멀 디코더는,
    상기 차단 신호가 비활성화된 경우 상기 입력 어드레스를 디코딩하여 컬럼 디코딩 신호를 생성하는 프리 디코더;및
    상기 컬럼 디코딩 신호에 대응하는 노멀 컬럼라인을 선택하기 위한 메인 디코더
    를 포함하는 리페어 회로.
  7. 제6항에 있어서,
    상기 프리 디코더는,
    상기 제1제어신호에 응답하여 상기 입력 어드레스의 최상위 비트를 돈 케어(don't care) 상태로 유지하는 것을 특징으로 하는 리페어 회로.
  8. 노멀 컬럼라인 및 리던던시 컬럼라인을 포함하는 메모리 셀 어레이;
    제1제어신호에 응답하여 입력 어드레스를 디코딩하며, 상기 입력 어드레스 중 소정 비트는 돈 케어(don't care) 상태를 유지하여 상기 노멀 컬럼라인을 억세스하기 위한 노멀 디코더;
    상기 입력 어드레스 및 리페어 어드레스를 비교하여 상기 리던던시 컬럼라인을 억세스하기 위한 컬럼 리페어 신호를 생성하는 비교부;및
    상기 컬럼 리페어 신호가 활성화되면 상기 노멀 컬럼라인의 억세스를 막는 차단 신호를 생성하는 중복 제어부를 포함하고,
    제2제어신호에 응답하여 상기 비교부는 상기 입력 어드레스 및 상기 리페어 어드레스의 소정 비트를 비교 대상에서 제외하고, 상기 중복 제어부는 상기 차단 신호를 예정된 레벨로 고정하는
    반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 제1제어신호는 더블 테스트 모드신호이며, 상기 제2제어신호는 상기 더블 테스트 모드신호가 활성화된 이후 라이트 동작을 위한 신호인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 비교부는,
    상기 입력 어드레스와 상기 리페어 어드레스의 최상위 비트를 제외한 부분 입력 어드레스 및 부분 리페어 어드레스를 각각 비교하여, 비교 결과를 출력하기 위한 제1서브 비교부;
    상기 입력 어드레스와 상기 리페어 어드레스의 최상위 비트를 각각 비교하여 비교 결과를 출력하되, 상기 제2제어신호에 응답하여 상기 입력 어드레스 및 상기 리페어 어드레스의 최상위 비트가 서로 일치하는 것으로 설정하여 비교 결과를 출력하는 제2서브 비교부;및
    상기 제1서브 비교부 및 상기 제2서브 비교부로부터 출력된 상기 비교 결과에 기초하여 상기 컬럼 리페어 신호를 생성하기 위한 병합부
    를 포함하는 반도체 메모리 장치.
  11. 제8항에 있어서,
    상기 노멀 디코더는,
    상기 차단 신호가 비활성화된 경우 상기 입력 어드레스를 디코딩하여 컬럼 디코딩 신호를 생성하는 프리 디코더;및
    상기 컬럼 디코딩 신호에 대응하는 노멀 컬럼라인을 선택하기 위한 메인 디코더
    를 포함하는 반도체 메모리 장치.
  12. 제8항에 있어서,
    상기 컬럼 리페어 신호에 응답하여 상기 리던던시 컬럼라인 중 상기 컬럼 리페어 신호에 대응하는 리던던시 컬럼라인을 선택하기 위한 리던던시 디코더
    를 더 포함하는 반도체 메모리 장치.
  13. 노멀 컬럼라인 및 리던던시 컬럼라인을 포함하는 반도체 메모리 장치의 동작방법에 있어서,
    입력 어드레스 및 리페어 어드레스를 비교하되, 더블 테스트 모드 중 라이트 동작시 상기 입력 어드레스 및 리페어 어드레스의 소정 비트가 제외된 나머지 비트들을 비교하는 단계;
    상기 비교하는 단계의 비교 결과 상기 입력 어드레스 및 상기 리페어 어드레스가 일치한 경우 상기 리던던시 컬럼라인을 억세스하는 단계;및
    상기 비교하는 단계의 비교 결과와 관계없이 상기 입력 어드레스에 대응하는 제1노멀 컬럼라인 및 상기 컬럼 어드레스 중 최상위 비트만 상이한 제2노멀 컬럼라인을 억세스하는 단계
    를 포함하는 반도체 메모리 장치의 동작방법.
  14. 제13항에 있어서,
    상기 입력 어드레스 및 리페어 어드레스의 소정 비트가 제외된 나머지 비트들을 비교하는 단계는,
    상기 입력 어드레스 및 리페어 어드레스의 최상위 비트가 서로 일치하는 것으로 설정하는 단계
    를 포함하는 반도체 메모리 장치의 동작방법.
  15. 제13항에 있어서,
    상기 라이트 동작이 아닌 경우에는 상기 입력 어드레스 및 상기 리페어 어드레스를 비교하는 단계;및
    상기 비교하는 단계의 비교 결과 상기 입력 어드레스 및 상기 리페어 어드레스가 일치한 경우 상기 리던던시 컬럼라인을 억세스하고, 그렇지 않은 경우 상기 입력 어드레스에 대응하는 제1노멀 컬럼라인 및 상기 입력 어드레스 중 최상위 비트를 제외한 나머지 비트가 동일한 제2노멀 컬럼라인을 억세스하는 단계
    를 더 포함하는 반도체 메모리 장치의 동작방법.
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