TWI653635B - 修復電路及包含該修復電路的半導體記憶體裝置 - Google Patents

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Abstract

一修復電路包含一正常解碼器，適用於解碼輸入位址的部分輸入位址以回應一第一控制訊號；一比較單元，適用於比較該等部分輸入位址及修復位址的部分修復位址以回應一第二控制訊號，並當該等部分輸入位置及該等部分修復位址彼此對應時，該比較單元產生一行修復訊號；以及一冗餘解碼器，適用於解碼該等修復位址以回應該行修復訊號。

Description

修復電路及包含該修復電路的半導體記憶體裝置
本發明的示例性實施例關於一種半導體設計技術，尤指一種包含一修復電路的半導體記憶體裝置，該修復電路用於修復有缺陷的記憶胞。
本申請案主張在2014年10月14日提出申請且韓國專利申請號為10-2014-0138225作為優先權，在此完整併入當作參考。
圖1為說明一習知半導體記憶體裝置之一圖式。
請參照圖1，一半導體記憶體裝置包含一正常胞陣列110、一冗餘胞陣列120、一比較單元130、一控制單元140、一正常解碼器150及一冗餘解碼器160。
該正常胞陣列110包含複數記憶胞，該等記憶胞係配置為列線(圖未示)及複數行線，其中該等列線及該等行線對應複數列位址(圖未示)及複數行位址CADD。
該冗餘胞陣列120包含複數記憶胞，其中該等記憶胞用於取代有缺陷的記憶胞。
該正常胞陣列110包含對應複數正常行訊號的正常行線BL1至BLN，且該冗餘胞陣列120包含對應複數冗餘行訊號的複數冗餘行線RBL1至RBLM。
該比較單元130接收來自一外部(例如裝置的一外部源)的行位址CADD及修復位址YRA。該等修復位址YRA可自一儲存單元(圖未示)而被接收，其中該儲存單元儲存缺陷資訊。該比較單元130可比較該等行位址CADD及該等修復位址YRA，並輸出比較結果為複數行修復訊號SYEB。
該控制單元140接收該等行修復訊號SYEB。甚至當該等行修復訊號SYEB之一者被啟用時，該控制單元140啟用一中斷訊號YIKILLB，意指自該外部施加的行位址CADD為有缺陷的位址。
該正常解碼器150接收該等行位址CADD、一測試訊號TDBLEYI及該中斷訊號YIKILLB。藉由驅動雙行線，該測試訊號TDBLEYI可被啟用以執行一測試操作。當該中斷訊號YIKILLB被停用且該測試訊號TDBLEYI被啟用時，該正常解碼器150忽略該等行位址CADD的最有效位元，並解碼被接收的行位址CADD，以輸出被解碼的訊號。該正常解碼器150啟用該等正常行線BL<1：N>，其中該等正常行線BL<1：N>對應被解碼的訊號。當該中斷訊號YIKILLB被啟用時，該正常解碼器150中斷該等行位址CADD的解碼操作。
該冗餘解碼器160接收且解碼該等行修復訊號SYEB，並啟用該冗餘胞陣列120的冗餘行線RBL<1：M>，其中該冗餘胞陣列120與被啟用的行修復訊號SYEB對應。
接著進行操作的描述，藉由驅動雙行線，被啟用的測試訊號TDBLEYI係輸入至該正常解碼器150以執行該測試操作。藉由比較該等行位址CADD及該等修復位址YRA，若一比較結果被判定為該等行位址CADD及該等修復位址YRA未彼此對應，則該行修復訊號SYEB被停用，且因此該控制單元 140的中斷訊號YIKILLB被停用。當該等行位址CADD及該測試訊號TDBLEYI被致能時，該正常解碼器150忽略該等行位址CADD的最有效位元，並解碼被接收的行位址CADD，以輸出被解碼的訊號。該正常解碼器150可啟用該等正常行線BL<1：N>，其中該等正常行線BL<1：N>對應被解碼的訊號。由於該正常解碼器150忽略該等行位址CADD的最有效位元以回應該測試訊號TDBLEYI，故在該等正常行線BL<1：N>當中的第一正常行線及第二正常行線最後可被啟用。
相反地，若該等行位址CADD及該等修復位址YRA彼此對應，則該行修復訊號SYEB被啟用。該冗餘解碼器160可接收且解碼該等行修復訊號SYEB，並啟用該冗餘胞陣列120的冗餘行線RBL<1：M>，其中該冗餘胞陣列120與被啟用的行修復訊號SYEB對應。接收該等行修復訊號SYEB的控制單元140產生被啟用的中斷訊號YIKILLB，且該正常解碼器150中斷該解碼操作以回應該中斷訊號YIKILLB。亦即，甚至當用於一雙行測試模式的測試訊號TDBLEYI被啟用時，該正常解碼器150未執行該解碼操作以回應該中斷訊號YIKILLB，且該等正常行線BL<1：N>未被啟用。
因此，當在該雙行測試模式中對應該等行位址CADD的第一正常行線未被判定為有缺陷的時，一測試可藉由同時啟用該第一正常行線及該第二正常行線而被執行，其中該第一正常行線及該第二正常行線具有除了其最有效位元之外與該等行位址CADD相同的位址。然而，當該第一正常行線被判定為有缺陷的時，一冗餘行線係透過一修復操作而被啟用，且該第二正常行線被停用。換言之，在該雙行測試模式中，若該第一正常行線被判定為有缺陷的時，且在該第一正常行線及該第二正常行線之間被修復時，用於剩餘的第二正常行 線之一測試可不被同時執行，其中就最有效位元來說，該第一正常行線及該第二正常行線具有不同位址。
各種實施例係指向一種半導體裝置，其能在一修復操作之後使用雙行線的一測試操作。
在一實施例中，一修復電路可包含一正常解碼器，適用於解碼輸入位址的部分輸入位址以回應一第一控制訊號；一比較單元，適用於比較該等部分輸入位址及修復位址的部分修復位址以回應一第二控制訊號，且若該等部分輸入位置及該等部分修復位址彼此對應時，該比較單元產生一行修復訊號；以及一冗餘解碼器，適用於解碼該等修復位址以回應該行修復訊號。
當該第一控制訊號被停用時，該正常解碼器可解碼所有的輸入位址。當該第二控制訊號被停用時，該比較單元可比較所有的輸入位址及所有的修復位址，且若該等輸入位址及該等修復位址彼此對應時，該比較單元產生該行修復訊號。
該修復電路可更包括一複製控制單元，適用於停用該正常解碼器以回應該行修復訊號，並可被停用以回應該第二控制訊號。
該第一控制訊號可為一雙測試模式訊號，且該第二控制訊號為用於在該雙測試模式訊號被啟用之後的一寫入操作之一訊號。
該比較單元可包含第一子比較部，適用於除了該等輸入位址及該等修復位址的最有效位元之外分別比較該等部分輸入位址及該等部分修復位址，並輸出比較結果；一第二子比較部，適用於比較該等輸入位址及該等修復位址的最有效位元，並輸出一比較結果，以及適用於設定該比較結果以回應該 第二控制訊號，以使該等輸入位址及該等修復位址的最有效位元彼此對應；以及一合併部，適用於基於自該等第一子比較部及該第二子比較部輸出的比較結果，而產生該行修復訊號。
該複製控制單元可產生用於停用該正常解碼器的一中斷訊號，以回應該行修復訊號。
該正常解碼器可包含一預解碼器，適用於若該中斷訊號被停用時解碼該等輸入位址，並產生一行解碼訊號；以及一主解碼器，適用於選擇一正常行線，其中該正常行線對應該行解碼訊號。
該預解碼器在一不管理狀態可保留該等輸入位址的一最有效位元，以回應該第一控制訊號。
在一實施例中，一半導體記憶體裝置可包含：一記憶胞陣列，包含正常行線及冗餘行線；一正常解碼器，適用於解碼輸入位址，並在一不管理狀態中藉由保留該等輸入位址的一預定位元而存取該等正常行線，以回應一第一控制訊號；一比較單元，適用於比較該等輸入位址及修復位址，並產生一行修復訊號，其中該行修復訊號用於存取該等冗餘行線當中的一冗餘行線；以及一複製控制單元，適用於當該行修復訊號被啟用時產生一中斷訊號，其中該中斷訊號用於中斷該等正常行線的存取，其中，回應一第二控制訊號，該比較單元排除自比較目標來的輸入位址及修復位址之預定位元，且該複製控制單元將該中斷訊號保持在一預定位準。
該第一控制訊號可為一雙測試模式訊號，且該第二控制訊號可為用於在該雙測試模式訊號被啟用之後的一寫入操作之一訊號
該比較單元可包含第一子比較部，適用於除了該等輸入位址及 該等修復位址的最有效位元之外分別比較部分輸入位址及部分修復位址，並輸出比較結果；一第二子比較部，適用於比較該等輸入位址及該等修復位址的最有效位元，並輸出一比較結果，以及適用於設定該比較結果以回應該第二控制訊號，以使該等輸入位址及該等修復位址的最有效位元彼此對應；以及一合併部，適用於基於自該等第一子比較部及該第二子比較部輸出的比較結果，而產生該行修復訊號。
該正常解碼器可包含一預解碼器，適用於若該中斷訊號被停用時解碼該等輸入位址，並產生一行解碼訊號；以及一主解碼器，適用於選擇該等正常行線當中的對應該行解碼訊號的一正常行線。
該預解碼器可解碼除了該等輸入位址的預定位元之外的部分輸入位址，以回應該第一控制訊號。
該半導體記憶體裝置可更包含一冗餘解碼器，適用於選擇該等冗餘行線當中的對應該行修復訊號的冗餘行線，以回應該行修復訊號。
在一實施例中，一種用於操作包含正常行線及冗餘行線的一半導體記憶體裝置的方法可包含：比較輸入位址及修復位址，其中除了其預定位元之外的輸入位址及修復位址的剩餘位元係在一雙測試模式下的一寫入操作中被比較；存取一冗餘行線，若該等輸入位址及該等修復位址彼此對應來作為該比較的一比較結果；以及基於該比較結果存取對應該等輸入位址的一第一正常行線，其中對應該等輸入位址的剩餘位元而與在其預定位元中的第一正常行線不同的第一正常行線及一第二正常行線係在該雙測試模式下的寫入操作中被存取，而不管該比較結果。
除了該等預定位元之外的輸入位址及修復位址之剩餘位元的比 較，可包含：設定該等輸入位址及該等修復位址的最有效位元，以彼此對應。
在該雙測試模下的寫入操作之其他操作中，該第一正常行線的存取可包括：若該等輸入位址及該等修復位址彼此對應，則中斷該第一正常行線的存取；以及若該等輸入位址及該等修復位址彼此不同，則存取該第一正常行線及該第二正常行線。
110‧‧‧正常胞陣列
120‧‧‧冗餘胞陣列
130‧‧‧比較單元
140‧‧‧控制單元
150‧‧‧正常解碼器
160‧‧‧冗餘解碼器
210A‧‧‧第一比較單元
210B‧‧‧第二比較單元
210C‧‧‧第三比較單元
210D‧‧‧第N比較單元
211_1~211_6‧‧‧第一子比較部
212‧‧‧第二子比較部
213‧‧‧合併部
220‧‧‧冗餘解碼器
230‧‧‧複製控制單元
240‧‧‧正常解碼器
241‧‧‧第一預解碼器
242‧‧‧第二預解碼器
243‧‧‧第三預解碼器
244‧‧‧主解碼器
BL1~BLN‧‧‧正常行線
CADD‧‧‧行位址
CADD<0：6>‧‧‧行位址
INV1‧‧‧反相器
LAY01<0：3>‧‧‧第一行解碼訊號
LAY23<0：3>‧‧‧第二行解碼訊號
LAY456<0：7>‧‧‧第三行解碼訊號
MN1‧‧‧第三電晶體
MN2‧‧‧第四電晶體
MP1‧‧‧第一電晶體
MP2‧‧‧第二電晶體
RBL1~RBLM‧‧‧冗餘行線
SYEB‧‧‧行修復訊號
SYEB<0>‧‧‧第一行修復訊號
SYEB<1>‧‧‧第二行修復訊號
SYEB<2>‧‧‧第三行修復訊號
SYEB<N-1>‧‧‧第N行修復訊號
SYI<0>‧‧‧第一冗餘行選擇訊號
SYI<0：N-1>‧‧‧冗餘行選擇訊號
TDBLEYI‧‧‧訊號
TDBLEYI_WT‧‧‧雙測試寫入訊號
T1‧‧‧傳輸閘
T2‧‧‧傳輸閘
YIKILLB‧‧‧中斷訊號
YI<0：127>‧‧‧正常行選擇訊號
YRA‧‧‧修復位址
YRA0<0：6>‧‧‧第一修復位址
YRA1<0：6>‧‧‧第二修復位址
YRA2<0：6>‧‧‧第三修復位址
YRAN-1<0：6>‧‧‧第N修復位址
YRHIT<6>‧‧‧比較結果
〔圖1〕為說明一習知半導體記憶體裝置之一圖式。
〔圖2〕為說明根據一實施例的一半導體記憶體裝置的一例子之一方塊圖。
〔圖3〕為說明圖2中所示之一第一比較單元的一例子之一方塊圖。
〔圖4〕為說明圖3中所示之一第一子比較部的一例子之一電路圖。
〔圖5〕為說明圖3中所示之一第二次比較部的一例子之一電路圖。
〔圖6〕為說明圖2中所示之一複製控制單元的一例子之一電路圖。
各種實施例將參考附圖而詳述於下。然而，本發明可以不同形式體現，且不應被解釋為限制於文中所提的實施例。而是，這些實施例被提供以使說明書的揭露完全的且完整的，且將本發明的範圍將全部傳達給所屬領域中具有通常知識者。整份說明書的揭露中，相同的元件符號代表本發明的實施例中所有各種圖式及實施例中相同的部件。
當提及到一元件被連接或被耦接至其他元件時，應了解到前者可被直接連接或耦接至後者，或透過其之間的一中間元件而電性連接或耦接至後者。另外，當描述到一者「包括」(或「包含」)或「具有」某些元件，若無特 定限制的話，應了解到其可僅包括(或包含)或具有那些元件，或其可包括(或包含)或具有那些元件及其他元件。除非直接說明，單數形態的詞可包含複數形態。
圖2為說明根據一實施例的一半導體記憶體裝置的一例子之一方塊圖。
請參照圖2，一半導體記憶體裝置可包含第一比較單元至第N比較單元210A,210B,210C,...,210D、一冗餘解碼器220、一複製控制單元230及一正常解碼器240。在下文中，包含一百二十八個正常行線及N個冗餘行線的一記憶胞陣列及使用7位元的行位址CADD<0：6>將作為一例子而被描述。
在該半導體記憶體裝置中，一雙測試模式訊號TDBLEYI可藉由一雙行線測式模式而被啟用，用於藉由該等正常行線當中的二個正常行線而執行一測試操作。該雙測試模式訊號TDBLEYI可藉由接收透過一模式暫存器組產生的一訊號而被設定，且用於表示至一測試模式的一入口可是否被製作之特定位址，並選擇各種測試模式當中的一雙行線測試模式。
該第一比較單元210A可接收自一外部(例如一外部源或裝置)來的行位址CADD<0：6>、第一修復位址YRA0<0：6>及一雙測試寫入訊號TDBLEYI_WT。該等第一修復位址YRA0<0：6>可自一儲存器(圖未示)而被接收，其中該儲存器係包含於該半導體記憶體中，並儲存用於一修復操作的偵測資訊。在該雙測試模式訊號TDBLEYI被啟用之後，該雙測試寫入訊號TDBLEYI_WT在一寫入模式中可被啟用，且在一讀取模式中可被停用。該第一比較單元210A可比較該等行位址CADD<0：6>及該等第一修復位址YRA0<0：6>，並輸出一第一行修復訊號SYEB<0>。
當比較該等行位址CADD<0：6>及該等第一修復位址 YRA0<0：6>，以回應該雙測試寫入訊號TDBLEYI_WT時，該第一比較單元210A可對除了最有效位元之外的剩餘位元執行一比較操作。亦即，回應該雙測試寫入訊號TDBLEYI_WT，該第一比較單元210A可將該等行位址CADD<0：6>及該等第一修復位址YRA0<0：6>設定為彼此對應，並當該等行位址CADD<0：6>及該等第一修復位址YRA0<0：6>的所有剩餘位元(除了最有效位元)彼此對應時輸出該第一行修復訊號SYEB<0>。
該第二比較單元210B可接收自該外部來的行位址CADD<0：6>、第二修復位址YRA1<0：6>及雙測試寫入訊號TDBLEYI_WT。該第二比較單元210B可比較該等行位址CADD<0：6>及該等第二修復位址YRA1<0：6>，並輸出一第二行修復訊號SYEB<1>。當比較該等行位址CADD<0：6>及該等第二修復位址YRA1<0：6>，以回應該雙測試寫入訊號TDBLEYI_WT時，該第二比較單元210B可對除了最有效位元之外的剩餘位元執行比較操作。亦即，回應該雙測試寫入訊號TDBLEYI_WT，該第二比較單元210B可將該等行位址CADD<0：6>及該等第二修復位址YRA1<0：6>設定為彼此對應，並當該等行位址CADD<0：6>及該等第二修復位址YRA0<0：6>的所有剩餘位元(除了最有效位元)彼此對應時輸出該第二行修復訊號SYEB<1>。
在下述中，除了輸入至分別的第三比較單元210C至第N比較單元210D的第三修復位址YRA2<0：6>至第N修復位址YRAN-1<0：6>是不相同的以外，該第三比較單元210C至該第N比較單元210D的組成元件及操作可與該第一比較單元210A及該第二比較單元210B相同。
該冗餘解碼器220可解碼第一行修復訊號至第N行修復訊號SYEB<0：N-1>，並輸出對應該等第一行修復訊號至第N行修復訊號 SYEB<0：N-1>的N個冗餘行選擇訊號SYI<0：N-1>。
對應的冗餘行線可被啟用，以回應自該冗餘解碼器220輸出的冗餘行選擇訊號SYI<0：N-1>。
該複製控制單元230可接收該等第一行修復訊號至第N行修復訊號SYEB<0：N-1>及該雙測試寫入訊號TDBLEYI_WT。不管該等第一行修復訊號至第N行修復訊號SYEB<0：N-1>是否被啟用，該複製控制單元230可將一中斷訊號YIKILLB保持在一預定位準，以回應該雙測試寫入訊號TDBLEYI_WT。舉例來說，若甚至該等第一行修復訊號至第N行修復訊號SYEB<0：N-1>之一者被啟用時，該複製控制單元230可啟用該中斷訊號YIKILLB。然而，若該雙測試寫入訊號TDBLEYI_WT被啟用，則不管該等第一行修復訊號至第N行修復訊號SYEB<0：N-1>是否被啟用，該複製控制單元230可將該中斷訊號YIKILLB停用至該預定位準。
該正常解碼器240可包含第一預解碼器至第三預解碼器241,242,243及一主解碼器244。
該第一預解碼器241可被施加7位元的行位址CADD<0：6>當中的2位元的行位址CADD<0：1>，且可解碼7位元的行位址CADD<0：6>當中的2位元的行位址CADD<0：1>，以回應該中斷訊號YIKILLB，並輸出第一行解碼訊號LAY01<0：3>。
該第二預解碼器242可被施加7位元的行位址CADD<0：6>當中的2位元的行位址CADD<2：3>，且可解碼7位元的行位址CADD<0：6>當中的2位元的行位址CADD<2：3>，以回應該中斷訊號YIKILLB，並輸出第二行解碼訊號LAY23<0：3>。
該第三預解碼器243可被施加7位元的行位址CADD<0：6>當中的3位元的行位址CADD<4：6>，且可解碼7位元的行位址CADD<0：6>當中的3位元的行位址CADD<4：6>，以回應該中斷訊號YIKILLB及該雙測試模式訊號TDBLEYI，並輸出第三行解碼訊號LAY456<0：7>。如上述，當使用雙行線而執行一測式模式時，該雙測試模式訊號TDBLEYI可被啟用。該第三預解碼器243在一不管理狀態中可保留3位元的行位址CADD<4：6>之最有效位元，以回應該雙測試模式訊號TDBLEYI。
該主解碼器244可輸出正常行選擇訊號YI<0：127>，以回應自該等第一預解碼器至該第三預解碼器241,242,243輸出的第一行解碼訊號至第三行解碼訊號LAY01<0：3>,LAY23<0：3>,LAY456<0：7>。
對應的正常行線可被啟用，以回應自該主解碼器244輸出的正常行選擇訊號YI<0：127>。由於該第三預解碼器243不管理最有效位元，故藉由該主解碼器244啟用的正常行線可為二個正常行線，其具有與除了最有效位元之外的相同剩餘位元之位址。
以下，該半導體記憶體裝置的操作將被描述。
首先，該雙測試模式訊號TDBLEYI被啟用且該雙測試寫入訊號TDBLEYI_WT被停用的情況將被敘述。
當該雙測試寫入訊號TDBLEYI_WT被停用時，該等第一比較單元至第N比較單元201A,210B,210C,210D可比較自該外部而被接收的行位址CADD<0：6>及第一修復位址YRA0<0：6>至第N修復位址YRAN-1<0：6>，並輸出比較結果為該第一行修復訊號SYEB<0>至該第N行修復訊號SYEB<N-1>。
舉例來說，當該等行位址CADD<0：6>與該等第一修復位址 YRA0<0：6>相同時，該第一比較單元210A可輸出被啟用的第一行修復訊號SYEB<0>。回應該第一行修復訊號SYEB<0>，該冗餘解碼器220可解碼該第一行修復訊號SYEB<0>，並輸出該第一冗餘行選擇訊號SYI<0>。對應被輸出的第一冗餘行選擇訊號SYI<0>之第一冗餘行線可被啟用。該複製控制單元230可輸出被啟用的中斷訊號YIKILLB，以回應該第一行修復訊號SYEB<0>至該第N行修復訊號SYEB<N-1>當中的被啟用的第一行修復訊號SYEB<0>。該等第一預解碼器至第三預解碼器241,242,243可被停用，以回應該中斷訊號YIKILLB。當該等第一預解碼器至第三預解碼器241,242,243被停用時，該主解碼器241可接收無效的行解碼訊號，且該等正常行線可不被驅動。
相反地，當該雙測試模式訊號TDBLEYI被啟用時將被敘述，尤其是，該雙測試寫入訊號TDBLEYI_WT被啟用且一寫入操作被執行。
當該雙測試寫入訊號TDBLEYI_WT被啟用時，該等第一比較單元至第N比較單元210A,210B,210C,...,210D可分別比較自該外部而被接收的7位元的行位址CADD<0：6>及7位元的第一修復位址YRA0<0：6>至第N修復位址YRAN-1<0：6>之剩餘位元(除了最有效位元)。亦即，回應該雙測試寫入訊號TDBLEYI_WT，該等第一比較單元至第N比較單元210A,210B,210C,...,210D可由於該比較結果而將最有效位元設定為彼此對應，並比較剩餘的6位元，且輸出比較結果為該等第一行修復訊號至第N修復訊號SYEB<0：N-1>。
舉例來說，若該等行位址CADD<0：5>(其對應除了該等行位址CADD<0：6>的最有效位元CADD<6>之外的剩餘位元)及該等第一修復位址YRA0<0：5>(其對應除了該等第一修復位址YRA0<0：6>的最有效位元YRA0<6>之外的剩餘位元)彼此對應，則該第一行修復訊號SYEB<0>可被啟用，以回應該 雙測試寫入訊號TDBLEYI_WT。此外，當該等行位址CADD<0：5>及該等第二修復位址YRA1<0：5>至該等第N修復位址YRAN-1<0：5>不彼此對應為比較結果時，該等第二比較單元至第N比較單元210B,210C,...,210D可停用該等第二行修復訊號至第N行修復訊號SYEB<1：N-1>。該冗餘解碼器220解碼該第一行修復訊號SYEB<0>，並啟用對應被解碼的第一行修復訊號SYEB<0>之一冗餘行線。
該複製控制單元230可接收該雙測試寫入訊號TDBLEYI_WT及被啟用的第一行修復訊號SYEB<0>。無論該第一行修復訊號SYEB<0>，該複製控制單元230可停用該中斷訊號YIKILLB，以回應該雙測試寫入訊號TDBLEYI_WT。該等第一預解碼器至第三預解碼器241,242,243可接收自該外部來的中斷訊號YIKILLB及行位址CADD<0：6>。該第一預解碼器241可接收且解碼該中斷訊號YIKILLB及該等行位址CADD<0：6>當中的第一位元及第二位元之行位址CADD<0：1>。該第二預解碼器242可接收且解碼該中斷訊號YIKILLB及該等行位址CADD<0：6>當中的第三位元及第四位元之行位址CADD<2：3>。該第三預解碼器243可接收且解碼該中斷訊號YIKILLB及該等行位址CADD<0：6>當中的第五位元及第七位元之行位址CADD<4：6>。
該第三預解碼器243在不管理狀態中可接收該雙測試模式訊號TDBLEYI，並保留該第五位元至該第七位元的行位址CADD<4：6>當中的作為最有效位元之第七位元。該主解碼器244可接收自該等第一預解碼器至第三預解碼器241,242,243來的第一行解碼訊號至第三行解碼訊號LAY01<0：3>,LAY23<0：3>,LAY456<0：7>，並啟用對應的正常行訊號。因此，當該第三預解碼器243不管理最有效位元時，該主解碼器244可啟用二個正常行線。
因此，根據本發明的半導體記憶體裝置可最後驅動一冗餘行線與第一及與第二行線，該冗餘行線對應該第一行修復訊號SYEB<0>，該等第一及第二行線具有依據其的最有效位元之不同位址。換言之，當對應一行位址的第一正常行線在一雙行測試模式中為有缺陷的時，該半導體記憶體裝置啟用一冗餘行線，且同時啟用具有與自該第一正常行線的那些來的其最有效位元不同的位址，藉以有可能甚至在一修復被執行之後執行一雙測試操作。
圖3為說明圖2中所示之第一比較單元210A的一例子之一詳細方塊圖。
請參照圖3，該第一比較單元210A可包含六個第一子比較部211_1,211_2,...,211_6、一第二子比較部212及一合併部213。該等第一子比較部211_1,211_2,...,211_6及該第二子比較部212可分別比較自該外部而被接收的行位址CADD<0：6>及第一修復位址YRA0<0：6>，並輸出比較結果YRHIT<0：6>。亦即，六個該等第一子比較部211_1,211_2,...,211_6可分別執行用於該等第一至第六位元行位址CADD<0：5>及該等第一至第六位元第一修復位址RAD<0：5>的比較，並輸出對應的比較結果YRHIT<0：5>。該第二子比較部212可接收該雙測試寫入訊號TDBLEYI_WT，該第七位元行位址CADD<6>，以及該第七位元第一修復位址YRA0<6>。回應該雙測試寫入訊號TDBLEYI_WT，該第二子比較部212可比較該第七位元行位址CADD<6>及該第七位元第一修復位址YRA0<6>，並輸出該比較結果YRHIT<6>；或可將該第七位元行位址CADD<6>及該第七位元第一修復位址YRA0<6>設定為彼此對應，並輸出該比較結果YRHIT<6>。該合併部213可接收並合併該等比較結果YRHIT<0：5>及該比較結果YRHIT<6>，並輸出該第一行修復訊號SYEB<0>，其中該等比較結果 YRHIT<0：5>係自六個該等第一子比較部211_1,211_2,...,211_6輸出，該比較結果YRHIT<6>係自該第二子比較部212輸出。
圖4為說明圖3中所示之第一子比較部211_1的一例子之一詳細電路圖。
請參照圖4，該第一子比較部211_1可包含一傳輸閘T1及一反相器INV1。實際上，當該第一修復位址YRA0<0：6>的第一位準YRA0<0>為一高位準時，該傳輸閘T1在無須改變其邏輯位準而傳輸該等行位址CADD<0：6>的第一位元CADD<0>，來作為該比較結果YRHIT<0>。當該第一位元第一修復位址YRA0<0>為一低位準時，該反相器INV1反相該第一位元行位址CADD<0>的邏輯位準，並傳輸被反相的第一位元行位址CADD<0>為該比較結果YRHIT<0>。該第一子比較部211_1可更包含第一電晶體至第四電晶體MP1,MP2,MN1及MN2，其被驅動，以回應該第一位元行位址CADD<0>、該第一位元第一修復位址YRA0<0>及自該反相器INV1輸出的訊號。
進行操作的描述，實際上，若該第一位元第一修復位址YRA0<0>為該高位準，則該傳輸閘T1可被啟用，並輸出該第一位元行位址CADD<0>的邏輯位準。相反地，若該第一位元第一修復位址YRA<0>為該低位準，則該傳輸閘T1被停用。當該第一位元行位址CADD<0>為一高位準時，該第三電晶體MN1及該第四電晶體MN2可被驅動，並輸出為一低位準的比較結果YRHIT<0>。當該第一位元行位址CADD<0>為一低位準時，該第一電晶體MP1及該第二電晶體MP2可被驅動，並輸出為一高位準的比較結果YRHIT<0>。
亦即，當第一位元行位址CADD<0>及該第一位元第一修復位址YRA0<0>為相同時，該高位準的比較結果YRHIT<0>可被輸出；以及當該第一 位元行位址CADD<0>及該第一位元第一修復位址YRA0<0>為不相同時，該低位準的比較結果YRHIT<0>可被輸出。
圖5為說明圖3中所示之第二子比較部212的一例子之一詳細電路圖。
請參照圖5，該第二子比較部212可包含一傳輸閘T1及一第一反相器INV1。實際上，當該第一修復位址YRA0<0：6>的第七位準YRA0<6>為一高位準時(當該雙測試寫入訊號TDBLEYI_WT被停用至一低位準時)，該傳輸閘T1在無須改變其邏輯位準而傳輸該等行位址CADD<0：6>的第七位元CADD<6>，來作為該比較結果YRHIT<6>。當該第七位元第一修復位址YRA0<0>為一低位準時，該第一反相器INV1反相該第七位元行位址CADD<6>的邏輯位準，並傳輸被反相的第七位元行位址CADD<6>為該比較結果YRHIT<6>。該第二子比較部212可更包含第一電晶體至第四電晶體MP1,MP2,MN1,MN2，其被驅動，以回應該第七位元行位址CADD<6>、自該反相器INV1輸出的訊號及該雙測試寫入訊號TDBLEYI_WT與該第七位元第一修復位址YRA0<6>的一合併訊號。當該雙測試寫入訊號TDBLEYI_WT被啟用至一高位準時，該第二子比較部212可更包含一上拉電晶體MP3，用於輸出一高位準的比較結果YRHIT<6>。
進行操作的描述，當該雙測試寫入訊號TDBLEYI_WT為該低位準時，該第二子比較部212以與圖4的第一子比較部211_1的操作方式相同進行操作。亦即，實際上，若該第七位元第一修復位址YRA0<6>為該高位準，則該傳輸閘T1可被啟用，並輸出該第七位元第一修復位址YRA0<6>的邏輯位準。相反地，若該第七位元第一修復位址YRA0<6>為該低位準，則該傳輸閘T1被 停用。當該第七位元行位址CADD<6>為一高位準時，該第三電晶體MN1及該第四電晶體MN2可被驅動，並輸出為一低位準的比較結果YRHIT<6>。當該第七位元行位址CADD<6>為一低位準時，該第一電晶體MP1及該第二電晶體MP2可被驅動，並輸出為一高位準的比較結果YRHIT<6>。
相反地，當該雙測試寫入訊號TDBLEYI_WT為該高位準時，該上拉電晶體MP3不管該第七位元行位址CADD<6>及該第七位元修復位址YRA0<6>而可被驅動，並輸出該高位準的比較結果YRHIT<6>。
圖6為說明圖2中所示之複製控制單元230的一例子之一詳細電路圖。
請參照圖6，該複製控制單元230可接收該等第一行修復訊號至第N行修復訊號SYEB<0：N-1>及該雙測試寫入訊號TDBLEYI_WT。該複製控制單元230可包含一第一傳輸閘T1，用於輸出一低位準訊號為該中斷訊號YIKILLB，甚至當該等第一行修復訊號至第N修復訊號SYEB<0：N-1>在當該雙測試寫入訊號TDBLEYI_WT為該低位準時被啟用時。該複製控制單元230可更包含一第二傳輸閘T2，用於輸出為一電源供應電壓VDD的位準之一高位準訊號，作為該截止訊號YIKILLB，不管該等第一行修復訊號至第N行修復訊號SYEB<0：N-1>。
因此，甚至當該等第一行修復訊號至第N行修復訊號SYEB<0：N-1>之一者在該雙測試寫入訊號TDBLEYI_WT為該低位準時被啟用時，該複製控制單元230可藉由輸出具有該低位準的中斷訊號YIKILLB而中斷該正常解碼器240的解碼操作，以啟用一冗餘行線。再者，當該雙測試寫入訊號TDBLEYI_WT為該高位準時，該複製控制單元230可藉由輸出具有該高位準 的中斷訊號YIKILLB並透過控制該正常解碼器240被啟用而允許該解碼操作被執行，不管該等第一行修復訊號至第N行修復訊號SYEB<0：N-1>。
如上述很明顯的，在根據實施例的半導體記憶體裝置中，當具有不同最有效位元的位址之第一正常行線及第二正常行線的第一正常行線在一雙行線測試模式中被修復，該第二正常行線的一測試亦可被執行。
雖然各種實施例為了說明目的而被描述，但是對於所屬技術領域中具有通常知識者而言，很明顯的在不違背如下申請專利範圍中所定義的發明的精神及範圍下，各種改變及修改可以被完成。
舉例來說，如上述實施例中的一例子之邏輯閘及電晶體的位址及種類應根據輸入於其的訊號之極性而被不同地實現。

Claims (16)

  1. 一修復電路，包括：一正常解碼器，適用於解碼輸入位址的部分輸入位址以回應一第一控制訊號；一比較單元，適用於比較該等部分輸入位址及修復位址的部分修復位址以回應一第二控制訊號，且若該等部分輸入位置及該等部分修復位址彼此對應時，該比較單元產生一行修復訊號；以及一冗餘解碼器，適用於解碼該等修復位址以回應該行修復訊號，其中該第一控制訊號為一雙測試模式訊號，且該第二控制訊號為用於在該雙測試模式訊號被啟用之後的一寫入操作之一訊號。
  2. 如請求項1所述之修復電路，其中當該第一控制訊號被停用時，該正常解碼器解碼所有的輸入位址，其中當該第二控制訊號被停用時，該比較單元比較所有的輸入位址及所有的修復位址，且若該等輸入位址及該等修復位址彼此對應時，該比較單元產生該行修復訊號。
  3. 如請求項2所述之修復電路，更包括：一複製控制單元，適用於停用該正常解碼器以回應該行修復訊號，並可被停用以回應該第二控制訊號。
  4. 如請求項1所述之修復電路，其中該比較單元包括：第一子比較部，適用於除了該等輸入位址及該等修復位址的最有效位元之外，分別比較該等部分輸入位址及該等部分修復位址，並輸出比較結果； 一第二子比較部，適用於比較該等輸入位址及該等修復位址的最有效位元，並輸出一比較結果，以及適用於設定該比較結果以回應該第二控制訊號，以使該等輸入位址及該等修復位址的最有效位元彼此對應；以及一合併部，適用於基於自該等第一子比較部及該第二子比較部所輸出的比較結果，而產生該行修復訊號。
  5. 如請求項3所述之修復電路，其中該複製控制單元產生用於停用該正常解碼器的一中斷訊號，以回應該行修復訊號。
  6. 如請求項5所述之修復電路，其中該正常解碼器包括：一預解碼器，適用於若該中斷訊號被停用時解碼該等輸入位址，並產生一行解碼訊號；以及一主解碼器，適用於選擇一正常行線，其中該正常行線對應該行解碼訊號。
  7. 如請求項6所述之修復電路，其中該預解碼器在一不管理狀態保留該等輸入位址的一最有效位元，以回應該第一控制訊號。
  8. 一半導體記憶體裝置，包括：一記憶胞陣列，包含正常行線及冗餘行線；一正常解碼器，適用於解碼輸入位址，並在一不管理狀態中藉由保留該等輸入位址的一預定位元而存取該等正常行線，以回應一第一控制訊號；一比較單元，適用於比較該等輸入位址及修復位址，並產生一行修復訊號，其中該行修復訊號用於存取該等冗餘行線當中的一冗餘行線；以及一複製控制單元，適用於當該行修復訊號被啟用時產生一中斷訊號，其中該中斷訊號用於中斷該等正常行線的存取， 其中，回應一第二控制訊號，該比較單元排除自比較目標來的輸入位址及修復位址之預定位元，且該複製控制單元將該中斷訊號保持在一預定位準。
  9. 如請求項8所述之半導體記憶體裝置，其中該第一控制訊號為一雙測試模式訊號，且該第二控制訊號為用於在該雙測試模式訊號被啟用之後的一寫入操作之一訊號。
  10. 如請求項8所述之半導體記憶體裝置，其中該比較單元包括：第一子比較部，適用於除了該等輸入位址及該等修復位址的最有效位元之外分別比較部分輸入位址及部分修復位址，並輸出比較結果；一第二子比較部，適用於比較該等輸入位址及該等修復位址的最有效位元，並輸出一比較結果，以及適用於設定該比較結果以回應該第二控制訊號，以使該等輸入位址及該等修復位址的最有效位元彼此對應；以及一合併部，適用於基於自該等第一子比較部及該第二子比較部輸出的比較結果，而產生該行修復訊號。
  11. 如請求項8所述之半導體記憶體裝置，其中該正常解碼器包括：一預解碼器，適用於若該中斷訊號被停用時解碼該等輸入位址，並產生一行解碼訊號；以及一主解碼器，適用於選擇該等正常行線當中的對應該行解碼訊號的一正常行線。
  12. 如請求項11所述之半導體記憶體裝置，其中該預解碼器解碼除了該等輸入位址的預定位元之外的部分輸入位址，以回應該第一控制訊號。
  13. 如請求項8所述之半導體記憶體裝置，更包括： 一冗餘解碼器，適用於選擇該等冗餘行線當中的對應該行修復訊號的冗餘行線，以回應該行修復訊號。
  14. 一種用於操作包含正常行線及冗餘行線的一半導體記憶體裝置的方法，包括：比較輸入位址及修復位址，且其中除了其預定位元之外的輸入位址及修復位址的剩餘位元係在一雙測試模式下的一寫入操作中被比較；存取一冗餘行線，若該等輸入位址及該等修復位址彼此對應來作為該比較的一比較結果；以及基於該比較結果存取對應該等輸入位址的一第一正常行線，其中對應該等輸入位址的剩餘位元而與在其預定位元中的第一正常行線不同的第一正常行線及一第二正常行線係在該雙測試模式下的寫入操作中被存取，而不管該比較結果。
  15. 如請求項14所述之方法，其中除了該等預定位元之外的輸入位址及修復位址之剩餘位元的比較，包括：設定該等輸入位址及該等修復位址的最有效位元，以彼此對應。
  16. 如請求項14所述之方法，其中在除了該雙測試模下的寫入操作以外之操作中，該第一正常行線的存取包括：若該等輸入位址及該等修復位址彼此對應，則中斷該第一正常行線的存取；以及若該等輸入位址及該等修復位址彼此不同，則存取該第一正常行線及該第二正常行線。
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