JP2956634B2 - 半導体記憶装置の冗長アドレス選択方式および半導体記憶装置 - Google Patents
半導体記憶装置の冗長アドレス選択方式および半導体記憶装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
特に冗長メモリを有する半導体記憶装置に係り、詳しく
は冗長メモリセルを指定する冗長アドレス選択方式に関
するものである。
特に冗長メモリを有する半導体記憶装置に係り、詳しく
は冗長メモリセルを指定する冗長アドレス選択方式に関
するものである。
【０００２】
【従来の技術】従来より、冗長メモリを備えた半導体記
憶装置は、正規メモリセルに欠陥がある場合にその欠陥
のある不良正規メモリセルに代えて冗長メモリに対する
アドレス選択を行っている。
憶装置は、正規メモリセルに欠陥がある場合にその欠陥
のある不良正規メモリセルに代えて冗長メモリに対する
アドレス選択を行っている。
【０００３】図６は、そのような冗長メモリを有する従
来の半導体記憶装置を説明するためのブロック図であ
る。プリデコーダ６２は、行アドレス信号Ａ０Ｂ〜Ａ５
Ｂを解読しアドレス選択信号Ｘ11〜Ｘ14，Ｘ21〜Ｘ24，
Ｘ31〜Ｘ34を図６には図示しないアレイ配線に出力す
る。正規アドレスデコーダ６３は、上記アドレス選択信
号に基づいて正規メモリ６４の特定の正規メモリセルア
レイを指定する正規セル用ワードを出力する。一方、ウ
ェハテスト工程で発見された不良正規メモリセルのアド
レス（不良アドレス）はプログラム回路６１上にプログ
ラムされている。これによって不良アドレスを指定する
アドレス信号が入力された場合、プログラム回路６１
は、正規メモリ６４の正規メモリセルを非選択とするた
めのキラー信号Ｋと呼ばれる非活性化信号を出力すると
同時に、不良正規メモリセルに代わる冗長メモリセルを
選択するために冗長アドレス信号ＳＸ１，ＳＸ２を出力
する。
来の半導体記憶装置を説明するためのブロック図であ
る。プリデコーダ６２は、行アドレス信号Ａ０Ｂ〜Ａ５
Ｂを解読しアドレス選択信号Ｘ11〜Ｘ14，Ｘ21〜Ｘ24，
Ｘ31〜Ｘ34を図６には図示しないアレイ配線に出力す
る。正規アドレスデコーダ６３は、上記アドレス選択信
号に基づいて正規メモリ６４の特定の正規メモリセルア
レイを指定する正規セル用ワードを出力する。一方、ウ
ェハテスト工程で発見された不良正規メモリセルのアド
レス（不良アドレス）はプログラム回路６１上にプログ
ラムされている。これによって不良アドレスを指定する
アドレス信号が入力された場合、プログラム回路６１
は、正規メモリ６４の正規メモリセルを非選択とするた
めのキラー信号Ｋと呼ばれる非活性化信号を出力すると
同時に、不良正規メモリセルに代わる冗長メモリセルを
選択するために冗長アドレス信号ＳＸ１，ＳＸ２を出力
する。
【０００４】図７（ａ）にプリデコーダ６２の構成の一
例を示す。プリデコーダ６２は、３個のプリデコーダユ
ニット６２１，６２２，６２３から構成されている。各
プリデコーダユニットは、６ビットからなるアドレス信
号Ａ０Ｂ〜Ａ５Ｂのうちそれぞれ２ビットづつを入力と
して、各々４ビットのアドレス選択信号Ｘ11〜Ｘ14，Ｘ
21〜Ｘ24，Ｘ31〜Ｘ34をそれぞれアレイ配線に出力す
る。これらのプリデコーダユニットは、図７（ｂ），
（ｃ）に示すように、アドレス信号Ａ０Ｂ〜Ａ５Ｂを入
力とする論理回路で構成されている。このうち、プリデ
コーダユニット６２２は、図７（ｃ）に示すような論理
回路構成をもってアドレス信号Ａ２Ｂ，Ａ３Ｂに加えて
キラー信号Ｋとの論理をとることにより、正規メモリを
非活性化させる、言い換えると正規メモリセルを非選択
とするように正規アドレスデコーダ６３を制御するよう
になっている。すなわち、正規メモリセルを選択する場
合にはプログラム回路１１はキラー信号ＫをＨレベルと
し、プリデコーダユニットＢ６２２の出力Ｘ21〜Ｘ24は
アドレス信号のＡ２ＢおよびＡ３Ｂによって決まる値と
なるのに対し、正規メモリを非選択とする場合はＬレベ
ルのキラー信号がプリデコーダユニット６２２に入力さ
れ、出力Ｘ21〜Ｘ24は対応するアドレス信号Ａ２Ｂ，Ａ
３Ｂの値にかかわらずすべてＨレベルとなる。
例を示す。プリデコーダ６２は、３個のプリデコーダユ
ニット６２１，６２２，６２３から構成されている。各
プリデコーダユニットは、６ビットからなるアドレス信
号Ａ０Ｂ〜Ａ５Ｂのうちそれぞれ２ビットづつを入力と
して、各々４ビットのアドレス選択信号Ｘ11〜Ｘ14，Ｘ
21〜Ｘ24，Ｘ31〜Ｘ34をそれぞれアレイ配線に出力す
る。これらのプリデコーダユニットは、図７（ｂ），
（ｃ）に示すように、アドレス信号Ａ０Ｂ〜Ａ５Ｂを入
力とする論理回路で構成されている。このうち、プリデ
コーダユニット６２２は、図７（ｃ）に示すような論理
回路構成をもってアドレス信号Ａ２Ｂ，Ａ３Ｂに加えて
キラー信号Ｋとの論理をとることにより、正規メモリを
非活性化させる、言い換えると正規メモリセルを非選択
とするように正規アドレスデコーダ６３を制御するよう
になっている。すなわち、正規メモリセルを選択する場
合にはプログラム回路１１はキラー信号ＫをＨレベルと
し、プリデコーダユニットＢ６２２の出力Ｘ21〜Ｘ24は
アドレス信号のＡ２ＢおよびＡ３Ｂによって決まる値と
なるのに対し、正規メモリを非選択とする場合はＬレベ
ルのキラー信号がプリデコーダユニット６２２に入力さ
れ、出力Ｘ21〜Ｘ24は対応するアドレス信号Ａ２Ｂ，Ａ
３Ｂの値にかかわらずすべてＨレベルとなる。
【０００５】次にアレイ配線と正規アドレスデコーダ６
３および冗長アドレスデコーダ６５の構成を図８に示
す。この構成においてアレイ配線は、３個のデコーダユ
ニット６２１，６２２，６２３からのアドレス選択信号
Ｘ11〜Ｘ14，Ｘ21〜Ｘ24，Ｘ31〜Ｘ34に対応した正規ア
ドレス選択信号線と、プログラム回路６１から出力され
る冗長アドレス選択信号ＳＸ１，ＳＸ２に対応した冗長
アドレス選択信号線からなっている。正規アドレスデコ
ーダ６３は、３個のプリデコーダユニット６２１，６２
２，６２３のそれぞれから１個の出力を入力とする複数
のＮＯＲゲート６３１ｉから構成されており、ＮＯＲゲ
ート６３１ｉの出力により、行アドレス信号Ａ０Ｂ〜Ａ
５Ｂで指定する正規メモリセルアレイに対応する正規メ
モリセル用ワードドライブ６３２ｉを駆動している。ま
た、冗長メモリを選択するときには、上述のようにプリ
デコーダユニットＢ６２２の４本の出力Ｘ21〜Ｘ24がす
べてＨレベルとなるため、正規アドレスデコーダ６３を
構成するすべてのＮＯＲゲート６３１ｉはＬレベルを出
力するため正規メモリセルは選択されず、したがって正
規メモリは非活性化される。このとき、プログラム回路
６１から出力された冗長アドレス選択信号ＳＸ１，ＳＸ
２が、冗長アドレス選択信号線を介して冗長アドレスデ
コーダ６５に入力される。冗長アドレスデコーダ６５
は、冗長アドレス選択信号線より得られる冗長アドレス
選択信号ＳＸ１，ＳＸ２に基づいて冗長メモリセル用ワ
ードドライブ６５２ｉを駆動することにより所定の冗長
メモリセルアレイを選択する。
３および冗長アドレスデコーダ６５の構成を図８に示
す。この構成においてアレイ配線は、３個のデコーダユ
ニット６２１，６２２，６２３からのアドレス選択信号
Ｘ11〜Ｘ14，Ｘ21〜Ｘ24，Ｘ31〜Ｘ34に対応した正規ア
ドレス選択信号線と、プログラム回路６１から出力され
る冗長アドレス選択信号ＳＸ１，ＳＸ２に対応した冗長
アドレス選択信号線からなっている。正規アドレスデコ
ーダ６３は、３個のプリデコーダユニット６２１，６２
２，６２３のそれぞれから１個の出力を入力とする複数
のＮＯＲゲート６３１ｉから構成されており、ＮＯＲゲ
ート６３１ｉの出力により、行アドレス信号Ａ０Ｂ〜Ａ
５Ｂで指定する正規メモリセルアレイに対応する正規メ
モリセル用ワードドライブ６３２ｉを駆動している。ま
た、冗長メモリを選択するときには、上述のようにプリ
デコーダユニットＢ６２２の４本の出力Ｘ21〜Ｘ24がす
べてＨレベルとなるため、正規アドレスデコーダ６３を
構成するすべてのＮＯＲゲート６３１ｉはＬレベルを出
力するため正規メモリセルは選択されず、したがって正
規メモリは非活性化される。このとき、プログラム回路
６１から出力された冗長アドレス選択信号ＳＸ１，ＳＸ
２が、冗長アドレス選択信号線を介して冗長アドレスデ
コーダ６５に入力される。冗長アドレスデコーダ６５
は、冗長アドレス選択信号線より得られる冗長アドレス
選択信号ＳＸ１，ＳＸ２に基づいて冗長メモリセル用ワ
ードドライブ６５２ｉを駆動することにより所定の冗長
メモリセルアレイを選択する。
【０００６】
【発明が解決しようとする課題】従来の半導体記憶装置
においては、冗長アドレス選択を行うためにプログラム
回路６１から出力される冗長アドレス選択信号ＳＸ１，
ＳＸ２を冗長アドレスデコーダ６５に伝えるための冗長
アドレス選択信号線を正規アドレス選択配線の他にアレ
イ配線に設ける必要があった。そのために冗長メモリセ
ルの数が増加するにつれて冗長アドレス選択信号線の数
も増加する。その結果アレイ配線が増大し、チップ面積
が大きくなるという問題があった。そこで本発明は、チ
ップサイズの縮小するためにアレイ配線における冗長ア
ドレス選択信号用の配線を削減することを目的とする。
においては、冗長アドレス選択を行うためにプログラム
回路６１から出力される冗長アドレス選択信号ＳＸ１，
ＳＸ２を冗長アドレスデコーダ６５に伝えるための冗長
アドレス選択信号線を正規アドレス選択配線の他にアレ
イ配線に設ける必要があった。そのために冗長メモリセ
ルの数が増加するにつれて冗長アドレス選択信号線の数
も増加する。その結果アレイ配線が増大し、チップ面積
が大きくなるという問題があった。そこで本発明は、チ
ップサイズの縮小するためにアレイ配線における冗長ア
ドレス選択信号用の配線を削減することを目的とする。
【０００７】
【課題を解決するための手段】上述の目的を達成するた
めに本発明は、非活性化信号と冗長アドレス選択信号と
の論理をとる演算手段をプリデコーダに設け、冗長アド
レス選択信号を正規アドレス選択信号用の配線を介して
冗長アドレスデコーダに入力するものである。具体的に
は、請求項１に記載された冗長アドレス選択方式は、複
数の正規メモリセルからなる正規メモリと、前記正規メ
モリ中の正規メモリセルを選択する正規アドレスデコー
ダと、アドレス信号を解読し対応するアドレス選択信号
をアレイ配線を介して前記正規アドレスデコーダに出力
するプリデコーダと、複数の冗長メモリセルからなる冗
長メモリと、冗長メモリ中の冗長メモリセルを選択する
冗長アドレスデコーダと、不良正規メモリセルを指定す
るアドレス信号に対して前記正規メモリセルを非活性化
する非活性化信号と前記不良正規メモリセルに代わる所
定の冗長メモリセルを選択する冗長メモリセル選択信号
を出力するプログラム回路とを備え、前記不良正規メモ
リセルが指定された場合には前記所定の冗長メモリセル
を指定する半導体記憶装置の冗長アドレス選択方式にお
いて、前記プリデコーダは、前記非活性化信号に基づい
て正規メモリセルまたは冗長メモリセルのいずれを選択
するかを判定し、冗長メモリセルを選択する場合には前
記非活性化信号と前記冗長メモリセル選択信号との論理
をとることにより前記冗長メモリセル選択信号に対応し
た所定のアドレス選択信号を前記アレイ配線に出力する
演算手段を備え、前記冗長アドレスデコーダは、前記ア
レイ配線に接続され前記プリデコーダより得られる前記
所定のアドレス選択信号に基づいて前記所定の冗長メモ
リセルを選択するものである。
めに本発明は、非活性化信号と冗長アドレス選択信号と
の論理をとる演算手段をプリデコーダに設け、冗長アド
レス選択信号を正規アドレス選択信号用の配線を介して
冗長アドレスデコーダに入力するものである。具体的に
は、請求項１に記載された冗長アドレス選択方式は、複
数の正規メモリセルからなる正規メモリと、前記正規メ
モリ中の正規メモリセルを選択する正規アドレスデコー
ダと、アドレス信号を解読し対応するアドレス選択信号
をアレイ配線を介して前記正規アドレスデコーダに出力
するプリデコーダと、複数の冗長メモリセルからなる冗
長メモリと、冗長メモリ中の冗長メモリセルを選択する
冗長アドレスデコーダと、不良正規メモリセルを指定す
るアドレス信号に対して前記正規メモリセルを非活性化
する非活性化信号と前記不良正規メモリセルに代わる所
定の冗長メモリセルを選択する冗長メモリセル選択信号
を出力するプログラム回路とを備え、前記不良正規メモ
リセルが指定された場合には前記所定の冗長メモリセル
を指定する半導体記憶装置の冗長アドレス選択方式にお
いて、前記プリデコーダは、前記非活性化信号に基づい
て正規メモリセルまたは冗長メモリセルのいずれを選択
するかを判定し、冗長メモリセルを選択する場合には前
記非活性化信号と前記冗長メモリセル選択信号との論理
をとることにより前記冗長メモリセル選択信号に対応し
た所定のアドレス選択信号を前記アレイ配線に出力する
演算手段を備え、前記冗長アドレスデコーダは、前記ア
レイ配線に接続され前記プリデコーダより得られる前記
所定のアドレス選択信号に基づいて前記所定の冗長メモ
リセルを選択するものである。
【０００８】ここでプリデコーダとは、ＣＰＵ等によっ
て半導体記憶装置の外部から与えられるアドレス信号を
解読し、上記アドレス信号に対応したアドレス選択信号
をアレイ配線に出力するものをいい、これらの信号を何
ビットで表現するかは問題ではない。このプリデコーダ
は、正常な正規メモリセルを指定するアドレス信号が入
力されたときにはその正規メモリセルを選択する正規ア
ドレス選択信号をアレイ配線に出力する一方、不良正規
メモリセルを指定するアドレス信号が入力されたときに
は、上記演算手段がプログラム回路より入力される非活
性化信号および冗長アドレス選択信号の論理をとること
により、正規メモリを非活性化しかつ所定の冗長メモリ
セルを選択するアドレス選択信号を上記アレイ配線に出
力する。このようなアドレス選択信号に対しては、正規
アドレスデコーダはいずれの正規メモリセルも選択せ
ず、冗長アドレスデコーダは所定の冗長メモリセルを選
択する。また、上記プリデコーダに備えられた演算手段
とは、プログラム回路より出力される非活性化信号と冗
長アドレス選択信号を入力として、冗長メモリセルが選
択される場合には、プリデコーダがあらかじめ決められ
たアドレス選択信号を出力するように論理をとるもので
ある。したがって、その演算手段の論理をどのように構
成するかは、冗長メモリセルと対応する冗長アドレス選
択信号の数や冗長アドレスデコーダの構成に基づいて定
められるものである。
て半導体記憶装置の外部から与えられるアドレス信号を
解読し、上記アドレス信号に対応したアドレス選択信号
をアレイ配線に出力するものをいい、これらの信号を何
ビットで表現するかは問題ではない。このプリデコーダ
は、正常な正規メモリセルを指定するアドレス信号が入
力されたときにはその正規メモリセルを選択する正規ア
ドレス選択信号をアレイ配線に出力する一方、不良正規
メモリセルを指定するアドレス信号が入力されたときに
は、上記演算手段がプログラム回路より入力される非活
性化信号および冗長アドレス選択信号の論理をとること
により、正規メモリを非活性化しかつ所定の冗長メモリ
セルを選択するアドレス選択信号を上記アレイ配線に出
力する。このようなアドレス選択信号に対しては、正規
アドレスデコーダはいずれの正規メモリセルも選択せ
ず、冗長アドレスデコーダは所定の冗長メモリセルを選
択する。また、上記プリデコーダに備えられた演算手段
とは、プログラム回路より出力される非活性化信号と冗
長アドレス選択信号を入力として、冗長メモリセルが選
択される場合には、プリデコーダがあらかじめ決められ
たアドレス選択信号を出力するように論理をとるもので
ある。したがって、その演算手段の論理をどのように構
成するかは、冗長メモリセルと対応する冗長アドレス選
択信号の数や冗長アドレスデコーダの構成に基づいて定
められるものである。
【０００９】また、請求項２に記載された発明は、不良
正規メモリセルが指定された場合には前記正規メモリを
非活性化しかつ所定の冗長メモリセルを指定する半導体
記憶装置において、プリデコーダは、非活性化信号に基
づいて正規メモリセルまたは冗長メモリセルのいずれを
選択するかを判定し、冗長メモリセルを選択する場合に
は前記非活性化信号と前記冗長メモリセル選択信号との
論理をとることにより前記正規メモリセルを非活性化し
且つ前記冗長メモリセル選択信号に対応した所定のアド
レス選択信号を前記アレイ配線に出力する演算手段を備
え、前記正規アドレスデコーダは、前記プリデコーダよ
り出力される前記所定のアドレス選択信号に基づいて前
記正規メモリセルを非活性化し、冗長アドレスデコーダ
は、アレイ配線を介して前記所定のアドレス選択信号を
入力し前記所定の冗長メモリセルを含む冗長メモリセル
アレイを選択することを特徴とする半導体記憶装置であ
る。ここで半導体記憶装置とは、メモリセルに情報を蓄
積した半導体記憶装置のすべてを含むものとし、具体的
にはＲＯＭ（READ ONLY MEMORY）やＭＯＳ型ダイナミッ
クＲＡＭ（RANDOM ACCESS MEMORY）、スタティックＲＡ
Ｍ等を含むものとする。
正規メモリセルが指定された場合には前記正規メモリを
非活性化しかつ所定の冗長メモリセルを指定する半導体
記憶装置において、プリデコーダは、非活性化信号に基
づいて正規メモリセルまたは冗長メモリセルのいずれを
選択するかを判定し、冗長メモリセルを選択する場合に
は前記非活性化信号と前記冗長メモリセル選択信号との
論理をとることにより前記正規メモリセルを非活性化し
且つ前記冗長メモリセル選択信号に対応した所定のアド
レス選択信号を前記アレイ配線に出力する演算手段を備
え、前記正規アドレスデコーダは、前記プリデコーダよ
り出力される前記所定のアドレス選択信号に基づいて前
記正規メモリセルを非活性化し、冗長アドレスデコーダ
は、アレイ配線を介して前記所定のアドレス選択信号を
入力し前記所定の冗長メモリセルを含む冗長メモリセル
アレイを選択することを特徴とする半導体記憶装置であ
る。ここで半導体記憶装置とは、メモリセルに情報を蓄
積した半導体記憶装置のすべてを含むものとし、具体的
にはＲＯＭ（READ ONLY MEMORY）やＭＯＳ型ダイナミッ
クＲＡＭ（RANDOM ACCESS MEMORY）、スタティックＲＡ
Ｍ等を含むものとする。
【００１０】さらに本発明のうち請求項３に記載された
半導体記憶装置は、特にプリデコーダが複数のプリデコ
ーダユニットから構成され、各プリデコーダユニットは
前記アドレス信号の所定のビットを入力とし各々対応す
るアレイ配線にアドレス選択信号を出力し、そのうち第
１のプリデコーダユニットが、前記非活性化信号を入力
として正規メモリセルまたは冗長メモリセルのいずれを
選択するかを判定し、正規メモリセルを選択する場合に
は前記アドレス信号に対応するアドレス選択信号を、冗
長メモリセルを選択する場合には前記正規メモリセルを
非活性化するアドレス選択信号を出力する第１の演算手
段を備え、第２のプリデコーダユニットが、前記非活性
化信号および前記冗長メモリセル選択信号を入力として
正規メモリセルまたは冗長メモリセルのいずれを選択す
るかを判定し、正規メモリセルを選択する場合には所定
のアドレス選択信号を、冗長メモリセルを選択する場合
には前記非活性化信号と前記冗長メモリセル選択信号と
の論理をとることにより前記冗長メモリセル選択信号に
対応した所定のアドレス選択信号を対応するアレイ配線
に出力する第２の演算手段を備え、正規アドレスデコー
ダは、冗長メモリセルを選択する場合には前記第１のプ
リデコーダユニットから出力されるアドレス選択信号に
基づいて前記正規メモリセルを非活性化し、冗長アドレ
スデコーダは、前記第２のプリデコーダに対応したアレ
イ配線に接続され、冗長メモリセルを選択する場合には
前記第２のプリデコーダユニットから出力される所定の
アドレス選択信号に基づいて所定の冗長メモリセルを含
む冗長メモリセルアレイを選択することを特徴とする。
このような構成によって、正規アドレスデコーダは第１
のプリデコーダユニットから出力されるアドレス選択信
号に基づいて正規メモリを非活性化し、冗長アドレスデ
コーダは第２のプリデコーダに接続されたアレイ配線よ
り得られる信号に基づいて冗長メモリセルアレイを選択
する。
半導体記憶装置は、特にプリデコーダが複数のプリデコ
ーダユニットから構成され、各プリデコーダユニットは
前記アドレス信号の所定のビットを入力とし各々対応す
るアレイ配線にアドレス選択信号を出力し、そのうち第
１のプリデコーダユニットが、前記非活性化信号を入力
として正規メモリセルまたは冗長メモリセルのいずれを
選択するかを判定し、正規メモリセルを選択する場合に
は前記アドレス信号に対応するアドレス選択信号を、冗
長メモリセルを選択する場合には前記正規メモリセルを
非活性化するアドレス選択信号を出力する第１の演算手
段を備え、第２のプリデコーダユニットが、前記非活性
化信号および前記冗長メモリセル選択信号を入力として
正規メモリセルまたは冗長メモリセルのいずれを選択す
るかを判定し、正規メモリセルを選択する場合には所定
のアドレス選択信号を、冗長メモリセルを選択する場合
には前記非活性化信号と前記冗長メモリセル選択信号と
の論理をとることにより前記冗長メモリセル選択信号に
対応した所定のアドレス選択信号を対応するアレイ配線
に出力する第２の演算手段を備え、正規アドレスデコー
ダは、冗長メモリセルを選択する場合には前記第１のプ
リデコーダユニットから出力されるアドレス選択信号に
基づいて前記正規メモリセルを非活性化し、冗長アドレ
スデコーダは、前記第２のプリデコーダに対応したアレ
イ配線に接続され、冗長メモリセルを選択する場合には
前記第２のプリデコーダユニットから出力される所定の
アドレス選択信号に基づいて所定の冗長メモリセルを含
む冗長メモリセルアレイを選択することを特徴とする。
このような構成によって、正規アドレスデコーダは第１
のプリデコーダユニットから出力されるアドレス選択信
号に基づいて正規メモリを非活性化し、冗長アドレスデ
コーダは第２のプリデコーダに接続されたアレイ配線よ
り得られる信号に基づいて冗長メモリセルアレイを選択
する。
【００１１】
【発明の実施の形態】以下に本発明の実施の形態を図面
を参照して説明する。図１は、本発明の実施の形態に係
る半導体記憶装置の構成を説明するためのブロック図で
ある。図１に示す半導体記憶装置は、複数の正規メモリ
セルをマトリクス状に配列した正規メモリに対し、行ア
ドレス信号Ａ０Ｂ〜Ａ５Ｂおよび列アドレス信号を入力
することにより任意の正規メモリセルを選択するもので
ある。ここでプリデコーダ１２は、行アドレス信号Ａ０
Ｂ〜Ａ５Ｂを解読してアドレス選択信号Ｘ11〜Ｘ14，Ｘ
21〜Ｘ24，Ｘ31〜Ｘ34をアレイ配線に出力する。正規ア
ドレスデコーダ１３および冗長アドレスデコーダ１５
は、アレイ配線より得られる上記アドレス選択信号に基
づいてそれぞれ正規メモリセル用ワードおよび冗長メモ
リセル用ワードを出力し、特定の正規メモリセルアレイ
および冗長メモリセルアレイを指定する。さらに列デコ
ーダ１７が、列アドレス信号に基づいて正規メモリおよ
び冗長メモリの特定の列（ビット線）を指定することに
より特定のメモリセルを指定するものである。
を参照して説明する。図１は、本発明の実施の形態に係
る半導体記憶装置の構成を説明するためのブロック図で
ある。図１に示す半導体記憶装置は、複数の正規メモリ
セルをマトリクス状に配列した正規メモリに対し、行ア
ドレス信号Ａ０Ｂ〜Ａ５Ｂおよび列アドレス信号を入力
することにより任意の正規メモリセルを選択するもので
ある。ここでプリデコーダ１２は、行アドレス信号Ａ０
Ｂ〜Ａ５Ｂを解読してアドレス選択信号Ｘ11〜Ｘ14，Ｘ
21〜Ｘ24，Ｘ31〜Ｘ34をアレイ配線に出力する。正規ア
ドレスデコーダ１３および冗長アドレスデコーダ１５
は、アレイ配線より得られる上記アドレス選択信号に基
づいてそれぞれ正規メモリセル用ワードおよび冗長メモ
リセル用ワードを出力し、特定の正規メモリセルアレイ
および冗長メモリセルアレイを指定する。さらに列デコ
ーダ１７が、列アドレス信号に基づいて正規メモリおよ
び冗長メモリの特定の列（ビット線）を指定することに
より特定のメモリセルを指定するものである。
【００１２】正規メモリ１４中、製造工程において生じ
た不良正規メモリセルはウェハテストによって発見さ
れ、ＦｕｓｅＣｕｔによって上記不良正規メモリセルを
選択する行アドレス信号Ａ０Ｂ〜Ａ５Ｂに対してはキラ
ー信号と呼ばれる非活性化信号Ｋおよび上記不良正規メ
モリセルに代わる冗長メモリセルを選択するための冗長
アドレス選択信号ＳＸ１，ＳＸ２を出力するようなテー
ブルがプログラム回路１１上にプログラムされている。
具体的には、正規メモリセルを選択する場合にはキラー
信号ＫはＨレベル、冗長アドレス選択信号ＳＸ１，ＳＸ
２はともにＬレベルとなり、冗長メモリセルを選択する
場合にはキラー信号はＬレベル、冗長アドレス選択信号
は選択される冗長メモリセルのアドレスに応じてＳＸ
１，ＳＸ２のいずれかがＨレベルとなる。このキラー信
号Ｋと冗長アドレス選択信号ＳＸ１，ＳＸ２はプリデコ
ーダ１２に入力される。
た不良正規メモリセルはウェハテストによって発見さ
れ、ＦｕｓｅＣｕｔによって上記不良正規メモリセルを
選択する行アドレス信号Ａ０Ｂ〜Ａ５Ｂに対してはキラ
ー信号と呼ばれる非活性化信号Ｋおよび上記不良正規メ
モリセルに代わる冗長メモリセルを選択するための冗長
アドレス選択信号ＳＸ１，ＳＸ２を出力するようなテー
ブルがプログラム回路１１上にプログラムされている。
具体的には、正規メモリセルを選択する場合にはキラー
信号ＫはＨレベル、冗長アドレス選択信号ＳＸ１，ＳＸ
２はともにＬレベルとなり、冗長メモリセルを選択する
場合にはキラー信号はＬレベル、冗長アドレス選択信号
は選択される冗長メモリセルのアドレスに応じてＳＸ
１，ＳＸ２のいずれかがＨレベルとなる。このキラー信
号Ｋと冗長アドレス選択信号ＳＸ１，ＳＸ２はプリデコ
ーダ１２に入力される。
【００１３】プリデコーダ１２は、図２に示すように３
個のプリデコーダユニット１２１，１２２，１２３から
構成されている。これらのプリデコーダユニットは、６
ビットのアドレス信号Ａ０Ｂ〜Ａ５Ｂのうち２ビットず
つを入力とし、それぞれ４ビットからなるアドレス選択
信号Ｘ11〜Ｘ14，Ｘ21〜Ｘ24，Ｘ31〜Ｘ34をアレイ配線
を介して正規アドレスデコーダおよび冗長アドレスデコ
ーダに出力するようになっている。図３は、アレイ配線
と正規アドレスデコーダ１３および冗長アドレスデコー
ダ１５の関係を示す図である。正規アドレスデコーダ１
３は、正規メモリ１４の行アドレス（ワード）に対応し
た複数の論理ゲート１３１ｉおよび正規メモリセル用ワ
ードドライバ１３２ｉから構成されている。ここで各論
理ゲート１３１ｉは、各プレデコーダユニット１２１，
１２２，１２３から４ビットずつ出力されるアドレス選
択信号Ｘ11〜Ｘ14，Ｘ21〜Ｘ24，Ｘ31〜Ｘ34のうち１ビ
ットずつのＮＯＲをとり、ワードドライバ１３２ｉを駆
動している。
個のプリデコーダユニット１２１，１２２，１２３から
構成されている。これらのプリデコーダユニットは、６
ビットのアドレス信号Ａ０Ｂ〜Ａ５Ｂのうち２ビットず
つを入力とし、それぞれ４ビットからなるアドレス選択
信号Ｘ11〜Ｘ14，Ｘ21〜Ｘ24，Ｘ31〜Ｘ34をアレイ配線
を介して正規アドレスデコーダおよび冗長アドレスデコ
ーダに出力するようになっている。図３は、アレイ配線
と正規アドレスデコーダ１３および冗長アドレスデコー
ダ１５の関係を示す図である。正規アドレスデコーダ１
３は、正規メモリ１４の行アドレス（ワード）に対応し
た複数の論理ゲート１３１ｉおよび正規メモリセル用ワ
ードドライバ１３２ｉから構成されている。ここで各論
理ゲート１３１ｉは、各プレデコーダユニット１２１，
１２２，１２３から４ビットずつ出力されるアドレス選
択信号Ｘ11〜Ｘ14，Ｘ21〜Ｘ24，Ｘ31〜Ｘ34のうち１ビ
ットずつのＮＯＲをとり、ワードドライバ１３２ｉを駆
動している。
【００１４】これに対して冗長アドレスデコーダ１５
は、プリデコーダ１２３より得られるアドレス選択信号
Ｘ31〜Ｘ34に基づいて冗長メモリセルアレイを選択する
ようになっている。すなわち、図３に示すように、冗長
アドレスデコーダ１５を構成する論理ゲート１５１ａ，
１５１ｂはそれぞれアドレス選択信号Ｘ31とＸ32，Ｘ33
とＸ34のＮＯＲをとることによって冗長メモリセル用ワ
ードドライバ１５２ａ，１５２ｂを駆動している。
は、プリデコーダ１２３より得られるアドレス選択信号
Ｘ31〜Ｘ34に基づいて冗長メモリセルアレイを選択する
ようになっている。すなわち、図３に示すように、冗長
アドレスデコーダ１５を構成する論理ゲート１５１ａ，
１５１ｂはそれぞれアドレス選択信号Ｘ31とＸ32，Ｘ33
とＸ34のＮＯＲをとることによって冗長メモリセル用ワ
ードドライバ１５２ａ，１５２ｂを駆動している。
【００１５】本実施の形態にかかる半導体記憶装置は、
上述のような構成において冗長アドレス選択を実現する
ために、プリデコーダ１２にキラー信号Ｋ（非活性化信
号）に基づいて正規メモリセルまたは冗長メモリセルの
いずれを選択するかを判定し、キラー信号Ｋと冗長メモ
リセル選択信号ＳＸ１，ＳＸ２との論理をとることによ
り冗長メモリセル選択信号に対応した所定のアドレス選
択信号をアレイ配線に出力する演算手段を備えている。
上述のような構成において冗長アドレス選択を実現する
ために、プリデコーダ１２にキラー信号Ｋ（非活性化信
号）に基づいて正規メモリセルまたは冗長メモリセルの
いずれを選択するかを判定し、キラー信号Ｋと冗長メモ
リセル選択信号ＳＸ１，ＳＸ２との論理をとることによ
り冗長メモリセル選択信号に対応した所定のアドレス選
択信号をアレイ配線に出力する演算手段を備えている。
【００１６】次にプリデコーダ１２の構成と動作を図
２，図４を用いて説明する。図２に示すように、本実施
の形態に係る半導体記憶装置のプリデコーダ１２を構成
する３個のプリデコーダユニット１２１，１２２，１２
３のうち、プリデコーダユニット１２２，１２３にはプ
ログラム回路１１よりキラー信号Ｋが入力される。また
プリデコーダユニット１２３には、キラー信号Ｋに加え
て冗長アドレス選択信号ＳＸ１，ＳＸ２が入力されてい
る。ここでプリデコーダユニット１２１，１２２の構成
は、それぞれ図７（ｂ），（ｃ）に示した従来のものと
同様である。すなわち、プリデコーダユニット１２１
は、アドレス信号Ａ０Ｂ，Ａ１Ｂから４つのアドレス選
択信号Ｘ11，Ｘ12，Ｘ13，Ｘ14を出力する。このとき各
アドレス選択信号の値は、いずれか１つがＬレベル、残
り３つがＨレベルである。
２，図４を用いて説明する。図２に示すように、本実施
の形態に係る半導体記憶装置のプリデコーダ１２を構成
する３個のプリデコーダユニット１２１，１２２，１２
３のうち、プリデコーダユニット１２２，１２３にはプ
ログラム回路１１よりキラー信号Ｋが入力される。また
プリデコーダユニット１２３には、キラー信号Ｋに加え
て冗長アドレス選択信号ＳＸ１，ＳＸ２が入力されてい
る。ここでプリデコーダユニット１２１，１２２の構成
は、それぞれ図７（ｂ），（ｃ）に示した従来のものと
同様である。すなわち、プリデコーダユニット１２１
は、アドレス信号Ａ０Ｂ，Ａ１Ｂから４つのアドレス選
択信号Ｘ11，Ｘ12，Ｘ13，Ｘ14を出力する。このとき各
アドレス選択信号の値は、いずれか１つがＬレベル、残
り３つがＨレベルである。
【００１７】また、プリデコーダユニット１２２は、キ
ラー信号Ｋに基づいて正規メモリまたは冗長メモリのい
ずれを選択するかを判定する演算手段をＮＡＮＤゲート
を用いて実現し、キラー信号ＫがＨレベルであるとき、
すなわち正規メモリセルを選択するときには、アドレス
信号Ａ２Ｂ，Ａ３Ｂによって決まるアドレス選択信号Ｘ
21，Ｘ22，Ｘ23，Ｘ24（いずれか１つがＬレベル、残り
３つがＨレベル）を出力するが、キラー信号ＫがＬレベ
ルであるとき、すなわち正規メモリを非活性化するとき
にはアドレス選択信号Ｘ21，Ｘ22，Ｘ23，Ｘ24すべてを
Ｈレベルとする。図３に示した構成を有する正規アドレ
スデコーダ１３のすべての論理ゲート１３１ｉにはこれ
らのアドレス選択信号Ｘ21，Ｘ22，Ｘ23，Ｘ24のいずれ
かが入力されるので、プログラム回路１１からＬレベル
のキラー信号Ｋが出力されると正規メモリセル用ワード
は出力されない。したがって、正規メモリ１４を非活性
化させることができる。
ラー信号Ｋに基づいて正規メモリまたは冗長メモリのい
ずれを選択するかを判定する演算手段をＮＡＮＤゲート
を用いて実現し、キラー信号ＫがＨレベルであるとき、
すなわち正規メモリセルを選択するときには、アドレス
信号Ａ２Ｂ，Ａ３Ｂによって決まるアドレス選択信号Ｘ
21，Ｘ22，Ｘ23，Ｘ24（いずれか１つがＬレベル、残り
３つがＨレベル）を出力するが、キラー信号ＫがＬレベ
ルであるとき、すなわち正規メモリを非活性化するとき
にはアドレス選択信号Ｘ21，Ｘ22，Ｘ23，Ｘ24すべてを
Ｈレベルとする。図３に示した構成を有する正規アドレ
スデコーダ１３のすべての論理ゲート１３１ｉにはこれ
らのアドレス選択信号Ｘ21，Ｘ22，Ｘ23，Ｘ24のいずれ
かが入力されるので、プログラム回路１１からＬレベル
のキラー信号Ｋが出力されると正規メモリセル用ワード
は出力されない。したがって、正規メモリ１４を非活性
化させることができる。
【００１８】また、プリデコーダユニット１２３は図４
に示すような構成を有している。すなわち、プリデコー
ダユニット１２３は、アドレス信号Ａ４Ｂ，Ａ５Ｂを解
読する論理回路に加えて、キラー信号Ｋと冗長アドレス
選択信号ＳＸ１との論理をとる演算回路Ｃ１と、キラー
信号Ｋと冗長アドレス選択信号ＳＸ２との論理をとる演
算回路Ｃ２を備えている。これら二つの演算回路Ｃ１，
Ｃ２は、それぞれ冗長アドレス選択信号ＳＸ１，ＳＸ２
を入力する点を除き、６個のＭＯＳトランジスタからな
る同様の回路構成を有する。なお、図４において演算回
路Ｃ２の回路構成は図示を省略した。
に示すような構成を有している。すなわち、プリデコー
ダユニット１２３は、アドレス信号Ａ４Ｂ，Ａ５Ｂを解
読する論理回路に加えて、キラー信号Ｋと冗長アドレス
選択信号ＳＸ１との論理をとる演算回路Ｃ１と、キラー
信号Ｋと冗長アドレス選択信号ＳＸ２との論理をとる演
算回路Ｃ２を備えている。これら二つの演算回路Ｃ１，
Ｃ２は、それぞれ冗長アドレス選択信号ＳＸ１，ＳＸ２
を入力する点を除き、６個のＭＯＳトランジスタからな
る同様の回路構成を有する。なお、図４において演算回
路Ｃ２の回路構成は図示を省略した。
【００１９】演算回路Ｃ１，Ｃ２の動作は次のようなも
のである。すなわち、キラー信号ＫがＨレベルの場合
（正規メモリセルを選択する場合）、演算回路Ｃ１，Ｃ
２はインバータとして作用し、アドレス信号Ａ４Ｂを出
力する。その結果、プリデコーダユニット１２３は、ア
ドレス信号Ａ４Ｂ，Ａ５Ｂによって定まる４ビットのア
ドレス選択信号Ｘ31，Ｘ32，Ｘ33，Ｘ34を出力する。こ
れに対し、冗長メモリセルを選択する場合には、Ｌレベ
ルのキラー信号Ｋが入力されたＮ型ＭＯＳトランジスタ
がＯＦＦとなってアドレス信号Ａ４Ｂを遮断する。これ
と同時に、Ｐ型ＭＯＳトランジスタがＯＮとなり、演算
回路Ｃ１，Ｃ２はそれぞれ冗長アドレス選択信号ＳＸ
１，ＳＸ２に対するインバータとして動作する。
のである。すなわち、キラー信号ＫがＨレベルの場合
（正規メモリセルを選択する場合）、演算回路Ｃ１，Ｃ
２はインバータとして作用し、アドレス信号Ａ４Ｂを出
力する。その結果、プリデコーダユニット１２３は、ア
ドレス信号Ａ４Ｂ，Ａ５Ｂによって定まる４ビットのア
ドレス選択信号Ｘ31，Ｘ32，Ｘ33，Ｘ34を出力する。こ
れに対し、冗長メモリセルを選択する場合には、Ｌレベ
ルのキラー信号Ｋが入力されたＮ型ＭＯＳトランジスタ
がＯＦＦとなってアドレス信号Ａ４Ｂを遮断する。これ
と同時に、Ｐ型ＭＯＳトランジスタがＯＮとなり、演算
回路Ｃ１，Ｃ２はそれぞれ冗長アドレス選択信号ＳＸ
１，ＳＸ２に対するインバータとして動作する。
【００２０】また、プリデコーダユニット１２３におい
ては、キラー信号Ｋがアドレス信号Ａ５Ｂ（または反転
Ａ５Ｂ）とともにＮＡＮＤゲートに入力されることによ
ってキラー信号ＫがＨレベルの場合（正規メモリセルを
選択する場合）には、アドレス信号Ａ５Ｂが遮断され
る。その結果、プリデコーダユニット１２３は、正規メ
モリセルを選択する場合には、アドレス信号Ａ４Ｂ，Ａ
５Ｂに対応していずれか１つがＬレベル、残りの３つが
Ｈレベルとなるアドレス選択信号Ｘ31，Ｘ32，Ｘ33，Ｘ
34を出力し、冗長メモリセルを選択する場合には、冗長
アドレス選択信号ＳＸ１，ＳＸ２に応じてＸ31とＸ32、
またはＸ33とＸ34のいずれかがＨレベルまたはＬレベル
となる。冗長アドレスデコーダは、図３に示すように、
上述のようなアドレス選択信号Ｘ31，Ｘ32，Ｘ33，Ｘ34
をアレイ配線を介して入力し、所定の冗長メモリセルア
レイを選択する冗長メモリセル用ワードを出力する。以
上のような本実施の形態に係る半導体記憶装置における
各信号の論理と動作を図５に示す。
ては、キラー信号Ｋがアドレス信号Ａ５Ｂ（または反転
Ａ５Ｂ）とともにＮＡＮＤゲートに入力されることによ
ってキラー信号ＫがＨレベルの場合（正規メモリセルを
選択する場合）には、アドレス信号Ａ５Ｂが遮断され
る。その結果、プリデコーダユニット１２３は、正規メ
モリセルを選択する場合には、アドレス信号Ａ４Ｂ，Ａ
５Ｂに対応していずれか１つがＬレベル、残りの３つが
Ｈレベルとなるアドレス選択信号Ｘ31，Ｘ32，Ｘ33，Ｘ
34を出力し、冗長メモリセルを選択する場合には、冗長
アドレス選択信号ＳＸ１，ＳＸ２に応じてＸ31とＸ32、
またはＸ33とＸ34のいずれかがＨレベルまたはＬレベル
となる。冗長アドレスデコーダは、図３に示すように、
上述のようなアドレス選択信号Ｘ31，Ｘ32，Ｘ33，Ｘ34
をアレイ配線を介して入力し、所定の冗長メモリセルア
レイを選択する冗長メモリセル用ワードを出力する。以
上のような本実施の形態に係る半導体記憶装置における
各信号の論理と動作を図５に示す。
【００２１】本実施の形態に係る半導体記憶装置は、以
上のように３個のプリデコーダユニット１２１，１２
２，１２３から構成されるプリデコーダ１２によって６
ビットのアドレス信号Ａ０Ｂ〜Ａ５Ｂを解読し１２ビッ
トのアドレス選択信号Ｘ11〜Ｘ14，Ｘ21〜Ｘ24，Ｘ31〜
Ｘ34をアレイ配線に出力している。プリデコーダユニッ
ト１２２はキラー信号Ｋを入力とする演算回路を備え、
冗長メモリセル選択時には正規メモリを非活性化するよ
うなアドレス信号Ｘ21〜Ｘ24を正規アドレスデコーダに
入力している。また、プリデコーダユニット１２３は、
キラー信号Ｋおよび冗長アドレス選択信号ＳＸ１，ＳＸ
２を入力とする演算回路Ｃ１，Ｃ２を備えており、正規
メモリセル選択時および冗長メモリセル選択時の所定の
アドレス選択信号Ｘ31〜Ｘ34をアレイ配線を介して正規
アドレスデコーダ１４と冗長アドレスデコーダ１６に入
力している。冗長アドレスデコーダはこれらアドレス選
択信号Ｘ31〜Ｘ34に基づいて所定の冗長メモリセルアレ
イを選択する冗長メモリセル用ワードを出力する。これ
によって、本実施の形態においては、冗長アドレス選択
信号ＳＸ１，ＳＸ２用の配線をアレイ配線として設ける
必要がなく、従来に比べてアレイ配線の数を減らすこと
ができる。したがって、チップの面積を従来に比べて小
さくできるとともに、半導体記憶装置のレイアウトの自
由度も向上させることが可能となる。
上のように３個のプリデコーダユニット１２１，１２
２，１２３から構成されるプリデコーダ１２によって６
ビットのアドレス信号Ａ０Ｂ〜Ａ５Ｂを解読し１２ビッ
トのアドレス選択信号Ｘ11〜Ｘ14，Ｘ21〜Ｘ24，Ｘ31〜
Ｘ34をアレイ配線に出力している。プリデコーダユニッ
ト１２２はキラー信号Ｋを入力とする演算回路を備え、
冗長メモリセル選択時には正規メモリを非活性化するよ
うなアドレス信号Ｘ21〜Ｘ24を正規アドレスデコーダに
入力している。また、プリデコーダユニット１２３は、
キラー信号Ｋおよび冗長アドレス選択信号ＳＸ１，ＳＸ
２を入力とする演算回路Ｃ１，Ｃ２を備えており、正規
メモリセル選択時および冗長メモリセル選択時の所定の
アドレス選択信号Ｘ31〜Ｘ34をアレイ配線を介して正規
アドレスデコーダ１４と冗長アドレスデコーダ１６に入
力している。冗長アドレスデコーダはこれらアドレス選
択信号Ｘ31〜Ｘ34に基づいて所定の冗長メモリセルアレ
イを選択する冗長メモリセル用ワードを出力する。これ
によって、本実施の形態においては、冗長アドレス選択
信号ＳＸ１，ＳＸ２用の配線をアレイ配線として設ける
必要がなく、従来に比べてアレイ配線の数を減らすこと
ができる。したがって、チップの面積を従来に比べて小
さくできるとともに、半導体記憶装置のレイアウトの自
由度も向上させることが可能となる。
【００２２】なお、上述の実施の形態においては、本実
施の形態においては、アドレス信号を６ビット、アドレ
ス選択信号を１２ビットとして説明したが、本発明に係
る半導体記憶装置および冗長アドレス選択方式における
アドレス信号、アドレス選択信号はこのようなビット数
に限定されるものではない。また、プリデコーダ１２は
３個のプリデコーダユニット１２１，１２２，１２３か
ら構成されるものとして説明したが、本発明におけるプ
リデコーダはこのような構成に限定されるものではな
い。したがって、アドレス信号のビット数が増加した場
合などに４個以上のプリデコーダユニットによってプリ
デコーダを構成してもよいことは言うまでもなく、冗長
アドレス選択信号を表すことができる限り、多入力多出
力の単一のプリデコーダを用いても良い。また、各プリ
デコーダユニットは２入力４出力として説明したが、ア
ドレス信号を解読する限りにおいてはどのような入出力
をとるかは問題ではない。さらに、プリデコーダユニッ
ト、特に図４に示したプリデコーダユニット１２３にお
いては、演算回路Ｃ１，Ｃ２を６個のＭＯＳトランジス
タによって構成するものとして説明したが、これは一例
であって、本発明における演算手段はこのような回路構
成に限定されるものではない。
施の形態においては、アドレス信号を６ビット、アドレ
ス選択信号を１２ビットとして説明したが、本発明に係
る半導体記憶装置および冗長アドレス選択方式における
アドレス信号、アドレス選択信号はこのようなビット数
に限定されるものではない。また、プリデコーダ１２は
３個のプリデコーダユニット１２１，１２２，１２３か
ら構成されるものとして説明したが、本発明におけるプ
リデコーダはこのような構成に限定されるものではな
い。したがって、アドレス信号のビット数が増加した場
合などに４個以上のプリデコーダユニットによってプリ
デコーダを構成してもよいことは言うまでもなく、冗長
アドレス選択信号を表すことができる限り、多入力多出
力の単一のプリデコーダを用いても良い。また、各プリ
デコーダユニットは２入力４出力として説明したが、ア
ドレス信号を解読する限りにおいてはどのような入出力
をとるかは問題ではない。さらに、プリデコーダユニッ
ト、特に図４に示したプリデコーダユニット１２３にお
いては、演算回路Ｃ１，Ｃ２を６個のＭＯＳトランジス
タによって構成するものとして説明したが、これは一例
であって、本発明における演算手段はこのような回路構
成に限定されるものではない。
【００２３】
【発明の効果】本発明によれば、不良正規メモリセルに
代えて冗長メモリセルを選択する場合、プログラム回路
より出力される非活性化信号と冗長アドレス選択信号の
論理をとる演算手段をプレデコーダに設け、冗長メモリ
セルを選択する際のアドレス選択信号をアレイ配線を介
して冗長アドレスデコーダに入力するようにしたので、
冗長アドレス選択信号用の配線を別に設ける必要がなく
なる。
代えて冗長メモリセルを選択する場合、プログラム回路
より出力される非活性化信号と冗長アドレス選択信号の
論理をとる演算手段をプレデコーダに設け、冗長メモリ
セルを選択する際のアドレス選択信号をアレイ配線を介
して冗長アドレスデコーダに入力するようにしたので、
冗長アドレス選択信号用の配線を別に設ける必要がなく
なる。
【００２４】したがって、本発明に係る半導体記憶装置
においては、メモリやデコーダ等のレイアウトの自由度
が増すとともに、チップサイズを従来のものよりも小さ
くすることができる。
においては、メモリやデコーダ等のレイアウトの自由度
が増すとともに、チップサイズを従来のものよりも小さ
くすることができる。
【００２５】また、本発明のうち請求項３に記載された
半導体記憶装置によれば、プリデコーダを構成するプリ
デコーダユニットの一つから非活性化信号により正規メ
モリを非活性化するアドレス選択信号を出力し、他のプ
リデコーダユニットの一つに非活性化信号と冗長アドレ
ス選択信号との論理をとる演算手段を設けるようにし、
冗長アドレス指定の際の正規メモリ非活性化および冗長
アドレス指定を異なるプリデコーダユニットに行うよう
にしたので、冗長メモリを備えた半導体記憶装置、特に
プリデコーダの設計が容易になる。
半導体記憶装置によれば、プリデコーダを構成するプリ
デコーダユニットの一つから非活性化信号により正規メ
モリを非活性化するアドレス選択信号を出力し、他のプ
リデコーダユニットの一つに非活性化信号と冗長アドレ
ス選択信号との論理をとる演算手段を設けるようにし、
冗長アドレス指定の際の正規メモリ非活性化および冗長
アドレス指定を異なるプリデコーダユニットに行うよう
にしたので、冗長メモリを備えた半導体記憶装置、特に
プリデコーダの設計が容易になる。
【図１】 本発明の実施の形態に係る半導体記憶装置の
構成を説明するためのブロック図である。
構成を説明するためのブロック図である。
【図２】 本発明の実施の形態に係る半導体記憶装置の
プリデコーダの構成を示す図である。
プリデコーダの構成を示す図である。
【図３】 本発明の実施の形態に係る半導体記憶装置に
おけるアレイ配線と正規アドレスデコーダおよび冗長ア
ドレスデコーダの構成を説明する図である。
おけるアレイ配線と正規アドレスデコーダおよび冗長ア
ドレスデコーダの構成を説明する図である。
【図４】 本発明の実施の形態に係る半導体記憶装置の
第１ののプリデコーダユニットおよび演算回路の構成を
示す図である。
第１ののプリデコーダユニットおよび演算回路の構成を
示す図である。
【図５】 本発明の実施の形態に係る半導体記憶装置に
おける各信号の論理と動作を説明する図である。
おける各信号の論理と動作を説明する図である。
【図６】 冗長メモリを有する従来の半導体記憶装置を
説明するためのブロック図である。
説明するためのブロック図である。
【図７】 従来の半導体記憶装置におけるプリデコーダ
の構成を説明する図である。
の構成を説明する図である。
【図８】 従来の半導体記憶装置におけるアレイ配線と
正規アドレスデコーダおよび冗長アドレスデコーダの構
成を説明する図である。
正規アドレスデコーダおよび冗長アドレスデコーダの構
成を説明する図である。
１１…プログラム回路、１２…プリデコーダ、１２１，
１２２，１２３…プリデコーダユニット、１３…正規ア
ドレスデコーダ、１３１ｉ…論理ゲート、１３２ｉ…正
規メモリセル用ワードドライバ、１４…正規メモリ、１
５…冗長アドレスデコーダ、１５１ａ，１５１ｂ…論理
ゲート、１５２ａ，１５２ｂ…冗長メモリセル用ワード
ドライバ、１６…冗長メモリ、１７…列デコーダ、Ｃ
１，Ｃ２…演算回路。
１２２，１２３…プリデコーダユニット、１３…正規ア
ドレスデコーダ、１３１ｉ…論理ゲート、１３２ｉ…正
規メモリセル用ワードドライバ、１４…正規メモリ、１
５…冗長アドレスデコーダ、１５１ａ，１５１ｂ…論理
ゲート、１５２ａ，１５２ｂ…冗長メモリセル用ワード
ドライバ、１６…冗長メモリ、１７…列デコーダ、Ｃ
１，Ｃ２…演算回路。
Claims (3)
- 【請求項１】 複数の正規メモリセルからなる正規メモ
リと、 前記正規メモリ中の正規メモリセルを選択する正規アド
レスデコーダと、 アドレス信号を解読し対応するアドレス選択信号をアレ
イ配線を介して前記正規アドレスデコーダに出力するプ
リデコーダと、 複数の冗長メモリセルからなる冗長メモリと、 冗長メモリ中の冗長メモリセルを選択する冗長アドレス
デコーダと、 不良正規メモリセルを指定するアドレス信号に対して前
記正規メモリセルを非活性化する非活性化信号と前記不
良正規メモリセルに代わる所定の冗長メモリセルを選択
する冗長メモリセル選択信号を出力するプログラム回路
とを備え、 前記不良正規メモリセルが指定された場合には前記所定
の冗長メモリセルを指定する半導体記憶装置の冗長アド
レス選択方式において、 前記プリデコーダは、 前記非活性化信号に基づいて正規メモリセルまたは冗長
メモリセルのいずれを選択するかを判定し、冗長メモリ
セルを選択する場合には前記非活性化信号と前記冗長メ
モリセル選択信号との論理をとることにより前記冗長メ
モリセル選択信号に対応した所定のアドレス選択信号を
前記アレイ配線に出力する演算手段を備え、 前記冗長アドレスデコーダは、 前記アレイ配線に接続され前記プリデコーダより得られ
る前記所定のアドレス選択信号に基づいて前記所定の冗
長メモリセルを選択することを特徴とする半導体記憶装
置の冗長アドレス選択方式。 - 【請求項２】 マトリクス状に配置された複数の正規メ
モリセルからなる正規メモリと、 前記正規メモリ中の正規メモリセルアレイを選択する正
規アドレスデコーダと、 アドレス信号を解読し対応するアドレス選択信号をアレ
イ配線を介して前記正規アドレスデコーダに出力するプ
リデコーダと、 マトリクス状に配置された複数の冗長メモリセルからな
る冗長メモリと、 前記冗長メモリ中の冗長メモリセルアレイを選択する冗
長アドレスデコーダと、 不良正規メモリセルを指定するアドレス信号に対して前
記正規メモリセルを非活性化する非活性化信号および前
記不良正規メモリセルに代わる所定の冗長メモリセルを
選択する冗長メモリセル選択信号を出力するプログラム
回路とを備え、 前記不良正規メモリセルが指定された場合には前記正規
メモリを非活性化しかつ前記所定の冗長メモリセルを指
定する半導体記憶装置において、 前記プリデコーダは、 前記非活性化信号に基づいて正規メモリセルまたは冗長
メモリセルのいずれを選択するかを判定し、冗長メモリ
セルを選択する場合には前記非活性化信号と前記冗長メ
モリセル選択信号との論理をとることにより前記正規メ
モリセルを非活性化し且つ前記冗長メモリセル選択信号
に対応した所定のアドレス選択信号を前記アレイ配線に
出力する演算手段を備え、 前記正規アドレスデコーダは、 前記プリデコーダより出力される前記所定のアドレス選
択信号に基づいて前記正規メモリセルを非活性化し、 前記冗長アドレスデコーダは、 前記アレイ配線を介して前記所定のアドレス選択信号を
入力し前記所定の冗長メモリセルを含む冗長メモリセル
アレイを選択することを特徴とする半導体記憶装置。 - 【請求項３】 請求項２に記載された半導体記憶装置に
おいて、 前記プリデコーダは、 複数のプリデコーダユニットから構成され、 各プリデコーダユニットは前記アドレス信号の所定のビ
ットを入力とし各々対応するアレイ配線にアドレス選択
信号を出力し、 そのうち第１のプリデコーダユニットは、 前記非活性化信号を入力として正規メモリセルまたは冗
長メモリセルのいずれを選択するかを判定し、正規メモ
リセルを選択する場合には前記アドレス信号に対応する
アドレス選択信号を、冗長メモリセルを選択する場合に
は前記正規メモリセルを非活性化するアドレス選択信号
を出力する第１の演算手段を備え、 第２のプリデコーダユニットは、 前記非活性化信号および前記冗長メモリセル選択信号を
入力として正規メモリセルまたは冗長メモリセルのいず
れを選択するかを判定し、正規メモリセルを選択する場
合には所定のアドレス選択信号を、冗長メモリセルを選
択する場合には前記非活性化信号と前記冗長メモリセル
選択信号との論理をとることにより前記冗長メモリセル
選択信号に対応した所定のアドレス選択信号を対応する
アレイ配線に出力する第２の演算手段を備え、 前記正規アドレスデコーダは、 冗長メモリセルを選択する場合には前記第１のプリデコ
ーダユニットから出力されるアドレス選択信号に基づい
て前記正規メモリセルを非活性化し、 前記冗長アドレスデコーダは、 前記第２のプリデコーダに対応したアレイ配線に接続さ
れ、冗長メモリセルを選択する場合には前記第２のプリ
デコーダユニットから出力される所定のアドレス選択信
号に基づいて所定の冗長メモリセルを含む冗長メモリセ
ルアレイを選択することを特徴とする半導体記憶装置。
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