JPH02161699A - 半導体記憶装置の冗長回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野） 本発明は、主メモリセルアレイと冗長メモリセルアレイ
とを有し、主メモリセルアレイの一部が欠陥部となって
いる場合に、その欠陥部に代えて冗長メモリセルアレイ
に対するアドレス選択を行うＭＯ３型ダイナミックＲＡ
Ｍ　（ランダム・アクセス・メモリ）、スタティックＲ
ＡＭ、ＲＯＭ（リード・オンリ・メモリ）等の半導体記
憶装置の冗長回路に関するものである。

（従来の技術） 従来、半導体記憶装置の冗長回路としては、例えば特開
昭６０−１４５６００号公報、特開昭６１−９９９号公
報等に記載されるように、種々のものが提案されている
。その−例を第２図及び第３図に示す。

第２図は、従来の冗長回路を有する半導体記憶装置の概
略構成図である。

この半導体記憶装置は、２ビツト出力構成のＭＯ８型Ｒ
ＡＭを示すもので、ＭＯＳトランジスタからなる多数の
メモリセルがマトリクス状に配列された主メモリセルア
レイ１．−１．１−２を備え、その主メモリセルアレイ
１−１．１−２には、０本のワードｉＷ１〜Ｗｎを介し
て行アドレスデコーダ２−１．２−２がそれぞれ接続さ
れると共に、ｎ対のビット線対Ｂ、９１　、　ＴＪ１１
〜ＢＩ　ｎ。

〜１０−ｎが接続されている。行アドレスデコーダ２−
１．２−２は、行アドレス信号Ｘ１〜Ｘｋを解読してワ
ード線Ｗ１ヘーＷｎを選択する回路である。列アドレス
デコーダ１０−１〜１０−ｎは、プリデコードされた列
アドレス信号ＹＤを解読してビット線対Ｂ５１．Ｂｆ１
１〜ＢＩｎ、８１　ｎ、Ｂ　　１．−１〜Ｂ　ｒ　ｎ　
、百、ｎのいずれか一組と２対のデータ線対Ｄｌ、Ｔ５
１、Ｄ２．百２とを接続する機能を有している。

主メモリセルアレイ１−１．１−２の近くには、ＭＯＳ
　トランジスタからなる多数のメモリセルが配列された
不良メモリセル置換用の冗長メモリセルアレイ２０−１
．２０−２が設けられ、その冗長メモリセルアレイ２０
−１．２０−２がｍ対の冗長ビット線対ＲＮ　１．Ｒｐ
　１〜Ｂ１ｍ、ＲＪＩ　ｍとＲ１＝　Ｒｖ　１〜Ｒｒ　
ｍ　、Ｒｒ　ｍを介して冗長「 回路２１に接続されている。

冗長回路２１は、列アドレス信号Ｙｌ、Ｙ２〜Ｙｉ、Ｙ
ｊを解読してプリデコードされた列アドレス信号ＹＤ（
＝Ｙｌ）、Ｙ１２．Ｙ丁２．Ｙ１２”Ｙｉ丁、Ｙｉ丁、
Ｙｉｊ、Ｙｉｊ）を出力するに個のプリデコーダ３０−
１〜３０−にと、列アトｌ／スデコーダ用活性化信号Ｙ
ＥＣに基づきｍ本の冗長選択信号ＲＥＳＩ〜ＲＥＳｍを
解読して列アドレスデコーダ１０−１〜１０−ｎに対す
る制御信号ＦＣを出力するセレクタ４０と、不良メモリ
セル救済用のｍ個の冗長アドレスデコーダ５０−１〜５
０−ｍとで、構成されている。冗長アドレスデコーダ５
０−１〜５０−ｍは、冗長選択信号ＲＥＳＩ〜ＲＥＳｍ
を解読してビット線対ＲＮ　１　、　Ｊ　１〜Ｒｐ　ｍ
、　Ｗｌ　ｍ、Ｒ１，）「 １〜Ｂｍ、ＴＭ、ｍのいずれか一組と２対のデータ線対
Ｄｉ、Ｕｌ、Ｄ２．　Ｔ５２．！：を接続する機能を有
している。

第３図は、第２図中の列アドレスデコーダ１０−１〜１
０−ｎ及び冗長回路２１の一構成例を示す回路図である
。

各列アドレスデコーダ１０−１〜１０−ｎは、トランス
ファゲート用のＮチャネルＭＯＳトランジスタ（以下、
ＮＭＯ８という）１１〜１４と、そのＮＭＯＳゲート制
御用のＮＡＮＤゲート１５及びＮＯＲゲート１６．１７
とで、構成されている。各プリデコーダ３０−１〜３０
−には、信号反転用のインバータ３１，３２、及び信号
選択用のＡＮＤゲート３３〜３６より構成されている。

セレクタ４０は、ＮＯＲゲート４１及びＮＡＮＤゲート
４２より構成されている。また、各冗長アドレスデコー
ダ５０−１〜５０−ｍは、トランスファゲート用のＮＭ
Ｏ８５１〜５４で構成されている。

なお、第３図中のＳ１６．Ｓ１７．Ｓ４］は、ＮＯＲゲ
ート１６，１７．４１−の各出力である。

第４図は第２図及び第３図の動作波形図であり、この図
を参照しつつ第２図及び第３図の動作を説明する。

主メモリセルアレイ１−１および１−２に対してデータ
の書込み、またはデータの読出しを行う場合、行アドレ
スデコーダ２−１および２−２は行アドレス信号Ｘ１〜
Ｘｋをそれぞれ解読し、ワード線Ｗ１〜Ｗｎを介して主
メモリセルアレイ１−１および１−２の各メモリセル行
を選択する。

次に、プリデコーダ３０−１〜３０−には列アドレス信
号Ｙｌ、Ｙ２〜Ｙｔ、Ｙｊを解読し、プリデコードした
列アドレス信号ＹＤを出力する。

すると、列アドレスデコーダ１０−１〜１０−ｎは列ア
１ルス信号ＹＤを解読し、ビット線対１３１２１　、　
Ｒ３１〜Ｂｆ：Ｉｎ、ＵＮ　ｎおよびＢ、１．Ｂ。

１〜Ｂ　ｒ　ｎ　、Ｑ　ｒ　ｎ中の各１対を選択し、そ
れをデータ線Ｄ１、百１およびＢ２．０２にそれぞれ接
続する。これにより、書込みデータがデータ線対Ｄｉ、
　′ｒ：５１、Ｂ２．Ｂ２、及びヒツト線対Ｂｆ１１、
Ｂｐ　１〜ＢＩ　ｎ、８４１　ｎ、Ｂｒ　１　、Ｂｒ　
１〜Ｂ　ｒ　ｎ　、Ｂ　ｒ　ｎを通して、主メモリセル
アレイ１−１および１−２中の選択された各メモリセル
に書込まれる。また、選択された各メモリセルのデータ
は、ビット線対Ｂρ１．Ｊｌ〜ＢＪ２ｎ。

Ｂｉｎ、Ｂ、１，７５；、１〜Ｂ、ｎ、Ｂ、ｎ、及びデ
ータ線対Ｄ　１　、　Ｄ　１、Ｂ２．　ｒ５２を通して
外部へ読出される。

さらに、これらの書込みまたは読出し動作を第４図に基
づき、具体的に説明すると、次のようになる。

第４図の時刻し１において、２に本の列アドレス信号Ｙ
ｌ、Ｙ２〜Ｙｉ、Ｙ、ｊにより、アリデコーダ３０−１
〜３０−に中の１つに対して出力４本のうち、１本が選
択され、ｊｌＨ”レベル（他の３本は′”Ｌ”レベル）
が出力される。ｎ　（−４’　）個の列アドレスデコー
ダ１０−１〜１０−ｎのうちの１−個が入力するに本の
プリデコード後の列アドレス信号すべてが“’　Ｈ”レ
ベルとなり、列アドレスデコーダ１０−１〜１０−ｎ中
のＮＡＮＤゲート司、５が“Ｌ　”レベルを出力する。

例えば、列アドレス信号Ｙｌ、Ｙ２．Ｙｉ、￥ｊがＩＩ
　Ｌ　＋１である場合、プリデコード後の列アドレス信
号Ｙ１百、Ｙｉ丁が”Ｉ−（”　、Ｙ　１２．　Ｙｌ２
．Ｙｌ、２゜Ｙｉ　ｊ、Ｙｉ　ｊ、ｙｉ　ｊがｔｉ　１
−”となる。また、列アドレスデコーダ１０−１に入力
する他のプリデコード後の列アドレス信号もすべて°ｌ
　ＨＩＩである場合、ＮＡＮＤゲーｔ〜１５の出力がＬ
°°となる。次に、ｍ本の冗長選択信号Ｒ，ＥＳ１〜Ｒ
Ｅ　Ｓｍがすべて“Ｌ′ルベルで冗長非選択である時に
、活性化信号Ｙ　ＥＣがＩＩ　Ｈ１１になると、セレク
タ４０中のＮＡＮＤゲート４２の出力ＦＣがＩ　１．、
、１１となり、ＮＯＲＯＲゲート６．１７の出力Ｓ１６
゜Ｓｌ、７が”　Ｈ”となり、ビット線対Ｂｆ１１，８
Ω１、Ｂ２．１．−１とそれぞれデータ線対Ｄｉ。

Ｄｉ、Ｂ２．１）２が導通し、列アドレスデコーダ１０
−１が選択される。従って、この列アドレスデコーダ１
０−１を通して、データの書込みあるいは読出しが行わ
れることになる。

ここで、主メモリセルアレイ１−１．１−２中に不良メ
モリセルがある場合、その不良メモリセルを含むメモリ
セル列が冗長メモリセルアレイ２０−１．２０−２中の
メモリセル列に置き換えられてアクセスされる。例えば
、前記列アドレスデコーダ１０−１が選択されな状態か
ら、列アドレス信号Ｙ１〜Ｙｊが変化し、第４図の時刻
ｔ　２で、ある列アドレス信号Ｙ１〜Ｙｊに対して冗長
が選択され、冗長選択信号ＲＥＳＩ〜ＲＥＳｍ中め１つ
ＲＥＳＩが“°Ｈ′′になった場合、セレクタ４０の出
力がＭ　ＨＩＩとなる。これにより、ＮＯＲゲート１６
．１７を含むすべての列アドレスデコーダ１０−１〜ｌ
０−ｎ中のＮＯＲゲート出力Ｓ１６、Ｓ１７がＩＩＬ”
となり、列アドレスデコーダ１０−１〜１０−ｎが非選
択となる。この時、冗長アドレスデコーダ５０−１中の
ＮＭＯ８５１〜５４のゲート信号（ＲＥＳＩ）はｌｌ　
Ｈ１１で、冗長ビット線対Ｒ１１，ＲＮ　Ｌ　Ｒ，１，
Ｒ，１とそれぞれデータ線対ＤＩ、ＤＩ、Ｂ２．Ｂ２が
樟通し、冗長アドレスデコーダ５０−１が選択される。

従って、このデコーダ５０−１を通して冗長メモリセル
に対するデータの書込みあるいは読出しが実行され、不
良メモリセルの救済が行われる。

（発明が解決しようとする課題） しかしながら、上記構成の装置では、グリデコード後の
列アドレス信号ＹＤ（＝Ｙ］−２、Ｙｌ２゜Ｙｌ２．Ｙ
１２〜Ｙｉ丁、Ｙｉ了、Ｙｉ、ｊ、Ｙｉｊ）の４に本と
、列アドレスデコーダ１Ｏ−１＝１０−ｎ制御用の制御
信号ＦＣの２本の信号線以外に、冗長選択信号ＲＥＳＩ
ヘーＲＥＳｍのｍ本の信号線を列アドレスデコーダ１０
−１〜１０−ｎ及び冗長アドレスデコーダ５０−１〜５
０−ｍの配列内に通ず必要がある。そのため、冗長アド
レスデコーダ数が増加するに従い、それに必要な信号線
数も増加し、チップサイズの大型化を招き、それを解決
することが困難であった。

本発明は前記従来技術が持っていた課題として、冗長ア
ト１．スデコーダ数増加に伴なう信号線数の増加により
、チップサイズが大型化するという点について解決しま
た半導体記憶装置の冗長回路を提供するものである。

（課題を解決するだめの手段） 本発明は前記課題を解決するために、アトｌ／ス信号を
解１涜する複数のプリデコーダと、油泥複数のプリデコ
ーダの出力をそれぞれ解読して主メモリ上ルア１／イ中
のメモリセルを選択する複数のアドレスデコーダと、冗
長選択信号を解読して前記アドレスデコーダで選択され
る前記メモリセルに対応した冗長メモリセルアレイ中の
メモリセルを選択する複数の冗長アドレスデコーダと、
活性化信号及び前記冗長選択信号を入力し、前記冗長メ
モリセルアレイ使用時に前記アドレスデコーダの動作を
禁止状態にするセレクタとを、備えた半導体記憶装置の
冗長回路において、前記各プリデコーダの出力と前記冗
長選択信号との論理和をそれぞれとる第１の論理回路を
、前記各プリデコーダに設ける。さらに、前記各第１−
の論理回路の出力と前記セレクタの出力どの埋積を求め
その論理、債に基づき前記冗長アドレスデコーダの動作
制御を行う第２の論理回路を、前記各冗長アドレスデコ
ーダに設けたものである。

（作用） 本発明によれば、以上のように半導体記憶装置の冗長回
路を構成ｊ〜なのて゛、第１−の論理回路は、ブリデコ
ー　ド後のアトＩ／ス信号と冗長選択信号との論理和を
求めることにより、その冗長選択信号をプリデコーダを
通して冗長アドレスデコーダ側へ転送する働きをする。

さらに、第２の論理回路は、制御信号により活性化され
、前記第１の論理回路の出力により、冗長アドレスデコ
ーダを選択的に動作させる働きをする。これにより、冗
長選択信号線の省略を可能にさせる。従って、前記課題
を解決できるのである。

（実施例） 第１−図は本発明の一実施例を示す冗長回路の回路図で
あり、従来の第２図及び第３図中の要素と共通の要素に
は同一の符号が付されている。

この冗長回ｒｆ１６０は、従来の第３図の冗長回路２１
に対応するもので、例えば従来の第２図の半導体記憶装
置に設けられている。

この冗長回路６０は、ｋ個のプリデコーダ７０１〜７０
−ｋ、１個のセレクタ８０、及びｍ個の冗長アドレスデ
コーダ９０−１−〜９０−ｍより構成されている。

各プリデコーダ７０−１へ−７０〜には、列アドレス信
号Ｙｌ、Ｙ２、・・・、￥ｉ、Ｙｊをそれぞれ解読し、
その解読結果と冗長選択信号ＲＥＳＩ。

ＲＥＳ２、・・・、ＲＥＳ　（ｍ−１＞、ＲＥＳｍとの
論理和をとって、プリデコード後の列アドレス信号Ｙ１
２．Ｙｌ）、Ｙ丁２．Ｙｌ２、・・・、Ｙ丁子。

Ｙｉ丁、Ｙｉｊ、ｙｉｊを出力するもので、２個のイン
バータ７１．７２．４個の２人力ＡＮＤゲート７３−７
６、及び４個の２人力ＯＲ，ゲート７７−１〜７７−４
でそれぞれ構成されている。

例えば、プリデコーダ７０−１において、インバータ７
１．７２が列アドレス信号Ｙｌ、Ｙ２の逆相信号Ｙ丁、
ｙ２を生成し、その出力側に接続された４個のＡＮＤゲ
ーｌ〜７３へ・−・７６のうら、ＡＮＤゲート７３は信
号Ｙ丁とＹ７、ＡＮＤゲー１へ７４は信号Ｙｌ、Ｙフ、
ＡＮＤゲーＩへ７５は信号Ｙ１とＹ２、ＡＮＤゲート７
６は信号Ｙ１とＹ２の論理積をそれぞれとる接続構成に
なっている。

本実施例では、これらのＡＮＤゲート７３へ−７６の出
力（則に、４個のＯＲゲート７７−１〜７７４からなる
第１の論理回路が新たに設けられている。ＯＲゲーｔ−
７７−１〜７７−４のうち、ＯＲゲート７７−１はＡＮ
Ｄゲート７３の出力と信号ＲＥＳＩ、ＯＲゲート７７−
２はＡＮＤゲート７４の出力と信号ＲＥＳＩ、ＯＲゲー
ト７７−３はＡＮＤゲーＩ・７５の出力と信−号ＲＥＳ
２、ＯＲゲー１−７７−４はＡＮＤゲート７６の出力と
信号Ｒ，ＥＳ２の論理和をそれぞれとり、各信号Ｙ　Ｔ
２゜Ｙｌ、２．Ｙｌ２．Ｙｌ２をそれぞれ出力する構成
になっている。他のプリデコーダ７０−２−７０−にも
、前記と同一の回路構成になっている。

セレクタ８０は、活性化信号ＹＥＣにより活性化され、
冗長選択信号ＲＥＳＩ〜ＲＥＳｍから列アドレスデコー
ダ１ｏ−１−〜−１０−ｎ用の制御信号ＦＣを生成する
回路であり、信号ＲＥＳＩへ、ＲＥＳｍの否定論理和を
とるｍ入力ＮＯＲゲート８１と、そのＮＯＲゲート８１
の出力８８１−と活性化信号ＹＥＣの否定論理積をとっ
て制御信号ＦＣを生成する２人力ＮＯＲゲート１６とで
、構成されている。

冗長アドレスデコーダ９０−１〜９０−ｍは、列アドレ
ス信号Ｙ　Ｊ、フ、Ｙ］−百、Ｙ丁２．￥１．２〜・Ｙ
ｉＪ、Ｙｉ丁、Ｙｉｊ、Ｙｉｊ及び制御信号ＦＣより、
冗長ビット線対Ｒ１１、ＲＮ　１〜Ｒ，１ｍ、Ｒ，１ｍ
およびＲ，１，Ｒ，１〜Ｒ，ｍ。

Ｒ，ｍのいずれか一組を選択するものであり、４個のＮ
ＭＯＳ９１〜９４．１−個の３人力ＮＯＲゲート１６、
及び２個のインバータ９６．９７で、それぞれ構成され
ている。例えば、冗長アドレスデコーダ９０−１におい
て、ＮＭＯＳ９１のソース・トレインは冗長ビット線Ｒ
，Ｉ］−とデータ線Ｄ１に接続され、同じ（ＮＭＯＳ９
２のソース・ドレインは線Ｒρ１ど■１に、ＮＭＯＳ９
３のソース・ドレインは線Ｒ，１−とＤ２に、Ｎ　Ｍ　
ＯＳ９４のソース・トレインは線ＲＮ　］とｎ２に、そ
れぞれ接続されている。本実施例では、こわらのＮＭＯ
Ｓ９１−９４のグーｌ−側に、ＮＡＮＤゲート９５及び
インバータ９６．９７からなる第２の論理回路が新たに
設けられ”Ｃいる。ＮＡＮＤゲ・−ト９５は、列アドレ
ス信号Ｙ丁２．Ｙ１２と制御信号ＦＣの否定論理積をと
るもので、その出力側がインバータ９６．９７を介して
ＮＭＯＳ９］９２のゲートとＮ　Ｍ　ＯＳ　９３　、９
４のゲートとにそれぞれ接続されている。ＮＭＯ８９：
１．、．９２はインバータ９６の出力Ｓ９６により、Ｎ
ＭＯＳ９３．９４はインバータ９７の出力Ｓ９７により
、それぞれオン、オフ制御される。他の冗長アドレスデ
コーダ９０−２〜９０−ｍも、前記と同一の回路構成に
なっている。

なお、この冗長アドレスデコーダ９０−１〜９０−ｍの
近くに設けられたｎ　（−４ｋ）個の列アドレスデコー
ダ１０−１〜１０−ｎは、従来と同一のものである。

次に、第１図の動作波形図を示す第５図を参照しつつ、
動作を説明する。

第５図の時刻ｔ１において、ｍ本の冗長選択信号ＲＥＳ
Ｉ〜ＲＥＳｍのすべてが■−”レベルで、２に本の列ア
ドレス信号Ｙ１〜Ｙｊが入力されたプリデコーダ７０−
１〜７０−ｋにより、その各出力４本のうち１本が選択
されて“’Ｈ”　　（他の３本は“Ｌ”）となる。する
と、ｎ　（−４Ｋ＞個の列アドレスデコーダ１０−１〜
１０−ｎのウチノーつが入力するに本のプリデコード後
の列アドレス信号すべてが“Ｈ”となり、列アドレスデ
コーダ１０−１〜１Ｏ−ｎ内のＮＡＮＤゲート１５が′
″Ｌｌｌの信号を出力する。例えば、列アドレス信号Ｙ
ｌ、Ｙ２．Ｙｉ、Ｙｊが１１１．　ＩＩである場合、プ
リデコード後の列アドレス信号Ｙ１２．Ｙｉ丁が“’Ｈ
”　、Ｙ１２．Ｙ丁２．Ｙ１２．Ｙｉ丁。

Ｙｉｊ、Ｙｉｊが１１１．ＴＩとなる。また列アドレス
デコーダ１０−１に入力する他のプリデコード後の列ア
ドレス信号Ｙ３〜￥（ｉ−１＞もすべて″“Ｈ”である
場合、ＮＡＮＤゲート１５の出力は１１　Ｌ　ＩＩとな
る。次に、活性化信号ＹＥＣがＨ“になると、セレクタ
８０から出力される制御信号ＦＣが“′Ｌ″となり、列
アドレスデコーダ１０−１内のＮＯＲゲート１．６．１
７の出力が（＊　Ｈ＋＋となってＮＭＯＳ９３，１２，
１３．１４がオンする。これにより、ビット線対Ｂ、！
！１．Ｂρ１゜Ｂ　　１　、Ｂｒ　１　トソｈ　ソｈテ
９　線ｔｔＤ　１　、Ｄ　１、Ｄ２．Ｄ２が導通し、列
アドレスデコーダ１０１が選択される。従って、この列
アドレスデコーダ１０−１を介して、第２図の主メモリ
セルアレイ１−１および１−２に対するデータの書込み
、あるいは読出しが行われることになる。

前記列アドレスデコーダ１０−１の選択状態から列アド
レス信号Ｙ１〜Ｙｊが変化し、時刻し２で、ある列アド
レスに対して冗長が選択され、冗長選択信号ＲＥＳ１〜
ＲＥＳｍの一つ、例えばＲＥＳＩが“Ｈ″になった場合
、セレクタ８０から出力される制御信号ＦＣが“Ｈ”と
なる。すると、ＮＯＲゲート１６．１７を含むすべての
列アドレスデコーダ１０−１〜１０−ｎ内のＮＯＲ，ゲ
ート出力Ｓ１６．Ｓ１７はＬ′°となり、ＮＭＯ８１１
〜１４がオフして列アドレスデコーダ１〇−１”１Ｏ−
ｎは非選択状態となる。この時、一つのプリデコーダ７
０−１内のＯＲゲート７７−１゜７７−２から出力され
る列アドレス信号Ｙ１２゜Ｙ１２も“°Ｈ′°となる。

冗長アドレスデコーダ９０−１において、列アドレス信
号Ｙ１２゜Ｙ１２及び制御信号ＦＣがすべてＨ°′であ
るため、ＮＡＮＤゲー１へ９５の出力が″Ｌ“となり、
それがインバータ９６．９７で反転されてその出力Ｓ９
６．Ｓ９７が“°Ｈ′°となるので、ＮＭＯ８９１，９
２，９３，９４がオンする。ＮＭＯ８９１〜９４がオン
すると、冗長ビット線対Ｒ１Ｑｌ。

−１、Ｒ１，Ｒ，１とそれぞれデータ線対Ｄ１、［）１
、Ｄ２．Ｄ２は導通し、冗長列アドレスデコーダ９０−
１が選択される。従って、この冗長列アドレスデコーダ
９０−１を介して、第２図の冗長メモリセルアレイ２０
−１および２０−２に対するデータの書込み、あるいは
読出しが行われることになる。

本実施例では、冗長アドレスデコーダ選択時、冗長選択
信号ＲＥＳＩ〜ＲＥ　Ｓ　ｍをプリデコーダ’７０−１
〜７０−ｋを介して冗長アドレスデコーダ９０−１〜９
０−ｍ側へ転送する回路構成にしたので、冗長選択信号
線を列アドレスデコーダ１０−１〜１０−Ｈの配列内に
配置する必要がない。従って、信号線数の削減により、
チップサイズを増大させずに、列アドレス信号Ｙ］−〜
・Ｙｊの数２ｋまで冗長アドレスデコーダ５０−１〜５
０ｍの増設が可能となり、不良メモリセルの救済、つま
り歩留りの向上が図れる。

なお、本発明は図示の実施例に限定さノ１、ず、種々の
変形が可能である。

（ｉ）　第１図では、プリデコード後の列アドレス信号
、例えばＹｌフ、Ｙｌフ、Ｙ丁２．Ｙ１２中の２本を１
１８　ＴルビベルにしてそれをＮＡＮＤゲート９５に与
える構成にしたが、プリデコード７０−１〜．７０−ｋ
及び冗長アドレスデコーダ９０−１〜９０−ｍを他の回
路構成に変形して、３本以上を１１　Ｈ１ルベルにする
構成にしてもよい。

（ｉｉ）　　第１図中のＮＭＯ８１１〜１４．９１〜９
４をＰチャネル型ＭＯ８トランジスタ等の他のトランジ
スタで構成してもよい。

（ｉｉｉ）　　第１図の冗長回路６０は、行アドレス用
の冗長回路としても適用できる。さらに、この冗長回路
６０は、２ビツト構成以外の他のビット数構成のＲＡＭ
や、あるいはＲＡＭ以外にＲＯＭ等の他の半導体記憶装
置にも適用できる。

（発明の効果） 以上詳細に説明したように、本発明によれば、第１およ
び第２の論理回路を設けたので、冗長アドレスデコーダ
選択時に、冗長選択信号をプリデコーダを介して冗長ア
ドレスデコーダ側へ転送でき、それにより、従来、アド
レスデコーダ配列内に設けられていた冗長選択信号線を
除去できる。

従って、チップサイズの縮小化、あるいはチップサイズ
を増大させずに冗長アドレスデコーダ数を増やして歩留
りの向上化等といった効果が期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す冗長回路の回路図、第２
図は従来の半導体記憶装置の構成図、第３図は第２図中
の列アドレスデコーダ及び冗長回路の回路図、第４図は
第３図の動作波形図、第５図は第１−図の動作波形図で
ある。 １１．１２・・・・・・主メモリセルアレイ、２１．２
−２・・・・・・行アドレスデコーダ、１０−１〜１０
−ｎ・・・・・・列アドレスデコーダ、２０−１．　。 ２０−２・・・・・・冗長メモリセルアレイ、６０・・
・・・・冗長回路、７０−１〜７０−ｋ・・・・・・プ
リデコーダ、７７−１〜７７−４・・・・・・ＯＲゲー
ト、８０・・・・・・セレクタ、９０−１−〜９０−ｍ
・・・・・・冗長アドレスデコーダ、９５・・・・・・
ＮＡＮＤゲート、９６．９７・・・・・・インバータ。 出願源　　沖電気工業株式会社 代理ノ・、　　柿　　本　　恭　　成 Ｙｌ、Ｙ２〜通路 ＹＴ、２．ＹＶ 第３図の動作波形図 第４図 Ｙｌ、Ｙ２〜浩η γ蔭、ｙ７１ □ ＥＣ ・　ｊ　　　　　： Ｅ５１ ：　１　　　　　゛） ｆｆｉＴ　　　　　　　　　え２ 第１図の動作波形図 第５図

Claims (1)

1. 【特許請求の範囲】 アドレス信号を解読する複数のプリデコーダと前記複数
   のプリデコーダの出力をそれぞれ解読して主メモリセル
   アレイ中のメモリセルを選択する複数のアドレスデコー
   ダと、 冗長選択信号を解読して前記アドレスデコーダで選択さ
   れる前記メモリセルに対応した冗長メモリセルアレイ中
   のメモリセルを選択する複数の冗長アドレスデコーダと
   、 活性化信号及び前記冗長選択信号を入力し、前記冗長メ
   モリセルアレイ使用時に前記アドレスデコーダの動作を
   禁止状態にするセレクタとを、備えた半導体記憶装置の
   冗長回路において、前記各プリデコーダの出力と前記冗
   長選択信号との論理和をそれぞれとる第１の論理回路を
   、前記各プリデコーダに設け、 前記各第１の論理回路の出力と前記セレクタの出力との
   論理積を求めその論理積に基づき前記冗長アドレスデコ
   ーダの動作制御を行う第２の論理回路を、前記各冗長ア
   ドレスデコーダに設けたことを特徴とする半導体記憶装
   置の冗長回路。