JP2000021190A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 配線領域の面積増大を伴うことなく、また複
雑な回路を付加することなく冗長セルアレイの選択を可
能とした冗長回路方式を持つ半導体記憶装置を提供す
る。 【解決手段】 メモリセルアレイ１の不良救済用の冗長
セルアレイ２には、アドレスが割り当てられる。アドレ
ス入力回路５により取り込まれる第１の内部アドレスＡ
ＩＮは、不良アドレスでない場合に切り替え回路７によ
り選択されてアドレスデコード回路３に転送され、メモ
リセルアレイ１がアクセスされる。内部アドレスＡＩＮ
はアドレス変換回路６に送られる。不良アドレスの場
合、識別信号Ｓと共に冗長セルアレイ２のアドレスに変
換された第２の内部アドレスＢＩＮが発生され、切り替
え回路７では第２の内部アドレスＢＩＮが選択されてア
ドレスデコード回路３に転送され、冗長セルアレイ２が
選択駆動される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特に不良救済を行う冗長回路を備えた半導体記
憶装置に関する。

【０００２】

【従来の技術】ＤＲＡＭ等の半導体記憶装置では、大容
量化に伴って、歩留まり向上のために、不良メモリセル
を救済するための冗長回路を設けることが一般に行われ
ている。冗長回路は、不良ビットを救済するための冗長
セルアレイを、メモリセルアレイの不良率を考慮してメ
モリセルアレイに対して予備的に所定の容量をもって配
置することにより構成される。

【０００３】冗長セルアレイにより不良メモリセルの置
き換えを行うためには、予めウェハ段階のテストで検出
された不良アドレスを不揮発に記憶する不良アドレス記
憶回路を備える。不良アドレス記憶回路には、レーザ溶
断型或いは電気溶断型のフューズ回路や、不揮発性半導
体メモリ等が用いられる。そして入力されるアドレスと
不良アドレス記憶回路の不良アドレスとの一致検出を行
う比較回路を備えて、この比較回路の出力により不良メ
モリセルの置換制御が行われる。

【０００４】

【発明が解決しようとする課題】入力されるアドレスと
不良アドレス記憶回路の不良アドレスとの一致検出を行
う比較回路の出力信号は、通常コード化されることな
く、そのまま特定の冗長セルを選択する選択信号として
用いられる。このため、メモリセルアレイの選択を行う
アドレス信号の配線領域にこの選択信号配線を配置する
と、配線領域の面積が大きいものとなる。

【０００５】具体的に例えば、ＤＲＡＭメモリセルアレ
イのワード線に対して、予備ワード線を配置した場合を
考える。このときメモリセルアレイのワード線端部には
ロウデコーダが配置される。ロウデコーダに入るロウア
ドレスは、ロウデコーダの配列と平行に走る２Ｎ本のロ
ウアドレス信号線の領域が設けられ、これにより２^N本
のワード線選択が行われる。一方、予備ワード線をＭ本
設けた場合、選択信号がコード化されていなければ、Ｍ
本の予備ワード線を選択するためにＭ本の選択信号線を
アドレスバス領域に配置することが必要になる。即ちロ
ウアドレス信号線の数は、２Ｎ＋Ｍとなる。従って予備
ワード線数Ｍが大きくなると、これが直接アドレスバス
領域の面積増大につながり、チップ面積の増大をもたら
す。

【０００６】一般に半導体記憶装置は、大容量化すれば
するほど、不良ビット救済用の冗長セルアレイを増やす
ことが必要になるため、上述した選択信号による配線領
域の面積増大の影響が大きくなる。この問題を解決する
ために、上述した冗長セルアレイの選択信号をコード化
し、予備ワード線の端部にデコーダ回路を設けることが
考えられる。しかし、不良アドレス記憶回路や比較回路
とは別に、選択信号をコード化するコード化回路とデコ
ード回路を設けるとすると、回路構成が複雑になるだけ
でなく、ゲート段数の増加により、冗長セルアレイ駆動
の遅延が大きくなる。

【０００７】更に、通常のメモリセルに対する選択経路
と冗長セルアレイに対する選択経路の構成が異なる従来
の冗長回路方式では、通常のメモリセルと冗長セルに対
するアクセスに時間差が生じるため、これをタイミング
設計上考慮しなければならない。

【０００８】この発明は、上記事情を考慮してなされた
もので、配線領域の面積増大を伴うことなく、また複雑
な回路を付加ことなく冗長セルアレイの選択を可能とし
た冗長回路方式を持つ半導体記憶装置を提供することを
目的としている。

【０００９】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、データを記憶するメモリセルアレイと、この
メモリセルアレイの不良メモリセルを救済するための冗
長セルアレイと、外部アドレスを取り込んで第１の内部
アドレスを発生するアドレス入力回路と、このアドレス
入力回路により取り込まれた第１の内部アドレスが不良
アドレスであるか否かを判定すると共に、不良アドレス
を前記冗長セルアレイに対して予め割り当てられた第２
の内部アドレスに変換するアドレス変換回路と、このア
ドレス変換回路から得られる第２の内部アドレスと前記
アドレス入力回路から得られる第１の内部アドレスのい
ずれかを選択的に取り出す内部アドレス切り替え回路
と、この内部アドレス切り替え回路から取り出された第
１の内部アドレス又は第２の内部アドレスをデコードし
て前記メモリセルアレイのメモリセル選択又は前記冗長
セルアレイの冗長セル選択を行うアドレスデコード回路
とを備えたことを特徴とする。

【００１０】前記アドレス変換回路は例えば、不良アド
レスに応じて、その不良アドレスを前記冗長セルアレイ
に割り当てられたアドレスに変換するための変換用デー
タを不揮発に記憶する変換用データ記憶回路と、この変
換用データ記憶回路のデータと前記第１の内部アドレス
との論理により前記第２の内部アドレスを生成する論理
ゲートと、この論理ゲートの出力が前記冗長セルアレイ
に割り当てられたアドレスであるか否かに応じて前記内
部アドレス切り替え回路の切り替え制御を行う識別信号
を生成する識別信号生成回路とから構成される。

【００１１】また前記論理ゲートは例えば、前記変換用
データ記憶回路のデータと前記第１の内部アドレスの対
応ビット毎の排他的論理和をとる排他的論理和ゲートに
より構成される。この発明において好ましくは、前記内
部アドレス切り替え回路から選択的に得られる第１の内
部アドレス及び第２の内部アドレスに対して、両者を区
別するための識別ビットを付加する識別ビット付加回路
が設けられる。

【００１２】この発明においては、冗長セルアレイには
予め所定のアドレスが割り当てられ、メモリセルアレイ
及び冗長セルアレイに対して不良アドレスが入力された
ときにこれを冗長セルアレイを選択する内部アドレスに
変換するアドレス変換回路が設けられる。具体的にアド
レス変換回路は、不良アドレスを判定する機能を有する
ものであり、予めテストにより求められた不良アドレス
を冗長セルアレイに割り当てられたアドレスに変換する
ための変換用データを不揮発に記憶する変換用データ記
憶回路と、この変換用データ記憶回路のデータとアドレ
ス入力回路により取り込まれた第１の内部アドレスとの
論理により、冗長セルアレイを選択するための第２の内
部アドレスを生成する論理ゲートとをもって構成され
る。

【００１３】即ちこの発明では、従来の不良アドレス記
憶記憶回路に相当する記憶回路には、不良アドレスその
ものではなく、不良アドレスを予め冗長セルアレイに割
り当てられたアドレスに変換するための変換用データが
記憶される。そして、入力されたままの第１の内部アド
レスと、不良アドレスが入力された場合に変換される第
２の内部アドレスとが切り替えて供給されるアドレスデ
コード回路により、メモリセルアレイと冗長セルアレイ
の選択が行われる。従ってこの発明によると、アドレス
デコード回路に入るアドレス信号配線は、メモリセルア
レイと冗長セルアレイとに共通のコード化されたアドレ
ス信号の配線として配置され、従来のようにコード化さ
れない選択信号を用いる方式と異なり、冗長セルアレイ
の数が大きくなっても、冗長セルアレイ選択のために信
号配線領域が増大することはない。

【００１４】またこの発明では、冗長セルアレイに対し
て、メモリセルアレイと同様にアドレスを割り当てる
が、従来の不良アドレス記憶回路に相当する部分に、不
良アドレスを予め割り当てられた冗長セルアレイのアド
レスに変換するアドレス変換機能を持たせることによ
り、複雑なコード化回路やアドレス選択回路を別途追加
する必要はない。更に、通常のメモリセルと冗長セルア
レイに対して選択経路や選択回路が統一的に構成される
ため、高速アクセスを可能とするためのタイミング設計
も容易になる。

【００１５】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例によ
るＤＲＡＭのブロック構成を示している。メモリセルア
レイ１は、詳細な説明を省くが、ワード線とビット線の
各交差部にダイナミック型メモリセルを配置して構成さ
れる。このメモリセルアレイ１に対して、不良メモリセ
ルの救済のための冗長セルアレイ２（２1，２2，…，２
m）が配置される。各冗長セルアレイ２は、予備ワード
線或いは予備カラム選択線のいずれか、或いは両方であ
る。但し、予備ワード線或いは予備カラム選択線が複数
本の束である場合も含む。

【００１６】この実施例では、メモリセルアレイ１の全
メモリセルを選択するに必要なアドレスのうち、一部ア
ドレスを使用禁止として、その使用禁止アドレスが冗長
セルアレイ２の選択のために割り当てられる。その具体
例は後述するが、この様なアドレス割り当てを行うこと
により、メモリセルアレイ１と冗長セルアレイ２に対し
て区別なくメモリセル選択を行うアドレスデコード回路
３が設けられる。メモリセルアレイ１及び冗長セルアレ
イ２のデータの読み／書きを行うためにセンスアンプ回
路４が設けられている。

【００１７】外部アドレスはアドレス入力回路５により
取り込まれる。アドレス入力回路５により取り込まれた
第１の内部アドレスＡＩＮは、これが不良アドレスでな
ければ、内部アドレス切り替え回路７を通り、アドレス
デコード回路３に供給されて、メモリセルアレイ１に対
して通常のアクセスが行われる。

【００１８】アドレス入力回路５により取り込まれた第
１の内部アドレスＡＩＮは、分岐されてアドレス変換回
路６（６1，６2，…，６ｍ）に入力される。アドレス変
換回路６は、入力された第１の内部アドレスＡＩＮが不
良アドレスであるか否かを判定すると同時に、不良アド
レスである場合にその第１の内部アドレスＡＩＮを冗長
セルアレイ２の選択に用いられる第２の内部アドレスＢ
ＩＮに変換するために設けられている。アドレス変換回
路６の数は冗長セルアレイ２の数と等しい。

【００１９】アドレス変換回路６はこの実施例の場合、
実際には、第１の内部アドレスＡＩＮが不良アドレスで
あるか否かに拘わらずアドレス変換動作を行う。そこ
で、変換された第２の内部アドレスが、所定の不良アド
レスを予め割り当てられた冗長セルアレイ２のアドレス
に変換したものであることを識別するための識別信号Ｓ
（Ｓ1，Ｓ2，…，Ｓm）を出力するものとする。内部ア
ドレス切り替え回路７は、この識別信号Ｓにより制御さ
れて、第１の内部アドレスＡＩＮと第２の内部アドレス
ＢＩＮの切り替え転送を行う。

【００２０】図２は、図１におけるアドレス変換回路６
の一つの具体構成を示している。アドレス変換回路６
は、テストの結果求められた不良アドレスに応じて、そ
の不良アドレスを冗長セルアレイ２に割り当てられたア
ドレスに変換するための変換用データを不揮発に記憶す
る変換用データ記憶回路６１と、この変換用データ記憶
回路６１のデータと第１の内部アドレスＡＩＮ＜ａ０：
ａｍ＞との論理により第２の内部アドレスＢＩＮ＜ｂ
０：ｂｍ＞を生成する論理ゲート６２と、この論理ゲー
ト６２の出力である第２の内部アドレスが冗長セルアレ
イ２に割り当てられたアドレスである場合に内部アドレ
ス切り替え回路７の切り替え制御を行う識別信号Ｓを生
成する識別信号生成回路６３とから構成される。

【００２１】変換用データ記憶回路６１は、アドレスビ
ット数と等しい数のフューズ回路により構成される。各
フューズ回路は、プルアップ抵抗Ｒと、例えばレーザ溶
断型フューズＦＳとから構成され、フューズＦＳの溶断
（破線で示す），非溶断に応じて、“０”，“１”のフ
ューズデータＮ０，Ｎ１，…，Ｎｍを出力する。この実
施例の場合フューズデータは、不良アドレスそのもので
はなく、不良アドレスを冗長セルアレイ２を選択するた
めのアドレスに変換するための変換用データである点
で、通常の不良アドレス記憶回路と基本的に異なる。第
１の内部アドレスＡＩＮと、フューズデータＮ０，Ｎ
１，…，Ｎｍとの論理により冗長セルアレイ２のアドレ
スである第２の内部アドレスＢＩＮを得る論理ゲート６
２としては、この実施例の場合排他的論理和ゲートＧ
０，Ｇ１，…，Ｇｍが用いられている。

【００２２】アドレス変換の内容を以下に具体的に説明
する。説明を簡単にするため、メモリセルアレイ１のア
ドレスは、ａ０〜ａ３の４ビットであるとする。このと
き、メモリセルアレイ１では、下記表１に示すように、
例えばアドレス「１１０１」，「１１１０」，及び「１
１１１」が使用禁止とされ、この使用禁止のアドレスが
冗長セルアレイ２に割り当てられる。

【００２３】

【表１】

【００２４】表１において、＊で示すアドレス「０１０
０」，「０１０１」，「０１１０」が不良アドレスであ
ったとする。このときこれらの不良アドレスを排他的論
理和ゲートによりそれぞれ冗長セルアレイに割り当てら
れたアドレス「１１０１」，「１１１０」，「１１１
１」に変換するためには、変換用データ記憶回路６１に
記憶する変換用データは、次の表２のように設定すれば
よい。

【００２５】

【表２】

【００２６】表２のように変換用データを設定して記憶
回路６１に書き込んでおけば、不良アドレスが入力され
たときに、これを表２に従って冗長セルアレイのアドレ
スに変換することができる。即ち、アドレス変換回路６
では、不良アドレスの判定と同時に、その不良アドレス
を冗長セルアレイを選択するアドレスに変換することに
なる。

【００２７】一方、表２に従って冗長セルアレイ２に割
り当てられた第２の内部アドレスＢＩＮに変換されたと
き、これを識別する識別信号Ｓは、下記表３に示すよう
に、内部アドレスＢＩＮの各ビットデータの単純な論理
積で発生させることができる。即ち識別信号生成回路６
３は単純な論理ゲートで構成される。但し、表３の中の
アンダーラインは、反転データを意味する。

【００２８】

【表３】

【００２９】以上のようにして、アドレス入力回路５に
より取り込まれた第１の内部アドレスＡＩＮは、第２の
内部アドレスＢＩＮに変換され、これが冗長セルアレイ
２に割り当てられたアドレスである場合には、対応する
識別信号Ｓが“１”となる。この識別信号Ｓにより、内
部アドレス切り替え回路７が制御されて、第１の内部ア
ドレスＡＩＮに代わって第２の内部アドレスＢＩＮが選
択される。

【００３０】上述のように、不良アドレスが入力された
とき、フューズデータＮ０，Ｎ１，…，Ｎｍと、第１の
内部アドレスａ０，ａ１，…，ａｍとのそれぞれの排他
的論理和により冗長セルアレイ２を選択する第２の内部
アドレスが生成される。図２に示した、この第２の内部
アドレスを発生する論理ゲート６２の部分は、具体的に
は例えば、図３に示すように、ＣＭＯＳトランスファゲ
ートを用いて構成される。即ち、第１の内部アドレスａ
０，ａ１，…，ａｍとこれをインバータＩ32により反転
したデータをそれぞれ転送するためのＣＭＯＳトランス
ファゲートＴ32，Ｔ31が、それらの転送出力側を共通に
して併設される。

【００３１】フューズデータＮ０，Ｎ１，…，Ｎｍは、
トランスファゲートＴ31，Ｔ32のそれぞれＮＭＯＳトラ
ンジスタ，ＰＭＯＳトランジスタ側のゲートに入力され
る。またフューズデータＮ０，Ｎ１，…，Ｎｍをインバ
ータＩ31により反転したデータが、トランスファゲート
Ｔ31，Ｔ32のそれぞれＰＭＯＳトランジスタ，ＮＭＯＳ
トランジスタ側のゲートに入力される。これにより、フ
ューズデータＮ０，Ｎ１，…，Ｎｍと、これらとそれぞ
れ対になって入力される第１の内部アドレスａ０，ａ
１，…，ａｍとの排他的論理和がとられ、いずれか一方
のみが“１”である場合に“１”を出す。

【００３２】次に、内部アドレス切り替え回路７の具体
的構成を説明する。図４は、内部アドレス切り替え回路
７のなかの第１の内部アドレスＡＩＮを選択する第１の
内部アドレス選択部７１の構成である。この内部アドレ
ス選択部７１は、アドレスビットａ０，ａ１，…，ａｍ
にそれぞれ対応して設けられたトランスファゲートＴ1
0，Ｔ11，…，Ｔ1ｍを主体として構成される。図ではト
ランスファゲートＴ10，Ｔ11，…，Ｔ1ｍはＣＭＯＳゲ
ートである。これらのトランスファゲートを同時にオン
又はオフ制御するために、識別信号Ｓ１，Ｓ２，…，Ｓ
ｍが入力されるＮＯＲゲートＧ１１と、その出力を反転
するインバータＩ１が設けられている。ＮＯＲゲートＧ
１１の出力はトランスファゲートＴ10，Ｔ11，…，Ｔ1
ｍのＮＭＯＳトランジスタ側のゲートに、インバータＩ
１の出力はトランスファゲートＴ10，Ｔ11，…，Ｔ1ｍ
のＰＭＯＳトランジスタ側のゲートに、それぞれ接続さ
れる。

【００３３】従って、識別信号Ｓ１，Ｓ２，…，Ｓｍの
全てが“０”であり、不良アドレスが選択されていない
場合には、トランスファゲートＴ10，Ｔ11，…，Ｔ1ｍ
がオンして、第１の内部アドレスＡＩＮが取り出され
る。識別信号Ｓ１，Ｓ２，…，Ｓｍのいずれか一つでも
“１”であれば、トランスファゲートＴ10，Ｔ11，…，
Ｔ1ｍはオフとなり、第１の内部アドレスＡＩＮの転送
は阻止される。

【００３４】内部アドレス切り替え回路７のうち、第２
の内部アドレスＢＩＮを選択する第２の内部アドレス選
択部７２は、図５に示すように、アドレスビットｂ０，
ｂ１，…，ｂｍにそれぞれ対応して設けられたトランス
ファゲートＴ20，Ｔ21，…，Ｔ2mにより構成される。こ
れらのトランスファゲートＴ20，Ｔ21，…，Ｔ2mのオン
オフ制御のために、識別信号Ｓ１を反転するインバータ
Ｉ２が設けられている。即ち、識別信号Ｓ１が“１”の
とき、トランスファゲートＴ20，Ｔ21，…，Ｔ2mがオン
して、第２の内部アドレスＢＩＮが取り出される。この
とき、図４に示す第１の内部アドレス選択部７１はオフ
である。

【００３５】図５では、一つの識別信号Ｓ１について示
したが、同様の回路が他の識別信号信号Ｓ２〜Ｓｍにつ
いて、即ち他のアドレス変換回路６2〜６mについても設
けられる。これにより、ある不良アドレスが入力された
ときに、これに対応する第２の内部アドレスＢＩＮが選
択されることになる。内部アドレス切り替え回路７によ
り選択された第１の内部アドレスＡＩＮ又は第２の内部
アドレスＢＩＮは、アドレスデコード回路３に供給され
る。アドレスデコード回路３は、メモリセルアレイ１に
対して配置されるデコード部と、これと同様の構成で冗
長セルアレイ２に対して配置されるデコード部とから構
成される。この様なアドレスデコード回路３により、通
常メモリセルと冗長セルの区別なくアクセス制御が行わ
れる。

【００３６】具体的に、図１に示す冗長セルアレイ２が
予備ワード線である場合について、アドレスデコード回
路３のワード線選択を行うロウデコーダ部分とその入力
アドレス配線部分の構成を示すと、図６のようになる。
メモリセルアレイ１は複数本のワード線ＷＬ毎にサブセ
ルアレイに分割され、各サブセルアレイ毎に例えば１本
の予備ワード線ＳＷＬが配置される。そして、ワード線
ＷＬの端部にはワード線ＷＬを選択駆動するロウデコー
ダＲＤが配置され、このロウデコーダＲＤと同様のゲー
ト構成の予備ロウデコーダＳＲＤが予備ワード線ＳＷＬ
の端部に配置される。これらのロウデコーダＲＤ及び予
備ロウデコーダＳＲＤに入るロウアドレスを転送する内
部ロウアドレスの配線部５１は、第１の内部アドレスＡ
ＩＮ及び第２の内部アドレスＢＩＮに対して共用され
る。即ち、配線部５１は、第１の内部アドレスＡＩＮ及
び第２の内部アドレスＢＩＮに対して区別なく、ロウア
ドレスビットＲＡ０，ＲＡ１，…，ＲＡｐ、及びそれら
の反転ビットを転送するに必要な２ｐ本の信号線により
構成される。

【００３７】以上のようにこの実施例によると、冗長セ
ルアレイに対してアドレスを割り当てて、冗長セルアレ
イの選択を通常のメモリセル選択と同様に取り扱うこと
により、アドレス配線領域に大きな面積を用意すること
なく、不良メモリセルの置換制御を行うことができる。
従って冗長セルアレイが大きくなった場合にも、チップ
面積の増大を抑えることができる。

【００３８】またこの実施例では冗長セルアレイに対し
て、メモリセルアレイと同様にアドレスを割り当てる
が、従来の不良アドレス記憶回路に相当する部分にアド
レス変換機能を持たせることにより、格別に複雑なアド
レス選択回路を追加する必要はない。更にこの実施例で
は、メモリセルの選択経路が通常メモリセルと冗長セル
とで異ならないため、無用のタイミングマージンをとる
必要もなく、タイミング設計が容易である。

【００３９】なお、図４に示す第１の内部アドレス選択
部７１は、トランスファゲートＴ10，Ｔ11，…，Ｔ1mに
代わって、図７に示すように、クロックトＣＭＯＳイン
バータＩＮＶ10，ＩＮＶ11，…，ＩＮＶ1mを用いて構成
することもできる。同様に、図５に示す第２の内部アド
レス選択部７１は、トランスファゲートＴ20，Ｔ21，
…，Ｔ2mに代わって、図８に示すように、クロックトＣ
ＭＯＳインバータＩＮＶ20，ＩＮＶ21，…，ＩＮＶ2mを
用いて構成することができる。即ちこれらのアドレス選
択部は、“Ｈ”，“Ｌ”出力及び高インピーダンス出力
状態の３値を出力できる論理回路であればよい。

【００４０】また上記実施例では、メモリセルアレイ１
の全メモリセルを選択するに必要なアドレスの一部を使
用禁止として、その使用禁止のアドレスを冗長セルアレ
イ２の選択に用いた。これに対し、メモリセルアレイ１
の全メモリセルを有効に使用するためには、メモリセル
アレイ１の全メモリセル選択に必要なアドレスに対して
１ビット多い外部アドレスを必要とすることになる。し
かし、この発明のより好ましい実施態様では、メモリセ
ルアレイ１のメモリセルを選択するアドレスを一部使用
禁止にすることなく、しかも余分な外部アドレスビット
を用いることなく、上記実施例と同様の冗長セルアレイ
選択を行うことができる。

【００４１】図９は、その様な好ましい実施例によるＤ
ＲＡＭを図１に対応させて示す。この実施例では、冗長
セルアレイ選択を行うために、外部アドレスに対して識
別ビットを１ビット付加した内部アドレスを生成する。
具体的には、図９に示すように、内部アドレス切り替え
回路７から得られる第１の内部アドレスＡＩＮ及び第２
の内部アドレスＢＩＮに対して、それらの最上位ビット
に識別ビットを付加する識別ビット付加回路８を設けて
いる。識別ビット付加回路８では、第１の内部アドレス
ＡＩＮ＜ａ0：ａm＞、に対してはｄm+1＝“０”、第２
の内部アドレスＢＩＮ＜ｂ0：ｂm＞に対しては、ｄm+1
＝“１”を識別ビットとして、それぞれ最上位ビットに
付加する。

【００４２】識別ビットｄm+1は例えば、図１０に示す
ように、アドレス変換回路６から得られる全識別信号Ｓ
１，Ｓ２，…，ＳｍのＮＯＲ論理をとるＮＯＲゲートＧ
101により構成することができる。即ち、全識別信号Ｓ
１，Ｓ２，…，Ｓｍが“０”の場合、ｄm+1＝１とな
り、識別信号Ｓ１，Ｓ２，…，Ｓｍのいずれかが“１”
の場合に、ｄm+1＝０となる。

【００４３】この識別ビットｄm+1は、内部アドレスと
共にアドレスデコード回路３に入る。アドレスデコード
回路３の各デコーダがＮＡＮＤゲートである場合、図１
０に示すように、メモリセルアレイ１を選択する全デコ
ーダに共通に識別ビットｄm+1を入力し、冗長セルアレ
イ２を選択する全デコーダには共通に識別ビットｄm+1
の反転データを入力する。これにより、メモリセルアレ
イ１側のアクセスと冗長セルアレイ２側のアクセスの一
方を選択的に活性にすることができる。

【００４４】この実施例の場合、図１０から明らかなよ
うに、アドレスデコード回路３に入力されるアドレス信
号線の本数が先の実施例に比べて、識別ビット分の２本
が増えることになる。しかしこの実施例によると、通常
メモリセルを選択する第１の内部アドレスＡＩＮと、冗
長セルを選択する第２の内部アドレスＢＩＮとが重複す
ることが許容される。言い換えれば、外部アドレスとし
てはメモリセルアレイ１の全メモリセルを選択するに必
要な全アドレスを有効として、このメモリセルアレイ１
とは無関係に冗長セルアレイ２に対してアドレスを割り
当てることができる。

【００４５】この発明は、上記実施例に限られない。例
えば、図２では、変換用データ記憶回路６１を、フュー
ズＦＳとプルアップ抵抗Ｒを用いたフューズ回路により
構成したが、プルアップ抵抗ＲをＭＯＳトランジスタに
より置き換えることができる。また、図２に示す各フュ
ーズ回路に対して、図１１に示すように、データラッチ
回路６４を付加して、電源投入時にフューズデータを確
定させるようにしても良い。また、図１に示すように、
アドレス変換回路６は冗長セルアレイ２の数だけ用意さ
れるが、不良メモリセルがなければアドレス変換回路６
は使用されない。従って、従来の冗長回路方式での不良
アドレス記憶のフューズ回路と同様に、データ書き込み
がなされたフューズ回路のフューズデータのみを有効と
するためのイネーブルフューズを用いることは有効であ
る。更に、図２に示すフューズ回路に代わって、ＥＥＰ
ＲＯＭ等の他の不揮発性メモリを用いることもできる。

【００４６】

【発明の効果】以上述べたようにこの発明による冗長回
路方式では、アドレスデコード回路に入るアドレス信号
配線は、メモリセルアレイと冗長セルアレイとに共通の
コード化されたアドレス信号の配線として配置され、従
来のように冗長セルアレイに対してコード化されない選
択信号を用いる方式と異なり、冗長セルアレイの数が大
きくなっても、冗長セルアレイ選択のために信号配線領
域が増大することはない。またこの発明では、冗長セル
アレイに対して、メモリセルアレイと同様にアドレスを
割り当てるが、複雑なコード化回路やアドレス選択回路
を別途追加する必要もない。更に、メモリセルアレイと
冗長セルアレイに対する選択経路が同じ構成となり、タ
イミング設計が容易になる。

【図面の簡単な説明】

【図１】この発明の一実施例によるＤＲＡＭの構成を示
す。

【図２】同実施例のアドレス変換回路の具体的構成を示
す。

【図３】同実施例の論理ゲートの具体構成例を示す。

【図４】同実施例の内部アドレス切り替え回路における
第１の内部アドレス選択部の構成を示す。

【図５】同実施例の内部アドレス切り替え回路における
第２の内部アドレス選択部の構成を示す。

【図６】同実施例の具体適用例におけるメモリセルアレ
イとロウデコーダ部及びアドレスバスの構成を示す。

【図７】図３の構成を変形した第１の内部アドレス選択
部の構成を示す。

【図８】図４の構成を変形した第２の内部アドレス選択
部の構成を示す。

【図９】この発明の他の実施例によるＤＲＡＭの構成を
示す。

【図１０】同実施例の識別ビット付加回路の構成例を示
す。

【図１１】フューズ回路の他の構成例を示す。

【符号の説明】

１…メモリセルアレイ、２…冗長セルアレイ、３…アド
レスデコード回路、４…センスアンプ回路、５…アドレ
ス入力回路、６…アドレス変換回路、７…内部アドレス
切り替え回路、６１…変換用データ記憶回路、６２…論
理ゲート、６３…識別信号生成回路、８…識別ビット付
加回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 今宮 賢一 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 杉浦 義久 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 Ｆターム(参考） 5B015 BA01 EA02 GA01 5B024 AA07 BA17 5L106 AA01 CC17 CC32

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データを記憶するメモリセルアレイと、 このメモリセルアレイの不良メモリセルを救済するため
   の冗長セルアレイと、 外部アドレスを取り込んで第１の内部アドレスを発生す
   るアドレス入力回路と、 このアドレス入力回路により取り込まれた第１の内部ア
   ドレスが不良アドレスであるか否かを判定すると共に、
   不良アドレスを前記冗長セルアレイに対して予め割り当
   てられた第２の内部アドレスに変換するアドレス変換回
   路と、 このアドレス変換回路から得られる第２の内部アドレス
   と前記アドレス入力回路から得られる第１の内部アドレ
   スのいずれかを選択的に取り出す内部アドレス切り替え
   回路と、 この内部アドレス切り替え回路から取り出された第１の
   内部アドレス又は第２の内部アドレスをデコードして前
   記メモリセルアレイのメモリセル選択又は前記冗長セル
   アレイの冗長セル選択を行うアドレスデコード回路と、
   を備えたことを特徴とする半導体記憶装置。
2. 【請求項２】 前記アドレス変換回路は、 不良アドレスに応じて、その不良アドレスを前記冗長セ
   ルアレイに割り当てられたアドレスに変換するための変
   換用データを不揮発に記憶する変換用データ記憶回路
   と、 この変換用データ記憶回路のデータと前記第１の内部ア
   ドレスとの論理により前記第２の内部アドレスを生成す
   る論理ゲートと、 この論理ゲートにより得られる第２の内部アドレスの出
   力が前記冗長セルアレイに割り当てられたアドレスであ
   るか否かに応じて前記内部アドレス切り替え回路の切り
   替え制御を行う識別信号を生成する識別信号生成回路
   と、を有することを特徴とする請求項１記載の半導体記
   憶装置。
3. 【請求項３】 前記論理ゲートは、前記変換用データ記
   憶回路のデータと前記第１の内部アドレスの対応ビット
   毎の排他的論理和をとる排他的論理和ゲートであること
   を特徴とする請求項２記載の半導体記憶装置。
4. 【請求項４】 前記内部アドレス切り替え回路から選択
   的に得られる第１の内部アドレス及び第２の内部アドレ
   スに対して、両者を区別するための識別ビットを付加す
   る識別ビット付加回路が設けられていることを特徴とす
   る請求項１記載の半導体記憶装置。