JP2001256793A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2001256793A JP2001256793A JP2000065522A JP2000065522A JP2001256793A JP 2001256793 A JP2001256793 A JP 2001256793A JP 2000065522 A JP2000065522 A JP 2000065522A JP 2000065522 A JP2000065522 A JP 2000065522A JP 2001256793 A JP2001256793 A JP 2001256793A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 不良アドレス記憶回路やアドレス一致検出回
路を用いることなく、面積増大の抑制とアクセスタイム
短縮を可能としたリダンダンシ方式を採用した半導体集
積回路装置を提供する。 【解決手段】 アドレスにより選択される範囲の容量を
越える容量のメモリセル列が配置されたメモリセルアレ
イを有するメモリ部１と、アドレスを変換してメモリ部
１のメモリセル選択を行うアドレス変換回路２とを備
え、アドレス変換回路２は、不良メモリセルの分布に応
じて、不良メモリセル列を含んで不良メモリセル列より
多いメモリセル列を他の正常なメモリセル列で置換する
ようにアドレスとメモリセル列の対応関係が固定され
る。
路を用いることなく、面積増大の抑制とアクセスタイム
短縮を可能としたリダンダンシ方式を採用した半導体集
積回路装置を提供する。 【解決手段】 アドレスにより選択される範囲の容量を
越える容量のメモリセル列が配置されたメモリセルアレ
イを有するメモリ部１と、アドレスを変換してメモリ部
１のメモリセル選択を行うアドレス変換回路２とを備
え、アドレス変換回路２は、不良メモリセルの分布に応
じて、不良メモリセル列を含んで不良メモリセル列より
多いメモリセル列を他の正常なメモリセル列で置換する
ようにアドレスとメモリセル列の対応関係が固定され
る。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリを含む半
導体集積回路装置に係り、特に不良メモリセル救済を行
う冗長回路（リダンダンシ）方式に関する。
導体集積回路装置に係り、特に不良メモリセル救済を行
う冗長回路（リダンダンシ）方式に関する。
【０００２】
【従来の技術】従来より、大容量ＤＲＡＭ等の半導体記
憶装置では、一定範囲内のメモリセル不良を救済して歩
留まり向上を図るリダンダンシ方式が採用されている。
通常のリダンダンシ方式では、正規のメモリセルアレイ
の他に冗長セルアレイが用意され、正規のメモリセルア
レイ内に不良があった場合にその不良箇所を冗長セルア
レイで置き換える。この置き換え制御のために、不良ア
ドレスを記憶するフューズ回路を用意し、ウェハテスト
の結果に応じてフューズ回路をプログラミングして、外
部アドレスと不良アドレスの一致検出を行うようにして
いる。
憶装置では、一定範囲内のメモリセル不良を救済して歩
留まり向上を図るリダンダンシ方式が採用されている。
通常のリダンダンシ方式では、正規のメモリセルアレイ
の他に冗長セルアレイが用意され、正規のメモリセルア
レイ内に不良があった場合にその不良箇所を冗長セルア
レイで置き換える。この置き換え制御のために、不良ア
ドレスを記憶するフューズ回路を用意し、ウェハテスト
の結果に応じてフューズ回路をプログラミングして、外
部アドレスと不良アドレスの一致検出を行うようにして
いる。
【０００３】
【発明が解決しようとする課題】従来のリダンダンシ方
式は、欠陥の数が少ない場合は用意すべきフューズ数も
少なく、面積効率の点でも有効であるが、半導体記憶装
置の更なる大容量化に対応するには問題がある。第１
に、フューズ回路によるチップ面積増大が大きい。従来
方式では、一つの冗長セルに対して、一つのフューズセ
ットが必要であり、一つのフューズセットに、少なくと
も置き換えるべきメモリセルの行列数を特定できるだけ
のアドレス本数に対応したフューズ数を備えることが必
要である。従って、メモリの大容量化と微細化により欠
陥数が増加すると、必要なフューズセット数が大幅に増
加し、フューズ本数が大幅に増加する。例えば、２５６
ＭビットＤＲＡＭではリダンダンシに必要なフューズ数
が数千本に達することも珍しくない。しかもフューズ素
子は、メモリ素子より面積が大きいため、フューズ素子
による面積ペナルティが非常に大きいものとなる。
式は、欠陥の数が少ない場合は用意すべきフューズ数も
少なく、面積効率の点でも有効であるが、半導体記憶装
置の更なる大容量化に対応するには問題がある。第１
に、フューズ回路によるチップ面積増大が大きい。従来
方式では、一つの冗長セルに対して、一つのフューズセ
ットが必要であり、一つのフューズセットに、少なくと
も置き換えるべきメモリセルの行列数を特定できるだけ
のアドレス本数に対応したフューズ数を備えることが必
要である。従って、メモリの大容量化と微細化により欠
陥数が増加すると、必要なフューズセット数が大幅に増
加し、フューズ本数が大幅に増加する。例えば、２５６
ＭビットＤＲＡＭではリダンダンシに必要なフューズ数
が数千本に達することも珍しくない。しかもフューズ素
子は、メモリ素子より面積が大きいため、フューズ素子
による面積ペナルティが非常に大きいものとなる。
【０００４】第２に、フューズ回路でアドレス一致検出
を行うためにアクセスタイムの増大が問題になる。従来
方式では、フューズセットに一組のアドレスを記憶し、
外部からのアドレスが欠陥メモリセルを含む列或いは行
に対応するかどうかを判定するために、メモリの大容量
化と微細化によりフューズセットが数が多くなった場
合、アドレス線の負荷が大きくなり、アドレス線の遅延
が大きくなる。しかも、各フューズセット間でアドレス
一致検出に要する時間にばらつきが生じる。これらの理
由で、全フューズセットがアドレス一致検出の判定を行
うまでの時間が長くなり、アクセスタイムへのペナルテ
ィが大きくなる。
を行うためにアクセスタイムの増大が問題になる。従来
方式では、フューズセットに一組のアドレスを記憶し、
外部からのアドレスが欠陥メモリセルを含む列或いは行
に対応するかどうかを判定するために、メモリの大容量
化と微細化によりフューズセットが数が多くなった場
合、アドレス線の負荷が大きくなり、アドレス線の遅延
が大きくなる。しかも、各フューズセット間でアドレス
一致検出に要する時間にばらつきが生じる。これらの理
由で、全フューズセットがアドレス一致検出の判定を行
うまでの時間が長くなり、アクセスタイムへのペナルテ
ィが大きくなる。
【０００５】この発明は、不良アドレス記憶回路やアド
レス一致検出回路を用いることなく、面積増大の抑制と
アクセスタイム短縮を可能としたリダンダンシ方式を採
用した半導体集積回路装置を提供することを目的として
いる。
レス一致検出回路を用いることなく、面積増大の抑制と
アクセスタイム短縮を可能としたリダンダンシ方式を採
用した半導体集積回路装置を提供することを目的として
いる。
【０００６】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、アドレスにより選択される範囲の容量を
越える容量のメモリセルが配列された、複数のメモリセ
ル列により構成されるメモリセルアレイを有するメモリ
部と、前記アドレスを変換して前記メモリ部のメモリセ
ル選択を行うアドレス変換回路とを備え、前記アドレス
変換回路は、不良メモリセルの分布に応じて、不良メモ
リセル列を含んで不良メモリセル列より多いメモリセル
列を他の正常なメモリセル列で置換するようにアドレス
とメモリセル列の対応関係が固定されることを特徴とし
ている。
積回路装置は、アドレスにより選択される範囲の容量を
越える容量のメモリセルが配列された、複数のメモリセ
ル列により構成されるメモリセルアレイを有するメモリ
部と、前記アドレスを変換して前記メモリ部のメモリセ
ル選択を行うアドレス変換回路とを備え、前記アドレス
変換回路は、不良メモリセルの分布に応じて、不良メモ
リセル列を含んで不良メモリセル列より多いメモリセル
列を他の正常なメモリセル列で置換するようにアドレス
とメモリセル列の対応関係が固定されることを特徴とし
ている。
【０００７】この発明によると、欠陥のないメモリセル
列をも場合によっては置き換えるという変換ロジックの
アドレス変換回路を備えることにより、従来のようなア
ドレス記憶回路やアドレス一致検出回路を用いることな
くメモリセルの不良救済が可能になり、従って集積回路
チップ面積の低減が可能になる。
列をも場合によっては置き換えるという変換ロジックの
アドレス変換回路を備えることにより、従来のようなア
ドレス記憶回路やアドレス一致検出回路を用いることな
くメモリセルの不良救済が可能になり、従って集積回路
チップ面積の低減が可能になる。
【０００８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１及び図２は、この発明の
実施の形態による半導体集積回路装置であり、図１はメ
モリ部に不良がない場合、図２はメモリ部に不良メモリ
セルがあった場合のアドレスとメモリセル列の対応関係
を概念的に示している。なおこの明細書において、“メ
モリセル列”とは、メモリセルアレイを行，列方向の少
なくとも一方に複数個に分割して得られるメモリセルユ
ニットであり、且つ不良救済のための置換単位となる範
囲をいう。
の実施の形態を説明する。図１及び図２は、この発明の
実施の形態による半導体集積回路装置であり、図１はメ
モリ部に不良がない場合、図２はメモリ部に不良メモリ
セルがあった場合のアドレスとメモリセル列の対応関係
を概念的に示している。なおこの明細書において、“メ
モリセル列”とは、メモリセルアレイを行，列方向の少
なくとも一方に複数個に分割して得られるメモリセルユ
ニットであり、且つ不良救済のための置換単位となる範
囲をいう。
【０００９】メモリ部１は、外部アドレスＡ０〜Ａｎ−
１により選択される範囲の容量より大きい容量のメモリ
セル数を持つセルアレイを有するものとし、図では一例
として、１６個のメモリセル列（又は行）Ｍ０〜Ｍ１５
を有する場合を示している。ここでは、メモリ部１は、
ワード線やビット線選択を行うデコード回路を含む。ア
ドレス変換回路２は、外部アドレスＡ０〜Ａｎ−１をデ
コードして、例えば１２個のメモリセル列のうちの一つ
選択するものとする。
１により選択される範囲の容量より大きい容量のメモリ
セル数を持つセルアレイを有するものとし、図では一例
として、１６個のメモリセル列（又は行）Ｍ０〜Ｍ１５
を有する場合を示している。ここでは、メモリ部１は、
ワード線やビット線選択を行うデコード回路を含む。ア
ドレス変換回路２は、外部アドレスＡ０〜Ａｎ−１をデ
コードして、例えば１２個のメモリセル列のうちの一つ
選択するものとする。
【００１０】メモリ部１は、従来のリダンダンシ方式と
異なり、正規のメモリセル列と冗長メモリセル列との区
別はない。そして、ウェハテストの結果不良がない場合
には、図１に示すように、アドレス変換回路２は、外部
アドレスに応じて１２個のメモリセル列Ｍ０〜Ｍ１１の
一つを選択するように変換ロジック（即ち、外部アドレ
スとメモリセル列の対応関係）が固定される。一方、例
えば図２に斜線で示したようにメモリセル列Ｍ７，Ｍ１
０が不良であった場合には、アドレス変換回路２はこれ
らの不良メモリセル列Ｍ７，Ｍ１０を避けてメモリセル
列選択を行うように、変換ロジックが設定されて固定さ
れる。
異なり、正規のメモリセル列と冗長メモリセル列との区
別はない。そして、ウェハテストの結果不良がない場合
には、図１に示すように、アドレス変換回路２は、外部
アドレスに応じて１２個のメモリセル列Ｍ０〜Ｍ１１の
一つを選択するように変換ロジック（即ち、外部アドレ
スとメモリセル列の対応関係）が固定される。一方、例
えば図２に斜線で示したようにメモリセル列Ｍ７，Ｍ１
０が不良であった場合には、アドレス変換回路２はこれ
らの不良メモリセル列Ｍ７，Ｍ１０を避けてメモリセル
列選択を行うように、変換ロジックが設定されて固定さ
れる。
【００１１】このときの変換ロジックは、単に不良メモ
リセル列Ｍ７，Ｍ１０を避けるだけではなく、一般的に
は不良メモリセル列Ｍ７，Ｍ１０を含んでそれより多い
メモリセル列を、他の正常なメモリセル列で置き換える
ように組まれている。即ちこの実施の形態のアドレス変
換回路２では、不良セルがあった場合、正常なメモリセ
ル列をも他の正常なメモリセル列で置き換えることがあ
るという変換ロジックが用いられている。これにより、
変換ロジックが簡単になり、アドレス変換回路の面積を
小さくすることができる。
リセル列Ｍ７，Ｍ１０を避けるだけではなく、一般的に
は不良メモリセル列Ｍ７，Ｍ１０を含んでそれより多い
メモリセル列を、他の正常なメモリセル列で置き換える
ように組まれている。即ちこの実施の形態のアドレス変
換回路２では、不良セルがあった場合、正常なメモリセ
ル列をも他の正常なメモリセル列で置き換えることがあ
るという変換ロジックが用いられている。これにより、
変換ロジックが簡単になり、アドレス変換回路の面積を
小さくすることができる。
【００１２】この実施の形態においては、従来のリダン
ダンシ方式におけるような、外部アドレスと不良アドレ
スの一致検出を行うための不良アドレス記憶回路として
のフューズ回路は用いない。アドレス一致検出を行うフ
ューズ回路を用いることなく、図１及び図２に概念的に
示したアドレス変換ロジックの切り替えを可能とする具
体的な方式を、以下に説明する。
ダンシ方式におけるような、外部アドレスと不良アドレ
スの一致検出を行うための不良アドレス記憶回路として
のフューズ回路は用いない。アドレス一致検出を行うフ
ューズ回路を用いることなく、図１及び図２に概念的に
示したアドレス変換ロジックの切り替えを可能とする具
体的な方式を、以下に説明する。
【００１３】図３は、図１のアドレス変換回路２の一つ
の具体例である。ｎ本の一次アドレス信号線２１は、ア
ドレスバッファの出力線（通常は相補信号線）であり、
これが並列に複数個（図の場合５個）の転送ゲート回路
ＴＧ１〜ＴＧ５に入る。各転送ゲート回路ＴＧ１〜ＴＧ
５の出力線２２−１〜２２−５もそれぞれｎ本である。
転送ゲート回路ＴＧ１〜ＴＧ５のオンオフは、それぞれ
メモリ回路ＭＣ１〜ＭＣ５により制御されるようになっ
ている。
の具体例である。ｎ本の一次アドレス信号線２１は、ア
ドレスバッファの出力線（通常は相補信号線）であり、
これが並列に複数個（図の場合５個）の転送ゲート回路
ＴＧ１〜ＴＧ５に入る。各転送ゲート回路ＴＧ１〜ＴＧ
５の出力線２２−１〜２２−５もそれぞれｎ本である。
転送ゲート回路ＴＧ１〜ＴＧ５のオンオフは、それぞれ
メモリ回路ＭＣ１〜ＭＣ５により制御されるようになっ
ている。
【００１４】メモリ回路ＭＣ１〜ＭＣ５は、ウェハ状態
で、或いはチップ実装後に電気的にプログラム可能な１
ビットメモリであり、例えばＥＥＰＲＯＭセルやフリッ
プフロップ、或いはフューズが用いられる。ウェハテス
トの段階では、これらのメモリ回路ＭＣ１〜ＭＣ５のう
ち予め定められている一つが“１”データ、残りは
“０”データを保持するように初期設定されているもの
とする。図３では、メモリ回路ＭＣ１が“１”データの
場合を示している。このとき、メモリ回路ＭＣ１の出力
は転送ゲート回路ＴＧ１をオンにするイネーブル信号Ｅ
Ｎであり、残りのメモリ回路ＭＣ２〜ＭＣ５の出力はそ
れぞれ転送ゲート回路ＴＧ２〜ＴＧ５をオフにするディ
セーブル信号ＤＩＳとなる。
で、或いはチップ実装後に電気的にプログラム可能な１
ビットメモリであり、例えばＥＥＰＲＯＭセルやフリッ
プフロップ、或いはフューズが用いられる。ウェハテス
トの段階では、これらのメモリ回路ＭＣ１〜ＭＣ５のう
ち予め定められている一つが“１”データ、残りは
“０”データを保持するように初期設定されているもの
とする。図３では、メモリ回路ＭＣ１が“１”データの
場合を示している。このとき、メモリ回路ＭＣ１の出力
は転送ゲート回路ＴＧ１をオンにするイネーブル信号Ｅ
Ｎであり、残りのメモリ回路ＭＣ２〜ＭＣ５の出力はそ
れぞれ転送ゲート回路ＴＧ２〜ＴＧ５をオフにするディ
セーブル信号ＤＩＳとなる。
【００１５】転送ゲート回路ＴＧ１〜ＴＧ５の各ｎ本の
出力線２２−１〜２２−５はそれぞれ、それらより多い
ｍ本の二次アドレス信号線２３の中の予め定められたｎ
本に接続される。転送ゲート回路ＴＧ１〜ＴＧ５の各ｎ
本の出力線２２−１〜２２−５と、ｍ本のアドレス信号
線２３の接続状態は全て異なる。そして、アドレス信号
線２３は、それらの全ての組み合わせ論理をとるワイヤ
ド・オア配線２４を介してアドレスデコーダ２５に接続
される。アドレスデコーダ２５はこの例の場合、ｍ本の
アドレス信号線２３の組み合わせにより、２m/2個の出
力線２６の一つを活性にするもので、これにより図１に
示すメモリセル列Ｍの一つを選択することになる。
出力線２２−１〜２２−５はそれぞれ、それらより多い
ｍ本の二次アドレス信号線２３の中の予め定められたｎ
本に接続される。転送ゲート回路ＴＧ１〜ＴＧ５の各ｎ
本の出力線２２−１〜２２−５と、ｍ本のアドレス信号
線２３の接続状態は全て異なる。そして、アドレス信号
線２３は、それらの全ての組み合わせ論理をとるワイヤ
ド・オア配線２４を介してアドレスデコーダ２５に接続
される。アドレスデコーダ２５はこの例の場合、ｍ本の
アドレス信号線２３の組み合わせにより、２m/2個の出
力線２６の一つを活性にするもので、これにより図１に
示すメモリセル列Ｍの一つを選択することになる。
【００１６】即ち、アドレス信号線２３からアドレスデ
コーダ２５までは、ｎ本のアドレス信号線２１で選択で
きるメモリセル列数２n/2より多いメモリセル列を選択
できるように、予め配線されていることになる。しか
し、アドレス信号線２３に接続される転送ゲート回路Ｔ
Ｇ１〜ＴＧ５の出力線２２−１〜２２−５はそれぞれｎ
本であり、且つ前述のように転送ゲート回路ＴＧ１〜Ｔ
Ｇ５は一つだけが活性であるから、実際に選択されるメ
モリセル列の範囲は、２n/2個に制限されていることに
なる。
コーダ２５までは、ｎ本のアドレス信号線２１で選択で
きるメモリセル列数２n/2より多いメモリセル列を選択
できるように、予め配線されていることになる。しか
し、アドレス信号線２３に接続される転送ゲート回路Ｔ
Ｇ１〜ＴＧ５の出力線２２−１〜２２−５はそれぞれｎ
本であり、且つ前述のように転送ゲート回路ＴＧ１〜Ｔ
Ｇ５は一つだけが活性であるから、実際に選択されるメ
モリセル列の範囲は、２n/2個に制限されていることに
なる。
【００１７】図４は、図３の構成をより具体的に、入力
されるアドレスがＡ０〜Ａ２の３ビット（ｎ＝６）であ
り、アドレス信号線２３を４ビットＢ０〜Ｂ３分のｍ＝
８とした簡単な例について示している。この例では、外
部アドレスにより選択できるメモリセル列は８個である
が、内部アドレス信号線２３とアドレスデコーダ２５に
より、１６個のメモリセル列が選択できるように、予め
配線されている。即ちアドレスデコーダ２５のデコード
ゲートはＧ０〜Ｇ１５の１６個であり、ワイヤド・オア
配線２４により、１６本の出力線２６を選択可能であ
る。転送ゲート回路ＴＧ１〜ＴＧ５の出力線２２−１〜
２２−５は、全て異なる組み合わせでアドレス信号線２
３に接続される。例えば、転送ゲート回路ＴＧ１では、
（Ａ０，Ａ１，Ａ２）→（Ｂ０，Ｂ１，Ｂ２）なるアド
レスの一次変換を行っている。次の転送ゲート回路ＴＧ
２では、Ａ０対応の出力線２２−２をＢ３に接続する他
は、転送ゲート回路ＴＧ１と同じ、即ち（Ａ０，／Ａ
０）を（Ｂ３，／Ａ０）とする一次変換を行っている。
されるアドレスがＡ０〜Ａ２の３ビット（ｎ＝６）であ
り、アドレス信号線２３を４ビットＢ０〜Ｂ３分のｍ＝
８とした簡単な例について示している。この例では、外
部アドレスにより選択できるメモリセル列は８個である
が、内部アドレス信号線２３とアドレスデコーダ２５に
より、１６個のメモリセル列が選択できるように、予め
配線されている。即ちアドレスデコーダ２５のデコード
ゲートはＧ０〜Ｇ１５の１６個であり、ワイヤド・オア
配線２４により、１６本の出力線２６を選択可能であ
る。転送ゲート回路ＴＧ１〜ＴＧ５の出力線２２−１〜
２２−５は、全て異なる組み合わせでアドレス信号線２
３に接続される。例えば、転送ゲート回路ＴＧ１では、
（Ａ０，Ａ１，Ａ２）→（Ｂ０，Ｂ１，Ｂ２）なるアド
レスの一次変換を行っている。次の転送ゲート回路ＴＧ
２では、Ａ０対応の出力線２２−２をＢ３に接続する他
は、転送ゲート回路ＴＧ１と同じ、即ち（Ａ０，／Ａ
０）を（Ｂ３，／Ａ０）とする一次変換を行っている。
【００１８】前述のように、ウェハテストの段階で転送
ゲート回路ＴＧ１のみが活性であるとすると、これによ
り選択される範囲でメモリセル列のテストが行われる。
そしてテストの結果不良があった場合には、転送ゲート
回路ＴＧ１をオフにし、代わりに不良メモリセル列にマ
ッピングされていない別の一つの転送ゲート回路をオン
にする。そのためのメモリ回路ＭＣ１〜ＭＣ５のプログ
ラミングは、ウェハ段階で或いはチップ実装後に、電源
投入時の初期化条件の変更、或いはＥＥＰＲＯＭやフリ
ップフロップの書き換えにより容易に可能である。
ゲート回路ＴＧ１のみが活性であるとすると、これによ
り選択される範囲でメモリセル列のテストが行われる。
そしてテストの結果不良があった場合には、転送ゲート
回路ＴＧ１をオフにし、代わりに不良メモリセル列にマ
ッピングされていない別の一つの転送ゲート回路をオン
にする。そのためのメモリ回路ＭＣ１〜ＭＣ５のプログ
ラミングは、ウェハ段階で或いはチップ実装後に、電源
投入時の初期化条件の変更、或いはＥＥＰＲＯＭやフリ
ップフロップの書き換えにより容易に可能である。
【００１９】以上のようにこの実施の形態の場合、アド
レス変換回路では、外部アドレスを複数の転送ゲート回
路によりそれぞれ内部アドレスに１：１に対応させて一
次変換している。そして、各転送ゲート回路の出力線
は、全てのメモリセルを選択できるだけの本数をもって
配設された内部アドレス信号線に対して、それぞれ異な
る組み合わせで予め接続しておく。これにより欠陥分布
に応じて、複数の転送ゲート回路の一つ（或いは適当な
複数個）を活性化することにより、不良アドレス置換が
できることになる。
レス変換回路では、外部アドレスを複数の転送ゲート回
路によりそれぞれ内部アドレスに１：１に対応させて一
次変換している。そして、各転送ゲート回路の出力線
は、全てのメモリセルを選択できるだけの本数をもって
配設された内部アドレス信号線に対して、それぞれ異な
る組み合わせで予め接続しておく。これにより欠陥分布
に応じて、複数の転送ゲート回路の一つ（或いは適当な
複数個）を活性化することにより、不良アドレス置換が
できることになる。
【００２０】この実施の形態によると、不良アドレス置
換のために従来のような不良アドレス一致検出を行うフ
ューズ回路を必要としない。従って、特に大規模半導体
記憶装置のチップ面積削減の効果は大きい。アドレス変
換回路を設けることによる面積増大はあるが、これによ
ってフューズ回路を省くことによる面積削減の効果は殆
ど減殺されない。更に、アドレス変換回路にはメモリセ
ル選択に必要な数以上の余分な変換ユニットと配線が用
意されるが、フューズ回路を用いた従来方式のようにア
ドレス配線を引き回す必要はなく、アドレス配線は短く
なる。従って配線遅延が少なく、高速アクセスが可能で
ある。
換のために従来のような不良アドレス一致検出を行うフ
ューズ回路を必要としない。従って、特に大規模半導体
記憶装置のチップ面積削減の効果は大きい。アドレス変
換回路を設けることによる面積増大はあるが、これによ
ってフューズ回路を省くことによる面積削減の効果は殆
ど減殺されない。更に、アドレス変換回路にはメモリセ
ル選択に必要な数以上の余分な変換ユニットと配線が用
意されるが、フューズ回路を用いた従来方式のようにア
ドレス配線を引き回す必要はなく、アドレス配線は短く
なる。従って配線遅延が少なく、高速アクセスが可能で
ある。
【００２１】上の実施の形態では、アドレス変換回路２
を記憶回路ＭＣにより活性化される転送ゲート回路によ
り構成した。これに対して、アドレス変換回路２を、ウ
ェハ段階でプログラム可能なプログラマブル論理アレイ
ＦＰＬＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌ
ｏｇｉｃ Ａｒｒａｙ）により構成することもできる。
ＦＰＬＡは初期状態ではあるアドレス変換を行うように
設定され、ウェハ段階でのプログラムにより他のいくつ
かのアドレス変換ロジックが選択できるようにしてお
く。これにより、より自由度の高いアドレス変換による
不良アドレス置換が可能である。
を記憶回路ＭＣにより活性化される転送ゲート回路によ
り構成した。これに対して、アドレス変換回路２を、ウ
ェハ段階でプログラム可能なプログラマブル論理アレイ
ＦＰＬＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌ
ｏｇｉｃ Ａｒｒａｙ）により構成することもできる。
ＦＰＬＡは初期状態ではあるアドレス変換を行うように
設定され、ウェハ段階でのプログラムにより他のいくつ
かのアドレス変換ロジックが選択できるようにしてお
く。これにより、より自由度の高いアドレス変換による
不良アドレス置換が可能である。
【００２２】図５Ａおよび図５Ｂは、更に別の実施の形
態のアドレス変換回路２の構成例を、単純な一例で示し
ている。アドレス変換回路２は、変換ロジック部５１と
アドレスデコーダ５２により構成される。図５Ａは、ア
ドレス変換前であり、図５Ｂはアドレス変換後である。
デフォルトの状態では、図５Ａに示すように、外部アド
レスＡ０−Ａ２は変換されることなく、そのまま内部ア
ドレスとなり、デコード部ＤＥＣ１に入る。変換ロジッ
ク部５１には、Ａ０を反転してｂＡ０を得るためのイン
バータが設けられている。ｂＡ０の内部アドレス線は、
デコード部ＤＥＣ１の活性化信号線となり、またｂＡ
０，Ａ１，Ａ２の内部アドレス線は、デフォルトの状態
では、デコード部ＤＥＣ２には接続されているが、外部
アドレス線とは接続されていない。
態のアドレス変換回路２の構成例を、単純な一例で示し
ている。アドレス変換回路２は、変換ロジック部５１と
アドレスデコーダ５２により構成される。図５Ａは、ア
ドレス変換前であり、図５Ｂはアドレス変換後である。
デフォルトの状態では、図５Ａに示すように、外部アド
レスＡ０−Ａ２は変換されることなく、そのまま内部ア
ドレスとなり、デコード部ＤＥＣ１に入る。変換ロジッ
ク部５１には、Ａ０を反転してｂＡ０を得るためのイン
バータが設けられている。ｂＡ０の内部アドレス線は、
デコード部ＤＥＣ１の活性化信号線となり、またｂＡ
０，Ａ１，Ａ２の内部アドレス線は、デフォルトの状態
では、デコード部ＤＥＣ２には接続されているが、外部
アドレス線とは接続されていない。
【００２３】従って、デフォルトの状態では、図６
（ａ）に示すように、アドレスＡ０−Ａ２がデコード部
ＤＥＣ１でデコードされてメモリ部１の番地（１）−
（８）が選択される。ウェハテストの結果、図６に×印
で示した欠陥が見つかった場合には、変換ロジック部５
１を図５Ｂのようにプログラムする。これは、Ａ０＝
“０”の場合に、ｂＡ０＝“１”がデコード部ＤＥＣ１
に入り、デコード部ＤＥＣ１を非活性にし、ｂＡ０，Ａ
１，Ａ２の３ビットがデコード部ＤＥＣ２に入ることを
意味している。Ａ０＝“１”の場合は、デコード部ＤＥ
Ｃ１は活性であり、デフォルトの状態と同じとなる。
（ａ）に示すように、アドレスＡ０−Ａ２がデコード部
ＤＥＣ１でデコードされてメモリ部１の番地（１）−
（８）が選択される。ウェハテストの結果、図６に×印
で示した欠陥が見つかった場合には、変換ロジック部５
１を図５Ｂのようにプログラムする。これは、Ａ０＝
“０”の場合に、ｂＡ０＝“１”がデコード部ＤＥＣ１
に入り、デコード部ＤＥＣ１を非活性にし、ｂＡ０，Ａ
１，Ａ２の３ビットがデコード部ＤＥＣ２に入ることを
意味している。Ａ０＝“１”の場合は、デコード部ＤＥ
Ｃ１は活性であり、デフォルトの状態と同じとなる。
【００２４】従って、アドレス変換後は、図６（ｂ）に
示すように、Ａ０＝“０”のときは、ｂＡ０，Ａ１，Ａ
２の３ビットにより番地（１），（３），（５），
（７）が選択され、Ａ０＝“１”のときは、Ａ０，Ａ
１，Ａ２の３ビットにより、番地（２），（４），
（６），（８）が選択される。但し、変換前の不良の番
地（３），（５）を含むアドレス変換後の番地（１），
（３），（５），（７）は、メモリ部１上では、アドレ
ス変換前とは異なるセルアレイ列に置き換えられてい
る。
示すように、Ａ０＝“０”のときは、ｂＡ０，Ａ１，Ａ
２の３ビットにより番地（１），（３），（５），
（７）が選択され、Ａ０＝“１”のときは、Ａ０，Ａ
１，Ａ２の３ビットにより、番地（２），（４），
（６），（８）が選択される。但し、変換前の不良の番
地（３），（５）を含むアドレス変換後の番地（１），
（３），（５），（７）は、メモリ部１上では、アドレ
ス変換前とは異なるセルアレイ列に置き換えられてい
る。
【００２５】上の説明では、簡単化のため、アドレスＡ
０＝“０”に欠陥がある場合のみに着目して、その欠陥
アドレスを置換する例を示したが、想定される欠陥分布
に対応してアドレス変換回路のロジックを変更可能に構
成することにより、欠陥分布に応じたアドレス変換が可
能である。
０＝“０”に欠陥がある場合のみに着目して、その欠陥
アドレスを置換する例を示したが、想定される欠陥分布
に対応してアドレス変換回路のロジックを変更可能に構
成することにより、欠陥分布に応じたアドレス変換が可
能である。
【００２６】図７は、更に別の実施の形態によるアドレ
ス変換回路２の構成例を示している。ここでは、メモリ
部１はセルアレイ本体のみであり、アドレス変換回路２
はメモリセルアレイのワード線選択を行うロウデコーダ
を含んで構成されている。図７では、説明を分かりやす
くするために、３ビットのロウアドレスＲＡ０〜ＲＡ２
により、メモリセルアレイの１２本のワード線ＷＬ０〜
ＷＬ１１の中から８本のワード線選択を行う場合を示し
ている。アドレス変換回路２のロウアドレスデコーダ７
０は、４つのデコーダブロックＢ０〜Ｂ３により構成さ
れ、ロウアドレス信号線７１が所定の論理で入力端子に
接続される。デコーダブロックＢ０は、図８に示すロジ
ック、即ち（ＲＡ０，ＲＡ１，ＲＡ２）＝（０，＊，
＊）（但し、＊は任意）により、４本のワード線ＷＬ
０，ＷＬ２，ＷＬ４，ＷＬ６の中から１本を選択する。
デコーダブロックＢ１は、（ＲＡ０，ＲＡ１，ＲＡ２）
＝（１，＊，＊）により、４本のワード線ＷＬ１，ＷＬ
３，ＷＬ５，ＷＬ７の中から１本を選択する。
ス変換回路２の構成例を示している。ここでは、メモリ
部１はセルアレイ本体のみであり、アドレス変換回路２
はメモリセルアレイのワード線選択を行うロウデコーダ
を含んで構成されている。図７では、説明を分かりやす
くするために、３ビットのロウアドレスＲＡ０〜ＲＡ２
により、メモリセルアレイの１２本のワード線ＷＬ０〜
ＷＬ１１の中から８本のワード線選択を行う場合を示し
ている。アドレス変換回路２のロウアドレスデコーダ７
０は、４つのデコーダブロックＢ０〜Ｂ３により構成さ
れ、ロウアドレス信号線７１が所定の論理で入力端子に
接続される。デコーダブロックＢ０は、図８に示すロジ
ック、即ち（ＲＡ０，ＲＡ１，ＲＡ２）＝（０，＊，
＊）（但し、＊は任意）により、４本のワード線ＷＬ
０，ＷＬ２，ＷＬ４，ＷＬ６の中から１本を選択する。
デコーダブロックＢ１は、（ＲＡ０，ＲＡ１，ＲＡ２）
＝（１，＊，＊）により、４本のワード線ＷＬ１，ＷＬ
３，ＷＬ５，ＷＬ７の中から１本を選択する。
【００２７】以上の二つのデコーダブロックＢ０，Ｂ１
は、ウェハテスト時に活性化されるものであり、且つメ
モリセルアレイに不良がない場合にも固定的に活性化さ
れるものである。もう一つのデコーダブロックＢ２は、
図８に示すように、デコーダブロックＢ０と同じロジッ
クにより、異なる４本のワード線ＷＬ８，ＷＬ９，ＷＬ
１０，ＷＬ１１の中の１本を選択するように構成されて
いる。更に残りのデコーダブロックＢ３は、デコーダブ
ロックＢ２と同じロジックによって、４本のワード線Ｗ
Ｌ８，ＷＬ９，ＷＬ１０，ＷＬ１１の中の１本を選択す
るように構成されている。
は、ウェハテスト時に活性化されるものであり、且つメ
モリセルアレイに不良がない場合にも固定的に活性化さ
れるものである。もう一つのデコーダブロックＢ２は、
図８に示すように、デコーダブロックＢ０と同じロジッ
クにより、異なる４本のワード線ＷＬ８，ＷＬ９，ＷＬ
１０，ＷＬ１１の中の１本を選択するように構成されて
いる。更に残りのデコーダブロックＢ３は、デコーダブ
ロックＢ２と同じロジックによって、４本のワード線Ｗ
Ｌ８，ＷＬ９，ＷＬ１０，ＷＬ１１の中の１本を選択す
るように構成されている。
【００２８】これら二つのデコーダブロックＢ２，Ｂ３
は、テスト時には非活性に保たれ、またテストの結果不
良がない場合にも非活性に固定される。テストの結果、
不良があった場合に、その不良アドレス分布に応じて、
デコーダブロックＢ０，Ｂ１のいずれかが非活性にさ
れ、代わりにデコーダブロックＢ２又はＢ３が活性状態
に固定される。
は、テスト時には非活性に保たれ、またテストの結果不
良がない場合にも非活性に固定される。テストの結果、
不良があった場合に、その不良アドレス分布に応じて、
デコーダブロックＢ０，Ｂ１のいずれかが非活性にさ
れ、代わりにデコーダブロックＢ２又はＢ３が活性状態
に固定される。
【００２９】この様に、デコーダブロックＢ０〜Ｂ３の
活性、非活性をテスト時とその後の通常動作時とで切り
替え制御を行うために、二つの活性化回路７２，７３が
設けられている。第１の活性化回路７２は、前述のよう
にテスト時に、テスト信号ＴＥＳＴによって、活性化信
号ＥＮ１＝“Ｈ”を出力して、デコーダブロックＢ０，
Ｂ１を活性にするためのものである。第２の活性化回路
７３は、テスト後にデコーダブロックＢ０〜Ｂ３の活
性、非活性を固定的に設定するためのフューズ回路であ
る。この活性化回路７３は、プログラムしない限りは活
性化信号ＥＮ２０〜ＥＮ２３＝“Ｌ”であり、テスト結
果に応じてフューズＦ０〜Ｆ３をプログラミングするこ
とによって、初めて選択的に“Ｈ”となる活性化信号Ｅ
Ｎ２０〜ＥＮ２３を出力する。
活性、非活性をテスト時とその後の通常動作時とで切り
替え制御を行うために、二つの活性化回路７２，７３が
設けられている。第１の活性化回路７２は、前述のよう
にテスト時に、テスト信号ＴＥＳＴによって、活性化信
号ＥＮ１＝“Ｈ”を出力して、デコーダブロックＢ０，
Ｂ１を活性にするためのものである。第２の活性化回路
７３は、テスト後にデコーダブロックＢ０〜Ｂ３の活
性、非活性を固定的に設定するためのフューズ回路であ
る。この活性化回路７３は、プログラムしない限りは活
性化信号ＥＮ２０〜ＥＮ２３＝“Ｌ”であり、テスト結
果に応じてフューズＦ０〜Ｆ３をプログラミングするこ
とによって、初めて選択的に“Ｈ”となる活性化信号Ｅ
Ｎ２０〜ＥＮ２３を出力する。
【００３０】図９は、これらの活性化回路７２，７３が
出力する活性化信号ＥＮ１，ＥＮ２０〜ＥＮ２３の具体
例を示している。前述のように、テスト時は、ＥＮ１＝
“Ｈ”，ＥＮ２０〜ＥＮ２３＝“Ｌ”であり、これによ
りデコーダロックＢ０，Ｂ１が活性になり、ロウアドレ
スに応じてワード線ＷＬ０〜ＷＬ７の一つが選択され
る。テストの結果、不良がない場合には、活性化回路７
３のフューズＦ０，Ｆ１をカットする。これにより、通
常動作時には、活性化回路７３の出力は、ＥＮ２０＝Ｅ
Ｎ２１＝“Ｈ”，ＥＮ２２＝ＥＮ２３＝“Ｌ”となり、
テスト時と同様にデコーダブロックＢ０，Ｂ１が活性と
なる。
出力する活性化信号ＥＮ１，ＥＮ２０〜ＥＮ２３の具体
例を示している。前述のように、テスト時は、ＥＮ１＝
“Ｈ”，ＥＮ２０〜ＥＮ２３＝“Ｌ”であり、これによ
りデコーダロックＢ０，Ｂ１が活性になり、ロウアドレ
スに応じてワード線ＷＬ０〜ＷＬ７の一つが選択され
る。テストの結果、不良がない場合には、活性化回路７
３のフューズＦ０，Ｆ１をカットする。これにより、通
常動作時には、活性化回路７３の出力は、ＥＮ２０＝Ｅ
Ｎ２１＝“Ｈ”，ＥＮ２２＝ＥＮ２３＝“Ｌ”となり、
テスト時と同様にデコーダブロックＢ０，Ｂ１が活性と
なる。
【００３１】テストの結果、例えば図８に示すように、
ワード線ＷＬ０，ＷＬ２に欠陥があったとする。このと
き、これらのワード線ＷＬ０，ＷＬ２を選択するデコー
ダブロックＢ０を非活性状態に固定し、代わりにデコー
ダブロックＢ０と同様のロジックによりワード線ＷＬ８
〜ＷＬ１１を選択するデコーダブロックＢ２を活性状態
に固定する。即ち、活性化回路７３において、フューズ
Ｆ０，Ｆ２をカットする。これにより、通常動作時に
は、活性化回路７３の出力は、ＥＮ２０＝ＥＮ２２＝
“Ｈ”，ＥＮ２１＝ＥＮ２３＝“Ｌ”となり、デコーダ
ブロックＢ１及びＢ２が活性となる。
ワード線ＷＬ０，ＷＬ２に欠陥があったとする。このと
き、これらのワード線ＷＬ０，ＷＬ２を選択するデコー
ダブロックＢ０を非活性状態に固定し、代わりにデコー
ダブロックＢ０と同様のロジックによりワード線ＷＬ８
〜ＷＬ１１を選択するデコーダブロックＢ２を活性状態
に固定する。即ち、活性化回路７３において、フューズ
Ｆ０，Ｆ２をカットする。これにより、通常動作時に
は、活性化回路７３の出力は、ＥＮ２０＝ＥＮ２２＝
“Ｈ”，ＥＮ２１＝ＥＮ２３＝“Ｌ”となり、デコーダ
ブロックＢ１及びＢ２が活性となる。
【００３２】このとき、ワード線置換は、図８の変換ロ
ジックから明らかなように、ワード線ＷＬ０，ＷＬ２，
ＷＬ４，ＷＬ６が、ワード線ＷＬ８，ＷＬ９，ＷＬ１
０，ＷＬ１１によりそれぞれ置換されることになる。即
ち、いまの例の場合、不良が含まれる（ＲＡ０，ＲＡ
１，ＲＡ２）＝（０，＊，＊）なる変換ロジックを行う
変換ブロックＢ０を、同様の変換ロジックを実行するデ
コーダブロックＢ２に置換するために、不良ワード線Ｗ
Ｌ０，ＷＬ２のほか、正常なワード線ＷＬ４，ＷＬ６に
ついても他の正常なワード線により置き換えられること
になる。
ジックから明らかなように、ワード線ＷＬ０，ＷＬ２，
ＷＬ４，ＷＬ６が、ワード線ＷＬ８，ＷＬ９，ＷＬ１
０，ＷＬ１１によりそれぞれ置換されることになる。即
ち、いまの例の場合、不良が含まれる（ＲＡ０，ＲＡ
１，ＲＡ２）＝（０，＊，＊）なる変換ロジックを行う
変換ブロックＢ０を、同様の変換ロジックを実行するデ
コーダブロックＢ２に置換するために、不良ワード線Ｗ
Ｌ０，ＷＬ２のほか、正常なワード線ＷＬ４，ＷＬ６に
ついても他の正常なワード線により置き換えられること
になる。
【００３３】上の例は、偶数番のワード線が不良であっ
た場合であるが、ＷＬ１，ＷＬ３等の奇数番のワード線
が不良の場合には、デコーダブロックＢ０とＢ３を活性
状態に固定するように、活性化回路７３をプログラミン
グすればよい。これにより、不良を含むワード線ＷＬ
１，ＷＬ３，ＷＬ５，ＷＬ７を、ワード線ＷＬ８，ＷＬ
９，ＷＬ１０，ＷＬ１１によりそれぞれ置換することが
できる。図７及び図８は、分かりやすくするためにごく
簡単な例を挙げたものであり、この範囲では、奇数番の
ワード線と偶数番のワード線が同時に不良の場合には、
救済できない例となっている。しかし実際には、種々の
不良の分布を想定して、より多くの種類の不良救済を行
うべく、デコーダブロックを構成することが可能であ
る。
た場合であるが、ＷＬ１，ＷＬ３等の奇数番のワード線
が不良の場合には、デコーダブロックＢ０とＢ３を活性
状態に固定するように、活性化回路７３をプログラミン
グすればよい。これにより、不良を含むワード線ＷＬ
１，ＷＬ３，ＷＬ５，ＷＬ７を、ワード線ＷＬ８，ＷＬ
９，ＷＬ１０，ＷＬ１１によりそれぞれ置換することが
できる。図７及び図８は、分かりやすくするためにごく
簡単な例を挙げたものであり、この範囲では、奇数番の
ワード線と偶数番のワード線が同時に不良の場合には、
救済できない例となっている。しかし実際には、種々の
不良の分布を想定して、より多くの種類の不良救済を行
うべく、デコーダブロックを構成することが可能であ
る。
【００３４】この実施の形態によっても、従来のリダン
ダンシと異なり、不良アドレス記憶回路や外部アドレス
と不良アドレスの一致検出を行うための比較回路は必要
がない。従って、メモリを大容量化した場合にも従来の
ようなフューズ素子数を必要とせず、チップ面積の縮小
が可能である。また、アドレス一致検出に要する遅延時
間やそのばらつきによるアクセスタイムの増大がなく、
高速アクセスが可能になる。
ダンシと異なり、不良アドレス記憶回路や外部アドレス
と不良アドレスの一致検出を行うための比較回路は必要
がない。従って、メモリを大容量化した場合にも従来の
ようなフューズ素子数を必要とせず、チップ面積の縮小
が可能である。また、アドレス一致検出に要する遅延時
間やそのばらつきによるアクセスタイムの増大がなく、
高速アクセスが可能になる。
【００３５】図１０は、転送ゲート回路を用いた他の実
施の形態によるアドレス変換回路２の構成を示してい
る。外部アドレス信号Ａ＜０＞〜Ａ＜３＞が入る一次ア
ドレス信号線２１と、外部アドレス信号よりビット数の
多い内部アドレス信号Ｂ＜０＞〜Ｂ＜４＞を発生するこ
とが可能な二次アドレス信号線２３の間でアドレス一次
変換を行うために、転送ゲート群ＴＧ００１，ＴＧ００
２，…が設けられている。具体的に、転送ゲート群ＴＧ
００１，ＴＧ００２，ＴＧ０１１，ＴＧ０１２，ＴＧ０
２１，ＴＧ０２２，ＴＧ０３１及びＴＧ０３２の部分
は、アドレス信号Ａ＜０＞〜Ａ＜３＞をアドレス信号Ｂ
＜０＞に変換する部分である。転送ゲート群ＴＧ１０
１，ＴＧ１０２，ＴＧ１１１，ＴＧ１１２，ＴＧ１２
１，ＴＧ１２２，ＴＧ１３１及びＴＧ１３２の部分は、
アドレス信号Ａ＜０＞〜Ａ＜３＞をアドレス信号Ｂ＜１
＞に変換する部分である。以下、図では省略したが、同
様にアドレス信号Ａ＜０＞〜Ａ＜３＞をアドレス信号Ｂ
＜２＞，Ｂ＜３＞，Ｂ＜４＞に変換する転送ゲート群が
用意される。
施の形態によるアドレス変換回路２の構成を示してい
る。外部アドレス信号Ａ＜０＞〜Ａ＜３＞が入る一次ア
ドレス信号線２１と、外部アドレス信号よりビット数の
多い内部アドレス信号Ｂ＜０＞〜Ｂ＜４＞を発生するこ
とが可能な二次アドレス信号線２３の間でアドレス一次
変換を行うために、転送ゲート群ＴＧ００１，ＴＧ００
２，…が設けられている。具体的に、転送ゲート群ＴＧ
００１，ＴＧ００２，ＴＧ０１１，ＴＧ０１２，ＴＧ０
２１，ＴＧ０２２，ＴＧ０３１及びＴＧ０３２の部分
は、アドレス信号Ａ＜０＞〜Ａ＜３＞をアドレス信号Ｂ
＜０＞に変換する部分である。転送ゲート群ＴＧ１０
１，ＴＧ１０２，ＴＧ１１１，ＴＧ１１２，ＴＧ１２
１，ＴＧ１２２，ＴＧ１３１及びＴＧ１３２の部分は、
アドレス信号Ａ＜０＞〜Ａ＜３＞をアドレス信号Ｂ＜１
＞に変換する部分である。以下、図では省略したが、同
様にアドレス信号Ａ＜０＞〜Ａ＜３＞をアドレス信号Ｂ
＜２＞，Ｂ＜３＞，Ｂ＜４＞に変換する転送ゲート群が
用意される。
【００３６】転送ゲート群の制御信号Ｇ００，ｂＧ０
０，…は、図１２に示すような、フューズＦｕｓｅを用
いた不揮発性メモリ回路１２０により発生される。この
メモリ回路１２０は、電源端子と接地端子間にＰＭＯＳ
トランジスタＱＰとＮＭＯＳトランジスタＱＮ及びフュ
ーズＦｕｓｅが直列接続され、トランジスタＱＰ，ＱＮ
の接続ノードにラッチ回路１２１が設けられている。
０，…は、図１２に示すような、フューズＦｕｓｅを用
いた不揮発性メモリ回路１２０により発生される。この
メモリ回路１２０は、電源端子と接地端子間にＰＭＯＳ
トランジスタＱＰとＮＭＯＳトランジスタＱＮ及びフュ
ーズＦｕｓｅが直列接続され、トランジスタＱＰ，ＱＮ
の接続ノードにラッチ回路１２１が設けられている。
【００３７】制御信号Ａを“Ｌ”としてＰＭＯＳトラン
ジスタＱＰをオンにし、ラッチ回路１２１のノードを
“Ｈ”に充電する。そして、制御信号Ａを“Ｈ”、制御
信号Ｂを“Ｈ”にしてＰＭＯＳトランジスタＱＰをオ
フ、ＮＭＯＳトランジスタＱＮをオンにすると、フュー
ズＦｕｓｅの切断の有無に応じて、ラッチ回路１２１の
ノードが放電、非放電が決まる。これにより、フューズ
データがラッチ回路１２１に保持されることになる。こ
のメモリ回路１２０の出力ＯＵＴが転送ゲート群の制御
信号Ｇ００，Ｇ０１，…として用いられる。
ジスタＱＰをオンにし、ラッチ回路１２１のノードを
“Ｈ”に充電する。そして、制御信号Ａを“Ｈ”、制御
信号Ｂを“Ｈ”にしてＰＭＯＳトランジスタＱＰをオ
フ、ＮＭＯＳトランジスタＱＮをオンにすると、フュー
ズＦｕｓｅの切断の有無に応じて、ラッチ回路１２１の
ノードが放電、非放電が決まる。これにより、フューズ
データがラッチ回路１２１に保持されることになる。こ
のメモリ回路１２０の出力ＯＵＴが転送ゲート群の制御
信号Ｇ００，Ｇ０１，…として用いられる。
【００３８】従って、不良分布に応じて、図１０の転送
ゲート群のオンオフのプログラミング、具体的には図１
２のメモリ回路１２０のフューズブローを行うことによ
り、アドレス変換のロジックが決定される。なお、転送
ゲート群の制御信号は、Ｇ００，ｂＧ００という相補信
号であるから、メモリ回路１２０の数は、転送ゲート群
の数の半分で済む。
ゲート群のオンオフのプログラミング、具体的には図１
２のメモリ回路１２０のフューズブローを行うことによ
り、アドレス変換のロジックが決定される。なお、転送
ゲート群の制御信号は、Ｇ００，ｂＧ００という相補信
号であるから、メモリ回路１２０の数は、転送ゲート群
の数の半分で済む。
【００３９】図１１は、図１０の実施の形態と同等のア
ドレス変換機能をマルチプレクサ群ＭＵＸにより実現し
た実施の形態である。このマルチプレクサ群ＭＵＸの制
御信号Ｇ００，Ｇ０１，…としても、図１２のメモリ回
路１２０を同様に用い得る。この実施の形態によって
も、同様に不良を救済するアドレス一次変換ロジックが
得られる。
ドレス変換機能をマルチプレクサ群ＭＵＸにより実現し
た実施の形態である。このマルチプレクサ群ＭＵＸの制
御信号Ｇ００，Ｇ０１，…としても、図１２のメモリ回
路１２０を同様に用い得る。この実施の形態によって
も、同様に不良を救済するアドレス一次変換ロジックが
得られる。
【００４０】この発明において、アドレス変換回路２を
クロック同期型とすることが可能である。これは例え
ば、図１２に示す不揮発性メモリ回路１２０の出力に、
図１４（ａ）に示すように、クロックＣＬＫ，ｂＣＬＫ
により制御される転送ゲート１２２を設けることによ
り、実現することができる。図１４（ａ）の転送ゲート
１２２を制御するクロックＣＬＫ，ｂＣＬＫとして、ア
ドレス取り込み信号を用いることもできる。更に、図１
４（ｂ）に示すような転送ゲート１２２とラッチ回路１
２１を用いて、その入力ＩＮとしてアドレス信号やコン
トロール信号を入れることにより、アドレス割付がクロ
ックに応じてダイナミックに変化するリダンダンシーシ
ステムが実現できる。
クロック同期型とすることが可能である。これは例え
ば、図１２に示す不揮発性メモリ回路１２０の出力に、
図１４（ａ）に示すように、クロックＣＬＫ，ｂＣＬＫ
により制御される転送ゲート１２２を設けることによ
り、実現することができる。図１４（ａ）の転送ゲート
１２２を制御するクロックＣＬＫ，ｂＣＬＫとして、ア
ドレス取り込み信号を用いることもできる。更に、図１
４（ｂ）に示すような転送ゲート１２２とラッチ回路１
２１を用いて、その入力ＩＮとしてアドレス信号やコン
トロール信号を入れることにより、アドレス割付がクロ
ックに応じてダイナミックに変化するリダンダンシーシ
ステムが実現できる。
【００４１】この発明において、アドレス変換回路２は
好ましくは半導体集積回路チップ内部に設けられる。そ
の具体的な態様を示せば、図１５〜図１７のようにな
る。図１５では、半導体チップ１００には外部アドレス
の入力部にプリデコーダ１０１が設けられ、このプリデ
コーダ１０１でプリデコードされたアドレスに対して、
先の実施の形態で説明したようなアドレス変換回路２が
設けられている。アドレス変換回路２は、メモリ部１の
内部に配置されている。
好ましくは半導体集積回路チップ内部に設けられる。そ
の具体的な態様を示せば、図１５〜図１７のようにな
る。図１５では、半導体チップ１００には外部アドレス
の入力部にプリデコーダ１０１が設けられ、このプリデ
コーダ１０１でプリデコードされたアドレスに対して、
先の実施の形態で説明したようなアドレス変換回路２が
設けられている。アドレス変換回路２は、メモリ部１の
内部に配置されている。
【００４２】図１６においては、半導体チップ１００内
にメモリ部１と、そのメモリ部１をアクセスするアドレ
ス信号を発生するロジック回路１０２を有し、アドレス
変換回路２がメモリ部１の内部に配置されている。図１
７においては、同様に半導体チップ１００内にメモリ部
１と、そのメモリ部１をアクセスするアドレス信号を発
生するロジック回路１０２を有するが、アドレス変換回
路２は、ロジック回路１０２とメモリ部１の間に、メモ
リ部１の外に配置されている。
にメモリ部１と、そのメモリ部１をアクセスするアドレ
ス信号を発生するロジック回路１０２を有し、アドレス
変換回路２がメモリ部１の内部に配置されている。図１
７においては、同様に半導体チップ１００内にメモリ部
１と、そのメモリ部１をアクセスするアドレス信号を発
生するロジック回路１０２を有するが、アドレス変換回
路２は、ロジック回路１０２とメモリ部１の間に、メモ
リ部１の外に配置されている。
【００４３】この発明において、アドレス変換回路を、
アクセスすべきメモリ部を含む半導体チップの外に配置
することもできる。図１８は、その様な例である。それ
ぞれメモリ部を含む複数の半導体集積回路チップ２０１
がボード２００上に搭載され、これらの集積回路チップ
２０１のメモリ部をアクセスするためのアドレス変換回
路２が集積回路チップ２０１の外に設けられている。変
換されたアドレスはアドレスバス２０２を介して各半導
体チップ２０１に供給される。
アクセスすべきメモリ部を含む半導体チップの外に配置
することもできる。図１８は、その様な例である。それ
ぞれメモリ部を含む複数の半導体集積回路チップ２０１
がボード２００上に搭載され、これらの集積回路チップ
２０１のメモリ部をアクセスするためのアドレス変換回
路２が集積回路チップ２０１の外に設けられている。変
換されたアドレスはアドレスバス２０２を介して各半導
体チップ２０１に供給される。
【００４４】
【発明の効果】以上述べたようにこの発明によれば、不
良アドレス記憶回路やアドレス一致検出回路を用いるこ
となく、面積増大の抑制とアクセスタイム短縮を可能と
したリダンダンシ方式を採用した半導体集積回路装置を
提供することができる。
良アドレス記憶回路やアドレス一致検出回路を用いるこ
となく、面積増大の抑制とアクセスタイム短縮を可能と
したリダンダンシ方式を採用した半導体集積回路装置を
提供することができる。
【図１】この発明の実施の形態による半導体記憶装置の
構成を示す図である。
構成を示す図である。
【図２】同実施の形態のアドレス変換のロジックを示す
図である。
図である。
【図３】同実施の形態のアドレス変換回路の具体的な構
成を示す図である。
成を示す図である。
【図４】同アドレス変換回路の更に具体的な構成を示す
図である。
図である。
【図５Ａ】他の実施の形態による半導体記憶装置の構成
を示す図である。
を示す図である。
【図５Ｂ】同実施の形態による半導体記憶装置の構成を
示す図である。
示す図である。
【図６】同実施の形態のアドレス変換のロジックを示す
図である。
図である。
【図７】他の実施の形態による半導体記憶装置の構成を
示す図である。
示す図である。
【図８】同実施の形態のアドレス変換のロジックを示す
図である。
図である。
【図９】同実施の形態のフューズ回路出力を示す図であ
る。
る。
【図１０】他の実施の形態によるアドレス変換回路を示
す図である。
す図である。
【図１１】他の実施の形態によるアドレス変換回路を示
す図である。
す図である。
【図１２】図１０及び図１１の実施の形態で用いられる
不揮発性メモリ回路を示す図である。
不揮発性メモリ回路を示す図である。
【図１３】同メモリ回路の動作を示す図である。
【図１４】他の実施の形態による不揮発性メモリ回路を
示す図である。
示す図である。
【図１５】他の実施の形態による半導体集積回路の構成
を示す図である。
を示す図である。
【図１６】他の実施の形態による半導体集積回路の構成
を示す図である。
を示す図である。
【図１７】他の実施の形態による半導体集積回路の構成
を示す図である。
を示す図である。
【図１８】他の実施の形態による半導体集積回路の構成
を示す図である。
を示す図である。
１…メモリ部、２…アドレス変換回路。
Claims (8)
- 【請求項１】 アドレスにより選択される範囲の容量を
越える容量のメモリセルが配列された、複数のメモリセ
ル列により構成されるメモリセルアレイを有するメモリ
部と、 前記アドレスを変換して前記メモリ部のメモリセル選択
を行うアドレス変換回路とを備え、 前記アドレス変換回路は、不良メモリセルの分布に応じ
て、不良メモリセル列を含んで不良メモリセル列より多
いメモリセル列を他の正常なメモリセル列で置換するよ
うにアドレスとメモリセル列の対応関係が固定されるこ
とを特徴とする半導体集積回路装置。 - 【請求項２】 前記アドレス変換回路は、 外部アドレス信号が供給される一次アドレス信号線と、
前記メモリ部のメモリセル選択に必要な、前記外部アド
レス信号よりビット数の大きい内部アドレス信号を発生
することを可能とした二次アドレス信号線との間でアド
レス一次変換を行うものであることを特徴とする請求項
１記載の半導体集積回路装置。 - 【請求項３】 前記アドレス変換回路は、 外部アドレス信号が供給される一次アドレス信号線と、
前記メモリ部のメモリセル選択に必要な、前記外部アド
レス信号よりビット数の大きい内部アドレス信号を発生
することを可能とした二次アドレス信号線との間でアド
レス一次変換を行う転送ゲート群と、 不良メモリセルの分布に応じて前記転送ゲート群のオン
オフを設定することにより前記アドレス一次変換のロジ
ックを決定するための不揮発性記憶回路とを有すること
を特徴とする請求項１記載の半導体集積回路装置。 - 【請求項４】 前記アドレス変換回路は、 外部アドレス信号が供給される一次アドレス信号線と、 前記メモリ部のメモリセル選択に必要な、前記外部アド
レス信号よりビット数の大きい内部アドレス信号を発生
することを可能とした二次アドレス信号線と、 前記一次アドレス信号線と二次アドレス信号線との間で
アドレス一次変換を行うマルチプレクサ群と、 不良メモリセル分布に応じて前記マルチプレクサ群のオ
ンオフを設定することにより前記アドレス一次変換の態
様を決定するための不揮発性記憶回路とを有することを
特徴とする請求項１記載の半導体集積回路装置。 - 【請求項５】 前記アドレス変換回路は、 外部アドレス信号が供給される一次アドレス信号線と、 前記メモリ部のメモリセル選択に必要な、前記外部アド
レス信号よりビット数の大きい内部アドレス信号を発生
することを可能とした二次アドレス信号線と、 前記一次アドレス信号線と二次アドレス信号線との間で
の間でアドレス一次変換を行うプログラマブル論理アレ
イとを有することを特徴とする請求項１記載の半導体集
積回路装置。 - 【請求項６】 前記アドレス変換回路は、クロックによ
り同期制御されることを特徴とする請求項１記載の半導
体集積回路装置。 - 【請求項７】 前記アドレス変換回路は、前記メモリ部
を含む半導体チップ内部に配置されていることを特徴と
する請求項１記載の半導体集積回路装置。 - 【請求項８】 前記アドレス変換回路は、前記メモリ部
を含む半導体チップの外部に配置されていることを特徴
とする請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000065522A JP2001256793A (ja) | 2000-03-09 | 2000-03-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000065522A JP2001256793A (ja) | 2000-03-09 | 2000-03-09 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008130915A Division JP4786682B2 (ja) | 2008-05-19 | 2008-05-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001256793A true JP2001256793A (ja) | 2001-09-21 |
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ID=18585030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000065522A Pending JP2001256793A (ja) | 2000-03-09 | 2000-03-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001256793A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006309815A (ja) * | 2005-04-26 | 2006-11-09 | Fujitsu Ltd | 半導体メモリ |
| JP2008044126A (ja) * | 2006-08-11 | 2008-02-28 | Fuji Xerox Co Ltd | 画像形成装置 |
| JP2008508589A (ja) * | 2004-07-30 | 2008-03-21 | サンディスク アイエル リミテッド | フラッシュファイル・システム内での仮想アドレスから物理アドレスへの変換 |
| US7359262B2 (en) | 2005-05-18 | 2008-04-15 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| US7460419B2 (en) | 2004-02-10 | 2008-12-02 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor storing device and block redundancy saving method |
| WO2012137340A1 (ja) * | 2011-04-07 | 2012-10-11 | 富士通株式会社 | 試験方法および前記試験方法が適用される半導体集積回路 |
-
2000
- 2000-03-09 JP JP2000065522A patent/JP2001256793A/ja active Pending
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| JPWO2012137340A1 (ja) * | 2011-04-07 | 2014-07-28 | 富士通株式会社 | 試験方法および前記試験方法が適用される半導体集積回路 |
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