JP4786682B2 - 半導体集積回路装置 - Google Patents

Description

この発明は、メモリを含む半導体集積回路装置に係り、特に不良メモリセル救済を行う冗長回路（リダンダンシ）方式に関する。

従来より、大容量ＤＲＡＭ等の半導体記憶装置では、一定範囲内のメモリセル不良を救済して歩留まり向上を図るリダンダンシ方式が採用されている。通常のリダンダンシ方式では、正規のメモリセルアレイの他に冗長セルアレイが用意され、正規のメモリセルアレイ内に不良があった場合にその不良箇所を冗長セルアレイで置き換える。この置き換え制御のために、不良アドレスを記憶するフューズ回路を用意し、ウェハテストの結果に応じてフューズ回路をプログラミングして、外部アドレスと不良アドレスの一致検出を行うようにしている。

従来のリダンダンシ方式は、欠陥の数が少ない場合は用意すべきフューズ数も少なく、面積効率の点でも有効であるが、半導体記憶装置の更なる大容量化に対応するには問題がある。第１に、フューズ回路によるチップ面積増大が大きい。従来方式では、一つの冗長セルに対して、一つのフューズセットが必要であり、一つのフューズセットに、少なくとも置き換えるべきメモリセルの行列数を特定できるだけのアドレス本数に対応したフューズ数を備えることが必要である。従って、メモリの大容量化と微細化により欠陥数が増加すると、必要なフューズセット数が大幅に増加し、フューズ本数が大幅に増加する。例えば、２５６ＭビットＤＲＡＭではリダンダンシに必要なフューズ数が数千本に達することも珍しくない。しかもフューズ素子は、メモリ素子より面積が大きいため、フューズ素子による面積ペナルティが非常に大きいものとなる。

第２に、フューズ回路でアドレス一致検出を行うためにアクセスタイムの増大が問題になる。従来方式では、フューズセットに一組のアドレスを記憶し、外部からのアドレスが欠陥メモリセルを含む列或いは行に対応するかどうかを判定するために、メモリの大容量化と微細化によりフューズセットの数が多くなった場合、アドレス線の負荷が大きくなり、アドレス線の遅延が大きくなる。しかも、各フューズセット間でアドレス一致検出に要する時間にばらつきが生じる。これらの理由で、全フューズセットがアドレス一致検出の判定を行うまでの時間が長くなり、アクセスタイムへのペナルティが大きくなる。

この発明は、不良アドレス記憶回路やアドレス一致検出回路を用いることなく、面積増大の抑制とアクセスタイム短縮を可能としたリダンダンシ方式を採用した半導体集積回路装置を提供することを目的としている。

本発明の実施形態に係る半導体集積回路装置は、Ｎビットの外部アドレスから変換されたＮ＋１ビットの変換アドレスにより選択可能な２^Ｎ個よりも多いＭ個のメモリセル列により構成されるメモリセルアレイを有するメモリ部と、前記Ｎビットの外部アドレスを、前記Ｍ個のメモリセル列から不良メモリセル列を避けて２^Ｎ個以下のメモリセル列を選択する前記Ｎ＋１ビットの変換アドレスに変換するアドレス変換回路とを備え、前記アドレス変換回路は、外部アドレスが供給される一次アドレス信号線と、前記メモリ部のメモリセル選択に必要な、前記外部アドレスより１ビットだけビット数の大きい変換アドレスを発生することを可能とした二次アドレス信号線と、前記一次アドレス信号線と二次アドレス信号線との間での間でアドレス一次変換を行うプログラマブル論理アレイとを有することを特徴としている。

この発明によると、欠陥のないメモリセル列をも場合によっては置き換えるという変換ロジックのアドレス変換回路を備えることにより、従来のようなアドレス記憶回路やアドレス一致検出回路を用いることなくメモリセルの不良救済が可能になり、従って集積回路チップ面積の低減が可能になる。

以下、図面を参照して、この発明の実施の形態を説明する。図１及び図２は、この発明の実施の形態による半導体集積回路装置であり、図１はメモリ部に不良がない場合、図２はメモリ部に不良メモリセルがあった場合のアドレスとメモリセル列の対応関係を概念的に示している。なおこの明細書において、“メモリセル列”とは、メモリセルアレイを行，列方向の少なくとも一方に複数個に分割して得られるメモリセルユニットであり、且つ不良救済のための置換単位となる範囲をいう。

メモリ部１は、外部アドレスＡ０〜Ａｎ−１により選択される範囲の容量より大きい容量のメモリセル数を持つセルアレイを有するものとし、図では一例として、１６個のメモリセル列（又は行）Ｍ０〜Ｍ１５を有する場合を示している。ここでは、メモリ部１は、ワード線やビット線選択を行うデコード回路を含む。アドレス変換回路２は、外部アドレスＡ０〜Ａｎ−１をデコードして、例えば１２個のメモリセル列のうちの一つ選択するものとする。

メモリ部１は、従来のリダンダンシ方式と異なり、正規のメモリセル列と冗長メモリセル列との区別はない。そして、ウェハテストの結果不良がない場合には、図１に示すように、アドレス変換回路２は、外部アドレスに応じて１２個のメモリセル列Ｍ０〜Ｍ１１の一つを選択するように変換ロジック（即ち、外部アドレスとメモリセル列の対応関係）が固定される。一方、例えば図２に斜線で示したようにメモリセル列Ｍ７，Ｍ１０が不良であった場合には、アドレス変換回路２はこれらの不良メモリセル列Ｍ７，Ｍ１０を避けてメモリセル列選択を行うように、変換ロジックが設定されて固定される。

このときの変換ロジックは、単に不良メモリセル列Ｍ７，Ｍ１０を避けるだけではなく、一般的には不良メモリセル列Ｍ７，Ｍ１０を含んでそれより多いメモリセル列を、他の正常なメモリセル列で置き換えるように組まれている。即ちこの実施の形態のアドレス変換回路２では、不良セルがあった場合、正常なメモリセル列をも他の正常なメモリセル列で置き換えることがあるという変換ロジックが用いられている。これにより、変換ロジックが簡単になり、アドレス変換回路の面積を小さくすることができる。

この実施の形態においては、従来のリダンダンシ方式におけるような、外部アドレスと不良アドレスの一致検出を行うための不良アドレス記憶回路としてのフューズ回路は用いない。アドレス一致検出を行うフューズ回路を用いることなく、図１及び図２に概念的に示したアドレス変換ロジックの切り替えを可能とする具体的な方式を、以下に説明する。

図３は、図１のアドレス変換回路２の一つの具体例である。ｎ本の一次アドレス信号線２１は、アドレスバッファの出力線（通常は相補信号線）であり、これが並列に複数個（図の場合５個）の転送ゲート回路ＴＧ１〜ＴＧ５に入る。各転送ゲート回路ＴＧ１〜ＴＧ５の出力線２２−１〜２２−５もそれぞれｎ本である。転送ゲート回路ＴＧ１〜ＴＧ５のオンオフは、それぞれメモリ回路ＭＣ１〜ＭＣ５により制御されるようになっている。

メモリ回路ＭＣ１〜ＭＣ５は、ウェハ状態で、或いはチップ実装後に電気的にプログラム可能な１ビットメモリであり、例えばＥＥＰＲＯＭセルやフリップフロップ、或いはフューズが用いられる。ウェハテストの段階では、これらのメモリ回路ＭＣ１〜ＭＣ５のうち予め定められている一つが“１”データ、残りは“０”データを保持するように初期設定されているものとする。図３では、メモリ回路ＭＣ１が“１”データの場合を示している。このとき、メモリ回路ＭＣ１の出力は転送ゲート回路ＴＧ１をオンにするイネーブル信号ＥＮであり、残りのメモリ回路ＭＣ２〜ＭＣ５の出力はそれぞれ転送ゲート回路ＴＧ２〜ＴＧ５をオフにするディセーブル信号ＤＩＳとなる。

転送ゲート回路ＴＧ１〜ＴＧ５の各ｎ本の出力線２２−１〜２２−５はそれぞれ、それらより多いｍ本の二次アドレス信号線２３の中の予め定められたｎ本に接続される。転送ゲート回路ＴＧ１〜ＴＧ５の各ｎ本の出力線２２−１〜２２−５と、ｍ本のアドレス信号線２３の接続状態は全て異なる。そして、アドレス信号線２３は、それらの全ての組み合わせ論理をとるワイヤド・オア配線２４を介してアドレスデコーダ２５に接続される。アドレスデコーダ２５はこの例の場合、ｍ本のアドレス信号線２３の組み合わせにより、２^m/2個の出力線２６の一つを活性にするもので、これにより図１に示すメモリセル列Ｍの一つを選択することになる。

即ち、アドレス信号線２３からアドレスデコーダ２５までは、ｎ本のアドレス信号線２１で選択できるメモリセル列数２^n/2より多いメモリセル列を選択できるように、予め配線されていることになる。しかし、アドレス信号線２３に接続される転送ゲート回路ＴＧ１〜ＴＧ５の出力線２２−１〜２２−５はそれぞれｎ本であり、且つ前述のように転送ゲート回路ＴＧ１〜ＴＧ５は一つだけが活性であるから、実際に選択されるメモリセル列の範囲は、２^n/2個に制限されていることになる。

図４は、図３の構成をより具体的に、入力されるアドレスがＡ０〜Ａ２の３ビット（ｎ＝６）であり、アドレス信号線２３を４ビットＢ０〜Ｂ３分のｍ＝８とした簡単な例について示している。この例では、外部アドレスにより選択できるメモリセル列は８個であるが、内部アドレス信号線２３とアドレスデコーダ２５により、１６個のメモリセル列が選択できるように、予め配線されている。即ちアドレスデコーダ２５のデコードゲートはＧ０〜Ｇ１５の１６個であり、ワイヤド・オア配線２４により、１６本の出力線２６を選択可能である。転送ゲート回路ＴＧ１〜ＴＧ５の出力線２２−１〜２２−５は、全て異なる組み合わせでアドレス信号線２３に接続される。例えば、転送ゲート回路ＴＧ１では、（Ａ０，Ａ１，Ａ２）→（Ｂ０，Ｂ１，Ｂ２）なるアドレスの一次変換を行っている。次の転送ゲート回路ＴＧ２では、Ａ０対応の出力線２２−２をＢ３に接続する他は、転送ゲート回路ＴＧ１と同じ、即ち（Ａ０，／Ａ０）を（Ｂ３，／Ｂ０）とする一次変換を行っている。

前述のように、ウェハテストの段階で転送ゲート回路ＴＧ１のみが活性であるとすると、これにより選択される範囲でメモリセル列のテストが行われる。そしてテストの結果不良があった場合には、転送ゲート回路ＴＧ１をオフにし、代わりに不良メモリセル列にマッピングされていない別の一つの転送ゲート回路をオンにする。そのためのメモリ回路ＭＣ１〜ＭＣ５のプログラミングは、ウェハ段階で或いはチップ実装後に、電源投入時の初期化条件の変更、或いはＥＥＰＲＯＭやフリップフロップの書き換えにより容易に可能である。

以上のようにこの実施の形態の場合、アドレス変換回路では、外部アドレスを複数の転送ゲート回路によりそれぞれ内部アドレスに１：１に対応させて一次変換している。そして、各転送ゲート回路の出力線は、全てのメモリセルを選択できるだけの本数をもって配設された内部アドレス信号線に対して、それぞれ異なる組み合わせで予め接続しておく。これにより欠陥分布に応じて、複数の転送ゲート回路の一つ（或いは適当な複数個）を活性化することにより、不良アドレス置換ができることになる。

この実施の形態によると、不良アドレス置換のために従来のような不良アドレス一致検出を行うフューズ回路を必要としない。従って、特に大規模半導体記憶装置のチップ面積削減の効果は大きい。アドレス変換回路を設けることによる面積増大はあるが、これによってフューズ回路を省くことによる面積削減の効果は殆ど減殺されない。更に、アドレス変換回路にはメモリセル選択に必要な数以上の余分な変換ユニットと配線が用意されるが、フューズ回路を用いた従来方式のようにアドレス配線を引き回す必要はなく、アドレス配線は短くなる。従って配線遅延が少なく、高速アクセスが可能である。

上の実施の形態では、アドレス変換回路２を記憶回路ＭＣにより活性化される転送ゲート回路により構成した。これに対して、アドレス変換回路２を、ウェハ段階でプログラム可能なプログラマブル論理アレイＦＰＬＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）により構成することもできる。ＦＰＬＡは初期状態ではあるアドレス変換を行うように設定され、ウェハ段階でのプログラムにより他のいくつかのアドレス変換ロジックが選択できるようにしておく。これにより、より自由度の高いアドレス変換による不良アドレス置換が可能である。

図５Ａおよび図５Ｂは、更に別の実施の形態のアドレス変換回路２の構成例を、単純な一例で示している。アドレス変換回路２は、変換ロジック部５１とアドレスデコーダ５２により構成される。図５Ａは、アドレス変換前であり、図５Ｂはアドレス変換後である。デフォルトの状態では、図５Ａに示すように、外部アドレスＡ０−Ａ２は変換されることなく、そのまま内部アドレスとなり、デコード部ＤＥＣ１に入る。変換ロジック部５１には、Ａ０を反転してｂＡ０を得るためのインバータが設けられている。ｂＡ０の内部アドレス線は、デコード部ＤＥＣ１の活性化信号線となり、またｂＡ０，Ａ１，Ａ２の内部アドレス線は、デフォルトの状態では、デコード部ＤＥＣ２には接続されているが、外部アドレス線とは接続されていない。

従って、デフォルトの状態では、図６（ａ）に示すように、アドレスＡ０−Ａ２がデコード部ＤＥＣ１でデコードされてメモリ部１の番地（１）−（８）が選択される。ウェハテストの結果、図６に×印で示した欠陥が見つかった場合には、変換ロジック部５１を図５Ｂのようにプログラムする。これは、Ａ０＝“０”の場合に、ｂＡ０＝“１”がデコード部ＤＥＣ１に入り、デコード部ＤＥＣ１を非活性にし、ｂＡ０，Ａ１，Ａ２の３ビットがデコード部ＤＥＣ２に入ることを意味している。Ａ０＝“１”の場合は、デコード部ＤＥＣ１は活性であり、デフォルトの状態と同じとなる。

従って、アドレス変換後は、図６（ｂ）に示すように、Ａ０＝“０”のときは、ｂＡ０，Ａ１，Ａ２の３ビットにより番地（１），（３），（５），（７）が選択され、Ａ０＝“１”のときは、Ａ０，Ａ１，Ａ２の３ビットにより、番地（２），（４），（６），（８）が選択される。但し、変換前の不良の番地（３），（５）を含むアドレス変換後の番地（１），（３），（５），（７）は、メモリ部１上では、アドレス変換前とは異なるセルアレイ列に置き換えられている。

上の説明では、簡単化のため、アドレスＡ０＝“０”に欠陥がある場合のみに着目して、その欠陥アドレスを置換する例を示したが、想定される欠陥分布に対応してアドレス変換回路のロジックを変更可能に構成することにより、欠陥分布に応じたアドレス変換が可能である。

図７は、更に別の実施の形態によるアドレス変換回路２の構成例を示している。ここでは、メモリ部１はセルアレイ本体のみであり、アドレス変換回路２はメモリセルアレイのワード線選択を行うロウデコーダを含んで構成されている。図７では、説明を分かりやすくするために、３ビットのロウアドレスＲＡ０〜ＲＡ２により、メモリセルアレイの１２本のワード線ＷＬ０〜ＷＬ１１の中から８本のワード線選択を行う場合を示している。アドレス変換回路２のロウアドレスデコーダ７０は、４つのデコーダブロックＢ０〜Ｂ３により構成され、ロウアドレス信号線７１が所定の論理で入力端子に接続される。デコーダブロックＢ０は、図８に示すロジック、即ち（ＲＡ０，ＲＡ１，ＲＡ２）＝（０，＊，＊）（但し、＊は任意）により、４本のワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６の中から１本を選択する。デコーダブロックＢ１は、（ＲＡ０，ＲＡ１，ＲＡ２）＝（１，＊，＊）により、４本のワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７の中から１本を選択する。

以上の二つのデコーダブロックＢ０，Ｂ１は、ウェハテスト時に活性化されるものであり、且つメモリセルアレイに不良がない場合にも固定的に活性化されるものである。もう一つのデコーダブロックＢ２は、図８に示すように、デコーダブロックＢ０と同じロジックにより、異なる４本のワード線ＷＬ８，ＷＬ９，ＷＬ１０，ＷＬ１１の中の１本を選択するように構成されている。更に残りのデコーダブロックＢ３は、デコーダブロックＢ１と同じロジックによって、４本のワード線ＷＬ８，ＷＬ９，ＷＬ１０，ＷＬ１１の中の１本を選択するように構成されている。

これら二つのデコーダブロックＢ２，Ｂ３は、テスト時には非活性に保たれ、またテストの結果不良がない場合にも非活性に固定される。テストの結果、不良があった場合に、その不良アドレス分布に応じて、デコーダブロックＢ０，Ｂ１のいずれかが非活性にされ、代わりにデコーダブロックＢ２又はＢ３が活性状態に固定される。

この様に、デコーダブロックＢ０〜Ｂ３の活性、非活性をテスト時とその後の通常動作時とで切り替え制御を行うために、二つの活性化回路７２，７３が設けられている。第１の活性化回路７２は、前述のようにテスト時に、テスト信号ＴＥＳＴによって、活性化信号ＥＮ１＝“Ｈ”を出力して、デコーダブロックＢ０，Ｂ１を活性にするためのものである。第２の活性化回路７３は、テスト後にデコーダブロックＢ０〜Ｂ３の活性、非活性を固定的に設定するためのフューズ回路である。この活性化回路７３は、プログラムしない限りは活性化信号ＥＮ２０〜ＥＮ２３＝“Ｌ”であり、テスト結果に応じてフューズＦ０〜Ｆ３をプログラミングすることによって、初めて選択的に“Ｈ”となる活性化信号ＥＮ２０〜ＥＮ２３を出力する。

図９は、これらの活性化回路７２，７３が出力する活性化信号ＥＮ１，ＥＮ２０〜ＥＮ２３の具体例を示している。前述のように、テスト時は、ＥＮ１＝“Ｈ”，ＥＮ２０〜ＥＮ２３＝“Ｌ”であり、これによりデコーダロックＢ０，Ｂ１が活性になり、ロウアドレスに応じてワード線ＷＬ０〜ＷＬ７の一つが選択される。テストの結果、不良がない場合には、活性化回路７３のフューズＦ０，Ｆ１をカットする。これにより、通常動作時には、活性化回路７３の出力は、ＥＮ２０＝ＥＮ２１＝“Ｈ”，ＥＮ２２＝ＥＮ２３＝“Ｌ”となり、テスト時と同様にデコーダブロックＢ０，Ｂ１が活性となる。

テストの結果、例えば図８に示すように、ワード線ＷＬ０，ＷＬ２に欠陥があったとする。このとき、これらのワード線ＷＬ０，ＷＬ２を選択するデコーダブロックＢ０を非活性状態に固定し、代わりにデコーダブロックＢ０と同様のロジックによりワード線ＷＬ８〜ＷＬ１１を選択するデコーダブロックＢ２を活性状態に固定する。即ち、活性化回路７３において、フューズＦ１，Ｆ２をカットする。これにより、通常動作時には、活性化回路７３の出力は、ＥＮ２１＝ＥＮ２２＝“Ｈ”，ＥＮ２０＝ＥＮ２３＝“Ｌ”となり、デコーダブロックＢ１及びＢ２が活性となる。

このとき、ワード線置換は、図８の変換ロジックから明らかなように、ワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６が、ワード線ＷＬ８，ＷＬ９，ＷＬ１０，ＷＬ１１によりそれぞれ置換されることになる。即ち、いまの例の場合、不良が含まれる（ＲＡ０，ＲＡ１，ＲＡ２）＝（０，＊，＊）なる変換ロジックを行う変換ブロックＢ０を、同様の変換ロジックを実行するデコーダブロックＢ２に置換するために、不良ワード線ＷＬ０，ＷＬ２のほか、正常なワード線ＷＬ４，ＷＬ６についても他の正常なワード線により置き換えられることになる。

上の例は、偶数番のワード線が不良であった場合であるが、ＷＬ１，ＷＬ３等の奇数番のワード線が不良の場合には、デコーダブロックＢ０とＢ３を活性状態に固定するように、活性化回路７３をプログラミングすればよい。これにより、不良を含むワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７を、ワード線ＷＬ８，ＷＬ９，ＷＬ１０，ＷＬ１１によりそれぞれ置換することができる。図７及び図８は、分かりやすくするためにごく簡単な例を挙げたものであり、この範囲では、奇数番のワード線と偶数番のワード線が同時に不良の場合には、救済できない例となっている。しかし実際には、種々の不良の分布を想定して、より多くの種類の不良救済を行うべく、デコーダブロックを構成することが可能である。

この実施の形態によっても、従来のリダンダンシと異なり、不良アドレス記憶回路や外部アドレスと不良アドレスの一致検出を行うための比較回路は必要がない。従って、メモリを大容量化した場合にも従来のようなフューズ素子数を必要とせず、チップ面積の縮小が可能である。また、アドレス一致検出に要する遅延時間やそのばらつきによるアクセスタイムの増大がなく、高速アクセスが可能になる。

図１０は、転送ゲート回路を用いた他の実施の形態によるアドレス変換回路２の構成を示している。外部アドレス信号Ａ＜０＞〜Ａ＜３＞が入る一次アドレス信号線２１と、外部アドレス信号よりビット数の多い内部アドレス信号Ｂ＜０＞〜Ｂ＜４＞を発生することが可能な二次アドレス信号線２３の間でアドレス一次変換を行うために、転送ゲート群ＴＧ００１，ＴＧ００２，…が設けられている。具体的に、転送ゲート群ＴＧ００１，ＴＧ００２，ＴＧ０１１，ＴＧ０１２，ＴＧ０２１，ＴＧ０２２，ＴＧ０３１及びＴＧ０３２の部分は、アドレス信号Ａ＜０＞〜Ａ＜３＞をアドレス信号Ｂ＜０＞に変換する部分である。転送ゲート群ＴＧ１０１，ＴＧ１０２，ＴＧ１１１，ＴＧ１１２，ＴＧ１２１，ＴＧ１２２，ＴＧ１３１及びＴＧ１３２の部分は、アドレス信号Ａ＜０＞〜Ａ＜３＞をアドレス信号Ｂ＜１＞に変換する部分である。以下、図では省略したが、同様にアドレス信号Ａ＜０＞〜Ａ＜３＞をアドレス信号Ｂ＜２＞，Ｂ＜３＞，Ｂ＜４＞に変換する転送ゲート群が用意される。

転送ゲート群の制御信号Ｇ００，ｂＧ００，…は、図１２に示すような、フューズＦｕｓｅを用いた不揮発性メモリ回路１２０により発生される。このメモリ回路１２０は、電源端子と接地端子間にＰＭＯＳトランジスタＱＰとＮＭＯＳトランジスタＱＮ及びフューズＦｕｓｅが直列接続され、トランジスタＱＰ，ＱＮの接続ノードにラッチ回路１２１が設けられている。

制御信号Ａを“Ｌ”としてＰＭＯＳトランジスタＱＰをオンにし、ラッチ回路１２１のノードを“Ｈ”に充電する。そして、制御信号Ａを“Ｈ”、制御信号Ｂを“Ｈ”にしてＰＭＯＳトランジスタＱＰをオフ、ＮＭＯＳトランジスタＱＮをオンにすると、フューズＦｕｓｅの切断の有無に応じて、ラッチ回路１２１のノードが放電、非放電が決まる。これにより、フューズデータがラッチ回路１２１に保持されることになる。このメモリ回路１２０の出力ＯＵＴが転送ゲート群の制御信号Ｇ００，Ｇ０１，…として用いられる。

従って、不良分布に応じて、図１０の転送ゲート群のオンオフのプログラミング、具体的には図１２のメモリ回路１２０のフューズブローを行うことにより、アドレス変換のロジックが決定される。なお、転送ゲート群の制御信号は、Ｇ００，ｂＧ００という相補信号であるから、メモリ回路１２０の数は、転送ゲート群の数の半分で済む。

図１１は、図１０の実施の形態と同等のアドレス変換機能をマルチプレクサ群ＭＵＸにより実現した実施の形態である。このマルチプレクサ群ＭＵＸの制御信号Ｇ００，Ｇ０１，…としても、図１２のメモリ回路１２０を同様に用い得る。この実施の形態によっても、同様に不良を救済するアドレス一次変換ロジックが得られる。

この発明において、アドレス変換回路２をクロック同期型とすることが可能である。これは例えば、図１２に示す不揮発性メモリ回路１２０の出力に、図１４（ａ）に示すように、クロックＣＬＫ，ｂＣＬＫにより制御される転送ゲート１２２を設けることにより、実現することができる。図１４（ａ）の転送ゲート１２２を制御するクロックＣＬＫ，ｂＣＬＫとして、アドレス取り込み信号を用いることもできる。更に、図１４（ｂ）に示すような転送ゲート１２２とラッチ回路１２１を用いて、その入力ＩＮとしてアドレス信号やコントロール信号を入れることにより、アドレス割付がクロックに応じてダイナミックに変化するリダンダンシーシステムが実現できる。

この発明において、アドレス変換回路２は好ましくは半導体集積回路チップ内部に設けられる。その具体的な態様を示せば、図１５〜図１７のようになる。図１５では、半導体チップ１００には外部アドレスの入力部にプリデコーダ１０１が設けられ、このプリデコーダ１０１でプリデコードされたアドレスに対して、先の実施の形態で説明したようなアドレス変換回路２が設けられている。アドレス変換回路２は、メモリ部１の内部に配置されている。

図１６においては、半導体チップ１００内にメモリ部１と、そのメモリ部１をアクセスするアドレス信号を発生するロジック回路１０２を有し、アドレス変換回路２がメモリ部１の内部に配置されている。図１７においては、同様に半導体チップ１００内にメモリ部１と、そのメモリ部１をアクセスするアドレス信号を発生するロジック回路１０２を有するが、アドレス変換回路２は、ロジック回路１０２とメモリ部１の間に、メモリ部１の外に配置されている。

この発明において、アドレス変換回路を、アクセスすべきメモリ部を含む半導体チップの外に配置することもできる。図１８は、その様な例である。それぞれメモリ部を含む複数の半導体集積回路チップ２０１がボード２００上に搭載され、これらの集積回路チップ２０１のメモリ部をアクセスするためのアドレス変換回路２が集積回路チップ２０１の外に設けられている。変換されたアドレスはアドレスバス２０２を介して各半導体チップ２０１に供給される。

以上述べたようにこの発明によれば、不良アドレス記憶回路やアドレス一致検出回路を用いることなく、面積増大の抑制とアクセスタイム短縮を可能としたリダンダンシ方式を採用した半導体集積回路装置を提供することができる。

この発明の実施の形態による半導体記憶装置の構成を示す図である。 同実施の形態のアドレス変換のロジックを示す図である。 同実施の形態のアドレス変換回路の具体的な構成を示す図である。 同アドレス変換回路の更に具体的な構成を示す図である。 他の実施の形態による半導体記憶装置の構成を示す図である。 同実施の形態による半導体記憶装置の構成を示す図である。 同実施の形態のアドレス変換のロジックを示す図である。 他の実施の形態による半導体記憶装置の構成を示す図である。 同実施の形態のアドレス変換のロジックを示す図である。 同実施の形態のフューズ回路出力を示す図である。 他の実施の形態によるアドレス変換回路を示す図である。 他の実施の形態によるアドレス変換回路を示す図である。 図１０及び図１１の実施の形態で用いられる不揮発性メモリ回路を示す図である。 同メモリ回路の動作を示す図である。 他の実施の形態による不揮発性メモリ回路を示す図である。 他の実施の形態による半導体集積回路の構成を示す図である。 他の実施の形態による半導体集積回路の構成を示す図である。 他の実施の形態による半導体集積回路の構成を示す図である。 他の実施の形態による半導体集積回路の構成を示す図である。

符号の説明

１…メモリ部、２…アドレス変換回路。

Claims (5)

1. Ｎビットの外部アドレスから変換されたＮ＋１ビットの変換アドレスにより選択可能な２^Ｎ個よりも多いＭ個のメモリセル列により構成されるメモリセルアレイを有するメモリ部と、
   前記Ｎビットの外部アドレスを、前記Ｍ個のメモリセル列から不良メモリセル列を避けて２^Ｎ個以下のメモリセル列を選択する前記Ｎ＋１ビットの変換アドレスに変換するアドレス変換回路と
   を備え、
   前記アドレス変換回路は、
   不良メモリセル列を特定する外部アドレスに代えて、予め不良メモリセル列を避けた前記変換アドレスに変換するロジックを選択するためのデータを記憶する記憶手段を備え、
   前記記憶手段に記憶されたデータによって選択されたロジックで前記外部アドレスを前記変換アドレスに変換する
   ことを特徴とする半導体集積回路装置。
2. 前記アドレス変換手段は、
   外部アドレスが供給される一次アドレス信号線と、
   前記メモリ部のメモリセル選択に必要な、前記外部アドレスより１ビットだけビット数の大きい変換アドレスを発生することを可能とした二次アドレス信号線と、
   前記一次アドレス信号線と二次アドレス信号線との間でアドレス一次変換を行うプログラマブル論理アレイと
   を有することを特徴とする請求項１記載の半導体集積回路装置。
3. 前記プログラマブル論理アレイは、ウェハテストの段階でプログラム可能なものであることを特徴とする請求項２記載の半導体集積回路装置。
4. 前記プログラマブル論理アレイは、不良メモリセル列を含んでそれよりも多いメモリセル列を、他の正常なメモリセル列で置き換えるようにプログラムされていることを特徴とする請求項２記載の半導体集積回路装置。
5. 前記アドレス変換回路は、半導体チップ内に設けられていることを特徴とする請求項１記載の半導体集積回路装置。

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