KR100520597B1 - 어드레스 공간을 변경할 수 있는 반도체 기억 장치 - Google Patents

Abstract

본 발명은 모드 전환 회로에 따라 소정의 내부 컬럼 어드레스 신호 비트의 상태를 선택적으로 고정하고, 또한 모드 전환 회로의 제어 하에, 컬럼 어드레스 신호 비트 대신 특정 로우 어드레스 신호 비트를 전달하는 것으로, 하나의 칩 구성으로 복수 종류의 기억 용량/어드레스 공간을 갖는 반도체 기억 장치이다.

Description

어드레스 공간을 변경할 수 있는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF CHANGING AN ADDRESS SPACE THEREOF}

본 발명은 반도체 기억 장치에 관한 것으로, 특히, 어드레스 공간의 구성을 내부에서 변경할 수 있는 반도체 기억 장치에 관한 것이다.

반도체 기억 장치는 소형으로 기억 용량이 크고 또한 액세스 시간도 짧기 때문에, 광범위하게 이용되고 있다. 이와 같은 반도체 기억 장치에서는 어드레스 입력핀 단자에 인가되는 어드레스 신호의 비트수에 따라, 어드레스 공간의 크기가 결정되어 있고, 각 용도에 따라 어드레스 공간에 대응하는 기억 용량이 선택되어 사용된다. 여기서, 기억 용량은 어드레스 공간의 크기와 워드 구성의 비트수에 따라 결정된다.

이와 같은 반도체 기억 장치에서는, 각 용도에 따라 처리해야 할 데이터의 비트수(워드 구성)가 다르기 때문에, 예컨대, ×1비트 구성, ×4비트 구성 및 ×8비트 구성 등의 워드 구성을 갖는 반도체 기억 장치가 제조되고, 각 용도에 따라 이들 워드 구성이 다른 반도체 기억 장치가 선택되어 이용된다.

일반적으로, 워드 구성이 다른 반도체 기억 장치를 각각의 설계 사양에 따라 제조한 경우, 설계 효율이 나쁘고, 또한 반도체 기억 장치의 종류도 많아지며, 각 제품의 품종마다의 관리도 번거로워지므로, 반도체 기억 장치는 동일한 칩 구성으로 다른 워드 구성에 대응하도록 구성된다. 이와 같은 복수의 워드 구성에 대하여 칩 구성을 공통화하는 경우, 그 내부 구성이 복수의 워드 구성에 대하여 공통화되고, 마스크 배선 또는 본딩 와이어에 의해 특정 패드의 전위를 고정함으로써, 필요한 워드 구성이 실현된다.

또한, DRAM(Dynamic·Random·Access·Memory)와 같이, 리프레시가 필요한 반도체 기억 장치에서는, 시스템의 소비 전력 등에 따라 리프레시 주기가 결정되도록, 다른 리프레시 주기의 반도체 기억 장치가 동일한 내부 구성으로 제조되고, 워드 구성의 경우와 마찬가지로 마스크 배선 또는 본딩 옵션(본딩 와이어에 의한 패드 전위 고정)에 의해 필요한 리프레시 주기가 결정된다.

이 워드 구성 변경의 경우, 내부의 컬럼 어드레스 신호 비트를 축퇴해서, 데이터 비트수를 증가시키는 것이 보통 행해진다. 또한, 리프레시 주기 변경의 경우에는, 로우 어드레스 신호 비트의 축퇴 또는 소정의 로우 어드레스 신호 비트와 소정의 컬럼 어드레스 신호 비트의 내부에서의 교환 등이 행해진다.

상술한 바와 같은 패드 옵션의 경우, 내부 구성은 동일하며, 동시에 활성화되는, 예컨대, 입출력 회로 등의 내부 회로 수가 워드 구성에 따라 변경된다. 이에 따라, 복수의 사양(워드 구성 및 리프레시 주기 등)에 대응할 수 있다. 그러나, 이들 반도체 기억 장치에서는, 사용되는 어드레스 공간은 이 반도체 기억 장치 내에 마련되는 메모리 어레이의 기억 용량에 따른 전체 어드레스 공간이다. 예컨대, 1M비트의 반도체 기억 장치에서, 1M워드×1비트 구성의 경우, 어드레스 신호는 20비트이며, 한편, 256K워드×4비트 구성의 경우, 어드레스 신호는 18비트이다. 이들 반도체 기억 장치를 이용하여, 1M워드×4비트의 메모리 시스템을 구축하는 경우, 어느 반도체 기억 장치를 4개 이용할지는, 소비 전류 및 시스템 크기 등, 적용되는 시스템의 조건에 따라 결정된다.

그러나, 어드레스 공간의 최소값은 하나의 반도체 기억 장치의 기억 용량 및 워드 구성에 의해 결정되어 있다. 예컨대, 256K비트×4비트의 반도체 기억 장치를 이용하는 경우, 메모리 시스템의 어드레스 수는 최저 2의 18승으로 된다. 소규모 처리 시스템에서, 메모리 시스템의 어드레스 공간이 불필요하게 커지지 않도록, 용도에 적합한 어드레스 공간을 갖는 반도체 기억 장치가 채용된다. 따라서, 워드 구성이 동일하고 어드레스 공간의 크기가 다른 여러 종류의 반도체 기억 장치를 제조할 필요가 발생하며, 상술한 워드 구성 및 리프레시 주기의 경우와 마찬가지로 각 사양에 따라 반도체 기억 장치를 설계하는 경우, 설계 효율이 나쁘고, 또한 여러 종류의 제품을 관리할 필요가 발생해서, 품종 관리가 번거로워진다는 문제가 발생한다.

또한, 이와 같은 반도체 기억 장치의 어드레스 공간 크기의 종류가 증대한 경우, 어드레스 신호 비트 수도 다르고, 사용되는 테스트 프로그램을 각 품종에 따라 준비할 필요가 발생하여, 결과로서 반도체 기억 장치의 비용 증가의 요인이 된다.

이 경우, 단지, 어드레스 신호 입력 핀 단자의 전압을 외부에서 고정하여, 사용하는 어드레스 공간을 고정하는 것이 고려된다. 그러나, 예컨대, DRAM의 경우, 로우 어드레스 신호와 컬럼 어드레스 신호가 시분할적으로 공통의 핀 단자에 인가되기 때문에, 시스템 실장 시에, 특정한 어드레스 신호 입력핀 단자의 전압을 고정할 수는 없다. 또한, 사용되는 어드레스 공간의 크기에 의해서는 로우 어드레스 신호 비트 및 컬럼 어드레스 신호 비트로 구성된 다른 품종과의 호환성을 유지할 수가 없게 되는 것이 고려된다.

특히, 최근에는, 복수의 반도체 기억 장치를 하나의 모듈 내에 실장하여, 데이터 비트수를 크게 함으로써, 데이터 전송 속도를 빠르게 하는 것이 도모된다. 이와 같은 메모리 모듈에서는 실장되는 반도체 기억 장치의 수가 이 모듈 패키지에 의해 고정되어 있고, 제품의 종류 수의 관점에서는 워드 구성의 변환보다도 어드레스 공간 크기의 공통화가 큰 문제로 된다

본 발명의 목적은 복수 종류의 어드레스 공간의 크기에 대응할 수 있는 반도체 기억 장치를 제공하는 것이다.

본 발명의 다른 목적은 크기가 다른 어드레스 공간을 갖는 메모리 모듈을 용이하게 실현할 수 있는 반도체 기억 장치를 제공하는 것이다.

본 발명에 따른 반도체 기억 장치는 소정 크기의 어드레스 공간을 갖는 메모리 어레이와, 이 어드레스 공간의 크기를 워드 구성을 유지하면서 어드레스 모드 지정 신호에 따라 변경하기 위한 어드레스 설정 회로를 구비한다.

반도체 기억 장치 내부의 어드레스 설정 회로에 의해, 어드레스 공간의 크기를 어드레스 모드 지정 신호에 따라 변경함으로써, 하나의 내부 구성의 반도체 기억 장치에 의해 복수 종류의 어드레스 공간을 갖는 반도체 기억 장치를 실현할 수 있다. 이 반도체 기억 장치를 모듈에 실장함으로써, 복수 종류의 어드레스 공간을 갖는 메모리 모듈을 한 종류의 반도체 기억 장치에 의해 실현할 수 있다.

또한, 특정의 로우 어드레스 신호 비트를 내부 컬럼 어드레스 신호 비트로 변환함으로써, 외부에서 로우 어드레스 및 컬럼 어드레스의 구성이 어드레스 공간 크기에 따라 다른 경우에도, 용이하게 대응할 수 있다.

또한, 이 반도체 기억 장치와 복수의 다른 종류의 반도체 기억 장치를 하나의 모듈에 실장할 때, 본 발명에 따른 반도체 기억 장치의 어드레스 공간의 크기를 어드레스 모드 지정 신호에 따라 변경시키고, 어드레스 신호의 비트수를 다른 반도체 기억 장치의 어드레스 신호의 비트수에 대응시키는 것에 의해 모듈의 워드 구성을 유지하면서, 메모리 용량의 증가를 용이하게 행할 수 있다. 또한, 이 때, 워드 구성의 변경에 의해 모듈의 전송 데이터 비트수를 용이하게 확장할 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

(실시예 1)

도 1은 본 발명에 따른 반도체 기억 장치의 전체 구성의 일례를 개략적으로 나타내는 도면이다. 이 도 1에 나타내는 반도체 기억 장치는 클럭 신호 CLK에 동기하여 동작하는 클럭 동기형 반도체 기억 장치이며, 최대 64M비트의 기억 용량을 실현할 수 있고, 메모리 공간은 디폴트로서 16M비트×4비트의 구성으로 설정된다. 워드 구성은 4비트이다.

도 1에서, 반도체 기억 장치(1)는, 외부로부터의 클럭 인에이블 신호 CKE의 활성화 시에 외부로부터의 클럭 신호 CLK에 따라 내부 클럭 신호 CLKi를 생성하는 클럭 버퍼(2)와, 클럭 버퍼(2)로부터의 내부 클럭 신호 CLKi에 동기하여 외부로부터의 제어 신호 /CS, /RAS, /CAS, /WE 및 DQM0-DQM3(DQM0-3)을 취입하고, 내부의 제어 신호를 생성하는 제어 신호 버퍼(6)와, 내부 클럭 신호 CLKi에 동기하여 외부로부터의 어드레스 신호 비트 A0-A12(A0-12) 및 뱅크 어드레스 신호 비트 BA0, BA1을 취입하여 내부 어드레스 신호 비트를 생성하는 어드레스 버퍼(4)를 포함한다.

제어 신호 버퍼(6)에 인가되는 칩 선택 신호 /CS는 이 반도체 기억 장치(1)가 선택된 것을 나타낸다. 이 칩 선택 신호 /CS가 활성 상태(L 레벨)일 때, 이 반도체 기억 장치는 유효한 명령이 인가되었다고 판단하여, 반도체 기억 장치(1)에서 이 명령에 의해 지정된 내부 동작이 실행된다. 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS 및 기록 인에이블 신호 /WE는 명령을 구성하여, 내부 클럭 신호 CLKi의 상승에서의 그들 논리 레벨에 따라 동작 모드를 지정한다. 신호 DQM0-DQM3은 데이터 마스크 신호이며, ×4비트 구성이기 때문에, 각 비트 단위로 데이터의 입출력에 마스킹한다. 여기서, 명령은 각 제어 신호 /RAS, /CAS, /WE의 클럭 신호의, 예컨대, 상승 에지에서의 논리 레벨의 조합에 의해 인가된다.

이 반도체 기억 장치(1)는 뱅크 #0-#3에 각각 대응하여 배치되는 메모리 어레이 MA0-MA3과, 외부로부터의 어드레스 모드 선택 신호 AMS0, AMS1에 따라 어드레스 모드를 전환하는 모드 전환 회로(8)와, 이 반도체 기억 장치(1)의 동작 모드를 지정하는 데이터를 기억하는 모드 레지스터(10)와, 모드 전환 회로(8)로부터의 어드레스 모드 지정 신호에 따라 어드레스 버퍼(4)로부터 인가되는 내부 어드레스 신호를 수식하여, 메모리 어레이 MA0-MA3에 인가하고, 또한, 제어 신호 버퍼(6)로부터의 내부 제어 신호(또는 내부 명령)에 따라 지정된 동작에 필요한 내부 제어 신호를 생성하는 제어 회로(12)와, 메모리 어레이 MA0-MA3과 외부 사이의 데이터의 입출력을 행하는 입출력 버퍼(14)를 더 포함한다.

이 모드 전환 회로(8)에 의해, 어드레스 공간 및 어드레스 구성을 변경한다. 모드 레지스터(10)는 이 반도체 기억 장치의, 예컨대, 컬럼 대기 시간 또는 버스트 길이 등의 데이터를 기억한다.

입출력 버퍼(14)에는 데이터 마스크 신호 DQM0-DQM3이 인가되고 4비트 데이터 DQ0-DQ3 중 마스킹된 데이터 비트의 입출력에 마스킹된다. 입출력 버퍼(14)에 포함되는 출력 버퍼 회로에는 출력 전원 전압 VDDQ 및 출력 접지 전압 VSSQ가 인가된다. 출력 회로는 큰 부하를 고속으로 구동시켜야 하며, 이 출력 버퍼 회로 동작 시의 전원 범프가 내부 회로 동작에 악영향을 미치게 하는 것을 방지한다. 또한 이 반도체 기억 장치(1)에 대해서는 외부로부터의 전원 전압 VDD 및 VSS가 인가된다. 이 전원 전압 VDD 및 출력용 전원 전압 VDDQ는 전원 전압 레벨이 달라도 무방하다(출력용 전원 전압 VDDQ가 전원 전압 VDD보다도 높은 전압 레벨이어도 무방함).

이 도 1에 나타내는 반도체 기억 장치(1)는 기본 기억 용량이 64M비트이며, 4비트 데이터 DQ0-DQ3이 입출력되기 때문에 워드 구성은 ×4비트이다. 이 ×4비트의 워드 구성을 변경하지 않고, 반도체 기억 장치(1)의 어드레스 공간을 어드레스 모드 선택 신호 AMS0, AMS1에 따라 변경하고, 또한, 어드레스의 구성을 변경한다.

메모리 어레이 MA0-MA3에서는 메모리 셀이 행렬 형상으로 배열되어 있고, 또한 메모리 셀 행 및 메모리 셀 열을 선택하는 회로가 마련되어 있다. 이들 메모리 어레이 MA0-MA3은 뱅크 #0-#3으로서 이용되고 있고, 각각 서로 독립적으로 메모리 셀 행을 선택 상태로 구동할 수 있다. 뱅크 #0-#3의 지정이 뱅크 어드레스 신호 비트 BA0-BA1에 의해 행해진다.

도 2는 본 발명에 따라 실현되는 어드레스 모드와 사용되는 어드레스 신호 비트의 대응 관계를 일람하도록 나타내는 도면이다. 도 2에 도시하는 바와 같이, 어드레스 모드는 외부로부터 인가되는 어드레스 모드 선택 신호 AMS0, AMS1의 전압 레벨(논리 레벨)의 조합에 의해 지정된다. 이 어드레스 모드로서, 4개의 어드레스 모드 MODE_A, MODE_B, MODE_C, MODE_D가 준비된다. 뱅크 어드레스 신호 비트 BA0, BA1은 각 어드레스 모드에서 사용된다.

어드레스 모드 MODE_A는 어드레스 모드 선택 신호 AMS0, AMS1을 함께 접지 전압 VSS로 설정함으로써 지정된다. 이 어드레스 모드 MODE_A에서는 로우 어드레스 신호 비트 RA0-RA11과 컬럼 어드레스 신호 비트 CA0-CA7이 사용된다. 모든 어드레스 모드에서 4 뱅크 구성이 채용되기 때문에, 뱅크 어드레스 신호 비트 BA0, BA1은 각 모드에서 전부 공통으로 유효 상태로 설정된다.

이 구성에서는, 각 뱅크에, 2^20의 어드레스가 할당된다. 여기서, "^"는 멱승을 나타낸다. 따라서, 각 뱅크로부터 4비트의 데이터가 입출력되기 때문에, 이 어드레스 모드 MODE_A에서는 반도체 기억 장치의 기억 용량이 4·4·2^20=16M비트로 된다.

어드레스 모드 MODE_B는 어드레스 모드 선택 신호 AMS0, AMS1을 각각 전원 전압 VCC 및 접지 전압 VSS에 설정함으로써 지정된다. 이 어드레스 모드 MODE_B에서는, 12비트의 로우 어드레스 신호 RA0-RA11과 9비트의 컬럼 어드레스 신호 비트 CA0-CA8이 이용된다. 뱅크 어드레스 신호 비트 BA0, BA1은 함께 유효 상태로 설정된다. 따라서, 이 경우, 어드레스 신호의 비트수는 21이고, 워드 구성은 4비트이며, 각 뱅크에 대하여 4·2^21=8M비트의 기억 용량이 할당된다. 따라서, 이 반도체 기억 장치는 어드레스 모드 MODE_B에서는 기억 용량이 32M비트(=8M비트×4)로 된다.

어드레스 모드 MODE_C는 어드레스 모드 선택 신호 AMS0, AMS1을 각각 접지 전압 VSS 및 전원 전압 VCC에 설정함으로써 지정된다. 이 어드레스 모드 MODE_C에서는 12비트의 로우 어드레스 신호 비트 RA0-RA11과 10비트의 컬럼 어드레스 신호 비트 CA0-CA9가 사용된다. 또한 뱅크 어드레스 신호 비트 BA0, BA1이 사용된다. 따라서, 이 경우, 각 뱅크는 4·2^22=16M비트의 기억 용량을 갖고, 이 반도체 기억 장치는 합계 64M비트의 기억 용량을 갖는다. 어드레스 공간은 16M 어드레스의 크기를 갖고, 워드 구성은 4비트이다.

어드레스 모드 MODE_D는 어드레스 모드 선택 신호 AMS0, AMS1을 함께 전원 전압 VCC에 설정함으로써 지정된다. 이 경우, 로우 어드레스 신호 비트 RA0-RA12와 컬럼 어드레스 신호 비트 CA0-CA8이 사용된다. 뱅크 어드레스 신호 비트 BA0, BA1이 함께 사용된다. 이 경우에도, 뱅크당 기억 용량은 어드레스 신호 비트가 22비트이며, 4M비트×4비트=16M비트로 된다. 따라서, 이 반도체 기억 장치(1)의 전체 기억 용량은 64M비트이다.

동일 기억 용량을 사용하는 어드레스 모드 MODE_C, MODE_D가 사용되고 있는 것은 이 반도체 기억 장치에 인가되는 어드레스 신호의 구성이 다른 종류에 대응하기 때문이다. 즉, 어드레스 모드 MODE_C에서는 로우 어드레스 신호 비트 RA0-RA11이 이용되고, 어드레스 모드 MODE_D에서는 로우 어드레스 신호 비트 RA0-RA12가 사용된다. DRAM에서는 로우 어드레스와 컬럼 어드레스가 시분할적으로 인가된다. 따라서, 반도체 기억 장치의 종류나, 그 내부의 어레이 구성에 따라 어드레스 신호 비트의 할당이 다르다. 이 어드레스 구성의 상위(相違)에 대응하기 위해서 동일 기억 용량으로 또한 동일 워드 구성의 어드레스 모드 MODE_C, MODE_D를 마련하여, 복수 종류의 어드레스 신호 구성에 대응한다.

도 3a는 본 발명에 따른 반도체 기억 장치의 메모리 공간의 일례를 개념적으로 나타내는 도면이다. 도 3a에서는 하나의 뱅크의 메모리 어레이 MA의 메모리 공간을 나타낸다. 도 3a에서, 메모리 어레이 MA는 4개의 서브메모리 어레이 SMA0-SMA3으로 분할된다. 서브메모리 어레이 SMA0-SMA3은 각각 데이터 비트 DQ0-DQ3에 대응하여 배치된다. 이들 서브메모리 어레이 SMA0-SMA3에 대하여, 공통으로 로우 어드레스 신호 비트 RA0-RA11이 할당된다. 따라서, 이 서브메모리 어레이 SMA0-SMA3 각각에서는 메모리 셀이 4·K행으로 배열된다. 도 3a에서는, 서브메모리 어레이 SMA0, SMA1에 공통으로 로우 어드레스 신호 비트 RA0-RA11(RA0-11)이 인가되고, 또한, 서브메모리 어레이 SMA2 및 SMA3에 대해 공통으로 로우 어드레스 신호 비트 RA0-11이 인가되도록 나타낸다. 행 선택 시, 서브메모리 어레이 SMA0-SMA3 각각에서 1행의 메모리 셀이 선택된다.

이들 서브메모리 어레이 SMA0-SMA3 각각에서, 컬럼 어드레스 신호 비트 CA0-CA7(CA0-7)에 따라 열 선택이 행해지고, 후술하듯이, 각 서브어레이 SMA0-3 각각에서 4열이 동시에 선택된다. 따라서, 서브메모리 어레이 SMA0-SMA3 각각에서는, 256·4=1·K열의 메모리 셀이 배치된다. 그러므로 서브메모리 어레이 SMA0-SMA3 각각은 합계 4·K·1·K=1M비트의 기억 용량을 갖는다. 최종적으로 서브메모리 어레이 각각에서 컬럼 어드레스 신호 비트 CA<9:8>에 따라 열 선택(IO 선택)이 더 행해져, 1비트의 메모리 셀이 선택된다.

도 3b는 도 3a에 나타낸 서브메모리 어레이 구성의 일례를 개략적으로 나타낸 도면이다. 서브메모리 어레이 SMA는 복수의 행 블록으로 분할된다. 도 3b에서는, 하나의 행 블록에 관련되는 부분의 구성을 나타낸다. 행 블록에서는 메모리 셀 MC가 행렬 형상으로 배치되어, 메모리 셀 MC의 각 행에 대응하여 워드선 WL이 배치되고, 또한, 메모리 셀의 각 열에 대응하여 비트선쌍 BLP가 배치된다. 도 3b에서는 워드선 WL0-WL3을 워드선의 대표로서 나타낸다. 워드선 WL에는 대응하는 행의 메모리 셀 MC가 접속된다. 비트선쌍 BLP는 서로 상보인 데이터를 전송하는 비트선 BL, ZBL을 포함하고, 메모리 셀 MC가 대응하는 비트선 BLP의 비트선 BL, ZBL의 한쪽과 대응하는 워드선의 교차부에 대응하여 배치된다.

하나의 행 블록에 포함되는 워드선 WL의 수는 서브메모리 어레이 SMA에 포함되는 행 블록의 수에 따라 변한다. 예컨대, 서브메모리 어레이 SMA가 8개의 행 블록으로 분할되는 경우, 하나의 행 블록에서 512행의 메모리 셀이 배치되고, 따라서 512개의 워드선이 배치된다.

하나의 행 블록에 포함되는 비트선쌍 BLP의 수는 컬럼 어드레스 CA0-CA7의 비트수가 8이며, 동시에 4열이 선택되므로 1024개의 비트선쌍 BLP가 배치된다.

행 블록의 양쪽에 활성화 시의 메모리 셀 데이터를 검지하여 증폭하고, 또한 래치하는 센스 앰프대(sense amplifier band)가 배치된다. 이 센스 앰프대에서는 하나 걸러 하나의 비트선쌍에 대해 센스 앰프 회로 SA가 배치된다. 도 3b의 우측 센스 앰프대에서는, 센스 앰프 회로 SAR0, SAR1이 교대로 하나 걸러 하나의 비트선쌍에 대응하여 배치된다. 한편, 도 3b의 좌측 센스 앰프대에서는 하나 걸러 하나의 비트선쌍에 대하여 센스 앰프 회로 SAL0, SAL1이 교대로 배치된다. 이 센스 앰프 회로의 배치는 「교대 배치형 공유 센스 앰프(alternately-arranged shared sense amplifier)」 구성으로 불리고, 각 센스 앰프 회로는 인접 행 블록에 의해 공유된다.

센스 앰프대는 대응하는 행 블록이 선택 행 블록일 때 활성화된다. 이 센스 앰프대의 활성/비활성 제어는 로우 어드레스 신호 비트 RA0-RA11에 포함되는 행 블록 특정용 어드레스 비트를 디코딩함으로써 행해진다.

서브메모리 어레이의 행 블록에 공통으로, 컬럼 어드레스 신호 비트 CA0-CA7을 디코딩하여 열 선택 신호를 생성하는 컬럼 디코더 CDR이 배치된다. 이 컬럼 디코더 CDR은 8비트의 컬럼 어드레스 CA<7:0>을 디코딩하여, 256개의 열 선택선 CSL0-CSL255 중 하나를 선택 상태로 구동한다.

1개의 열 선택선에 의해, 4개의 센스 앰프 회로 SAL0, SAL1, SAR0, SAR1이 동시에 선택되고, 각각 병렬로 도시하지 않는 내부 데이터선(IO 선)에 결합된다. 이 컬럼 디코더 CDR에 의한 열 선택까지의 어드레스 비트의 메모리 공간에 대한 할당은 어드레스 모드가 변화되어도 변경되지 않는다.

컬럼 어드레스 신호 비트 CA8, CA9에 따라, 4 센스 앰프 회로 중 하나가 선택된다. 컬럼 어드레스 신호 비트 CA8은 후술하듯이, 오른쪽 또는 왼쪽 센스 앰프대를 지정하고, 컬럼 어드레스 신호 비트 CA9는 우수의 센스 앰프 회로 또는 기수의 센스 앰프 회로를 지정한다.

도 3c는 최종적으로 4비트 데이터로부터 1비트를 선택하는 부분의 구성 중 일례를 개략적으로 나타내는 도면이다. 서브메모리 어레이 SMA로부터, 컬럼 디코더에 의해 선택된 4비트의 데이터가 내부 데이터선 IO0-IO3에 전달된다(데이터 판독 시). 이들 내부 데이터선 IO0-IO3은 각각 센스 앰프 회로 SAL0, SAL1, SAR0, SAR1에 결합된다. 이들 내부 데이터선에 대하여 컬럼 어드레스 신호 비트 CA8, CA9에 따라 선택 동작을 행하여, 하나의 내부 데이터선 IO를 선택하는 IO 선택기 IOS가 배치된다. 이 IO 선택기 IOS에 의해 내부 데이터선의 선택을 한다는 최종 열 선택을 실행함으로써 1비트의 메모리 셀이 선택된다.

컬럼 어드레스 신호 비트 CA8이 "1"일 때에는, 우측 센스 앰프대의 센스 앰프 회로 SAR0, SAR1이 선택되고, 컬럼 어드레스 신호 비트 CA8이 "0"일 때에는, 좌측 센스 앰프대의 센스 앰프 회로 SAL0, SAL1이 선택된다.

컬럼 어드레스 신호 비트 CA9가 "1"일 때에는, 센스 앰프 회로 SAL1, SAR1이 선택되고, 컬럼 어드레스 신호 비트 CA9가 "0"일 때에는, 센스 앰프 회로 SAR0, SAL0이 선택된다.

즉, 컬럼 어드레스 신호 비트 CA8에 의해 한쪽의 센스 앰프대가 지정되고, 컬럼 어드레스 신호 비트 CA9에 의해 우수/기수 센스 앰프 회로가 선택된다. 이들 컬럼 어드레스 신호 비트 CA8, CA9에 의해 하나의 센스 앰프 회로, 즉 하나의 내부 데이터선 IO가 선택된다. 이 IO 선택기 IOS에 인가되는 컬럼 어드레스 신호 비트 CA8, CA9를 어드레스 모드에 따라 그 상태를 설정한다. 따라서, 어드레스 모드 MODE #E에서는 컬럼 어드레스 신호 비트 CA9 대신 어드레스 신호 비트 RA12가 이용된다.

IO 선택기 IOS는 실제로 선택 회로여도 무방하고, 또한, 각 내부 데이터선(쌍) IO에 대해 마련되는 프리 앰프 회로 또는 기록 드라이버를 활성화하는 디코딩 신호를 생성하는 IO 디코더와, 이 IO 디코더로부터의 IO 선택 신호와 메인 프리 앰프 인에이블 신호 또는 메인 기록 드라이버 인에이블 신호에 따라 내부 데이터를 판독/기록하는 프리 앰프 회로 및 기록 드라이버를 포함하고 있어도 무방하다.

어드레스 모드 MODE #C에서는, 서브메모리 어레이 SMA0-SMA3 각각에서, 하나의 컬럼이 2 비트의 컬럼 어드레스 신호 CA9, CA8에 의해 특정된다. 어드레스 모드 MODE #D에서는, 어드레스 신호 비트 RA12, CA8에 의해 각각의 서브메모리 어레이 내의 컬럼이 특정된다. 여기서는 어드레스 모드 MODE #C에서의 어드레스의 할당에 대하여 설명한다. 컬럼 어드레스 신호 비트 CA9에 의해, 두 개의 센스 앰프 회로 SAR1, SAL1 또는 센스 앰프 회로 SAL0, SAR0이 지정된다. 컬럼 어드레스 신호 비트 CA8에 의해, 두 개의 센스 앰프대 중 하나가 선택된다.

서브메모리 어레이 SMA0-SMA3 각각에서는, 내부의 컬럼이 컬럼 어드레스 신호 비트 CA0-CA7에 의해 지정된다. 이들 컬럼 어드레스 신호 비트 CA0-CA7에 의해, 4비트의 메모리 셀이 동시에 지정된다. 따라서, 서브메모리 어레이 SMA0-SMA3 각각에서, 메모리 셀이 1K열을 따라 배열되어 컬럼 어드레스의 수가 256로 된다. 따라서, 서브메모리 어레이 SMA0-SMA3의 각각은 4M비트의 기억 용량을 갖고, 이 메모리 어레이 MA는 합계 16M비트의 기억 용량을 갖는다. 컬럼 어드레스 신호 비트 CA0-CA9에 의해 지정되는 컬럼에 의해, 4비트의 메모리 셀이 동시에 선택되어, 4비트 데이터의 입출력이 행해진다.

이 메모리 어레이 MA가 뱅크 #0-#3 각각에 대응하여 마련되고 있기 때문에, 이 반도체 기억 장치가, 전체적으로, 기억 용량이 64M비트이다. 어드레스 모드에 따라, 이 사용하는 서브메모리 어레이의 영역을 변경한다.

여기서, 도 3a에서, 로우 어드레스 신호 비트 RA12가 컬럼 어드레스 신호 비트 CA9 대신 이용되고 있는 것은, 어드레스 모드 MODE_D에서, 외부로부터의 로우 어드레스 신호 비트 RA12가 내부에서 컬럼 어드레스 신호 비트 CA9로 변경되기 때문이다. 어드레스 모드에 따라, 이들 컬럼 어드레스 신호 비트 CA9, CA8을 외부로부터의 컬럼 어드레스 신호 비트에 따라 변경하거나, 또는, 외부의 컬럼 어드레스 신호 비트의 논리 레벨에 관계 없이 그 논리 레벨을 고정한다. 이에 따라, 어드레스 모드에 따라 사용되는 서브메모리 어레이의 영역을 설정한다. 또한, 로우 어드레스 신호 비트 RA12를 컬럼 어드레스 신호 비트 CA9로 내부에서 변경함으로써, 외부 어드레스 구성의 변경에도 대처할 수 있다.

도 4는 도 1에 나타내는 어드레스 버퍼(4) 및 제어 회로(12)의 주요부 구성을 개략적으로 나타내는 도면이다. 도 4에서, 어드레스 버퍼(4)는 외부로부터의 어드레스 신호 비트 EXA<9>를 버퍼링 처리하여 내부 어드레스 신호 비트 AD9를 생성하는 A9 버퍼 BF9와, 외부 어드레스 신호 비트 EXA<8>을 버퍼링 처리하여 내부 어드레스 신호 비트 AD8을 생성하는 A8 버퍼 BF8을 포함한다. 이들 버퍼 BF9, BF8은 로우 어드레스 신호 비트 및 컬럼 어드레스 신호 비트에 대하여 공통으로 마련된다.

제어 회로(12)는 내부 어드레스 신호 비트 AD9, AD8을 수신하여 내부 로우 어드레스 신호 비트 RA<9>, RA<8>을 생성하는 내부 로우 어드레스 발생 회로(15)와, 내부 어드레스 신호 비트 AD9, AD8, AD12를 수신하여, 모드 전환 회로(8)로부터의 어드레스 모드 지정 신호에 따라 인가된 어드레스 신호를 변경해서, 내부 컬럼 어드레스 신호 비트 CA<9>, CA<8>을 생성하는 컬럼 어드레스 설정 회로(20)를 포함한다.

이 컬럼 어드레스 설정 회로(20)는, 모드 전환 회로(8)로부터의 어드레스 모드 지정 신호가 어드레스 모드 MODE_A를 지정할 때에는, 내부 컬럼 어드레스 신호 비트 CA<8>, CA<9>를 함께 H 레벨로 고정한다. 따라서, 이 상태에서는 도 3b에서 센스 앰프 회로 SAR1이 항상 선택된다. 서브메모리 어레이 SMA 내에서 전체의 1/4의 열이 사용된다. 따라서 서브메모리 어레이 중 액세스할 수 있는 메모리 공간의 기억 용량은 1M비트로 되어, 1 뱅크 전체의 기억 용량은 1M·4비트로 된다.

어드레스 모드 MODE_B일 때에는, 이 내부 컬럼 어드레스 신호 비트 CA<9>를 H 레벨로 고정하고, 또한 어드레스 신호 비트 AD8에 따라, 내부 컬럼 어드레스 신호 비트 CA<8>을 생성한다. 따라서, 도 3b에서, 센스 앰프 회로로서는, 두 개의 센스 앰프 회로 SAR1, SAL1 중 하나가 컬럼 어드레스 신호 비트 CA8에 따라 선택되고, 센스 앰프 회로 SAR0, SAL0은 선택되지 않는다. 따라서, 서브메모리 어레이 SMA에서, 전체의 1/2의 컬럼이 사용될 뿐이다. 서브메모리 어레이 SMA 중 액세스할 수 있는 메모리 공간의 기억 용량은 2M비트로 되어, 1 뱅크 전체의 기억 용량은 2M·4비트로 된다.

어드레스 모드 MODE_C일 때에는, 컬럼 어드레스 설정 회로(20)는 내부 어드레스 신호 비트 AD9, AD8에 따라 내부 컬럼 어드레스 신호 비트 CA<9>, CA<8>을 생성한다. 이 경우에는, 센스 앰프 회로 SAR0, SAR1, SAL0, SAL1이 전부 사용된다. 따라서, 서브메모리 어레이 SMA 중 액세스할 수 있는 메모리 공간의 기억 용량은 4M비트로 되어, 1 뱅크 전체의 기억 용량은 4M·4비트로 된다.

어드레스 모드 MODE_D일 때에는, 이 컬럼 어드레스 설정 회로(20)는 어레이 활성화 지시 신호(로우 액티브 명령 ACT)의 인가 시에 인가된 어드레스 신호 비트 AD12를, 내부 컬럼 어드레스 신호 비트 CA<9>로서 출력한다. 따라서, 이 어드레스 모드 MODE_D일 때에는, 워드 구성은 어드레스 모드 MODE #C와 동일하지만, 로우 어드레스 신호 비트 RA<12>가 내부 컬럼 어드레스 신호 비트 CA<9>로 내부에서 변경된다. 여기서, 비트 CA8, CA9는 각각 비트 CA<8>, CA<9>와 동일 신호를 나타내지만, 회로 동작을 설명할 때에는 비트 CA<8>, CA<9>를 사용한다.

도 5는 도 4에 나타내는 모드 전환 회로(8) 구성의 일례를 나타내는 도면이다. 도 5에서, 모드 전환 회로(8)는 외부로부터 인가되는 어드레스 모드 선택 신호 AMS1을 수신하는 인버터(8a)와, 외부로부터의 어드레스 모드 선택 신호 AMS0을 수신하는 인버터(8b)와, 테스트 모드 지시 신호 TM과 인버터(8a)의 출력 신호를 수신하여 어드레스 설정 신호 SEL1을 생성하는 NOR 회로(8c)와, 인버터 회로(8a, 8b)의 출력 신호와 테스트 모드 지시 신호 TM을 수신하여 어드레스 설정 신호 SEL0을 생성하는 복합 게이트 회로(8d)를 포함한다. 이 복합 게이트 회로(8d)는 등가적으로, 인버터(8a, 8b)의 출력 신호를 수신하는 AND 회로와, 이 AND 회로의 출력 신호와 테스트 모드 지시 신호 TM을 수신하여 어드레스 설정 신호 SEL0을 생성하는 NOR 게이트를 포함한다.

인버터(8a, 8b)로부터, 각각, 로우 어드레스 신호 비트 RA<12>를 컬럼 어드레스 신호 비트 CA<9>로 사용하기 위한 변환 제어 신호 ZASM1, ZASM0이 생성된다. 이 모드 전환 회로(8)로부터의 각 신호에 따라, 컬럼 어드레스 설정 회로(20)가 컬럼 어드레스 신호 비트 CA<9>, CA<8>의 발생 모드를 제어한다.

이 도 5에 나타내는 모드 전환 회로(8)에서, 테스트 모드 지시 신호 TM이 H 레벨로 설정되면, 어드레스 설정 신호 SEL0, SEL1이 모두 L 레벨로 강제적으로 설정된다. 이 상태에서는, 내부 컬럼 어드레스 신호 비트 CA<9>, CA<8>이, 후술하듯이, H 레벨로 강제적으로 설정되어, 어드레스 모드 MODE_A에서 테스트가 실행된다. 필요 최소한의 동작 영역의 신뢰성을 확보한다. 그러나, 이 테스트 모드 지시 신호 TM의 활성화 시, 어드레스 설정 신호 SEL0, SEL1이 함께 H 레벨로 강제적으로 설정되어, 이 반도체 기억 장치 내의 모든 비트에 대한 테스트가 실행되도록 구성되어도 무방하다. 이 구성은 NOR 게이트 대신 테스트 모드 지시 신호 TM의 반전 신호를 수신하는 NAND 게이트를 이용함으로써 실현된다.

도 6은 도 1에 나타내는 어드레스 버퍼(4)의 구성을 개략적으로 나타내는 도면이다. 이 어드레스 버퍼(4)는 외부로부터의 13비트의 어드레스 신호 EXA<12:0>에 대해 마련된다. 이 어드레스 버퍼(4)는 외부 어드레스 신호 비트 EXA<12:0> 중 하위 10비트를 반전하여 어드레스 신호 비트 AD<9:0>을 생성하는 인버터 회로(4a)와, 인버터 회로(4a)가 생성하는 어드레스 신호 비트 AD<9:0>을 반전해서 내부 어드레스 신호 비트 IWAD<9:0>을 생성하는 인버터 회로(4b)와, 외부 어드레스 신호 비트 EXA<12:0>의 상위 3비트<12:10>을 반전해서 어드레스 신호 비트 AD<12:10>을 생성하는 인버터 회로(4c)와, 인버터 회로(4c)가 출력하는 어드레스 신호 비트 AD<12:10>을 반전해서 어드레스 신호 비트 IWAD<12>, IWAD<11:10>을 생성하는 인버터 회로(4d)를 포함한다. 이들 인버터 회로(4a-4d) 각각은 각 대응하는 어드레스 신호 비트에 대하여 마련되는 인버터를 포함한다. 따라서, 도 4에 나타내는 A9 버퍼 BF9, BF8은 인버터 회로(4a, 4b)에 포함된다.

이 도 6에 나타내는 어드레스 버퍼(4)에서는, 단지 외부로부터 인가되는 어드레스 신호 비트 EXA<12:0>로부터 내부 어드레스 신호 비트 IWAD<12:0>을 생성하고 있을 뿐이다. 이 경우, 어드레스 버퍼(4)에 대해 내부 클럭 신호 CLKi가 인가되어, 이 클럭 신호 CLKi의 상승 에지에서 외부 어드레스 신호 비트 EXA<12:0>을 취입하고, 래치하도록 어드레스 버퍼(4)가 구성되어도 무방하다.

도 7은 도 1에 나타내는 제어 회로의 컬럼 어드레스 신호 비트에 관련되는 부분의 구성을 나타내는 도면이다. 이 도 7에 나타내는 구성은 도 4에 나타내는 컬럼 어드레스 설정 회로(20)의 구성에 상당한다. 도 7에서는 내부 컬럼 어드레스 신호 비트 INTCA<9:0>의 모든 비트에 대한 구성을 나타낸다.

도 7에서, 제어 회로(12)는 뱅크 #0-#3 각각에 대응하는 래치를 포함하여, 뱅크 어레이 활성화 신호의 활성화에 응답하여 활성화되는 래치 지시 신호 RAS<3:0>의 활성화 시에 외부 어드레스 신호 비트 IWAD<12>를 래치하는 래치 회로(30)와, 이 래치 회로(30)의 래치 각각에 대응하는 전송 게이트를 포함하여, 뱅크 지정 신호 BK<3:0>에 따라 래치 회로(30)의 대응하는 래치의 래치 신호를 전송하는 전송 회로(34)와, 컬럼 액세스 지시 신호(명령) CACT의 활성화 시에 인버터 회로(4a)로부터의 어드레스 신호 비트 AD<9:0>을 취입하여, 컬럼 어드레스 신호 비트 IAD<9:0>을 생성하는 컬럼 어드레스 발생 회로(32)와, 어드레스 변환 제어 신호 ZAMS1, ZAMS0에 따라, 전송 회로(34)로부터의 전송 비트 OPCA9와 컬럼 어드레스 발생 회로(32)로부터의 컬럼 어드레스 신호 비트 IAD<9> 중 하나를 선택해서 컬럼 어드레스 신호 비트 NAD<9>를 생성하는 선택 회로(36)와, 어드레스 설정 신호 SEL0, SEL1에 따라, 컬럼 어드레스 발생 회로(32)로부터의 컬럼 어드레스 신호 비트 IAD<8:0> 및 선택 회로(36)로부터의 어드레스 신호 비트 NAD<9>를 수신하고, 이들 어드레스 신호 비트<9:8>을 소정 상태로 설정하여, 내부 컬럼 어드레스 신호 INTCA<9:0>을 생성하는 컬럼 어드레스 변경 회로(38)를 포함한다.

이 컬럼 어드레스 변경 회로(38)로부터의 내부 컬럼 어드레스 신호 INTCA<9:0>은 뱅크 #0-#3에 공통으로 전달되어, 각 뱅크에서, 선택 뱅크가 이 내부 컬럼 어드레스 신호를 래치하여 열 선택 동작을 실행한다. 래치 회로(30)에서는, 선택 뱅크에 대하여, 어드레스 신호 비트 IWAD<12>가 대응하는 래치에 각각 래치된다. 래치 지시 신호 RAS<3:0>은 뱅크를 활성화하는 로우 액티브 명령이 인가되면 소정 기간 활성화된다. 따라서, 이 뱅크 활성화 시에는, 로우 액티브 명령과 동시에 로우 어드레스 신호가 인가되기 때문에, 래치 회로(32)에서는 선택 뱅크에 대한 로우 어드레스 신호 비트 RA<12>가 래치된다.

뱅크 지정 신호 BK<3:0>이 활성화되면, 전송 회로(34)는 래치 회로(30)의 선택 뱅크에 대응하는 래치의 래치 데이터를 전송한다. 따라서, 로우 액세스가 행해지고, 이어서 컬럼 액세스가 행해지는 뱅크에 대해, 이 전송 회로(34)로부터 로우 어드레스 신호 비트 RA<12>가 비트 OPCA9로서 전달된다. 따라서, 선택 회로(36)에 의해, 이 컬럼 어드레스 발생 회로(32)로부터의 어드레스 신호 비트 IAD<9>와 전송 회로(34)로부터의 비트 OPCA9 중 하나를 선택함으로써, 어드레스 모드 MODE_D일 때에, 로우 어드레스 신호 비트 RA<12>를 컬럼 어드레스 신호 비트 CA<9>로 내부에서 변경할 수 있다.

컬럼 어드레스 변경 회로(38)는 어드레스 설정 신호 SEL0, SEL1에 따라, 컬럼 어드레스 신호 비트 CA<9:8>의 전압 레벨을 각각 설정한다. 이에 따라, 각 어드레스 모드에 따라, 내부 컬럼 어드레스 신호 비트 CA<9:8>의 상태를 외부의 어드레스 모드 선택 신호 AMS1, AMS0에 따라 설정할 수 있다.

도 8은 도 7에 나타내는 컬럼 어드레스 발생 회로(32)의 구성을 나타내는 도면이다. 도 8에서, 컬럼 어드레스 발생 회로(32)는 컬럼 어드레스 활성화 신호 φCACT를 수신하는 인버터 회로(32a)와, 인버터 회로(32a)의 출력 신호가 L 레벨일 때, 도 6에 나타내는 인버터 회로(4a)로부터의 어드레스 신호 비트 AD<9:0>을 컬럼 어드레스 신호로서 통과시켜 컬럼 어드레스 신호 비트 IAD<9:0>을 생성하는 게이트 회로(32b)를 포함한다. 컬럼 어드레스 활성화 신호 φCACT는 컬럼 액세스 지시 신호(컬럼 액세스 명령) CACT의 활성화 시, 소정 기간 활성화된다. 게이트 회로(32b)는 어드레스 신호 비트 AD<9:0>의 각 비트에 대하여 마련되는 논리 게이트를 포함하여, 인버터 회로(32a)의 출력 신호가 L 레벨일 때에, 그 대응하는 비트를 통과시킨다. 이 게이트 회로(32b)는 등가적으로 AND 회로이다. 열 선택 활성화 신호 φCACT는 데이터 판독을 나타내는 판독 명령이 인가되거나 또는 데이터 기록을 나타내는 기록 명령이 인가되었을 때에 소정 기간 활성화된다. 이 컬럼 어드레스 활성화 신호 φCACT는 뱅크 #0-#3에 대하여 공통인 신호이다.

도 9는 도 7에 나타내는 래치 회로(30) 및 전송 회로(34)의 구성을 나타내는 도면이다. 도 9에서, 래치 회로(30)는 뱅크 #0-#3 각각에 대응하여 마련되는 래치 LT0-LT3을 포함한다. 이들 래치 LT0-LT3은 각각 동일 구성을 갖기 때문에, 도 9에서는, 래치 LT0의 구체적 구성의 일례를 나타낸다. 래치 회로 LT0은 뱅크 #0에 대한 래치 지시 신호 ZRAS<0>의 활성화 시에 인에이블 상태로 되어, 도 6에 나타내는 인버터 회로(4d)로부터의 내부 어드레스 신호 비트 IWAD<12>를 내부 노드 A12D에 전달하는 3상태 인버터 버퍼(tri-state inverter buffer)(40a)와, 내부 노드 A12D의 신호를 반전하는 인버터 회로(40b)와, 노드 A12D의 신호를 래치하는 하프 래치를 구성하는 인버터(40c, 40d)를 포함한다.

이 래치 지시 신호 ZRAS<0>은 뱅크 #0에 대한 로우 액티브 명령 ACT가 인가되면 소정 기간 L 레벨로 되어, 3상태 인버터 버퍼(40a)가 인에이블됨에 따라, 어드레스 버퍼로부터의 어드레스 비트 IWAD<12>를 내부 노드 A12D에 전달한다. 다른 래치 LTl-LT3에서는, 이 때, 래치 지시 신호 ZRAS<3:1>은 전부 H 레벨이며, 그 입력단의 3상태 인버터 버퍼는 출력이 하이 임피던스 상태이며, 이 어드레스 신호 비트 IWAD<12>는 취입되지 않는다. 래치 LT0-LT3에 취입된 어드레스 신호 비트 IWAD<12>는 대응하는 뱅크에 대한 로우 액티브 명령과 동시에 인가되고 있고, 대응하는 뱅크에 대한 로우 어드레스 신호 비트이며, 비트 RA<12> 이다.

전송 회로(34)는 래치 LT0-LT3 각각에 대응하여 마련되어, 대응하는 뱅크 지정 신호 BK<0>-BK<3>의 활성화 시에 인에이블 상태로 되어, 대응하는 래치 LT0-LT3의 출력 래치 신호를 통과시키는 게이트 회로 G0-G3과, 게이트 회로 G0-G3의 출력 신호에 따라 비트 OPCA9를 생성하는 게이트 회로 GT를 포함한다.

게이트 회로 G0-G3 각각은, 예컨대, NAND 게이트로 구성되고, 또한 게이트 회로 GT는 AND 게이트로 구성된다. 뱅크 지정 신호 BK<0>-BK<3>은 뱅크 어드레스 신호 비트 BA0, BA1에 따라 선택적으로 활성화된다. 이들 뱅크 지정 신호 BK<3:0>은 대응하는 뱅크로의 로우/컬럼 액세스 시에 활성화된다. 뱅크 지정 신호 BK<3:0>이 전부 L 레벨일 때에는, 이들 게이트 회로 G0-G3의 출력 신호는 전부 H 레벨이며, 게이트 회로 GT가 출력하는 비트 OPCA9는 H 레벨로 된다. 예컨대, 뱅크 지정 신호 BK<0>이 H 레벨로 되면, 게이트 회로 G0이 인에이블되고, 나머지의 게이트 회로 G1-G3의 출력 신호는 H 레벨이다. 따라서, 게이트 회로 GT가 이 게이트 회로 G0의 출력 신호에 따라, 비트 OPCA9를 H 레벨 또는 L 레벨로 구동한다. 따라서, 이 게이트 회로 GT는 전송 게이트로서 기능한다.

또, 비트 OPCA9를 전송하는 전송 회로(34)는 게이트 회로 G0-G3 및 GT에 의해 구성되어 있다. 그러나, 래치 LT0-LT3 각각에 송신 게이트 또는 3상태 버퍼 회로가 마련되어도 무방하다. 이들 송신 게이트 또는 3상태 버퍼 회로를 뱅크 지정 신호에 의해 선택적으로 도통 상태 또는 인에이블 상태로 한다. 단, 이 구성의 경우에는, 비트 OPCA9가 플로팅 상태로 되는 것을 방지하기 위해 전송 회로의 출력 노드에 풀업 또는 풀다운 저항을 마련해야 한다.

도 10은 도 9에 나타내는 래치 회로(30) 및 전송 회로(34)의 동작을 나타내는 타이밍 차트이다. 도 10에서는, 뱅크 #O, #1에 대하여 로우 액세스를 지시하는 로우 액티브(액세스) 명령 RACT가 인가되고, 계속해서, 뱅크 #0에 대한 컬럼 액세스 명령(열 선택 활성화 신호) CACT가 인가되는 경우의 신호 파형을 나타낸다. 이 반도체 기억 장치는 클럭 신호 CLK의 상승에 동기하여 외부 제어 신호를 취입하고, 내부 동작을 개시한다.

또한, 뱅크 #0에 대해 로우 액티브 명령 RACT가 인가되고, 또는 외부 어드레스 신호 EXTA로서 어드레스 신호 ADD0이 인가된다. 이 로우 액티브 명령 RACT에 따라, 클럭 신호 CLK의 상승에 동기하여, 소정 기간 래치 지시 신호 ZRAS<0>이 L 레벨로 된다. 따라서 도 9에 나타내는 래치 회로 LT0의 3상태 인버터 버퍼(40a)가 인에이블 상태로 되어, 이 어드레스 신호 ADD0의 비트 ADD0<12>를 내부 노드 A12D로 전송한다. 이 래치 지시 신호 ZRAS<0>이 H 레벨로 되면, 3상태 인버터 버퍼(40a)가 출력이 하이 임피던스 상태로 되어, 래치 LT0은 어드레스 신호 비트 ADD0<12>를 래치한다. 나머지의 래치 LT1-LT3에서는, 대응하는 래치 지시 신호 ZRAS<3:1>은 전부 H 레벨이기 때문에, 그 래치 데이터는 부정(不定)이다.

이어서, 뱅크 #0에 대하여, 로우 액티브 명령 RACT가 인가된다. 따라서, 래치 지시 신호 ZRAS<1>이 소정 기간 L 레벨의 활성 상태로 되어, 래치 LT1이 이 어드레스 신호 ADD1의 비트 ADD1<12>를 래치한다.

다음 사이클에서, 컬럼 액세스 명령 CACT가 뱅크 #0에 대하여 인가되고, 또한 어드레스 신호 ADD2가 외부 어드레스 신호 EXTA로서 인가된다. 이 때, 뱅크 지정 신호 BK<0>이 H 레벨로 되어, 전송 회로(34)에서 게이트 회로 G0이 인에이블 상태로 되어, 래치 LT의 래치 비트 ADD0<12>를 전송한다. 따라서, 이 때, 비트 OPCA9가 어드레스 신호 비트 ADD0<12>에 대응한다. 로우 액티브 명령 RACT의 인가 시에 인가되는 어드레스 신호는 행을 지정하는 로우 어드레스 신호 RA이다. 컬럼 액세스 시에 인가되는 어드레스 신호는 열을 지정하는 컬럼 어드레스 신호이다. 따라서, 이 컬럼 액세스 시에는, 선택 뱅크에서 로우 어드레스 신호 비트 RA<12>가 비트 OPCA9로서 전송되고, 이어서, 다음에 설명하는 선택 회로를 거쳐 컬럼 어드레스 신호 비트 AD<9>로서 전달되어, 로우 어드레스 신호 비트 RA<12>가 내부 컬럼 어드레스 신호 비트 CA<9>로 변환된다. 즉, 각 래치에서 로우 액세스 시에 로우 어드레스 신호 비트를 래치하고, 이 로우 액세스가 행해진 후, 동일 뱅크에 대한 컬럼 액세스가 행해지는 경우에 이 래치 데이터의 전송이 행해지기 때문에, 각 뱅크마다 로우 어드레스 신호 비트 RA<12>를 컬럼 어드레스 신호 비트 CA<9>로 변경할 수 있다.

또, 이 도 10에 나타내는 타이밍 차트에서 뱅크 지정 신호 BK<0>, BK<1>은 클럭 신호 CLK와 비동기로 뱅크 어드레스 신호 BA와 액티브 명령 RACT 또는 CACT에 따라 활성 상태로 구동되고 있다. 이에 따라, 빠른 타이밍으로 뱅크 선택 신호를 선택 상태로 구동하고 있다. 클럭 신호에 동기하여 뱅크 어드레스 신호가 디코딩되어, 뱅크 지정 신호가 생성되어도 무방하다.

또한, 이 뱅크 지정 신호 BK<3:0>에 대해서는, 로우 액티브 명령 RACT 및 컬럼 액티브 명령 CACT가 인가되었을 때에, 각각 뱅크 어드레스 신호에 따라 선택 뱅크에 대한 뱅크 지정 신호가 활성 상태로 구동되고 있다. 그러나, 이 래치 어드레스 비트를 전송하는 것은 컬럼 액세스 시이기 때문에, 뱅크 지정 신호 BK<3:0>은 컬럼 액세스 시에만 활성되도록 구성되어도 관계없다. 이것은 단지 컬럼 액세스 명령 CACT와 뱅크 어드레스 신호의 조합으로 뱅크 지정 신호 BK<3:0>을 생성함으로써 용이하게 실현된다.

또, 래치 지시 신호 ZRAS<3:0>은 대응하는 뱅크가 선택 상태에 있는 동안 활성 상태로 되는 어레이 활성화 신호 ACT<3:0>의 활성화에 응답하여 소정 기간 L 레벨의 활성 상태로 구동된다. 또한, 명령은 도 1에 나타내는 각 제어 신호 /CS, /RAS, /CAS, /WE의 논리 레벨의 조합에 의해 인가된다.

또한, 이 반도체 기억 장치는 클럭 신호 CLK의 상승 에지 및 하강 에지 양자에 동기하여 동작하는 반도체 기억 장치라도 관계없다.

도 11은 도 7에 나타내는 선택 회로(36) 구성의 일례를 나타내는 도면이다. 도 11에서, 선택 회로(36)는 어드레스 변환 제어 신호 ZAMS0, ZAMS1을 수신하는 NOR 회로(36a)와, 도 9에 나타내는 전송 회로(34)의 출력 비트 OPCA9를 수신하는 인버터(36b)와, NOR 회로(36a)의 출력 신호가 H 레벨일 때에 인에이블 상태로 되어, 인버터(36b)의 출력 신호를 반전하는 3상태 인버터 버퍼(36c)와, NOR 회로(36a)의 출력 신호가 L 레벨일 때 인에이블 상태로 되어, 컬럼 어드레스 발생 회로(32)로부터의 내부 어드레스 비트 IAD<9>(도 7참조)를 반전하는 3상태 인버터 버퍼(36d)와, 3상태 인버터 버퍼(36c, 36d)의 출력에 결합되고, 이들 3상태 인버터 버퍼(36c) 또는 3상태 인버터 버퍼(36d)의 출력 신호를 반전해서 컬럼 어드레스 신호 비트 NAD<9>를 생성하는 인버터(36e)를 포함한다.

이 도 11에 나타내는 선택 회로(36)의 구성에서, 어드레스 변환 제어 신호 ZAMS0, ZAMS1이 모두 L 레벨일 때에, NOR 회로(36a)의 출력 신호가 H 레벨로 되어, 3상태 인버터 버퍼(36c)가 인에이블 상태로 된다. 이 상태에서는, 전송 회로(34)로부터의 비트 OPCA9가 컬럼 어드레스 신호 비트 NAD<9>로서 전달된다. 즉, 어드레스 변환 제어 신호 ZAMS0, ZAMS1이 모두 L 레벨로 되는 어드레스 모드 MODE_D일 때에, 로우 어드레스 신호 비트 RA<12>가 컬럼 어드레스 신호 비트 CA<9>로 변환된다.

어드레스 변환 제어 신호 ZAMS0, ZAMS1 중 적어도 하나가 H 레벨일 때에는, NOR 회로(36a)의 출력 신호는 L 레벨로 되어, 내부 어드레스 신호 비트 IAD<9>에 따라, 컬럼 어드레스 신호 비트 NAD<9>가 생성된다.

따라서, 어드레스 모드 MODE_D가 설정되었을 때에만, 로우 어드레스 신호 비트 RA<12>를 컬럼 어드레스 신호 비트 CA<9>로 변환하는 처리가 실행된다.

도 12는 도 7에 나타내는 컬럼 어드레스 변경 회로(38)의 구성을 개략적으로 나타내는 도면이다. 도 12에서, 컬럼 어드레스 변경 회로(38)는 컬럼 어드레스 발생 회로(32)로부터의 컬럼 어드레스 신호 비트 IAD<8:0>과 선택 회로(36)로부터의 비트 NAD<9> 중 8비트 신호 add<7:0>을 반전하여 내부 컬럼 어드레스 신호 비트 CA<7:0>을 생성하는 인버터 회로(38a)와, 비트 add<8>과 어드레스 설정 신호 SEL<0>을 수신하여 내부 컬럼 어드레스 신호 비트 CA<8>을 생성하는 NAND 게이트(38b)와, 선택 회로로부터의 비트 NAD<9>에 대응하는 비트 add<9>와 어드레스 설정 신호 SEL<1>을 수신하여 내부 컬럼 어드레스 신호 비트 CA<9>를 생성하는 NAND 게이트(38c)를 포함한다. 비트 add<8>은 컬럼 어드레스 신호 발생 회로로부터의 비트 IAD<8>에 대응한다. 이들 NAND 게이트(38b, 38c)에 의해, 어드레스 모드에 따라 내부 컬럼 어드레스 신호 비트 CA<9:8>의 상태를 설정한다.

컬럼 어드레스 변경 회로(38)는, 또한, 비트 add<7:0>을 버퍼링 처리하여 상보인 내부 컬럼 어드레스 신호 비트 CAB<7:0>을 생성하는 버퍼 회로(38d)와, 비트 add<8>과 어드레스 설정 신호 SEL<0>을 수신하여 내부 컬럼 어드레스 신호 비트 CAB<8>을 생성하는 게이트 회로(38e)와, 비트 add<9>와 어드레스 설정 신호 SEL<1>을 수신하여 상보인 내부 컬럼 어드레스 신호 비트 CAB<9>를 생성하는 게이트 회로(38f)를 포함한다. 게이트 회로(38e)는 어드레스 설정 신호 SEL<0>이 L 레벨일 때에는 내부 컬럼 어드레스 신호 비트 CAB<8>을 H 레벨로 고정하고, 이 어드레스 설정 신호 SEL<0>이 H 레벨일 때에는, 비트 add<8>에 따라 상보인 내부 컬럼 어드레스 신호 비트 CAB<8>을 생성한다.

게이트 회로(38f)는 어드레스 설정 신호 SEL<1>이 L 레벨일 때에는, 상보인 내부 컬럼 어드레스 신호 비트 CAB<9>를 H 레벨로 고정하고, 한편, 이 어드레스 설정 신호 SEL<1>이 H 레벨일 때에는 버퍼로서 동작하여, 비트 add<9>에 따라 상보인 내부 컬럼 어드레스 신호 비트 CAB<9>를 생성한다.

내부 컬럼 어드레스 신호 비트 CA<7:0>, CA<8>, CA<9>에 의해, 10비트의 내부 컬럼 어드레스 신호 비트 INTCA<9:0>이 형성되어, 상보인 내부 컬럼 어드레스 신호 비트 CAB<7:0>, CAB<8>, CAB<9>에 의해, 상보인 내부 컬럼 어드레스 신호 비트 INTCAB<9:0>이 생성된다. 이들 내부 컬럼 어드레스 신호 비트 INTCA<9:0>, INTCAB<9:0>은 각 뱅크에 마련된 컬럼 디코딩 회로에 공통으로 인가되어, 선택 뱅크의 컬럼 디코딩 회로가 활성화되어 디코딩 동작을 실행한다.

도 13은 본 실시예에서 지정되는 어드레스 모드와 각 제어 신호 및 컬럼 어드레스 신호 비트 CA<8>, CA<9>의 대응 관계를 일람하도록 나타내는 도면이다. 이하에, 도 12에 나타내는 컬럼 어드레스 변경 회로(38)의 동작을 도 13에 나타내는 표를 참조하여 설명한다.

(A) 어드레스 모드 MODE_A:

이 어드레스 모드 MODE_A의 경우에는, 도 13에 도시하는 바와 같이, 어드레스 설정 신호 SEL<1:0>이 모두 L 레벨로 설정된다. 따라서, 도 12에 나타내는 컬럼 어드레스 변경 회로(38)에서, 게이트 회로(38b, 38c)로부터의 컬럼 어드레스 신호 비트 CA<8>, CA<9>가 함께 H 레벨로 고정된다. 마찬가지로, 게이트 회로(38e, 38f)에서의 상보인 컬럼 어드레스 신호 비트 CAB<8>, CAB<9>가 모두 L 레벨로 고정된다. 즉, 도 14a에 도시하는 바와 같이, 외부의 어드레스 신호 비트 EXA<9> 및 EXA<8>의 논리 레벨에 관계 없이, 내부 컬럼 어드레스 신호 비트 CA<9>, CA<8>은 함께, 전원 전압 VCC 레벨의 H 레벨로 고정된다. 컬럼 어드레스 신호 비트 CA<7:0>, CAB<7:0>은 외부 어드레스 신호에 따라 생성된다. 따라서, 이 어드레스 모드 MODE_A에서는, 도 3b에 나타내는 센스 앰프 회로 SAR1의 영역만이 사용되고, 나머지의 센스 앰프 회로 SAR0, SAL0, SAL1에 대응하는 컬럼의 영역은 사용되지 않는다.

(B) 어드레스 모드 MODE_B :

이 어드레스 모드 MODE_B일 때에는, 어드레스 설정 신호 SEL<0>은 H 레벨, 어드레스 설정 신호 SEL<1>이 L 레벨로 설정된다. 이 상태에서는, 도 12에 나타내는 컬럼 어드레스 변경 회로(38)에서, 게이트 회로(38c)로부터의 내부 컬럼 어드레스 신호 비트 CA<9>가 H 레벨, 게이트 회로(38f)로부터의 상보인 내부 컬럼 어드레스 신호 비트 CAB<9>가 L 레벨로 고정된다. 한편, NAND 게이트(38b)는 인버터 버퍼로서 동작하고, 비트 add<8>에 따라 내부 컬럼 어드레스 신호 비트 CA<8>을 생성한다. 마찬가지로, AND 게이트(38e)가 비트 add<8>에 따라 상보인 내부 컬럼 어드레스 신호 비트 CAB<8>을 생성한다.

따라서, 이 어드레스 모드 MODE_B에서는, 내부 컬럼 어드레스 신호 비트 CAB<9>가 H 레벨로 고정되고, 도 3b에 나타내는 두 개의 기수 센스 앰프 회로 SAR1, SAL1이 사용되고, 나머지 센스 앰프 회로 SAR0, SAL0은 사용되지 않는다. 각 서브어레이에서, 열 선택 및 IO 선택이 컬럼 어드레스 신호 비트 INTCA<8:0>에 따라 실행된다. 즉, 도 14b에 도시하는 바와 같이, 이 어드레스 모드 MODE_B에서는, 외부 어드레스 신호 비트 EXA<9>에 관계 없이, 내부 컬럼 어드레스 신호 비트 CA<9>가 H 레벨로 고정되는, 한편, 내부 컬럼 어드레스 신호 비트 CA<8>이 외부 어드레스 신호 비트 EXA<8>에 따라 생성된다.

(C) 어드레스 모드 MODE_C:

어드레스 모드 MODE_C일 때에는, 도 13에 도시하는 바와 같이, 어드레스 설정 신호 SEL<1:0>이 모두 H 레벨로 설정된다. 이 경우에는, NAND 게이트(38b, 38c)가 모두 인버터로서 동작하고, 비트 add<9:8>에 따라 내부 컬럼 어드레스 신호 비트 CA<9:8>이 생성된다. 마찬가지로, AND 게이트(38e, 38f)도 버퍼로서 동작하여, 비트 add<9:8>에 따라, 상보인 내부 컬럼 어드레스 신호 비트 CAB<9:8>을 생성한다. 따라서, 이 경우에는, 도 14c에 도시하는 바와 같이, 외부 어드레스 신호 비트 EXA<9:8>에 따라 내부 컬럼 어드레스 신호 비트 CA<9:8>이 생성되어, 센스 앰프 회로 SAR0, SAR1, SAL0, SAL1이 모두 사용되므로, 모든 컬럼 어드레스 영역이 어드레스 공간으로서 사용된다.

(D) 어드레스 모드 MODE_D:

이 어드레스 모드 MODE_D일 때에는, 도 13에 도시하는 바와 같이, 어드레스 설정 신호 SEL<1:0>은 모두 H 레벨이며, 마찬가지로, 이들 비트 add<9:8>에 따라, 내부 컬럼 어드레스 신호 비트 CA<9:8>이 생성된다. 그러나, 어드레스 모드 선택 신호 AMS0, AMS1로부터 생성되는 어드레스 변환 제어 신호 ZAMS0, ZAMS1에 따라, 로우 어드레스 신호 비트 RA<12>가 도 11에 나타내는 선택 회로(36)에 의해 선택되어, 비트 NAD<9>로서 전달된다. 따라서, 이 경우에는, 도 14d에 도시하는 바와 같이, 외부 어드레스 신호 비트 EXA<9> 대신 로우 어드레스 신호 비트 RA<12>에 따라 내부 컬럼 어드레스 신호 비트 CA<9>가 생성된다. 한편, 컬럼 어드레스 신호 비트 CA<8>이 외부 컬럼 어드레스 신호 비트 EXA<8>에 따라 생성된다. 이에 따라, 이 어드레스 모드 MODE_D에서는, 로우 어드레스 비트 RA<12>가 컬럼 어드레스 신호 비트 CA<9>로 변경되어, 서브메모리 어레이 SMA의 영역 지정에, 로우 어드레스 신호 비트 RA<12>가 사용된다.

(컬럼 어드레스 변경 회로(38)의 변경예)

도 15는 도 7에 나타내는 컬럼 어드레스 변경 회로(38)의 변경예를 나타내는 도면이다. 이 도 15에 나타내는 컬럼 어드레스 변경 회로(38)는 도 12에 나타내는 컬럼 어드레스 변경 회로(38)와 이하의 점에서 다르다. 즉, 상보인 컬럼 어드레스 신호 비트 CAB<9:8>을 생성하는 AND 게이트(38f, 38e) 대신 게이트 회로(38t, 38s)가 이용된다. 게이트 회로(38t)는 어드레스 설정 신호 SEL<1>이 H 레벨일 때에는 버퍼 회로로서 동작하여, 비트 add<9>에 따라 상보인 컬럼 어드레스 신호 비트 CAB<9>를 생성한다. 한편, 어드레스 설정 신호 SEL<1>이 L 레벨일 때에는, 이 게이트 회로(38t)는 비트 add<9>의 논리 레벨에 관계 없이, 상보인 컬럼 어드레스 신호 비트 CAB<9>를 H 레벨로 고정한다.

게이트 회로(38s)는 어드레스 설정 신호 SEL<0>이 H 레벨일 때에는 버퍼 회로로서 동작하여, 비트 add<8>에 따라 상보인 컬럼 어드레스 신호 비트 CAB<8>을 생성한다. 한편, 어드레스 설정 신호 SEL<0>이 L 레벨일 때에는, 상보인 컬럼 어드레스 신호 비트 CAB<8>을 H 레벨로 고정한다.

이 도 15에 나타내는 컬럼 어드레스 변경 회로(38)의 구성에서는, 어드레스 모드 MODE_A의 경우에는, 컬럼 어드레스 신호 비트 CA<9:8>, CAB<9:8>이 전부 H 레벨로 고정되어, 이들 컬럼 어드레스 신호 비트 CA<9:8>이 축퇴 상태로 설정된다.

따라서, 도 16a에 도시하는 바와 같이, 이 상태에서는, 열 블록 CB #0-CB #3 각각에서, 병행하여 컬럼 액세스가 실행된다. 여기서 도 16a에서는, 하나의 서브메모리 어레이 SMA의 메모리 셀의 컬럼 어드레스에 의한 블록 분할을 나타낸다. 열 블록 CB #0-CB #3이 각각, 컬럼 어드레스 신호 비트 CA<9:8>에 의해 지정된다. 이 열 블록 선택이 도 3c에 나타내는 IO 선택기에 의해 실행된다.

이 경우, 출력 회로에 결합되는 내부 데이터 전달선에서, IO 선택기 IOS(도 3c 참조)에 의해 하나의 내부 데이터선에 4비트의 메모리 셀 데이터가 판독되기 때문에, 내부 데이터선의 진폭을 크게 할 수 있어 고속 판독을 할 수 있게 된다. 또한, 데이터 기록 시에는, IO 선택기 IOS에 의해, 데이터 입력 회로에 결합되는 1비트의 내부 데이터 전달선이 내부 데이터선 IO 각각에 대하여 마련된 기록 드라이버에 결합되고, 각 기록 드라이버가 대응하는 메모리 셀에 센스 앰프 회로를 거쳐서 데이터를 기록한다. 4비트의 메모리 셀에 동일 데이터가 저장되어, 1비트의 데이터 불량이 발생해도 데이터 판독 시에 나머지 비트에 의해 이 비트 불량을 구제할 수 있다.

한편, 어드레스 모드 MODE_B일 때에는, 이 게이트 회로(38t)에 의해, 컬럼 어드레스 신호 비트 CA<9>, CAB<9>가 모두 H 레벨로 고정된다. 한편, 컬럼 어드레스 신호 비트 CA<8>, CAB<8>은 각각 비트 add<8>에 따라 생성된다. 이 상태에서는, 컬럼 어드레스 신호 비트 CA<9>가 축퇴 상태에 있기 때문에, 도 16b에 도시하는 바와 같이, 어드레스 모드 MODE_B에서는, 열 블록 CB #0-CB #3에서 2개의 열 블록에 대하여 동시에 컬럼 액세스가 실행된다. 예컨대, 도 16b에서, 동시에 열 블록 CB #0 및 CB #2에 대하여 데이터 액세스가 행해지거나, 또는, 열 블록 CB #1 및 CB #3에 대해 동시에 데이터 액세스가 행해진다. 2개의 열 블록 지정은 컬럼 어드레스 비트 CA<8>에 따라 실행되고, 열 블록의 선택이 도 3c에 나타내는 IO 선택기에 의해 실행된다. 이 경우에도, 데이터 판독 시 내부 데이터선의 진폭을 크게 할 수 있게 된다.

이 도 15에 나타내는 컬럼 어드레스 변경 회로를 사용하는 경우, 컬럼 어드레스 공간은 작아지지만, 모든 메모리 셀을 사용할 수 있다.

또, 도 12에 나타내는 컬럼 어드레스 변경 회로(38)를 사용하는 구성의 경우, 사용되는 서브메모리 어레이의 영역은 고정되지만 각 서브메모리 어레이에서 열을 선택하는 회로는 모든 어드레스 모드에서 동작하고 있다.

그러나, 메모리 어레이의 구성으로서, 하나의 서브어레이가 선택되고, 선택된 서브메모리 어레이에 대해 4비트 데이터 액세스가 행해지는 구성인 경우에도, 본 발명을 적용할 수 있다. 이 구성은, 예컨대 도 16a에서, 열 블록 CB #0-CB #3 각각을 4비트 단위로 액세스된 서브메모리 어레이로 치환하는 구성에 대응한다. 이 경우, 컬럼 액세스 시에, 이들 서브메모리 어레이의 컬럼계 회로는, 컬럼 어드레스 신호 비트 CA<9:8>에 따라 블록 분할을 행한다. 어드레스 모드에 따라 사용되지 않는 서브메모리 어레이에 대해 마련되는 열 선택 회로의 동작을, 이들 어드레스 설정 신호 SEL<1:0>에 따라 강제적으로 정지시키도록 구성해도 무방하다. 이에 따라, 소비 전류를 감소시킬 수 있다(다이나믹 동작을 금지함으로써 충방전 전류가 감소됨).

도 17은 내부 로우 어드레스 신호 비트를 발생하는 회로 구성의 일례를 나타내는 도면이다. 도 17에서, 로우 어드레스 신호 발생 회로(50)는 로우 어드레스 활성화 신호 φRACT를 수신하는 인버터 회로(50a)와, 도 6에 나타내는 어드레스 버퍼(4)에 포함되는 인버터 회로(4b, 4d)로부터의 내부 어드레스 신호 비트 IWAD<11:0>과 인버터 회로(50a)의 출력 신호를 수신하여 내부 로우 어드레스 신호 비트 INTRA<11:0>을 생성하는 AND 회로(50b)를 포함한다. 로우 어드레스 활성화 신호 φRACT는, 로우 액티브 명령 RACT가 인가되면, 소정 기간 H 레벨의 활성 상태로 된다. 따라서, 로우 액티브 명령(로우 액세스 명령) RACT가 인가되면, AND 회로(50b)가 인에이블 상태로 되어, 어드레스 버퍼(4)로부터의 내부 어드레스 신호 IWAD<11:0>을 통과시켜 내부 로우 어드레스 신호 비트 INTRA<11:0>을 생성한다.

따라서, 내부에서는, 모든 어드레스 모드에서, 12 비트의 로우 어드레스 신호 비트 INTRA<11:0>에 따라 선택 뱅크에서 행 선택 동작이 행해지고, 또한 10비트의 컬럼 어드레스 신호 INTCA<9:0>에 따라 열 선택 동작(IO 선택 동작을 포함함)가 실행된다.

도 18은 본 발명에 따른 반도체 기억 장치 전체의 구성을 보다 구체적으로 나타내는 도면이다. 도 18에서는 하나의 뱅크 #i의 구성을 나타낸다. 도 18에서, 중앙의 제어 회로로서, 외부로부터의 명령 CMD를 수신하여 이 명령이 지정하는 동작 모드 지시 신호를 생성하는 명령 디코더(60)와, 뱅크 어드레스 신호 비트 BA0, BA1에 따라 뱅크 지정 신호 BK<3:0>을 생성하는 뱅크 디코더(62)와, 어드레스 모드 선택 신호 AMS0, AMS1에 따라 어드레스 발생 모드가 규정되고, 이 규정된 어드레스 발생 모드에 따라 외부로부터의 어드레스 신호 비트 EXTA<12:0>에 근거하여 내부 로우 어드레스 신호 비트 INTRA<11:0> 및 내부 컬럼 어드레스 신호 비트 INTCA<9:0>을 생성하는 어드레스계 회로(65)와, 뱅크 지정 신호 BK<3:0> 및 로우 액티브 명령(어레이 활성화 지시 신호) RACT에 따라 래치 지시 신호 ZRAS<3:0>을 생성하여 어드레스계 회로(65)에 인가하는 래치 제어 신호 발생 회로(64)를 포함한다.

이 명령 디코더(60)에 인가되는 명령 CMD는 도 1에 나타내는 각 제어 신호 /CS, /RAS, /CAS, /WE를 포함한다. 이들 각 제어 신호의 상승 에지에서의 논리 레벨에 따라 내부 동작 모드를 지정하는 동작 모드 지시 신호가 발생된다. 도 18에서는, 이 명령 디코더(60)로부터의, 로우 액티브 명령의 인가 시 활성화되는 어레이 활성화 지시 신호 RACT와, 컬럼 액세스 명령(판독 명령 또는 기록 명령)의 인가 시에 활성화되는 열 선택 동작 활성화 신호 CACT를 대표적으로 나타낸다.

어드레스계 회로(65)는 도 1에 나타내는 어드레스 버퍼(4), 및 로우 어드레스 신호 및 컬럼 어드레스 신호를 발생하는 회로 부분을 포함하며, 래치 지시 신호 ZRAS<3:0>에 따른 로우 어드레스 신호 비트 RA<12>의 래치 및 뱅크 지정 신호 BK<3:0>에 따른 전송과, 어드레스 모드 선택 신호 AMS0, AMS1에 따른 내부 컬럼 어드레스 신호 비트 INTCA<9:0>의 모드 설정을 실행한다.

래치 제어 신호 발생 회로(64)는 어레이 활성화 지시 신호 RACT의 활성화 시, 뱅크 지정 신호 BK<3:0>에 따라, 래치 지시 신호 ZRAS<3:0>을 활성 상태로 구동한다.

이들 명령 디코더(60), 뱅크 디코더(62), 래치 제어 신호 발생 회로(64) 및 어드레스계 회로(65)는 중앙의 회로 부분에서, 복수의 뱅크 #0-#3에 대하여 공통으로 마련된다.

뱅크 #i는 복수의 메모리 셀을 갖는 메모리 어레이 MA와, 내부 로우 어드레스 신호 비트 INTRA<11:0>을 디코딩하여 메모리 어레이 MA의 행을 선택하는 로우계 회로(71)와, 어드레스 신호 비트 INTCA<9:0>에 따라 메모리 어레이 MA의 열을 선택하는 컬럼계 회로(72)를 포함한다. 뱅크 #i에 대하여, 뱅크 제어 회로(70)가 마련된다. 이 뱅크 제어 회로(70)는 뱅크 지정 신호 BK<i>가 활성 상태일 때에 인에이블 상태로 되고, 명령 디코더(60)로부터의 각종 동작 모드 지시 신호에 따라 지정된 동작을 실현하기 위한 각종 제어를 한다.

이 도 18에 나타내는 구성에서는, 어드레스계 회로(65)로부터의 내부 로우 어드레스 신호 비트 INTRA<11:0> 및 내부 컬럼 어드레스 신호 비트 INTCA<9:0>이, 뱅크 #0-#3에 공통으로 발생되어 있다. 그러나, 내부 로우 어드레스 신호를 내부 컬럼 어드레스 신호로 변경하는 회로 부분이 각 뱅크마다 마련되어도 무방하다. 즉, 예컨대, 컬럼 어드레스 신호 비트 INTCA<9:0>을 발생하는 회로에서, 로우 어드레스 신호 비트 RA<12>를 래치하는 회로 및 전송 회로와 컬럼 어드레스 변경 회로를 각 뱅크 각각에 배치하고, 또한 내부 로우 어드레스 신호 비트 INTRA<11:0>도 각각 뱅크마다 발생시켜 래치한다. 이것은 도 8에 나타내는 열 선택 동작 활성화 신호 φCACT 및 도 17에 나타내는 어레이 활성화 지시 신호 φRACT를 뱅크 각각에 발생시켜, 각 선택 뱅크에서 내부 로우/컬럼 어드레스 신호 비트를 발생하도록 구성함으로써 이 구성은 용이하게 실현된다.

또한, 내부 컬럼 어드레스 신호 비트 INTCA<9:0>이 뱅크에 공통으로 프리디코딩되어, 선택 뱅크에서 IO 선택 동작을 포함하는 열 선택 동작이 실행되어도 무방하다. 로우 어드레스 신호 비트 INTRA<11:0>에 대해서도 마찬가지이다.

도 19는 어드레스 모드 선택 신호 AMSj (j=0, 1)를 발생하는 부분의 구성을 개략적으로 나타내는 도면이다. 이 어드레스 모드 선택 신호 AMSj(AMS0, AMS1)를 발생하는 대응 단자(80)가 칩외 배선(82a) 또는 칩외 배선(82b)을 거쳐 전원 전압 VCC 레벨 또는 접지 전압 VSS 레벨로 고정된다. 이 반도체 기억 장치가 모듈 실장 시에, 플립 칩(flip chip)으로 멀티 칩모듈을 구성하는 경우, 이 단자(80)는 패드에 대응하고, 패드(80)가 모듈 실장 시, 본딩 와이어(82a) 또는 본딩 와이어(82b)를 거쳐서 전원선 또는 접지선에 결합된다.

한편, 도 20에 도시하는 바와 같이, 패키지 실장 후의 칩(반도체 기억 장치)이 메모리 모듈 MM 내에 실장되는 경우, 이들 칩 CH0-CHn 각각은 메모리 모듈 MM 내의 소켓 내에 삽입된다. 이 때에는, 메모리 모듈 MM 내에서는 외부 전원 전압 EXVCC 및 외부 접지선 EXVSS에 결합되는 전원선(80) 및 접지선(86)이 배치된다. 이들 칩의 모듈 실장 시, 칩외 배선(87a, 87b)을 이용하여, 어드레스 선택 신호를 발생시키는 단자를 이 모듈 MM 내를 연장하여 배치되는 전원선(84) 및 접지선(86)에 선택적으로 결합한다. 이에 따라, 어드레스 모드 선택 신호 AMS0, AMS1을 설정하는 핀 단자는 외부로부터 보이지 않기 때문에, 메모리 모듈 MM에서는 어드레스 모드 선택용 핀 단자가 불필요해져, 메모리 모듈 MM의 크기를 감소시킬 수 있다.

(다른 적용예)

상술한 설명에서는, 클럭 신호에 동기하여 동작하는 클럭 동기형 DRAM을 반도체 기억 장치로서 나타내고 있다. 그러나, 본 발명은 메모리 셀의 어드레스 지정을 위해, 로우 어드레스와 컬럼 어드레스가 이용되는 반도체 기억 장치에 대해 전부 적용할 수 있다. 특히, 로우 어드레스와 컬럼 어드레스가 동시에 인가되는 구성에서도, 마찬가지의 구성을 이용하여, 로우 어드레스 신호 비트 RA<12>를 컬럼 어드레스 신호 비트 CA<9>로 내부에서 변경할 수 있어, 마찬가지 효과를 얻을 수 있다.

또한, 반도체 기억 장치는 그 최대 기억 용량은 64M비트에 한정되지 않고, 256M비트 등의 다른 기억 용량을 갖고 있어도 무방하다. 또한, 지정되는 어드레스 모드는 4개의 어드레스 모드에 한정되지 않고, 각 기억 용량에 따라 어드레스의 구성이 다른 경우, 각 어드레스 구성에 따라 어드레스 모드 수가 설정되면 좋다.

이상과 같이, 본 발명에 따르면, 외부 신호에 의해 사용되는 어드레스 공간을 변경할 수 있도록 구성하고 있기 때문에, 하나의 칩 구성을 복수 종류의 기억 용량의 메모리 장치로서 사용할 수 있어, 제품 관리가 용이해지고, 또한 설계 효율도 개선된다. 또한, 내부에서 소정의 로우 어드레스 신호 비트를 컬럼 어드레스 신호 비트로 변경함으로써, 어드레스 구성이 다른 메모리 시스템에 대해서도, 용이하게 동일한 칩 구성으로 적용할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

도 1은 본 발명에 따른 반도체 기억 장치의 전체 구성을 개략적으로 나타내는 도면,

도 2는 본 발명에 의해 실현되는 어드레스 모드의 구성을 일람하도록 나타내는 도면,

도 3a 내지 도 3c는 본 발명에 따른 반도체 기억 장치 중 하나의 뱅크에서의 메모리 공간의 구성을 개략적으로 나타내는 도면,

도 4는 본 발명에 따른 반도체 기억 장치의 주요부 구성을 개략적으로 나타내는 도면,

도 5는 도 4에 나타내는 모드 전환 회로 구성의 일례를 나타내는 도면,

도 6은 도 1에 나타내는 어드레스 버퍼의 구성을 개략적으로 나타내는 도면,

도 7은 도 1에 나타내는 제어 회로의 컬럼 어드레스 신호 발생부의 구성을 개략적으로 나타내는 도면,

도 8은 도 7에 나타내는 컬럼 어드레스 발생 회로 구성의 일례를 나타내는 도면,

도 9는 도 7에 나타내는 회로 및 전송 회로의 구성을 나타내는 도면,

도 10은 도 9에 나타내는 전송 회로 및 래치 회로의 동작을 나타내는 타이밍 차트,

도 11은 도 7에 나타내는 선택 회로의 구성을 나타내는 도면,

도 12는 도 7에 나타내는 컬럼 어드레스 변경 회로의 구성을 나타내는 도면,

도 13은 각 어드레스 모드 시의 내부 컬럼 어드레스 신호 비트의 상태를 일람하도록 나타내는 도면,

도 14a 내지 도 14d는 각 어드레스 모드에서의 내부 컬럼 어드레스 신호와 외부 어드레스 신호 비트의 대응을 개념적으로 나타내는 도면,

도 15는 도 7에 나타내는 컬럼 어드레스 변경 회로의 변경예을 나타내는 도면,

도 16a, 16b는 도 15에 나타내는 컬럼 어드레스 변경 회로에 의해 선택된 열 블록의 구성을 개략적으로 나타내는 도면,

도 17은 본 발명에 따른 반도체 기억 장치의 로우 어드레스 신호 비트 발생 회로의 구성을 개략적으로 나타내는 도면,

도 18은 본 발명에 따른 반도체 기억 장치의 전체 구성을 보다 구체적으로 나타내는 도면,

도 19는 본 발명에 따른 어드레스 모드 선택 신호의 프로그램 방법을 나타내는 도면,

도 20은 본 발명에 따른 어드레스 모드 선택 신호의 프로그램 방법의 다른 예를 나타내는 도면.

도면의 주요 부분에 대한 부호의 설명

1 : 반도체 기억 장치 MA0-MA3 : 메모리 어레이

SMA0-SMA3 : 서브메모리 어레이 15 : 내부 로우 어드레스 발생 회로

20 : 컬럼 어드레스 설정 회로 30 : 래치 회로

32 : 컬럼 어드레스 발생 회로 34 : 전송 회로

36 : 선택 회로 38 : 컬럼 어드레스 변경 회로

60 : 명령 디코더 62 : 뱅크 디코더

64 : 래치 제어 신호 발생 회로 65 : 어드레스계 회로

70 : 뱅크 제어 회로 71 : 로우계 회로

72 : 컬럼계 회로 80 : 핀 단자

82a, 82b : 배선 CH0-CHn : 칩

84 : 전원선 86 : 접지선

87a, 87b : 칩외 배선

Claims (3)

1. 행렬 형상으로 배열되는 메모리 셀을 갖고 또한, 소정 크기의 어드레스 공간을 갖는 메모리 어레이 및

   상기 어드레스 공간의 워드 구성을 유지하면서 어드레스 공간의 크기를 어드레스 모드 지정 신호에 따라 변경하기 위한 어드레스 설정 회로를 구비하되,

   상기 어드레스 설정 회로는 상기 어드레스 모드 지정 신호에 따라 적어도 장치 외부의 다(多)비트 어드레스 신호의 비트와 상기 메모리 어레이의 열을 지정하는 내부 컬럼 어드레스 신호의 비트의 대응 관계를 선택적으로 변경하여 상기 어드레스 공간을 변경하는

   반도체 기억 장치.
2. 제 1 항에 있어서,

   상기 어드레스 설정 회로는, 상기 어드레스 모드 지정 신호에 따라, 상기 메모리 어레이의 행을 지정하는 다비트 외부 로우 어드레스 신호의 특정 비트를 상기 메모리 어레이의 열을 지정하는 다비트 내부 컬럼 어드레스 신호의 비트로서 전달하는 회로를 포함하는 반도체 기억 장치.
3. 제 1 항에 있어서,

   상기 어드레스 설정 회로는, 상기 메모리 어레이의 열을 지정하는 다비트 내부 컬럼 어드레스 신호의 특정 비트를 상기 어드레스 모드 지정 신호에 따라, 선택적으로 고정 상태로 설정하기 위한 회로를 포함하는 반도체 기억 장치.