JP2008544437A - 一体化されたメモリコア及びメモリインターフェース回路 - Google Patents

一体化されたメモリコア及びメモリインターフェース回路 Download PDF

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Abstract

メモリデバイスが、第１及び第２の集積回路ダイを備える。第１の集積回路ダイは、メモリコアと、第１のインターフェース回路とを備える。第１のインターフェース回路は、メモリセルに対する完全なアクセスを可能にする（例えば、メモリセルに対する読取り動作、書込み動作、活性化動作、プリチャージ動作、リフレッシュ動作）。第２の集積回路ダイは、同期インターフェースなど第１のインターフェース回路、外部バスを介して、メモリコアを外部バスにインターフェースする第２のインターフェースを備える。ある技法により、メモリデバイスを構成するために、メモリコア集積回路ダイがインターフェース集積回路ダイと組み合わされる。メモリコア集積回路ダイに対する速度検査が行われ、メモリコア集積回路ダイの速度に基づいて、インターフェース集積回路ダイがメモリコア集積回路ダイに電気的に結合される。
【選択図】 図１

Description

関連出願
本願は、２００５年６月２４日に出願された「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｉｎｔｅｇｒａｔｉｎｇ Ｍｕｌｔｉ−Ｃｈｉｐ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅｓ」という名称の米国仮特許出願第６０／６９３，６３１号に対する利益を主張する。
発明の分野
本発明は、広範な市場に向けて、カスタムメモリシステムをコスト効果的に構築する分野を対象とする。
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、最も普及しているタイプの揮発性メモリであり、いくつかの異なる市場で広く使用されている。ＤＲＡＭの普及は、大部分がＤＲＡＭのコスト有効性（ｃｏｓｔ−ｅｆｆｅｃｔｉｖｅｎｅｓｓ）（Ｍｂ／＄）によるものである。ＰＣメインメモリ市場は、従来、ＤＲＡＭの最大の消費者であった。しかし、最近では、他の重要な市場がＤＲＡＭを採用している。Ｄｅ Ｄｉｏｓ ａｎｄ Ａｓｓｏｃｉａｔｅｓによって公表された報告は、２００４年において、ＰＣメインメモリ市場で全ＤＲＡＭビットの５０％が消費されたにすぎないことを示している。
いくつかの非ＰＣ市場は、特殊メモリ又はレガシーメモリを使用する。特殊メモリは、一般に、ＰＣメインメモリによって使用されないメモリであるが、１つ又は複数のニッチ市場向けに設計されるメモリである。例えば、ＰＣグラフィクス市場は、ＧＤＤＲ（Ｇｒａｐｈｉｃｓ Ｄｕａｌ Ｄａｔａ Ｒａｔｅ）ＤＲＡＭを使用する。同様に、ネットワークインフラストラクチャ市場のいくつかのセグメントは、ＦＣＲＡＭ（Ｆａｓｔ Ｃｙｃｌｅ ＲＡＭ）又はＲＬＤＲＡＭ（Ｒｅｄｕｃｅｄ Ｌａｔｅｎｃｙ ＤＲＡＭ）を使用する。レガシーメモリは、一般に、過去に使用されたが、その特定の市場セグメントにおいて現在使用されないメモリである。例えば、ＳＤＲＡＭ（シンクロナスＤＲＡＭ）は、１９９７年頃から２００１年頃にＰＣメインメモリ用として使用されたが、今日、もはやＰＣメインメモリ用として使用されない。その代わりに、今日、大抵のセルラ電話及びハンドヘルド（又は移動）デバイスがＳＤＲＡＭを使用する。
新しいＤＲＡＭアーキテクチャを市場に投入することは、かなりの時間と資金の投資を必要とする。例えば、ＪＥＤＥＣが新しいＤＲＡＭアーキテクチャを認可するには、一般に４年かかる。次いで、ＤＲＡＭメーカは、数億ドルを費やして、その新しいアーキテクチャを製品化しなければならない。その投資が極めて大量のデバイスにわたって償却されない限り、その新しいデバイスのコストは高くなる。さらに、ＤＲＡＭメーカは、大量化のために（ｆｏｒ ｈｉｇｈ ｖｏｌｕｍｅ）製造フローを最適化してきた。標準（ｎｏｒｍ）からの逸脱があれば、それはフローを混乱させる。これが、なぜ一般に特殊メモリ及びレガシーメモリに、ＰＣメインメモリ市場によって使用される（通常、コモディティメモリと称される）メモリに勝る価格プレミアムがあるかという理由である。
新しいＤＲＡＭアーキテクチャを市場に投入するために必要とされる時間及び資金を考えると、この業界には、ＤＲＡＭに関して、より小さい市場のニーズだけを満たすＤＲＡＭアーキテクチャを規定することができるというような贅沢はない。例えば、ＤＲＡＭメーカが、携帯電話市場のニーズを完璧に満たすＤＲＡＭをコスト効果的に生産することは困難である。したがって、各携帯電話メーカ（例えばＮｏｋｉａ又はＭｏｔｏｒｏｌａ）が、その電話に合わせて仕立てられたＤＲＡＭを設計することは、さらに困難である。その結果、携帯電話設計者は、設計者から見て異議を受ける可能性が最も少ないＤＲＡＭアーキテクチャを選択することを強いられている。したがって、携帯電話用にＳＤＲＡＭの選択。
この状況は、将来、さらに悪化することになる。大部分の分析者予測は、ＤＲＡＭ使用が急速に、より新しい市場に拡大することになるだけでなく、ＤＲＡＭビット消費の増加率が非ＰＣ市場に関して、より高くなることを示す。これらの市場のニーズは、ＰＣメインメモリ市場のニーズと非常に異なる。明らかに、この市場では、顧客の正確なニーズに合わせて仕立てられる特注メモリを迅速かつコスト効果的に構築する方法が求められている。
発明の概要
メモリデバイスが第１の集積回路ダイを備える。第１の集積回路ダイは、複数のメモリセルを有するメモリコアと、メモリコアのメモリセルにアクセスするための第１のインターフェース回路とを備える。例えば、第１のインターフェース回路は、メモリセルに対する読取り動作、書込み動作、活性化（ａｃｔｉｖａｔｉｎｇ）動作、プリチャージ動作、リフレッシュ動作を実現する。第１の集積回路ダイに電気的に結合された第２の集積回路ダイは、第１のインターフェース回路を介してメモリコアにアクセスするための、またメモリコアを外部回路にインターフェースするための第２のインターフェース回路を備える。例えば、第２のインターフェース回路は、外部バスに対する同期インターフェースを備えることができる。したがって、このメモリデバイスは、２つの別個のダイ、すなわちメモリコア用のダイと、外部インターフェースとしての第２のダイとを有する。
一実施形態では、メモリコアは、メモリセルを区分するために、複数のメモリバンクを含む。これらのメモリバンクに結合されたマルチプレクサが、メモリバンクのうちの１つ又は複数からデータを選択する。マルチプレクサは、概ね第１の集積回路ダイの縁部付近に位置する。第１の集積回路ダイは、データ入力／出力（Ｉ／Ｏ）パッドと、マルチプレクサをＩ／Ｏパッドに結合する複数のボンドワイヤとをさらに備える。Ｉ／Ｏパッドは、ボンドワイヤの距離を最小限に抑えるために、本質的に、第１の集積回路ダイの縁部付近でマルチプレクサに隣接して位置する。
他の実施形態では、メモリデバイスを構成するために、分散バンクアーキテクチャが使用される。この実施形態では、メモリセルがメモリバンクに区分される。メモリバンクは、メモリコアの物理セクション全体にわたって複数のサブアレイを備え、その結果、メモリセルの物理セクションが、様々なメモリバンクに関連付けられた複数のサブアレイを備える。マルチプレクサが、物理セクションからメモリバンクを選択する。
いくつかの実施形態では、第１及び第２の集積回路ダイが、別個のパッケージ内に収容される。他の実施形態では、第１及び第２の集積回路ダイが、同じパッケージ内に収容される。
詳細な説明
２００５年６月２４日に出願された「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｉｎｔｅｇｒａｔｉｎｇ Ｍｕｌｔｉ−Ｃｈｉｐ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅｓ」という名称の米国仮特許出願第６０／６９３，６３１号の開示を、参照により本明細書に明示的に組み込む。
いくつかの異なるＤＲＡＭアーキテクチャを検討することにより、ＤＲＡＭの内部編成が非常に似ていることは明らかである。例えば、ｘ１６（ｘ１６は外部データ幅を示す）２５６Ｍｂ ＳＤＲＡＭ、ｘ１６ ２５６Ｍｂ ＤＤＲ ＳＤＲＡＭ、ｘ１６ ２５６Ｍｂ ＤＤＲ２ ＳＤＲＡＭは、
制御論理ブロック
アドレス入力レジスタ及びデコーダ
データを格納するメモリアレイ
データ選択回路（Ｉ／Ｏゲーティング）
データ読取り回路
データ書込み回路
からなる。
大部分のブロックが３つのアーキテクチャすべてにわたって共通であることは明らかである。主な違いは、（諸機能の中でとりわけプロトコルを実装する）制御論理ブロック、列アドレス当たりのアクセスされるデータの幅、データＩ／Ｏセクションにある。これらは、通常、ＤＲＡＭのインターフェースセクションの一部とみなされ、一方、回路の残りの部分（アドレスデコーダ、メモリアレイ、データ選択）は、メモリコアの一部とみなされる。コアタイミングパラメータは、一般に、クロック周期で表すのではなく、絶対時間単位（秒）で指定される。例えば、Ｍｉｃｒｏｎの２５６Ｍｂ ＤＤＲ２ ＳＤＲＡＭデータシートには、以下のコアタイミングパラメータがリストされている。
Figure 2008544437
同様に、Ｍｉｃｒｏｎの２５６Ｍｂ ＤＤＲ ＳＤＲＡＭデータシートでは、以下のタイミング仕様が識別されている。
Figure 2008544437
Ｍｉｃｒｏｎの２５６Ｍｂ ＳＤＲＡＭデータシートでは、以下の仕様が開示されている。
Figure 2008544437
その結果、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＤＤＲ２ ＳＤＲＡＭのプロトコル及び速度は非常に異なるが、これらのタイプのＤＲＡＭすべての内部コア又はアレイが同様の特性を有することは明らかである。実際には、さらに踏み込んで、同期ＤＲＡＭすべてが、非同期コアと、プロトコル、同期動作、速度、及びシグナリングを規定するインターフェースとで構成されることを観察することができる。メモリコアは、一般にダイ総面積の約９０％〜９５％を構成する。
メモリコアとインターフェースを共通のダイ上に一体化することが、現在行われている。この手法に伴う欠点は、プロトコル、速度、又はシグナリングの変更が、例えばチップ全体の再設計を必要とすることである。これは通常、非常にコストと時間がかかり、したがって、特殊ＤＲＡＭ又は特注ＤＲＡＭを迅速かつコスト効果的に市場に投入することができないことである。本発明の一実施形態は、１つ又は複数のＤＲＡＭコアチップがインターフェースチップに接続されるマルチチップ実装を含む。インターフェースチップは、ホスト電子システムとＤＲＡＭコアチップの間にある。換言すれば、インターフェースチップは、ＤＲＡＭコアチップを囲む「ラッパ（ｗｒａｐｐｅｒ）」と考えることができる。従来のＤＲＡＭをＤＲＡＭコアチップとインターフェースチップに区分することは、好ましくは、多数の異なるアーキテクチャにわたって比較的一定である機能及び回路がＤＲＡＭコアチップ内で維持され、一方、異なるアーキテクチャ間で変わる機能及び回路がインターフェースチップに移動されるような形で行うべきである。
ＤＲＡＭコアチップは、多数の市場に適するように設計することができる（すなわち、「万能（ｕｎｉｖｅｒｓａｌ）コア」）。次に、インターフェースチップは、市場の正確なニーズ、さらにはその市場内の個々の顧客の正確なニーズを満たすように設計することができる。例として、提案されている解決策は、インターフェースチップの設計が、携帯電話市場に対するＮｏｋｉａの正確なニーズを満たすことを可能にし、別のインターフェースチップが、携帯電話市場に対するＭｏｔｏｒｏｌａの正確なニーズを満たすことを可能にする。
様々な市場のニーズに対処するために、ＤＲＡＭコアチップは、広範な周波数全体にわたって動作することが可能でなければならず、高いデータ転送速度をサポートすることが可能でなければならず、低コストでなければならない。一実施形態では、ＤＲＡＭコアチップは、非同期、ワイドであり、その自然な速度で動作する。現代のＤＲＡＭコアの場合、自然な速度は、列アクセス当たり５ｎｓから１０ｎｓの間であり、これは１００ＭＨｚから２００ＭＨｚの同期動作に等しい。すなわち、現代のＤＲＡＭコアは、１００ＭＨｚから２００ＭＨｚの速度で動作する外部メモリバス又はインターフェースに遅れずについて行くことができる。その結果、１００ＭＨｚから２００ＭＨｚで動作し、ｎビット幅（一般に１≦ｎ≦３２）である同期ＤＲＡＭの場合、クロックサイクルごとに１回、ｎ個のビットをＤＲＡＭコアからフェッチすることができる。実際、ＳＤＲＡＭはそのように動作する。
より新しい同期ＤＲＡＭは、より高いクロック速度で動作し、ＪＥＤＥＣは、２００ＭＨｚ、２６６ＭＨｚ、３３３ＭＨｚ、４００ＭＨｚの外部データ転送速度を有するＤＤＲ ＳＤＲＡＭ仕様を規定している。ＤＤＲ２ ＳＤＲＡＭと呼ばれるさらに新しい仕様は、４００ＭＨｚ、５３３ＭＨｚ、６６７ＭＨｚ、８００ＭＨｚの外部データ転送速度と共に規定されている。ＪＥＤＥＣでは、現在、８００ＭＨｚから１６００ＭＨｚのデータ転送速度に及ぶＤＤＲ３ ＳＤＲＡＭ仕様を規定しようと努力が払われている。ＧＤＤＲ ＳＤＲＡＭ、ＧＤＤＲ２ ＳＤＲＡＭ、ＧＤＤＲ３ ＳＤＲＡＭは、一般に、ＤＤＲ ＳＤＲＡＭ、ＤＤＲ２ ＳＤＲＡＭ、ＤＤＲ３ ＳＤＲＡＭより高速で動作する。しかし、外部データ転送速度が非常に急速に増しつつあっても、ＤＲＡＭコアの速度は、足並みを揃えていない。外部データ転送速度と内部コア速度の間の間隙を埋めるために、ＤＲＡＭ業界は、「プリフェッチ」と呼ばれる技法を採用した。
プリフェッチは、あらゆる列アクセスで外部データバス幅より多数のビットにアクセスすることを必要とする。例として、ｎビット幅のＤＤＲ ＳＤＲＡＭは、列アクセスごとに２ｎビットにアクセスする。これにより、外部データバスは、内部メモリコアが１００ＭＨｚから２００ＭＨｚで動作している間に、それぞれ２００ＭＨｚから４００ＭＨｚで動作することができる。図１は、従来のＤＲＡＭチップを示すブロック図である。ＤＲＡＭチップ１００は、ＤＲＡＭコア１１０と、内部データバス１２０と、ＤＲＡＭインターフェース１３０と、外部データバス１４０とを備える。表４は、ＤＲＡＭチップのプリフェッチの概念を示す。
Figure 2008544437
これは、万能ＤＲＡＭコアチップが、多数の異なる市場によって必要とされるデータ転送速度をサポートするほど十分に広いものでなければならないことを意味する。明らかに、万能ＤＲＡＭコアチップをどれだけ広くすることができるかに対しては、それがチップのコストに負の影響を及ぼし始める前に限界がある。一般に、ＤＲＡＭコアチップの幅が、コアチップ又はインターフェースチップ（特にコアチップ）をパッド制限するほど大きい場合、この解決策のコストは、非常に高いものとなるであろう。
また、現代のＤＲＡＭは、複数のバンクを特色とする。バンクは、独立にアクセスを受けることができるＤＲＡＭコアのセクションである。ＤＲＡＭコアは、同時に活性化することができるバンクに分割される。各バンク内では、１つの行が任意の所与の時間に開くことができるにすぎない。密度５１２Ｍｂまでの大抵のＤＲＡＭは、４つのバンクに編成される。１Ｇｂ（また、おそらくは４Ｇｂまで）のＤＲＡＭは、８つのバンクに編成されるが、４つのバンクだけ特定の時間ウィンドウ内で活性化することができる。これは、電力及び熱の考慮すべき点によって決まる。その結果、万能ＤＲＡＭコアチップは、複数のバンクをサポートすることが可能でなければならない。
ｘ１６ ２５６Ｍｂ ＳＤＲＡＭの内部編成を考えてみよう。ｘ１６ ２５６Ｍｂ ＳＤＲＡＭは４つのバンクを有することができ、そのそれぞれが６４Ｍｂである。各バンクは、１６個のサブアレイからなるものとして概念化することができ、各サブアレイは、８１９２×５１２行列のメモリセルである。すなわち、各サブアレイは、８１９２又は８ｋ本の行と、５１２本の列とを有する。その結果、バンクがアクセスされたとき、そのバンク内の１６個のサブアレイのそれぞれにおいて、特定の行がアクセス（活性化）される。行は、行アドレスによって決定される。１６本の行が活性化された後で、各行内の特定のビットが選択される。ビットは、列アドレスによって指定される。その結果、バンクに対する各アクセス時に、１６個のビットがアクセスされる。
図２は、４バンクの現代のＳＤＲＡＭの典型的な編成を示す。メモリセルは、４つのバンク、すなわちバンク０（２２０）、バンク１（２１０）、バンク２（２３０）、バンク３（２４０）に配列される。各バンクは、Ｐ×Ｑ×１６個のセルを含む（例えば、２５６Ｍｂ ＳＤＲＡＭについてＰ＝８１９２及びＱ＝５１２）。各バンクは、関連付けられたワード線ドライバ（２７５、２８０、２８５、２９０）と、センス増幅器（２５５、２６０、２６５、２７０）とを有する。バンクは、ＭＵＸ２５０を使用して選択される。
一実施形態では、バンクはサブアレイに編成される。図３は、サブアレイに配列されたバンクの一実施形態を示すブロック図である。この実施形態については、ＤＲＡＭがｘ１６メモリとして編成されるため、各バンクが１６個のサブアレイを有する（各サブアレイは、８Ｋ×５１２である）。
ｘ１６ ２５６Ｍｂ ＤＤＲ ＳＤＲＡＭの内部編成を考えてみる。ｘ１６ ２５６Ｍｂ ＤＤＲ ＳＤＲＡＭは、ｘ１６ ２５６Ｍｂ ＳＤＲＡＭと同様に編成され、メモリコアに多少の変更がある。コア編成に対する、より重要な変更は、すなわち、
各バンクが３２個のサブアレイを有し、
各サブアレイが、今は８１９２×２５６行列（すなわち、Ｐ＝８１９２、Ｑ＝２５６）である。３２個のサブアレイを有する理由は、ＤＤＲ ＳＤＲＡＭメモリが２ｎのプリフェッチを使用することである。これはｘ１６ ＤＤＲメモリであるため、読取り又は書込み動作について、各バンクから３２ビットにアクセスを受けなければならない。
プリフェッチは、いくつかの方法で行うことができることに留意されたい。２ｎプリフェッチをサポートすることを必要とするＰ×Ｑ行列として編成されるメモリアレイを考えてみる。１つの手法は、このＰ×Ｑアレイを２つのアレイ（すなわち、２つのＰ×Ｑ／２アレイ）に分割し、両アレイに並列でアクセスすることであり、その結果、列アドレス当たり２ビットが得られる。別の手法は、アレイを分割せず、各列アドレスについて２ビットが選択される（換言すれば、列アドレスの最下位ビットが使用されない）ように列デコーダを修正することである。第１の手法を使用する本発明のいくつかの実施形態について述べられている。しかし、本発明の教示は、異なるプリフェッチ実装に適用可能である。
ｘ１６ ２５６Ｍｂ ＤＤＲ２ ＳＤＲＡＭの編成を見ると、このｘ１６ ２５６Ｍｂ ＤＤＲ２ ＳＤＲＡＭは、ｘ１６ ２５６Ｍｂ ＳＤＲＡＭ（及びｘ１６ ２５６Ｍｂ ＤＤＲ ＳＤＲＡＭ）と同様に編成される。以下は、このメモリコアに対する変更のいくつかを識別する。
各バンクは、６４個のサブアレイを有する。各サブアレイは、今は８１９２×１２８行列（すなわち、Ｐ＝８１９２、Ｑ＝１２８）である。バンク当たり６４個のサブアレイの理由は、ＤＤＲ２ ＳＤＲＡＭが４ｎプリフェッチを使用することである。これはｘ１６ ＤＤＲ２メモリ（ｎ＝１６）であるため、読取り又は書込み動作について、各バンクから６４ビットにアクセスを受けなければならない。
あらゆる場合（ＳＤＲＡＭ、ＤＤＲ、ＤＤＲ２）において、各バンクへの／各バンクからのデータビットは、マルチプレクサ／デマルチプレクサ（以下、ＭＵＸと称される）に運ばれ、ＭＵＸは、外部ＤＱピンに接続される。このＭＵＸは、典型的には、ＤＲＡＭチップの中央にある。図４は、ＤＲＡＭ内のインターフェース及び複数のバンクのブロック図を示す。図４に示されているように、バンク０（４１０）、バンク１（４２０）、バンク２（４３０）、バンク３（４４０）は、インターフェース４５０によってアクセスされる。ＳＤＲＡＭについてはｍ＝ｎであり、ＤＤＲ ＳＤＲＡＭについてはｍ＝２ｎであり、ＤＤＲ２ ＳＤＲＡＭはｍ＝４ｎ、ＤＤＲ３ ＳＤＲＡＭ（提案中）はｍ＝８ｎであることに留意されたい。また、データＭＵＸは、典型的にはインターフェースの一部であることに留意されたい。
この構成は、すべてが単一のダイ上にあるため、従来のＤＲＡＭにとって良好に機能する。しかし、本発明の一実施形態では、インターフェースが別個のダイ上にある。本発明者らが、メモリコアを乱すことなしに、単にインターフェースだけを（別のダイに）移動しようとした場合には、ｘ１６、４バンク実装について下記で表５に示されているように、メモリコアチップ上でもインターフェースチップ上でもＩ／Ｏパッドの数が非常に大きくなる。図５は、インターフェースを除去してＤＲＡＭチップを示すブロック図である。この実施形態については、バンク０（５１０）、バンク１（５２０）、バンク２（５３０）、バンク３（５４０）が、それぞれＩ／Ｏパッド５５０、５６０、５７０、５８０に結合される。データピンだけを見て、アドレスピン、コマンドピン、電力ピン、グランドピンを無視した場合、ＤＲＡＭコアチップとインターフェースチップの間でチップ外に出なければならないデータ信号の数は、４ｍである。
Figure 2008544437
その結果、メモリコアの残りの部分を乱すことなしにインターフェースを除去すると、特により広い外部データバス幅、及びより高いデータ速度について、直ちにチップ外接続の数が非常に大きくなることは、非常に明らかである（というのは、プリフェッチの量は、データ速度が高くなるにつれて増大することになるからである）。これらの条件下では、ＤＲＡＭコアチップ若しくはインターフェースチップ、又はその両方がパッド制限を受けることになり、これは全解決策のコストを増大することになる。
一実施形態では、ＤＲＡＭコアチップとインターフェースチップの間でチップ外接続の数を削減するために、バンクからのデータＩ／Ｏの多重化の一部又はすべてが、コアチップそれ自体において行われる。
１つの選択肢は、データビットすべてを各バンクから中央ＭＵＸに経路設定し、次いで、ＭＵＸの他方の側をチップ外ドライバに接続することである。これは、中央ボンド型（ｃｅｎｔｅｒ ｂｏｎｄｅｄ）ＤＲＡＭに対する現在の慣行と非常に似ている。図６は、中央ボンド型ＤＲＡＭコアチップに関する一実施形態を示す。この例については、集積回路６００は、ＭＵＸ６５０に結合されたバンク０（６１０）、バンク１（６２０）、バンク２（６３０）、バンク３（６４０）を含む。ＭＵＸ６５０は、ボンドワイヤ６８０を介して、Ｉ／Ｏパッド６６０を通して基板ボンディングパッド６７０に接続される。
この手法に伴う欠点は、ＤＲＡＭコアダイ上のＩ／Ｏパッド６６０を基板ボンディングパッド６７０に接続するボンドワイヤ６８０が非常に長くなることである。長いボンドワイヤは、著しいインダクタンスを有し、メモリチップが動作することができる速度を制限する。
他の実施形態では、コアチップに関する縁部ボンディングが使用される。図７は、縁部ボンド型ＤＲＡＭコアチップに関する一実施形態を示す。この実施例については、集積回路７００は、バンク０（７１０）、バンク１（７２０）、バンク２（７３０）、バンク３（７４０）を含む。シリコンダイ７０５上に位置するＩ／Ｏパッド７５０は、ボンドワイヤ７８０を介して基板ボンディングパッド７６０に接続される。
ＤＲＡＭコアが象限（ｑｕａｄｒａｎｔ）当たり１つのバンクを用いて編成された場合には、データＩ／Ｏパッドの数が、先に例示されているように４ｍに等しくなる。他の選択肢は、データビットを各バンクから、（図６に示されているように）中央に位置するＭＵＸに経路設定し、次いで、ＭＵＸの他方の側から信号をダイの周縁部に経路設定することである。しかし、これは、データ信号がダイを２回、すなわちバンクから中央ＭＵＸに１回、及び中央ＭＵＸから周縁部に１回横断しなければならなくなることを意味する。これは、経路設定の複雑さを増大し、おそらくはダイ上に余分な金属層（より高いコスト）を必要とする可能性があり、メモリコアのレイテンシを増大する。
他の実施形態では、発明性のある「分散バンク」アーキテクチャが使用される。このアーキテクチャでは、バンクを１つの象限内だけに集中するのではなく、バンクが４つの象限すべてにわたって分散（又は拡散）される。このアーキテクチャを使用して、４つの象限すべてに位置するデータＭＵＸは、適切なバンクを選択し、選択されたバンクに対応するデータ信号は、チップの周縁部に容易に経路設定させられる。
図８は、集中バンクアーキテクチャに関する一実施形態を示す。この例示のために、ｘ１６、４バンク、２５６Ｍｂ ＤＤＲ２ ＳＤＲＡＭコアが使用される。しかし、異なる外部データ幅、異なる数のバンク、異なる密度、異なる量のプリフェッチを用いる任意のタイプのＤＲＡＭを、本発明の精神又は範囲から逸脱することなしに使用することができる。先に示されているように、ｘ１６、４バンク、２５６Ｍｂ ＤＤＲ２ ＳＤＲＡＭ内の各バンク（８１０、８２０、８３０、８４０）は、６４個のサブアレイからなり、各サブアレイは、メモリセルの８１９２×１２８アレイとして編成される。
図９は、分散バンクアーキテクチャに関する一実施形態を示す。この実施形態については、ＤＲＡＭコアチップが４つの象限（９１０、９２０、９３０、９４０）に分割される。各象限がバンクの一部分を含む。
図１０は、分散バンクアーキテクチャＤＲＡＭコアチップ内の象限に関する一実施形態を示す。先に論じたように、象限当たり６４個のサブアレイがあり、各サブアレイは、８１９２×１２８行列である。単一の象限内の６４個のサブアレイすべてを、集中バンクアーキテクチャで単一のバンクに割り当てるのではなく、分散バンクアーキテクチャで、単一の象限内に４つのバンクのそれぞれに対して１６個のサブアレイがある。分散バンクアーキテクチャ実施形態では、ローカルデータＭＵＸが、４つのバンクのうちの１つを選択するために、各象限内に位置する。
図１１は、分散バンクアーキテクチャの万能ＤＲＡＭコアチップの一実施形態を示すブロック図である。この実施形態については、ＤＲＡＭセルのバンクが、象限１１１０、１１２０、１１３０、１１４０の間で分散される。チップの中央に位置するアドレスデコーダ１１５０が、ワード線ドライバ１１５５、１１６４、１１７０、１１７６を、それぞれ象限１１１０、１１２０、１１３０、１１４０内で制御する。バンクのサブアレイからのデータは、センス増幅器（１１５７、１１６６、１１７２、１１７８）に出力され、それぞれのバンクの選択ＭＵＸ（１１６０、１１６８、１１７４、１１８０）に入力される。次いで、データは、象限のそれぞれについて近くに位置するデータＩ／Ｏパッド１１６２に経路設定される。
読取り又は書込み動作ごとに、６４個のデータビットが、コアチップからアクセスされるので、インターフェースチップは、ｘ１６ ＤＤＲ２ ＳＤＲＡＭ、ｘ８ ＤＤＲ２ ＳＤＲＡＭ、ｘ４ ＤＤＲ２ ＳＤＲＡＭ、ｘ２ ＤＤＲ２ ＳＤＲＡＭ、又はｘ１ ＤＤＲ２ ＳＤＲＡＭと同様に働くように設計又は構成することができる。実際には、インターフェースチップは、４ｎプリフェッチモードで動作するとき、ｘ１とｘ１６の間の任意のデータ幅をサポートするように設計することができる。
分散バンクアーキテクチャは、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＤＤＲ２ ＳＤＲＡＭ、ＤＤＲ３ ＳＤＲＡＭのようなプロトコルをサポートするのに十分柔軟である。例えば、図１１に示されているＤＲＡＭコアチップは、ＤＤＲ２速度をサポートするように、図１２に示されているように構成又は使用することができる。図１２は、ＤＤＲ２速度をサポートするように構成された分散バンクアーキテクチャＤＲＡＭコアチップを示すブロック図である。ＭＵＸ１２１０は、バンク（１２２０、１２３０、１２４０、１２５０）のうちの１つについて６４ビットのデータを選択する。ＭＵＸ１２１０は、ＤＲＡＭコアチップ上の４つの象限すべてに位置するデータＭＵＸを表す。
また、図１１に示されているＤＲＡＭコアチップは、２ｎプリフェッチモードで動作されたときＤＤＲ ＳＤＲＡＭ速度をサポートするように、図１３に示されているように構成又は使用することができる。図１３は、ＤＤＲ速度及び１７ビットから３２ビットの外部バス幅をサポートするように構成された分散バンクアーキテクチャＤＲＡＭコアチップを示すブロック図である。ＭＵＸ１３１０は、バンク（１３２０、１３３０、１３４０、１３５０）のうちの１つについて６４ビットのデータを選択する。図１３に示されている動作モードは、２ｎプリフェッチモードで１７と３２の間（境界値含む）の外部データ幅をサポートするように、適切なインターフェースチップと共に使用することができる。同じＤＲＡＭコアチップを、適切なインターフェースチップと共に使用し、図１４に示されているように動作されたとき、２ｎプリフェッチモードで９と１６の間（境界値含む）の外部データ幅をサポートすることができる。図１４は、ＤＤＲ速度及び９ビットから１６ビットの外部バス幅をサポートするように構成された分散バンクアーキテクチャＤＲＡＭコアチップを示すブロック図である。この実施形態については、ＭＵＸ１４１０は、バンク（１４２０、１４３０、１４４０、１４５０）のうちの１つについて３２ビットのデータを選択する。
また、同じＤＲＡＭコアチップを、適切なインターフェースチップと共に使用し、２ｎプリフェッチモードで１と８の間（境界値含む）の外部データ幅をサポートすることができる。図１５は、ＤＤＲ速度及び１ビットから８ビットの外部バス幅をサポートするように構成された分散バンクアーキテクチャＤＲＡＭコアチップを示すブロック図である。この実施形態については、ＭＵＸ１５１０は、バンク（１５２０、１５３０、１５４０、１５５０）のうちの１つについて１６ビットのデータを選択する。
これらのアーキテクチャから、内部データバス幅（ＤＲＡＭコアチップとインターフェースチップの間のバスの幅）は、（外部データ転送速度によって決定される）必要とされるプリフェッチの量、及び外部データバスの幅に合致するように構成することができる。外部データバスは、インターフェースチップからＡＳＩＣ又はメモリコントローラへのバスである。図１１に示されているＤＲＡＭコアチップは、表６に示されている以下のモード及び要件をサポートするように構成することができる。
Figure 2008544437
注意：
提案されているＤＤＲ３ ＳＤＲＡＭは、８ｎプリフェッチプロトコルの一例であり、
ＤＤＲ２ ＳＤＲＡＭは、４ｎプリフェッチプロトコルの一例であり、
ＤＤＲ ＳＤＲＡＭは、２ｎプリフェッチプロトコルの一例であり、
ＳＤＲＡＭは、１ｎプリフェッチプロトコル（すなわち、プリフェッチ不要）の一例である。
この場合も、図１１に示されているＤＲＡＭコアチップについて、表７に示されているように、３つの動作モードを規定することができ、それらを表すように、２ビットバイナリコードを割り当てることができる。
Figure 2008544437
これらの２ビット（モード［１：０］）は、内部データバス幅が外部の手段を介して選択されるような、ＤＲＡＭコアチップに対する入力とすることができる。例えば、コアチップに対するモード［１：０］入力は、コアチップ上の、又はインターフェースチップ上のヒューズによって選択することも、どちらかのチップのパッケージ内の（又は共通パッケージ内の）、又はプリント回路板上のプルアップ抵抗若しくはプルダウン抵抗によって選択することも、インターフェースチップ上のレジスタによって駆動することも、コアチップに対するアドレス入力の一部とすることもできる。
ＤＲＡＭコアチップに対するモード［１：０］入力が、インターフェースチップ内のレジスタによって制御されるものと仮定しよう。図１６は、動作モードを選択するためのデコーダを含むＤＲＡＭコアチップの一部分に関する一実施形態を示す図である。このコアチップ内のデコーダ１６１０は、図１６に示されているように、モード［１：０］入力に気付いている。
以下で開示されている実施形態は、概念を説明するためだけのものとして、図１１に示されているＤＲＡＭコアチップに基づいていること、また、以下の実施形態は、密度、バンクの数、内部編成、サブアレイの数が異なるＤＲＡＭコアチップに適用可能であることに留意されたい。話を簡単にするために、バンク０だけが、様々な動作モードでアクセスされて示されている。
モードデコーダの真理値表が、表８で下記に示されている。下記の表８において、
ＲＡ＝行アドレス
Ｘ＝無視
Ｈ＝アサート済み
Ｌ＝未アサート
Figure 2008544437
本発明の技法に基づいて、図１１に示されている実施形態など万能ＤＲＡＭコアチップは、多種多様なデータ速度及び幅をサポートするように構成することができる。例えば、図１１に示されているコアチップは、最大８＊ｆＭＢ／秒のデータ転送速度をサポートすることができ、ただしｆは、このＤＲＡＭコアが、プリフェッチを使用することなしに（すなわち、１ｎのプリフェッチを使用して）外部データバスと同期して動作することができる最大クロックレート（単位ＭＨｚ）である。現代のＤＲＡＭプロセス及び設計については、ｆは、一般に１００ＭＨｚと２００ＭＨｚの間である。その結果、図１１に示されているＤＲＡＭコアチップは、８００ＭＢ／秒と１６００ＭＢ／秒（１．６ＧＢ／秒）の間の最大データ転送速度をサポートする。
特注メモリをコスト効果的に構築するために、ＤＲＡＭコアチップが様々な市場で使用されることが絶対必要である。これは、規模の経済によりコアチップのコストを削減することになる。メモリコアは、一般にシリコン面積の９０％から９５％であるため、コスト全体が低くなる可能性がある。ここで、本発明者らは、２つの所見を述べることができる。
万能ＤＲＡＭコアチップに対するいくつかの市場は、性能を代償として低電力を高く評価し（例えば、携帯電話及び他のハンドヘルドデバイス）、一方、他の市場は、より高速を達成するために電力を犠牲にすることになる（例えば、ＰＣグラフィクス及びゲームコンソール市場）。
半導体作製プロセスは、本来、事実上統計的なものである。すなわち、統計的に有意な数の同一のチップを作製する場合、そのチップのいくつかは標的速度未満でしか動作することができないことになり、そのチップのいくつかは標的速度で動作することが可能になり、またそのチップのいくつかは標的速度より速く動作することが可能になる。これらは、業界において、それぞれ低速（ｓｌｏｗ）部品、標準（ｔｙｐｉｃａｌ）部品、高速（ｆａｓｔ）部品として知られる。通常、高速部品は、他の部品に勝る価格プレミアムで販売され、一方、低速部品は、標準部品に比べて、より低い価格で販売される。
しかし、低速部品は、一般に標準部品より少ない電力を消費し、標準部品は、一般に高速部品より少ない電力を消費する。その結果、インターフェースチップに接続される前に、ＤＲＡＭコアチップをそれらの最大動作速度に従って分類することができる場合（通常、「速度ビンニング（ｓｐｅｅｄ ｂｉｎｎｉｎｇ）」と呼ばれる）、
低電力市場向けに設計されたインターフェースチップ（例えば、携帯電話市場向けのＳＤＲＡＭのようなインターフェース）を低速コア部品に接続し、
高性能／高速市場向けに設計されたインターフェースチップ（例えば、ゲームコンソール市場向けのＧＤＤＲ３のようなインターフェース）を高速コア部品に接続し、
電力にも性能にも敏感な市場向けに設計されたインターフェースチップ（例えば、サーバ市場向けのＤＤＲのようなインターフェース）を標準コア部品に接続することができる。
これにより、解決策すべてのＡＳＰ（ａｖｅｒａｇｅ ｓｅｌｌｉｎｇ ｐｒｉｃｅ又はａｖｅｒａｇｅ ｓａｌｅｓ ｐｒｉｃｅ（平均販売価格））を最大化することができる。というのは、コアチップすべてが自然な拠り所を有するからである。
メモリチップの速度ビンニングは、一般に、パッケージされた後で行われる。メモリチップの単純な速度分類（ｓｐｅｅｄ ｓｏｒｔ）は、それ自体ウェハレベルで行うことが可能であることに留意されたい。速度分類又は速度ビンニングを行うために、テスタとしても知られるＡＴＥ（自動テスト機器）を使用する必要がある。
ＤＲＡＭコアチップを速度ビンニングするとき、読取り（Ｒｅａｄ）、書込み（Ｗｒｉｔｅ）、活性化（Ａｃｔｉｖａｔｅ）（１つ又は複数のページを開く）、プリチャージ（Ｐｒｅｃｈａｒｇｅ）（１つ又は複数のページを閉じる）、リフレッシュ（Ｒｅｆｒｅｓｈ）のような基本動作に必要とされる時間を測定する必要がある。この要件を満たすために、本発明によって規定されるＤＲＡＭコアチップは、独立動作することが可能な、完全に機能する非同期ＤＲＡＭチップである。換言すれば、ＤＲＡＭコアチップは、データを格納するために使用される内部アレイにアクセスするために必要とされる必須の回路及び機能すべてを含む。
メモリメーカ、特にＤＲＡＭ製造者は、メモリコアに冗長性を組み込む。例えば、メモリアレイをＰ×Ｑ（Ｐ行及びＱ列）として編成しようとする場合、実際のアレイは、（Ｐ＋ｉ）×（Ｑ＋ｊ）として設計され、ただしｉ及びｊは、それぞれＰ及びＱに比べて小さい。これにより、メモリメーカは、主アレイ内のｉ個までの欠陥行を冗長行と、また主アレイ内のｊ個までの欠陥列を冗長列と置き換えることができる。冗長行及び冗長列の助けにより、メモリメーカは、歩留まり（すなわち、完全に機能するチップの割合）を９０％以上に高めることができる。典型的なＤＲＡＭ製造フローでは、ウェハ上の個々のダイが低速で検査され、一部機能するダイ（すなわち、いくつかの欠陥行及び／又は欠陥列を有するダイ）がマークされる。これらのマークされたダイ上の欠陥行及び／又は欠陥列は、それぞれ冗長行及び／又は冗長列と置き換えられる。
しかし、（いくつかの欠陥行及び／又は欠陥列を有するため）冗長行及び／又は冗長列を使用するダイは、冗長行及び／又は冗長列を使用しないダイより低速になる。これは、冗長性がどのようにメモリに組み込まれるか、またそれがどのようにイネーブルにされるかという性質によるものである。したがって、
高性能市場向けに設計されるインターフェースチップは、主アレイ内に欠陥行及び／又は欠陥列を有していないＤＲＡＭコアダイに接続されてもよい。
他の実施形態では、メモリコアダイの欠陥行及び／又は欠陥列が冗長行及び／又は冗長列と置き換えられないが、メモリコアダイを（Ｐ／ｙ）×（Ｑ／ｚ）として動作するように構成され、ただしｙ及びｚは、好ましくは２のべき乗（２０＝１を含む）である。次いで、これらのＤＲＡＭコアチップは、高性能市場向けに設計されるインターフェースチップに接続されてもよい。
先に見たように、ＤＲＡＭメーカは、より高い外部データ転送速度をサポートするために、プリフェッチを使用する。例えば、ＤＤＲ２ ＳＤＲＡＭは、４ｎフェッチを使用する。これは、ｎビット幅の外部データバスについて、読取り又は書込みごとに４ｎデータビットがメモリコアからアクセスされることを意味する。（メモリコアとインターフェースが同じダイ上にある）従来のＤＲＡＭでは、プリフェッチの量を増大することにより、ダイ上の金属相互接続の量が増大し、これがコストに対して穏やかな影響を及ぼす。本明細書で述べられている発明では、プリフェッチの量を増大すると、メモリコアチップ又はインターフェースチップ、或いはその両方がパッド制限を受ける可能性がある。パッド制限を受けると、コストが実質的に増大する可能性がある。
バーストモードは、メモリチップのデータ転送速度を増大するために使用することができる別の技法である。バーストモードでは、メモリチップは、列アドレス当たり複数のデータビットを読み取る、又は書き込む。例えば、４ｎのバーストモード用に構成されるｎビット幅（外部データバス幅）のメモリチップは、所与の列アドレスについて４ｎビットをメモリコアからアクセスすることになる。その結果、これは、バーストモードでは同じデータワイヤが使用されることを除いて４ｎプリフェッチと非常に似ている。換言すれば、（４ｎプリフェッチではなく）４ｎバーストモードをサポートするメモリチップでは、メモリコアとインターフェースの間の内部データバスが、ｎビット幅しかない。内部バス内の各線は、時間で分離される４データビットを搬送する。
プリフェッチとバーストモードとの違いが図１７Ａ及び図１７Ｂに示されている。図１７Ａは、４ｎプリフェッチに関する内部データバスレートと外部データバスレートとの関係を示すブロック図である。メモリコア１７１０は、内部データバス１７１５を介して、４ｎ＠ｆ１，Ｈｚデータ転送速度でメモリインターフェース１７２０に結合される。メモリインターフェース１７２０は外部データバス１７２５に結合され、これらの条件下で、外部データバスは、ｎ＠４＊ｆ１，Ｈｚデータ転送速度で動作する。図１７Ｂは、４ｎの長さを用いたバーストモードに関する内部データバスレートと外部データバスレートとの関係を示すブロック図である。メモリコア１７３０は、内部データバス１７４０を介して、ｎ＠４＊ｆ２，Ｈｚデータ転送速度でメモリインターフェース１７５０に結合される。メモリインターフェース１７５０は外部データバス１７６０に結合され、バースト動作モードについて、外部データバスは、ｎ＠４＊ｆ２，Ｈｚデータ転送速度で動作する。
一般に、プリフェッチは、バーストモードより高い外部データ転送速度を実現することになる。しかし、バーストモードは、コアチップとインターフェースチップの間のチップ外接続の量を増大しない。その結果、いくつかの実施形態では、バーストモード機能を有する本発明のＤＲＡＭコアチップを設計することが好ましい。
前述のように、本発明の態様の１つは、メモリコアチップを検査及び速度ビンニングし、次いで適切なインターフェースチップを接続する能力である。ＤＲＡＭコアチップの検査及び速度ビンニングは、通常、テスタ上で行われる。これは、コアチップが、通常、コアチップの出力からいくらかの距離（数インチ）にあるテスタの入力を駆動するために、十分に強い出力ドライバを有することを必要とする。しかし、通常の動作モードでは、インターフェースチップの入力は、コアチップの出力にはるかに近くなる（１インチ未満）。その結果、通常の動作モードではコアチップ内に強い出力ドライバを有することは必要でない。両方の要件を満たすために、いくつかの実施形態では、ＤＲＡＭコアチップは、強度又は駆動能力を調整可能である出力ドライバを有することが好ましい。例えば、コアチップは、デフォルトで、テスタの入力へのいくらかの距離にわたって信号を駆動することが可能である通常の強度の出力ドライバを有することができる。しかし、インターフェースチップがコアチップに接続されたとき、インターフェースチップからの信号により、コアチップの出力ドライバの駆動強度が低減される。
いくつかの実施形態では、ＤＲＡＭコアチップとインターフェースするインターフェースチップの出力ドライバが、同様の調整可能な駆動強度能力を有する。これにより、コアチップに接続する前に、インターフェースチップを別々に検査することができる。駆動強度が調整可能なドライバは、インターフェースチップ上において、電子ホストシステムにインターフェースするピン上で必ずしも必要とされないことに留意されたい。しかし、駆動強度をシステム又は外界の要件に合わせることができるように、これらのドライバ上でも調整可能な強度機能を有することが好ましい。ＤＲＡＭコアチップの場合と同様に、コアチップと通信するインターフェースチップ上の出力ドライバの強度は、コアチップからの信号によって制御されることが好ましい。
図１８は、マルチチップメモリ実装例を示すブロック図である。この解決策は、ＤＲＡＭコアチップ１８１０と、インターフェースチップ１８２０とを含む。いくつかの実施形態では、本発明のＤＲＡＭコアチップの主な特徴は、
独立動作が可能である非同期又は同期ＤＲＡＭ、
複数のＤＲＡＭコアチップを、１つ又は複数のインターフェースチップと共に結合することができる、
複数のインターフェースチップを、１つ又は複数のＤＲＡＭコアチップと共に結合することができる、
ＤＲＡＭコアチップ上のインターフェースは、特注の、及び／又は業界標準のインターフェースを含むことができる、
アドレス入力を有する（バンクアドレス、行アドレス、列アドレス−行アドレスと列アドレスは、別個の入力上にあることも、同じピン上で多重化することもできる）、
アドレスストローブ、読取り／書込み、出力イネーブル、データマスク）のようなコマンド入力を有する、
動作モードを決定する制御入力を有する−諸例は、内部データバス（メモリコアチップとインターフェースチップの間のバス）の幅を決定する入力、及び出力ドライバの強度を決定する入力である、
インターフェースチップによって実行される機能のなんらかの側面を決定する制御出力を有する、
内部データバス幅≧外部データバス幅（インターフェースチップからメモリコントローラ又はＡＳＩＣへのバス）、
任意選択のバーストモード機能、
出力ドライバに対する調整可能な駆動強度、
速度で表して明らかに特徴付けることができる読取り（Ｒｅａｄ）、書込み（Ｗｒｉｔｅ）、活性化（Ａｃｔｉｖａｔｅ）、プリチャージ（Ｐｒｅｃｈａｒｇｅ）、リフレッシュ（Ｒｅｆｒｅｓｈ）のような明確な標準動作が可能、
独立に（すなわち独立モードで）検査、バーンイン、速度ビンニングすることができることである。
いくつかの実施形態では、本発明のインターフェースチップの主な特徴は、
メモリコントローラによって使用されるプロトコルを実装する、
インターフェースチップは、ＤＤＲ ＳＤＲＡＭ、ＤＤＲ２ ＳＤＲＡＭ、ＧＤＤＲ２ ＳＤＲＡＭなどのような業界標準のプロトコルを実装する、
インターフェースチップは、特注の拡張（例えば、１つ又は複数の顧客との相互合意によって指定される拡張を有するＧＤＤＲ２ ＳＤＲＡＭ）と共に業界標準のプロトコルを実装する、
インターフェースチップは、１つ又は複数の顧客によって指定される完全に特注のプロトコル、又は社内で開発された完全に特注のプロトコルを実装する、
インターフェースチップは、プロトコルを外部インターフェースからＤＲＡＭコアチップのインターフェース（例えば、同期から非同期、及び非同期から同期）に変換する変換器として動作する、
インターフェースチップは、外部インターフェースによって使用されるシグナリングを決定する、
例えば、シングルエンド、疑似差動、完全差動、
例えば、プッシュプル出力、オープンドレイン／コレクタ出力、
例えば、非同期、同期、ソース同期、クロックがデータストリーム内に符号化される／埋め込まれるＳｅｒＤｅｓのようなもの、
外部データバスの幅を決定する、
メモリチップの動作の速度を決定する（メモリチップとは、本発明者らは、ＤＲＡＭチップとインターフェースチップの組合せを意味する）、
外界によって見られるメモリチップのピンアウトを決定する、
メモリチップのピンアウトをＡＳＩＣ／メモリコントローラのピンアウトとより良く合致させ、ボード経路設定の複雑さを低減する、
特別な、又は特注の機能及び動作モードを実装することであり、
例、特別な電力管理機能及び動作モード、
例、特別な誤り検出及び誤り訂正機能、並びに他のタイプの冗長能力及び機能。
本発明のＤＲＡＭコアチップ及びインターフェースチップは、いくつかの異なる方法で共に接続されてもよい。
１つ又は複数のＤＲＡＭコアチップと１つ又は複数のインターフェースチップを互いに電気的に接続することができ、その組合せ全体を単一のパッケージ内に容れることができる（例えば、単一のＤＲＡＭコアチップダイと単一のインターフェースチップダイ、複数のＤＲＡＭコアチップダイと単一のインターフェースチップダイ、又は単一のＤＲＡＭコアチップダイと複数のインターフェースチップダイ）。
コアチップダイを別個のパッケージ内に容れることができ、次いで、インターフェースチップダイを、コアチップダイを含むパッケージに電気的に接続することができる。
インターフェースチップダイを別個のパッケージ内に容れることができ、次いで、コアチップダイを、インターフェースチップダイを含むパッケージに電気的に接続することができる。
コアチップダイを別個のパッケージ内に容れることができ、インターフェースチップダイを別個のパッケージ内に容れることができ、それらの２つのパッケージを、互いに電気的に接続することができる。
複数のＤＲＡＭコアチップダイを別個のパッケージ内に容れることができ、インターフェースチップダイを別個のパッケージ内に容れることができ、それらの２つのパッケージを、互いに電気的に接続することができる。
ＤＲＡＭコアチップダイを別個のパッケージ内に容れることができ、複数のインターフェースチップダイを別個のパッケージ内に容れることができ、それらの２つのパッケージを、互いに電気的に接続することができる。
ＤＲＡＭコアチップダイとインターフェースチップダイは、本発明の精神及び範囲から逸脱することなしに、どのような方法で電気的に接続させることもできる。
本発明の一側面は、本発明に従って構築されるマルチチップＤＲＡＭが、特にＤＲＡＭコアチップダイとインターフェースチップダイが別々にパッケージされ、次いで互いに接続されたならば、従来のＤＲＡＭより高いコストを有する可能性があることである。これは、余分なパッケージに伴うコストによるものである。これを改善するための１つの方法は、複数のＤＲＡＭコアチップダイを単一のパッケージ内に容れることである。この考察のために、２つのＤＲＡＭコアチップダイを単一のパッケージ内に容れ、各ダイが２５６Ｍｂ密度のデバイスであると考えるものとする。典型的なＤＲＡＭ製造プロセスは、ウェハが完全に加工された後で以下のシーケンスを有する可能性がある。
ウェハ上のＤＲＡＭダイは、低速で検査され、欠陥行及び／又は欠陥列を有するダイがマークされる。
欠陥行及び／又は欠陥列が、冗長行及び／又は冗長列と置き換えられる。
ウェハが個々のダイにダイシングされ、次いで個々のダイがパッケージされる。
パッケージされた部品は、機能について検査される−パッケージング工程によって損傷された部品が省かれる。
検査済みのパッケージされた部品は、初期故障部品を省くために、長期バーンインにかけられる。
バーンイン済み部品は、任意選択で再び機能について検査され、出荷される。
それにより、２つの２５６Ｍｂ ＤＲＡＭコアダイを単一のパッケージ内に容れる場合、部品がパッケージされバーンインされた後で、以下の３つのビンが生成される可能性がある。
ビンＡ−どちらのＤＲＡＭコアチップダイも機能し、その結果、総能力は５１２Ｍｂである。
ビンＢ−ＤＲＡＭコアチップダイの１つだけ機能し、その結果、総能力は２５６Ｍｂである。
ビンＣ−どちらのＤＲＡＭコアチップダイも機能せず、その結果、総能力は０Ｍｂである。
ビンＣ部品は、廃棄すべきである。次に、ビンＢ部品を、２５６Ｍｂデバイスしか必要としない市場及び／又は顧客に対して使用することができる。例えば、ハンドヘルドデバイス製造者は、２５６Ｍｂ ＤＲＡＭしか必要としない可能性がある。その結果、ビンＢ部品は、この製造者向けに設計されたインターフェースチップに接続することができる。他の市場及び／又は製造者は、５１２Ｍｂデバイスを必要とする可能性がある。例えば、ネットワークルータ製造者は、５１２Ｍｂ ＤＲＡＭを必要とする可能性がある。その結果、適切なインターフェースチップをビンＡ部品に接続することによって、ビンＡ部品をこの製造者向けに使用することができる。この概念は、単一のパッケージ内の３つ以上のＤＲＡＭコアチップダイ、並びにあらゆる密度のＤＲＡＭコアチップダイを包含するように拡張することができる。
上記で開示されているように、いくつかの実施形態は、複数のＤＲＡＭコアチップを単一のインターフェースチップに接続する着想を包含する。コアチップは、いくつかの異なる方法でインターフェースチップに接続されてもよい。これらの方法のいくつかは、下記で、また図１９で述べられている。この場合も、例示のために、２つの４バンク２５６Ｍｂ ＤＲＡＭコアチップ（図１１）がインターフェースチップに接続されると仮定するものとする。コアチップのそれぞれは、インターフェースチップに接続するように設計された６４ビット幅のデータバスを有する。下記で説明されている着想は、異なる数のバンク、密度、データバス幅などを有するＤＲＡＭコアチップに適用可能であることに留意されたい。
１つ方法（１９１０）では、ＤＲＡＭコアチップを選択するために、行アドレスが使用される。第２の方法（１９２０）では、ＤＲＡＭコアチップを選択するために、バンクアドレスが使用される。第３の方法（１９３０）では、ＤＲＡＭコアチップを選択するために、列アドレスが使用される。
２つのＤＲＡＭコアチップは、任意の所与の時間に１つのコアチップだけにアクセス可能であるように、インターフェースチップに接続される。すなわち、２つのコアチップは、電子ホストシステムにとって、４つのバンクを有する単一の５１２Ｍｂ ＤＲＡＭとして見える。これは、インターフェースチップが、一方又は他方のコアチップを選択するために、行アドレスを使用することになることを意味する。
２つのＤＲＡＭコアチップは、任意の所与の時間にどちらのコアチップにもアクセス可能であるように、また２つのチップが、外界の電子ホストシステムにとって、８つのバンクを有する単一の５１２Ｍｂ ＤＲＡＭとして見えるように、インターフェースに接続される。これは、インターフェースチップが、一方又は他方のコアチップを選択するために、バンクアドレスを使用することになることを意味する。
２つのＤＲＡＭコアチップは、任意の所与の時間にどちらのコアチップにもアクセス可能であるように、また２つのチップが、電子ホストシステムにとって、４つのバンクを有する単一の５１２Ｍｂ ＤＲＡＭとして見えるように、インターフェースチップに接続される。インターフェースチップは、一方又は他方のコアチップを選択するために、列アドレスを使用する。他の実施形態ではインターフェースチップが常に両コアチップに並列でアクセスし、その結果、コアチップとインターフェースチップの間のデータバスが１２８ビット幅になることに留意されたい。この実施形態では、インターフェースチップが外部データ転送速度を２倍にする。換言すれば、プリフェッチの量が２倍にされている。
他の実施形態では、ＤＲＡＭコアチップの、インターフェースチップに対する接続がプログラム可能であるように、マルチチップ解決策が構成される。例えば、顧客は、２つの４バンク、６４ビット幅２５６Ｍｂ ＤＲＡＭコアチップを、プログラム可能な手段によってインターフェースチップに接続するために、上記でリストされている３つの方法のうち１つを選択することができる。これらの手段は、インターフェースチップ又はコアチップ上のヒューズを使用すること、パッケージ基板又はプリント回路板上のプルアップ抵抗又はプルダウン抵抗を使用すること、或いはインターフェースチップ又はコアチップ上のレジスタによるものを含む。しかし、ＤＲＡＭコアチップをインターフェースチップに接続する任意の方法を、本発明の精神又は範囲から逸脱することなしに行うことができる。
本発明の他の実施形態は、複数のＤＲＡＭコアチップをインターフェースチップに接続することによって冗長メモリシステムを構築することを含む。例えば、複数のコアチップがインターフェースチップに接続されたとき、以下を含めて、いくつかの手段によって冗長性が追加される。すなわち、
データがメモリコントローラによってメモリに書き込まれたとき、データの同一のコピーを各コアチップの対応するロケーションに格納すること。データがメモリコントローラによって読み戻されたとき、インターフェースチップは、データの複数のコピーを、異なるコアチップから読み取り、正しいコピーを選択し、それをメモリコントローラに送ることができる。正しいコピーは、多数決のような手段によって、及び／又はパリティビット若しくはＥＣＣビットを使用することによって決定することができる。
ｎ個のデータビットを格納するために（ｎ＋ｍ）ビットを使用すること。
本発明の他の態様は、様々なタイプのメモリコアチップを、共通のインターフェースチップの背後に配置することである。例えば、ＤＲＡＭコアチップ、ＳＲＡＭ（スタティックランダムアクセスメモリ）チップ、フラッシュチップの任意の組合せを共通のインターフェースチップの背後に配置することができる。マルチチップパッケージ（ＭＣＰ）メモリ解決策は、今日、携帯電話及びハンドヘルド市場において、かなり一般的である。現行のＭＣＰ解決策に伴う問題は、これらのメモリ（ＤＲＡＭ、ＳＲＡＭ、フラッシュ）のそれぞれが、異なるインターフェースを有し、それによりメモリコントローラ、パッケージング、ボード経路設定の設計が複雑になることである。ＤＲＡＭコアチップ、ＳＲＡＭ、フラッシュの任意の可能な組合せを共通のインターフェースチップの背後に配置することにより、メモリコントローラ設計が簡素化される。というのは、これらの各メモリタイプの特異性が、メモリコントローラから隠されるからである。さらに、ボード経路設定が簡素化される。
本発明の他の態様は、大きな低速のメモリ、並びにより小さい、より高速のメモリを共通のインターフェースチップの背後に配置すること、またその高速の方のメモリを、低速の方のメモリのためのキャッシュとして使用することである。例えば、ＳＲＡＭチップは、ＤＲＡＭコアチップのためのキャッシュとして使用することができ、或いはＤＲＡＭコアチップは、フラッシュチップのためのキャッシュとして使用することができる。キャッシュがメモリコントローラにとって透過となるように、キャッシュ管理論理をインターフェースチップに組み込むことができる。別法として、キャッシュは、メモリコントローラにとって見えるようにし、メモリコントローラによって管理することができる。１つ又は複数のＤＲＡＭコアチップ及びＳＲＡＭチップにインターフェースするように設計されたインターフェースチップの場合について考えてみよう。ＳＲＡＭチップは、最近開かれたＤＲＡＭコアチップ内の行をキャッシュするために使用することができる。ＳＲＡＭは、ＤＲＡＭ内の最近開かれた行の内容全体をキャッシュする、又はＤＲＡＭ内の最近開かれた行の内容の一部をキャッシュするために使用することができる。キャッシュの（連想としては、キャッシュ線、ＤＲＡＭ行とＳＲＡＭキャッシュ線とのマッピングなどの）特性は、インターフェースチップ内のある種のレジスタをプログラムすることによって決定されてもよい。近い将来にアクセスされる高い可能性を有するデータを格納することによって、システム性能が改善される。
また、キャッシュを使用することは、インターフェースチップがＤＲＡＭコアチップからのデータの投機的プリフェッチを行うこと（またそれをＳＲＡＭキャッシュチップ内に格納すること）を可能にし、この場合も、システム性能が改善される。さらに、インターフェースチップは、（キャッシュとして使用される）密度の異なるＳＲＡＭチップと共に動作することができる。これは、同じインターフェースチップが市場内のいくつかの異なるセグメントを跨いで使用されることを可能にする。例えば、ＤＲＡＭ／ＳＲＡＭの組合せメモリデバイスは、ＤＲＡＭ容量が５１２Ｍｂであり、ＳＲＡＭ容量が０Ｍｂから３２Ｍｂに及ぶ共通のインターフェースを含むことができる。これにより、ＤＲＡＭ供給者は、５１２Ｍｂ ＤＲＡＭ＋３２Ｍｂ ＳＲＡＭの組合せを市場の高性能セグメント内で出荷し、５１２Ｍｂ ＤＲＡＭ＋８Ｍｂ ＳＲＡＭの組合せを市場の主流セグメント内で出荷し、５１２Ｍｂ ＤＲＡＭ（ＳＲＡＭキャッシュなし）を市場のバリューセグメント内で出荷することができる。
本発明の技法は、ＤＲＡＭに適用可能であるだけではない。したがって、ＤＲＡＭコアチップは、必ずしもトレンチキャパシタデバイス又はスタックキャパシタデバイスであることを必要としない。本発明は、ＭＲＡＭ（磁気ＲＡＭ）、ＦＲＡＭ（強誘電体ＲＡＭ）、オボニックスメモリ、分子メモリ（例えば、ＺｅｔｔａＣｏｒｅによって開発されたメモリ技術）、カーボンナノチューブメモリ（例えば、Ｎａｎｔｅｒｏ Ｉｎｃ．によって開発されたメモリ技術）などのような様々なメモリ技術に適用可能である。
本発明の他の態様は、ＦＣＲＡＭ（Ｆａｓｔ Ｃｙｃｌｅ ＲＡＭ）、ＲＬＤＲＡＭ（Ｒｅｄｕｃｅｄ Ｌａｔｅｎｃｙ ＤＲＡＭ）、ＥＳＤＲＡＭ（Ｅｎｈａｎｃｅｄ ＳＤＲＡＭ）のような異なるアーキテクチャを有するＤＲＡＭコアチップと共に使用することができることである。
本発明のいくつかの実施形態は、市場及び顧客のニーズに従ってメモリコアのインターフェースを変えながら、広範な市場全体にわたって共通のメモリコアの使用を可能にする。また、市場内の様々なセグメントのニーズに対処するように、インターフェースの背後でメモリコアを変更しながら、インターフェースを一定に保つことを可能にする。
本発明について特定の例示的な実施形態で表して述べたが、当業者なら、本発明の精神及び範囲から逸脱することなしに、様々な修正及び改変を加えることができることが理解されるであろう。
従来のＤＲＡＭチップを示すブロック図である。 ４バンクの現代のＳＤＲＡＭの典型的な編成を示す図である。 サブアレイに配列されたバンクの一実施形態を示すブロック図である。 ＤＲＡＭ内のインターフェース及び複数のバンクのブロック図である。 インターフェースを除去してＤＲＡＭチップを示すブロック図である。 中央ボンド型ＤＲＡＭコアチップに関する一実施形態を示す図である。 縁部ボンド型ＤＲＡＭコアチップに関する一実施形態を示す図である。 集中バンクアーキテクチャに関する一実施形態を示す図である。 分散バンクアーキテクチャに関する一実施形態を示す図である。 分散バンクアーキテクチャＤＲＡＭコアチップ内の象限に関する一実施形態を示す図である。 分散バンクアーキテクチャの万能ＤＲＡＭコアチップの一実施形態を示すブロック図である。 ＤＤＲ２速度をサポートするように構成された分散バンクアーキテクチャＤＲＡＭコアチップを示すブロック図である。 ＤＤＲ速度及び１７ビットから３２ビットの外部バス幅をサポートするように構成された分散バンクアーキテクチャＤＲＡＭコアチップを示すブロック図である。 ＤＤＲ速度及び９ビットから１６ビットの外部バス幅をサポートするように構成された分散バンクアーキテクチャＤＲＡＭコアチップを示すブロック図である。 ＤＤＲ速度及び１ビットから８ビットの外部バス幅をサポートするように構成された分散バンクアーキテクチャＤＲＡＭコアチップを示すブロック図である。 動作モードを選択するためのデコーダを含むＤＲＡＭコアチップの一部分に関する一実施形態を示す図である。 ４ｎプリフェッチに関する内部データバスレートと外部データバスレートとの関係を示すブロック図である。 ４ｎの長さを用いたバーストモードに関する内部データバスレートと外部データバスレートとの関係を示すブロック図である。 マルチチップメモリ実装例を示すブロック図である。 単一のインターフェースチップの背後で２つのＤＲＡＭコアチップをスタックするための技法を示す図である。

Claims (24)

  1. 複数のメモリセルを備えるメモリコア、及び、前記メモリコアの前記メモリセルにアクセスするための第１のインターフェース回路を備える少なくとも１つの第１の集積回路ダイと、
    前記第１のインターフェース回路を介して前記メモリコアにアクセスするための、また前記メモリコアを外部回路にインターフェースするための第２のインターフェースを備える、前記第１の集積回路ダイに電気的に結合された少なくとも１つの第２の集積回路ダイと
    を備えるメモリデバイス。
  2. 複数の第１の集積回路ダイをさらに備える、請求項１に記載のメモリデバイス。
  3. 複数の第２の集積回路ダイをさらに備える、請求項１に記載のメモリデバイス。
  4. 前記少なくとも１つの第１の集積回路ダイを収容するための第１のパッケージと、
    前記少なくとも１つの第２の集積回路ダイを収容するための第２のパッケージと
    をさらに備える、請求項１に記載のメモリデバイス。
  5. 前記第１及び第２の集積回路ダイを収容するための単一のパッケージをさらに備える、請求項１に記載のメモリデバイス。
  6. 前記少なくとも１つの第１の集積回路ダイを収容するための、また複数の第２の集積回路ダイを収容するための単一のパッケージをさらに備える、請求項１に記載のメモリデバイス。
  7. 複数の第１の集積回路ダイを収容するための、また前記少なくとも１つの第２の集積回路ダイを収容するための単一のパッケージをさらに備える、請求項１に記載のメモリデバイス。
  8. 複数の第１の集積回路ダイを収容するための第１のパッケージと、
    前記少なくとも１つの第２の集積回路ダイを収容するための第２のパッケージと
    をさらに備える、請求項１に記載のメモリデバイス。
  9. 前記第２の集積回路ダイの前記第２のインターフェースが、前記外部回路と前記第１の集積回路の第１のインターフェースとの間でプロトコルを変換するためのものである、請求項１に記載のメモリデバイス。
  10. 前記プロトコルが、異なるプロトコルを含む、請求項９に記載のメモリデバイス。
  11. 前記第２の集積回路ダイの前記第２のインターフェースが、同期プロトコルと非同期プロトコルの間で変換するためのものである、請求項９に記載のメモリデバイス。
  12. 前記第２の集積回路ダイの前記第２のインターフェースが、特注プロトコルと業界標準プロトコルの間で変換するためのものである、請求項９に記載のメモリデバイス。
  13. 前記第１の集積回路ダイの前記第１のインターフェース回路が、前記メモリセルに対する読取り動作を実現する、請求項１に記載のメモリデバイス。
  14. 前記第１の集積回路ダイの前記第１のインターフェース回路が、前記メモリセルに対する書込み動作を実現する、請求項１に記載のメモリデバイス。
  15. 前記第１の集積回路ダイの前記第１の集積回路が、前記メモリセルに対する活性化動作、プリチャージ動作、リフレッシュ動作を実現する、請求項１に記載のメモリデバイス。
  16. 前記第１の集積回路ダイが、前記メモリセルを区分するための複数のメモリバンクを備える、請求項１に記載のメモリデバイス。
  17. 前記メモリバンクが、複数の物理セクション全体にわたって分散バンクアーキテクチャで構成された複数のサブアレイを備え、その結果、前記メモリセルの物理セクションが、様々なメモリバンクに関連付けられた複数のサブアレイを備える、請求項１６に記載のメモリデバイス。
  18. 前記メモリセルが、少なくとも１つの不揮発性メモリセルを備える、請求項１に記載のメモリデバイス。
  19. 前記メモリセルが、少なくとも１つの揮発性メモリセルを備える、請求項１に記載のメモリデバイス。
  20. 複数のメモリセルを備えるメモリコア、及び、前記メモリセルと第１のインターフェース回路との間でデータを転送するためにデータ転送速度を動的に構成するための、前記メモリセルに結合された第１のインターフェース回路を備える第１の集積回路ダイと、
    前記第１のインターフェース回路を介して前記メモリコアからデータにアクセスするための、また前記メモリコアを外部回路にインターフェースするための第２のインターフェースを備える、前記第１の集積回路ダイに電気的に結合された第２の集積回路ダイと
    を備えるメモリデバイス。
  21. 前記第１の集積回路ダイと前記第２の集積回路ダイとの間でデータを結合するための内部データバスを備え、
    前記構成可能な内部データ転送速度が、前記内部データバスのための構成可能なデータ幅を含む、請求項２０に記載のメモリデバイス。
  22. 前記構成可能な内部データ転送速度が、プリフェッチのための、構成可能な量のデータを含む、請求項２０に記載のメモリデバイス。
  23. 前記第１の集積回路ダイが、前記内部データ転送速度をプログラムするための少なくとも１つの入力をさらに備える、請求項２０に記載のメモリデバイス。
  24. 前記メモリデバイスの外部のデータにアクセスするための外部データ転送速度を含む外部データバスをさらに備え、前記構成可能な内部データ転送速度が、前記外部データ転送速度に適合する内部データ転送速度を選択することを可能にする、請求項２０に記載のメモリデバイス。
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