JP2964983B2 - 三次元メモリモジュール及びそれを用いた半導体装置 - Google Patents

三次元メモリモジュール及びそれを用いた半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は三次元メモリモジュ
ール及びそれを用いた半導体装置に関し、特にチップセ
レクト用の半導体素子を含む三次元メモリモジュール及
びそれを用いた半導体装置に関するものである。
【０００２】
【従来の技術】従来のチップセレクタ入りの三次元メモ
リモジュールは、特開平５−１２１７１３号公報に示さ
れており、図９にその概略構成を示す様に、第一の最上
層には、増幅型光素子がマトリックス状に配されたＣＭ
Ｄからなる光センサ層４１、第二層にはＡＤコンバータ
層４２、第三層には演算処理層４３が積層された構造と
なっている。光センサ層４１の各素子のゲート電位を光
の入射により蓄積された正孔蓄積電位に保つことで、正
孔蓄積量（データ）を破壊することなく信号読出しが可
能であり、選択回路の付加により、アレイ中の所望の素
子から信号を読出すランダムアクセスが可能な増幅型光
素子を用いた全モノリシックＩＣ構造の三次元集積回路
装置である。
【０００３】尚、図１０は図９に示した三次元集積回路
の一回路ブロックの例を示しており、２０は受光部、２
１，２２は垂直及び水平走査回路、２３は電圧発生回
路、３２はバッファ回路、３３はＡＤＣ（アナログディ
ジタル変換器）、３４はバッファレジスタ、３５はＣＰ
Ｕ、３６はメモリ、３７はＩ／Ｏバッファ、３８はタイ
ミングコントローラ、３９はアドレスデコーダ、４０は
シャッタコントローラを夫々示している。
【０００４】図１０の回路ブロックの動作については、
特に本発明とは関連性を有していないので、ここでは説
明を省略する（上記特開平５−１２１７１３号公報参照
のこと）。
【０００５】
【発明が解決しようとする課題】従来のチップセレクタ
入り三次元メモリモジュールは、全モノリシックＩＣ構
造となっているため、所望のメモリ容量を持つメモリモ
ジュールを構成する場合は、モノリシックＩＣの設計か
らスタートしなければならない。また、現状の最先端メ
モリＩＣ以上のメモリ容量が必要となった場合には、モ
ノリシックＩＣの新プロセスを開発する必要がある。し
かし、モノリシックＩＣの開発及びモノリシックＩＣの
新プロセス技術開発には、高度な技術，長期の開発期間
と莫大なリソースが必要であり、容易には開発できな
い。
【０００６】本発明の目的は、高度な技術と長期の開発
期間を必要とすることなく、容易に短期間で低コストの
チップセレクタ入りの三次元メモリモジュール及びそれ
を用いた半導体装置を提供することである。
【０００７】
【発明が解決しようとする課題】本発明によれば、回路
パターンが形成されたキャリヤ及びこのキャリヤに第１
バンプにより接続された半導体チップを有する複数の半
導体装置ユニット同士を第２バンプによってスタック接
続して構成し、前記半導体装置ユニットの各キャリヤ毎
にこのキャリヤに前記第１バンプにより接続されたチッ
プセレクト用半導体素子を搭載してなり、前記チップセ
レクト用半導体素子は、前記キャリヤに設けられたキャ
ビティ内に搭載されていることを特徴とする三次元メモ
リモジュールが得られる。
【０００８】そして、前記キャリヤの各々は、前記半導
体チップの複数個と、これ等複数個の半導体チップのセ
レクトをなすチップセレクト用半導体素子とを搭載して
なることを特徴とする。
【０００９】
【００１０】
【００１１】更に本発明によれば、上述した前記三次元
メモリモジュールを用いて構成された三次元構造の半導
体装置が得られる。
【００１２】本発明の作用を述べる。キャリア上に、量
産可能なメモリチップとチップセレクタ用チップとをフ
リップチップ接続法を用いて搭載して、単品の半導体装
置ユニットを形成する。更にこの単品の半導体装置ユニ
ットをバンプによって多段接続する。この方法によっ
て、次世代のチップセレクタ入り三次元メモリモジュー
ルが、所望のメモリ容量を短期間に、しかも低コストで
実現できる。尚、キャリアへのチップセレクタチップの
搭載方法は、一キャリアに一チップ、多段接続単位に一
チップ、あるいは一キャリアにマルチのメモリチップが
搭載された構造の場合は、一チップ等の構成方法等をと
ることができる。
【００１３】
【発明の実施の形態】本発明の実施例及び参考例を図面
を参照して説明する。
【００１４】図１（ａ）〜（ｄ）は本発明の参考例１を
示す平面図、断面図及び側面図である。キャリヤ１にチ
ップセレクタチップ３とメモリチップ４をバンプ６によ
り接続する。そして、封止樹脂５によって樹脂封止して
単品の半導体装置を製造する。キャリヤ１には、単品の
半導体装置ユニットを多段接続するためのスタックパッ
ド２が形成されている。
【００１５】図１（ｂ）は図１（ａ）のＡ−Ａ´断面図
である。図１（ｃ）は図１（ａ）の単品の半導体装置ユ
ニットを４段スタックした場合の左側面図であり、マザ
ーボード８に実装した状態を示す。この場合は、各キャ
リヤにメモリ一個とチップセレクタチップが一個搭載の
構成例である。この構成の場合は、汎用性が非常に高く
なる。
【００１６】図１（ｄ）は、図１（ｃ）に示した４段ス
タックしたチップセレクタ入り三次元メモリモジュール
９をＳＩＭＭ(Single in line Memory Module)モジュー
ル１０に搭載した構成を示している。尚、チップセレク
タ入り三次元メモリモジュール９をＳＩＭＭモジュール
１０に両面搭載しても何等差し支えない。
【００１７】図２（ａ）〜（ｄ）は本発明の参考例２を
示す平面図、断面図及び側面図である。チップセレクタ
チップ専用キャリヤ１１にチップセレクタチップ３をバ
ンプ６により接続する。そして、封止樹脂５によって樹
脂封止してチップセレクタ専用の単品の半導体装置ユニ
ットを製造する。チップセレクタチップ専用キャリヤ１
１には、単品の半導体装置を多段接続するためのスタッ
クパッド２が形成されている。
【００１８】図２（ｂ）は、図２（ａ）のＢ−Ｂ´断面
図である。図２（ｃ）は図２（ａ）のチップセレクタ専
用単品の半導体装置ユニットと参考例１で説明した単品
の半導体装置ユニットからチップセレクタチップを除い
たメモリチップのみが搭載された半導体装置を４段スタ
ックした場合の左側面図であり、マザーボード８に実装
した状態を示す。この場合は、スタック構成毎にチップ
セレクタチップ３が一個となった構成例である。この構
成の場合は、効率が非常に高くなる。
【００１９】図２（ｄ）は、図２（ｃ）に示した４段ス
タックしたチップセレクタ入り三次元メモリモジュール
９をＳＩＭＭモジュール１０に搭載した構成を示してい
る。尚、チップセレクタ入り三次元メモリモジュール９
をＳＩＭＭモジュール１０に両面搭載しても何等差し支
えない。
【００２０】図３（ａ）〜（ｂ）は本発明の参考例３を
示す平面図と側面図である。マルチチップキャリア１２
にはチップセレクタチップ３とメモリチップ４を４個バ
ンプ６により接続する。そして、封止樹脂５によって樹
脂封止して単品の半導体装置ユニットを製造する。マル
チチップキャリヤ１２には、単品の半導体装置を多段接
続するためのスタックパッド２が形成されている。
【００２１】図３（ｂ）は、単品の半導体装置ユニット
を４段スタックした場合の側面図であり、マザーボード
８に実装した状態を示す。この場合は、各キャリヤにメ
モリ４個とチップセレクタチップ一個を搭載した構成例
である。この構成の場合は、メモリ容量を非常に大きく
できることと汎用性が非常に高くなる。
【００２２】図４は本発明の参考例４を示す平面図であ
る。図３（ａ）に示したマルチチップ型キャリヤのメモ
リチップ４とチップセレクタチップの最適配置例を示し
たものであり、配線長が一番短くなる。そのため高速動
作への対応が実現可能となる。
【００２３】図５（ａ）〜（ｂ）は本発明の実施例１を
示す平面図とＣ−Ｃ´の断面図である。キャリヤ１にキ
ャビティ１３を設け、キャビティ１３内にチップセレク
タチップ３へバンプにより搭載し、封止樹脂５によって
樹脂封止する。この時、封止樹脂５はキャリヤ１に上面
から出ない構造となっている。次にメモリチップ４を同
様にしてバンプによってキャリヤ１に搭載する。その
後、封止樹脂５によって樹脂封止する。
【００２４】本構造をとることによって小型軽量化、高
密度な集積度の高い半導体装置を実現することができ
る。本構造の場合、必要に応じキャビティ１３の数量は
多くても何等差し支えない。
【００２５】図６（ａ）〜（ｂ）は本発明の実施例２を
示す平面図とＤ−Ｄ´の断面図である。マルチチップキ
ャリヤ１２にキャビティ１３を設け、キャビティ１３内
にチップセレクタチップ３をバンプにより搭載し、封止
樹脂５によって樹脂封止する。この時、封止樹脂５はマ
ルチチップキャリア１２の上面から出ない構造となって
いる。次にメモリチップ４を同様にしてバンプによって
マルチチップキャリヤ１２に４個搭載する。その後、封
止樹脂５によって樹脂封止する。
【００２６】本構造をとることによって小型軽量化、高
密度な集積度の高い半導体装置を実現することができ
る。本構造の場合、必要に応じキャビティ１３の数量と
チップセレクタチップ３の数量及びメモリチップの数量
は多くても何等差し支えない。
【００２７】図７に本発明の実施例によるチップセレク
タ入の三次元メモリモジュールの等価回路例を示す。
【００２８】図７においては、メモリチップ４として日
本電気株式会社製のＲＡＭモジュールを使用し、チップ
セレクタチップ３としても同じく日本電気株式会社製の
モジュールを使用している。尚、当該ＲＡＭモジュール
４のピン接続に関して図８にその詳細を示している。
【００２９】
【発明の効果】本発明によれば、キャリヤに量産のメモ
リチップとチップセレクタ用のチップとをフリップチッ
プ接続法を用いて搭載して、単品の半導体装置ユニット
を形成し、更に、この単品の半導体装置ユニットをバン
プによって多段接続する構造をとることによって、次世
代のチップセレクタ入り三次元メモリモジュールを、所
望のメモリ容量を短時間に、しかも低コストで実現する
ことができる。
【００３０】更に、キャリヤへのチップセレクタチップ
の搭載方法を、一キャリヤに一チップ、多段接続単位に
一チップ、あるいは、一キャリヤにマルチのメモリチッ
プが搭載された構造の場合は、一チップ等の構成方法等
がある。そのため、所望のメモリ容量、実装密度、小型
軽量化等に対して自由に選択対応ができる。
【００３１】また、本発明のチップセレクタ入り三次元
メモリモジュールの実現は、従来技術で必要であった高
度な技術、長期の開発期間と莫大なリソース等は必要と
しない。その結果、モノリシックＩＣの次世代メモリ容
量を短期間に低コストで容易に、しかもチップセレクタ
入りの三次元メモリモジュールとして実現できる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は本発明の参考例１を示す平面
図，断面図，側面図である。
【図２】（ａ）〜（ｄ）は本発明の参考例２を示す平面
図，断面図，側面図である。
【図３】（ａ）〜（ｄ）は本発明の参考例３を示す平面
図と側面図である。
【図４】本発明の参考例４を示す平面図である。
【図５】（ａ）〜（ｂ）は本発明の実施例１を示す平面
図と断面図である。
【図６】（ａ）〜（ｂ）は本発明の実施例２を示す平面
図と断面図である。
【図７】本発明の実施例によるチップセレクタ入り三次
元メモリモジュールの等価回路例である。
【図８】図７のメモリモジュール４のピン接続関係の詳
細を示す図である。
【図９】従来技術のチップセレクタ入り三次元メモリモ
ジュールの構成例である。
【図１０】従来技術のチップセレクタ入り三次元メモリ
モジュールの等価的ブロック例である。
【符号の説明】
１ キャリヤ ２ スタックパッド ３ チップセレクタチップ ４ メモリチップ ５ 封止樹脂 ６ バンプ ７ スタックバンプ ８ マザーボード ９ チップセレクタ入り三次元メモリモジュール １０ ＳＩＭＭメモリモジュール １１ チップセレクタ専用キャリヤ １２ マルチチップキャリヤ １３ キャビティ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 草光 秀樹 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 大塚 誠 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 橋本 克正 東京都港区芝五丁目７番１号 日本電気 株式会社内

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】回路パターンが形成されたキャリヤ及びこ
    のキャリヤに第１バンプにより接続された半導体チップ
    を有する複数の半導体装置ユニット同士を第２バンプに
    よってスタック接続して構成し、前記半導体装置ユニッ
    トの各キャリヤ毎にこのキャリヤに前記第１バンプによ
    り接続されたチップセレクト用半導体素子を搭載してな
    り、前記チップセレクト用半導体素子は、前記キャリヤ
    に設けられたキャビティ内に搭載されていることを特徴
    とする三次元メモリモジュール。
  2. 【請求項２】前記キャリヤの各々は、前記半導体チップ
    の複数個と、これ等複数個の半導体チップのセレクトを
    なすチップセレクト用半導体素子とを搭載してなること
    を特徴とする請求項１記載の三次元メモリモジュール。
  3. 【請求項３】請求項１または２のいずれか記載の三次元
    メモリモジュールを用いて構成された三次元構造の半導
    体装置。
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