JP4069771B2 - 半導体装置、電子機器および半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置、電子機器および半導体装置の製造方法に関し、特に、半導体パッケージなどの積層構造に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、半導体チップ実装時の省スペース化を図るため、同種のキャリア基板を介在させながら半導体チップを３次元実装する方法がある。
【０００３】
【発明が解決しようとする課題】
しかしながら、同種のキャリア基板を介在させながら半導体チップを３次元実装する方法では、異種パッケージの積層が困難となり、異種チップの積層が困難となるという問題があった。一方、異種パッケージを単に積層すると、パッケージサイズが統一されていないため、異種パッケージの実装状態が不安定になることがあるという問題がある。
【０００４】
そこで、本発明の目的は、異種パッケージの３次元実装を安定して行うことが可能な半導体装置、電子機器および半導体装置の製造方法を提供することである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第１半導体チップが搭載された第１半導体パッケージと、前記第１半導体チップ上に端部が配置されるようにして、前記第１半導体チップの搭載面と同一面上で前記第１半導体パッケージと前記第２半導体パッケージとの間の突出電極にて支持された第２半導体パッケージと、前記第２半導体パッケージの端部を前記第１半導体チップ上で支持する第１突出部とを備えることを特徴とする。
【０００６】
これにより、第１半導体パッケージのサイズと第２半導体パッケージのサイズが異なる場合においても、第１半導体チップが搭載された第１半導体パッケージ上に第２半導体パッケージを積層させることが可能となるとともに、第２半導体パッケージの端部が第１半導体チップ上に配置されている場合においても、第２半導体パッケージを第１半導体チップ上で安定して支えることが可能となる。このため、異種パッケージの配置位置に柔軟性を持たせつつ、異種パッケージの３次元実装を安定して行うことが可能となり、省スペース化の実効性を向上させることが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体チップ上に端部が配置されるようにして、前記第１半導体パッケージ上に支持された第３半導体パッケージと、前記第３半導体パッケージの端部を前記第１半導体チップ上で支持する第２突出部とをさらに備えることを特徴とする。
これにより、第２半導体パッケージおよび第３半導体パッケージの安定性を保持しつつ、第２半導体パッケージおよび第３半導体パッケージ第１半導体チップ上に配置することが可能となり、同一の第１半導体チップ上に複数の半導体パッケージを安定して配置することが可能となることから、実装面積をより一層縮小することが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記第２半導体パッケージと前記第３半導体パッケージとは離間していることを特徴とする。
これにより、第２半導体パッケージおよび第３半導体パッケージを第１半導体チップ上に配置した場合においても、第２半導体パッケージおよび第３半導体パッケージの安定性を保持しつつ、第１半導体チップから発生する熱を第２半導体パッケージと第３半導体パッケージとの間の隙間から逃がすことが可能となる。このため、第１半導体チップの信頼性の劣化を抑制しつつ、同一の第１半導体チップ上に複数の半導体パッケージを配置することが可能となり、動作不良を抑止しつつ、実装面積を縮小することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記第２半導体パッケージと前記第３半導体パッケージとは、サイズ、厚みまたは材質の少なくともいずれか１つが異なることを特徴とする。
これにより、同一半導体チップ上に複数の異種パッケージを安定して配置することが可能となり、実装面積をより一層縮小することが可能となるとともに、パッケージ間で生じる反りを相殺させることが可能となり、パッケージ間の接続信頼性を向上させることが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記第２半導体パッケージと前記第３半導体パッケージとの間の隙間、第１半導体パッケージと前記第２半導体パッケージとの間の隙間、または第１半導体パッケージと前記第３半導体パッケージとの間の隙間の少なくともいずれか１つの隙間には樹脂が充填されていることを特徴とする。
【００１１】
これにより、半導体パッケージ間の隙間に充填された樹脂により、半導体パッケージに発生する応力を緩和することが可能となる。このため、半導体パッケージの耐衝撃性を向上させることが可能となり、複数の半導体パッケージを積層した場合においても、半導体パッケージの信頼性を確保することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記第１半導体パッケージは、前記第１半導体チップがフリップチップ実装された第１キャリア基板を備え、前記第２半導体パッケージは、第２半導体チップと、前記第２半導体チップが実装された第２キャリア基板と、前記第１キャリア基板上に接合され、前記第１半導体チップ上に前記第２キャリア基板を保持する突出電極と、前記第２半導体チップを封止する封止材とを備えることを特徴とする。
【００１２】
これにより、第１キャリア基板上に突出電極を接合することで、高さの増大を抑制しつつ、異種パッケージを積層させることが可能となり、実装面積を縮小することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記第１半導体パッケージは、前記第１キャリア基板上に前記第１半導体チップがフリップチップ実装されたボールグリッドアレイ、前記第２半導体パッケージは、前記第２キャリア基板上に搭載された前記第２半導体チップがモールド封止されたボールグリッドアレイまたはチップサイズパッケージであることを特徴とする。
【００１３】
これにより、汎用パッケージを用いた場合においても、異種パッケージを積層することが可能となり、生産効率の劣化を抑制しつつ、実装面積を縮小することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記突出電極は、前記第１半導体チップの搭載領域を避けるようにして前記第２キャリア基板に配置され、前記突出部は、前記第２キャリア基板が四隅で支えられるように配置されていることを特徴とする。
【００１４】
これにより、突出電極が第２キャリア基板上に片寄って分布している場合においても、キャリア基板を四隅で安定して支えることが可能となり、同一の半導体チップ上に複数のキャリア基板を安定して配置することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記第１半導体チップは論理演算素子、前記第２半導体チップは記憶素子であることを特徴とする。
【００１５】
これにより、実装面積の増大を抑制しつつ、様々の機能を実現することが可能となるとともに、記憶素子のスタック構造を容易に実現することが可能となり、記憶容量を容易に増加させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記第２半導体チップは３次元実装構造を含むことを特徴とする。
【００１６】
これにより、種類またはサイズが異なる第２半導体チップを第１半導体チップ上に複数積層することが可能となり、様々の機能を持たせることを可能としつつ、半導体チップ実装時の省スペース化を図ることが可能となる。
【００１７】
また、本発明の一態様に係る電子機器によれば、半導体チップが搭載された第１半導体パッケージと、前記半導体チップ上に端部が配置されるようにして、前記半導体チップの搭載面と同一面上で前記第１半導体パッケージとの間の突出電極にて支持された第２半導体パッケージと、前記第２半導体パッケージの端部を前記半導体チップ上で支持する突出部と、前記第２半導体パッケージが実装されたマザー基板とを備えることを特徴とする。
【００１８】
これにより、半導体チップが搭載された異種パッケージの３次元実装構造を実現することが可能となり、電子機器の動作不良を抑制しつつ、電子機器の小型・軽量化を図ることが可能となるとともに、電子機器の機能性を向上させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第１キャリア基板上に第１半導体チップを実装する工程と、第２キャリア基板上に第２半導体チップを実装する工程と、前記第２キャリア基板の少なくとも１個の頂点の周囲を避けるようにして、前記第２キャリア基板の裏面に第１突出電極を形成する工程と、前記第１突出電極の配置が行われていない前記第２キャリア基板の頂点の周囲に第１突出部を形成する工程と、前記第１突出部が前記第１半導体チップ上に配置されるようにして、前記第１突出電極を第１キャリア基板上に接合する工程とを備えることを特徴とする。
【００１９】
これにより、第２キャリア基板の端部が第１半導体チップ上に配置されている場合においても、第２キャリア基板を第１半導体チップ上で安定して支えることが可能となるとともに、第１突出電極を第１キャリア基板に接合することで、第１キャリア基板上に第２キャリア基板を積層させることが可能となり、製造工程の煩雑化を抑制しつつ、省スペース化の実効性を向上させることが可能となる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、第３キャリア基板上に第３半導体チップを実装する工程と、前記第３キャリア基板の少なくとも１個の頂点の周囲を避けるようにして、前記第３キャリア基板の裏面に第２突出電極を形成する工程と、前記第２突出電極の配置が行われていない前記第３キャリア基板の頂点の周囲に第２突出部を形成する工程と、前記第２突出部が前記第１半導体チップ上に配置されるようにして、前記第２突出電極を第１キャリア基板上に接合する工程とをさらに備えることを特徴とする。
【００２１】
これにより、キャリア基板の端部が半導体チップ上に配置されている場合においても、同一半導体チップ上で複数のキャリア基板を安定して保持することが可能となり、製造工程の煩雑化を抑制しつつ、実装面積をより一層縮小することが可能となる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置、電子デバイスおよびそれら製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の構成を示す断面図、図２は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図である。なお、この第１実施形態は、半導体チップ（または半導体ダイ）１３がＡＣＦ接合により実装された半導体パッケージＰＫ１１上に、スタックド構造の半導体チップ（または半導体ダイ）２３ａ〜２３ｃがワイヤボンド接続された半導体パッケージＰＫ１２およびスタックド構造の半導体チップ（または半導体ダイ）３３ａ〜３３ｃがワイヤボンド接続された半導体パッケージＰＫ１３をそれぞれ積層したものである。
【００２４】
図１において、半導体パッケージＰＫ１１にはキャリア基板１１が設けられ、キャリア基板１１の両面にはランド１２ａ、１２ｃがそれぞれ形成されるとともに、キャリア基板１１内には内部配線１２ｂが形成されている。そして、キャリア基板１１上には半導体チップ１３がフリップチップ実装され、半導体チップ１３には、フリップチップ実装するための突出電極１４が設けられている。そして、半導体チップ１３に設けられた突出電極１４は、異方性導電シート１５を介してランド１２ｃ上にＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合されている。また、キャリア基板１１の裏面に設けられたランド１２ａ上には、キャリア基板１１をマザー基板上に実装するための突出電極１６が設けられている。
【００２５】
ここで、ＡＣＦ接合により半導体チップ１３をキャリア基板１１上に実装することにより、ワイヤボンドやモールド封止するためのスペースが不要となり、３次元実装時の省スペース化を図ることが可能となるとともに、半導体チップ１３をキャリア基板１１上に接合する際の低温化を図ることが可能となり、実際の使用時のキャリア基板１１の反りを低減することが可能となる。
【００２６】
一方、半導体パッケージＰＫ１２、ＰＫ１３にはキャリア基板２１、３１がそれぞれ設けられている。そして、キャリア基板２１、３１の裏面にはランド２２ａ、２２ａ´、３２ａ、３２ａ´がそれぞれ形成されるとともに、キャリア基板２１、３１の表面にはランド２２ｃ、３２ｃがそれぞれ形成され、キャリア基板２１、３１内には内部配線２２ｂ、３２ｂがそれぞれ形成されている。
【００２７】
そして、ランド２２ａ、３２ａ上には突出電極２６、３６をそれぞれ配置し、ランド２２ａ´、３２ａ´は、突出電極２６、３６が配置されないまま残しておくことができる。ここで、突出電極２６、３６が未配置のまま残されたランド２２ａ´、３２ａ´をキャリア基板２１、３１にそれぞれ設けることにより、突出電極２６、３６の配置位置を調整することが可能となる。このため、キャリア基板１１上に実装される半導体チップ１３の種類やサイズが変更された場合においても、キャリア基板２１、３１の構成を変更することなく、突出電極２６、３６を配置し直すことが可能となり、キャリア基板２１、３１の汎用化を図ることが可能となる。
【００２８】
そして、キャリア基板２１、３１上には、接着層２４ａ、３４ａをそれぞれ介し半導体チップ２３ａ、３３ａがそれぞれフェースアップ実装され、半導体チップ２３ａ、３３ａは、導電性ワイヤ２５ａ、３５ａをそれぞれ介してランド２２ｃ、３２ｃにそれぞれワイヤボンド接続されている。さらに、半導体チップ２３ａ、３３ａ上には、導電性ワイヤ２５ａ、３５ａを避けるようにして、半導体チップ２３ｂ、３３ｂがそれぞれフェースアップ実装され、半導体チップ２３ｂ、３３ｂは、接着層２４ｂ、３４ｂをそれぞれ介して半導体チップ２３ａ、３３ａ上にそれぞれ固定されるとともに、導電性ワイヤ２５ｂ、３５ｂをそれぞれ介してランド２２ｃ、３２ｃにそれぞれワイヤボンド接続されている。さらに、半導体チップ２３ｂ、３３ｂ上には、導電性ワイヤ２５ｂ、３５ｂを避けるようにして、半導体チップ２３ｃ、３３ｃがそれぞれフェースアップ実装され、半導体チップ２３ｃ、３３ｃは、接着層２４ｃ、３４ｃをそれぞれ介して半導体チップ２３ｂ、３３ｂ上にそれぞれ固定されるとともに、導電性ワイヤ２５ｃ、３５ｃをそれぞれ介してランド２２ｃ、３２ｃにそれぞれワイヤボンド接続されている。
【００２９】
また、キャリア基板２１、３１の裏面にそれぞれ設けられたランド２２ａ、３２ａ上には、キャリア基板２１、３１が半導体チップ１３上にそれぞれ保持されるようにして、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装するための突出電極２６、３６がそれぞれ設けられている。ここで、突出電極２６、３６は、半導体チップ１３の配置領域をそれぞれ避けるようにして、キャリア基板２１、３１にそれぞれ配置することが好ましく、例えば、キャリア基板２１、３１の２辺に沿ってＬ字状に配置することができる。
【００３０】
また、キャリア基板２１、３１の裏面には、キャリア基板２１、３１の端部を半導体チップ１３上で保持する突出部２８、３８がそれぞれ設けられている。これにより、キャリア基板２１、３１の端部が半導体チップ１３上にそれぞれ配置されるようにして、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装した場合においても、キャリア基板２１、３１をキャリア基板１１上で安定して保持することが可能となり、キャリア基板２１、３１の配置の自由度を増大させつつ、異種パッケージＰＫ１１〜ＰＫ１３の３次元実装を安定して行うことが可能となる。
【００３１】
そして、突出部２８、３８を半導体チップ１３上にそれぞれ接触させた状態で、キャリア基板１１上に設けられたランド１２ｃに突出電極２６、３６をそれぞれ接合させることにより、キャリア基板２１、３１の端部がそれぞれ半導体チップ１３上に配置されるようにして、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装する。これにより、同一の半導体チップ１３上に複数の半導体パッケージＰＫ１２、ＰＫ１３を安定して配置することが可能となり、実装面積の縮小を可能としつつ、異種の半導体チップ１３、２３ａ〜２３ｃ、３３ａ〜３３ｃの３次元実装を図ることが可能となる。
【００３２】
ここで、半導体チップ１３としては、例えば、ＣＰＵなどの論理演算素子、半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃとしては、例えば、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリなどの記憶素子を用いることができる。これにより、実装面積の増大を抑制しつつ、様々の機能を実現することが可能となるとともに、記憶素子のスタック構造を容易に実現することが可能となり、記憶容量を容易に増加させることが可能となる。
【００３３】
なお、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装する場合、キャリア基板２１とキャリア基板３１とは、側壁が密着していてもよいし、側壁が離れていてもよい。ここで、キャリア基板２１とキャリア基板３１の側壁を密着させることにより、半導体パッケージＰＫ１１上に実装される半導体パッケージＰＫ１２、ＰＫ１３の実装密度を向上させることが可能となり、省スペース化を図ることが可能となる。一方、キャリア基板２１とキャリア基板３１の側壁を離間させることにより、半導体チップ１３から発生する熱を半導体パッケージＰＫ１２、ＰＫ１３間の隙間から逃がすことが可能となり、半導体チップ１３から発生する熱の放散性を向上させることが可能となる。
【００３４】
また、半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃの実装面側のキャリア基板２１、３１の一面全体に封止樹脂２７、３７がそれぞれ設けられ、この封止樹脂２７、３７により半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃがそれぞれ封止されている。ここで、封止樹脂２７、３７で半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃをそれぞれ封止する場合、例えば、エポキシ樹脂などの熱硬化性樹脂を用いたモールド成形などにより行うことができる。
【００３５】
なお、キャリア基板１１、２１、３１としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、キャリア基板１１、２１、３１の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、突出電極１６、２６、３６としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができ、導電性ワイヤ２５ａ〜２５ｃ、３５ａ〜３５ｃとしては、例えば、ＡｕワイヤやＡｌワイヤなどを用いることができる。また、突出部２８、３８としては、半田ボールなどの突出電極を用いるようにしてもよいし、樹脂などの緩衝部材を用いるようにしてもよい。また、上述した実施形態では、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装するために、突出電極２６、３６をキャリア基板２１、３１のランド２２ａ、３２ａ上にそれぞれ設ける方法について説明したが、突出電極２６、３６をキャリア基板１１のランド１２ｃ上に設けるようにしてもよい。
【００３６】
また、上述した実施形態では、ＡＣＦ接合により半導体チップ１３をキャリア基板１１上に実装する方法について説明したが、例えば、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）接合、ＮＣＰ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ ＰａｓｔｅＦｉｌｍ）接合などのその他の接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃをキャリア基板２１、３１上にそれぞれ実装する場合、ワイヤボンド接続を用いる方法について説明したが、キャリア基板２１、３１上に半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃをフリップチップ実装するようにしてもよい。さらに、上述した実施形態では、キャリア基板１１上に半導体チップ１３を１個だけ実装する方法を例にとって説明したが、キャリア基板１１上に複数の半導体チップを実装するようにしてもよい。
【００３７】
また、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ１３間の隙間には、樹脂を充填するようにしてもよい。これにより、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ１３の耐衝撃性を向上させることが可能となり、突出電極２６、３６の根元に残留応力が集中した場合においても、突出電極２６、３６にクラックが誘発されることを防止することが可能となることから、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ１３の信頼性を向上させることが可能となる。
【００３８】
図２は、本発明の第２実施形態に係る突出電極の配置方法を示す平面図である。なお、この第２実施形態は、キャリア基板４２ａ〜４２ｄを半導体チップ４１上に４分割配置するとともに、突出部４４ａ〜４４ｄを介してキャリア基板４２ａ〜４２ｄの端部を半導体チップ４１上で支えるようにしたものである。
図２において、キャリア基板４２ａ〜４２ｄには、各キャリア基板４２ａ〜４２ｄの頂点Ａ１〜Ｄ１にそれぞれ交わる２辺に沿って、突出電極４３ａ〜４３ｄがＬ字状にそれぞれ配置されている。そして、キャリア基板４２ａ〜４２ｄの頂点Ａ１〜Ｄ１にそれぞれ対向する頂点Ａ１´〜Ｄ１´に交わる２辺に沿って、突出電極４３ａ〜４３ｄの未配置領域がそれぞれ設けられている。また、キャリア基板４２ａ〜４２ｄの頂点Ａ１´〜Ｄ１´の周囲には、キャリア基板４２ａ〜４２ｄの端部を半導体チップ４１上で支える突出部４４ａ〜４４ｄが設けられている。
【００３９】
そして、キャリア基板４２ａ〜４２ｄにそれぞれ設けられた突出部４４ａ〜４４ｄが半導体チップ４１上にそれぞれ接触するようにして、キャリア基板４２ａ〜４２ｄに設けられた突出電極４３ａ〜４３ｄが、半導体チップ４１が搭載された下層基板上に接合されている。これにより、突出電極４３ａ〜４３ｄがキャリア基板４２ａ〜４２ｄ上に片寄って分布している場合においても、キャリア基板４２ａ〜４２ｄを安定して支えることが可能となり、同一の半導体チップ４１上に複数のキャリア基板４２ａ〜４２ｄを安定して配置することが可能となる。
【００４０】
なお、上述した実施形態では、キャリア基板４２ａ〜４２ｄを半導体チップ４１上に４分割配置する方法について説明したが、２分割配置または３分割配置でもよく、５分割以上の配置でもよい。また、上述した実施形態では、各キャリア基板４２ａ〜４２ｄの辺に沿って、突出電極４３ａ〜４３ｄをＬ字状にそれぞれ配置する方法について説明したが、Ｌ字状以外の配置でもよい。
【００４１】
図３は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。なお、この第３実施形態は、半導体チップ１０３上に端部がかかるようにして、半導体パッケージＰＫ２１上に半導体パッケージＰＫ２２、ＰＫ２３を実装するとともに、突出部１１５、１２５を介し半導体パッケージＰＫ２２、ＰＫ２３の端部を半導体チップ１０３上でそれぞれ支持するようにしたものである。
【００４２】
図３（ａ）において、半導体パッケージＰＫ２１にはキャリア基板１０１が設けられ、キャリア基板１０１の両面にはランド１０２ａ、１０２ｂがそれぞれ形成されている。そして、キャリア基板１０１上には半導体チップ１０３がフリップチップ実装され、半導体チップ１０３には、フリップチップ実装するための突出電極１０４が設けられている。そして、半導体チップ１０３に設けられた突出電極１０４は、異方性導電シート１０５を介してランド１０２ｂ上にＡＣＦ接合されている。
【００４３】
一方、半導体パッケージＰＫ２２、ＰＫ２３にはキャリア基板１１１、１２１がそれぞれ設けられ、キャリア基板１１１、１２１の裏面にはランド１１２、１２２がそれぞれ形成されている。また、キャリア基板１１１、１２１上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板１１１、１２１の一面全体は、封止樹脂１１４、１２４でそれぞれ封止されている。なお、キャリア基板１１１、１２１上には、ワイヤボンド接続された半導体チップを実装するようにしてもよいし、半導体チップをフリップチップ実装するようにしてもよく、半導体チップの積層構造を実装するようにしてもよい。
【００４４】
次に、図３（ｂ）に示すように、半導体チップ１０３の搭載領域を避けるようにして、半田ボールなどの突出電極１１３、１２３をランド１１２、１２２上にそれぞれ形成する。また、キャリア基板１１１、１２１の端部を半導体チップ１０３上で支えることが可能な位置に突出部１１５、１２５を形成する。
次に、図３（ｃ）に示すように、キャリア基板１１１、１２１の端部を突出部１１５、１２５で支持させながら、半導体パッケージＰＫ２１上に半導体パッケージＰＫ２２、ＰＫ２３をマウントする。そして、リフロー処理を行うことにより、突出電極１１３、１２３をランド１０２ｂ上にそれぞれ接合させる。
【００４５】
次に、図３（ｄ）に示すように、キャリア基板１０１の裏面に設けられたランド１０２ａ上に、キャリア基板１０１をマザー基板上に実装するための突出電極１０６を形成する。
なお、上述した半導体装置および電子デバイスは、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤなどの電子機器に適用することができ、電子機器の機能性の向上を可能としつつ、電子機器の小型・軽量化を図ることが可能となる。
【００４６】
また、上述した実施形態では、半導体チップまたは半導体パッケージを実装する方法を例にとって説明したが、本発明は、必ずしも半導体チップまたは半導体パッケージを実装する方法に限定されることなく、例えば、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などを実装するようにしてもよい。
【図面の簡単な説明】
【図１】 第１実施形態に係る半導体装置の構成を示す断面図。
【図２】 第２実施形態に係る半導体装置の構成を示す平面図。
【図３】 第３実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
１１、２１、３１、４２ａ〜４２ｄ、１０１、１１１、１２１ キャリア基板、１２ａ、１２ｃ、２２ａ、２２ａ´、２２ｃ、３２ａ、３２ａ´、３２ｃ、１０２ａ、１０２ｂ、１１２、１２２ ランド、１２ｂ 内部配線、１３、２３ａ〜２３ｃ、３３ａ〜３３ｃ、４１、１０３ 半導体チップ、１４、１６、２６、３６、４３ａ〜４３ｄ、１０４、１０６、１１３、１２３ 突出電極、１５、１０５ 異方性導電シート、２４ａ〜２４ｃ、３４ａ〜３４ｃ、 接着層、２５ａ〜２５ｃ、３５ａ〜３５ｃ 導電性ワイヤ、２７、３７、１１４、１２４ 封止樹脂、２８、３８、４４ａ〜４４ｄ、１１５、１２５ 突出部、ＰＫ１１〜ＰＫ１３、ＰＫ２１〜ＰＫ２３、ＰＫ３１〜ＰＫ３３、ＰＫ４１〜ＰＫ４３ 半導体パッケージ

Claims (13)

  1. 第１半導体チップが搭載された第１半導体パッケージと、
    前記第１半導体チップ上に端部が配置されるようにして、前記第１半導体チップの搭載面と同一面上で前記第１半導体パッケージと前記第２半導体パッケージとの間の突出電極にて支持された第２半導体パッケージと、
    前記第２半導体パッケージの端部を前記第１半導体チップ上で支持する第１突出部とを備えることを特徴とする半導体装置。
  2. 前記第１半導体チップ上に端部が配置されるようにして、前記第１半導体パッケージ上に支持された第３半導体パッケージと、
    前記第３半導体パッケージの端部を前記第１半導体チップ上で支持する第２突出部とをさらに備えることを特徴とする請求項１記載の半導体装置。
  3. 前記第２半導体パッケージと前記第３半導体パッケージとは離間していることを特徴とする請求項２記載の半導体装置。
  4. 前記第２半導体パッケージと前記第３半導体パッケージとは、サイズ、厚みまたは材質の少なくともいずれか１つが異なることを特徴とする請求項２または３記載の半導体装置。
  5. 前記第２半導体パッケージと前記第３半導体パッケージとの間の隙間、第１半導体パッケージと前記第２半導体パッケージとの間の隙間、または第１半導体パッケージと前記第３半導体パッケージとの間の隙間の少なくともいずれか１つの隙間には樹脂が充填されていることを特徴とする請求項２〜４のいずれか１項記載の半導体装置。
  6. 前記第１半導体パッケージは、
    前記第１半導体チップがフリップチップ実装された第１キャリア基板を備え、
    前記第２半導体パッケージは、
    第２半導体チップと、
    前記第２半導体チップが実装された第２キャリア基板と、
    前記第１キャリア基板上に接合され、前記第１半導体チップ上に前記第２キャリア基板を保持する突出電極と、
    前記第２半導体チップを封止する封止材とを備えることを特徴とする請求項１〜５のいずれか１項記載の半導体装置。
  7. 前記第１半導体パッケージは、前記第１キャリア基板上に前記第１半導体チップがフリップチップ実装されたボールグリッドアレイ、前記第２半導体パッケージは、前記第２キャリア基板上に搭載された前記第２半導体チップがモールド封止されたボールグリッドアレイまたはチップサイズパッケージであることを特徴とする請求項６記載の半導体装置。
  8. 前記突出電極は、前記第１半導体チップの搭載領域を避けるようにして前記第２キャリア基板に配置され、前記突出部は、前記第２キャリア基板が四隅で支えられるように配置されていることを特徴とする請求項６または７記載の半導体装置。
  9. 前記第１半導体チップは論理演算素子、前記第２半導体チップは記憶素子であることを特徴とする請求項５〜８のいずれか１項記載の半導体装置。
  10. 前記第２半導体チップは３次元実装構造を含むことを特徴とする請求項５〜９のいずれか１項記載の半導体装置。
  11. 半導体チップが搭載された第１半導体パッケージと、
    前記半導体チップ上に端部が配置されるようにして、前記半導体チップの搭載面と同一面上で前記第１半導体パッケージとの間の突出電極にて支持された第２半導体パッケージと、
    前記第２半導体パッケージの端部を前記半導体チップ上で支持する突出部と、
    前記第２半導体パッケージが実装されたマザー基板とを備えることを特徴とする電子機器。
  12. 第１キャリア基板上に第１半導体チップを実装する工程と、
    第２キャリア基板上に第２半導体チップを実装する工程と、
    前記第２キャリア基板の少なくとも１個の頂点の周囲を避けるようにして、前記第２キャリア基板の裏面に第１突出電極を形成する工程と、
    前記第１突出電極の配置が行われていない前記第２キャリア基板の頂点の周囲に第１突出部を形成する工程と、
    前記第１突出部が前記第１半導体チップ上に配置されるようにして、前記第１突出電極を第１キャリア基板上に接合する工程とを備えることを特徴とする半導体装置の製造方法。
  13. 第３キャリア基板上に第３半導体チップを実装する工程と、
    前記第３キャリア基板の少なくとも１個の頂点の周囲を避けるようにして、前記第３キャリア基板の裏面に第２突出電極を形成する工程と、
    前記第２突出電極の配置が行われていない前記第３キャリア基板の頂点の周囲に第２突出部を形成する工程と、
    前記第２突出部が前記第１半導体チップ上に配置されるようにして、前記第２突出電極を第１キャリア基板上に接合する工程とをさらに備えることを特徴とする請求項１２記載の半導体装置の製造方法。
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