JPH05121713A - 増幅型光素子を用いた３次元集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、再書き込みを行うためのメモリ層が
不要な構造に簡略化し、製造工程の簡略化による歩留り
の向上と低コスト化を得て、高速処理可能な増幅型光素
子を用いた３次元集積回路装置を提供することを目的と
する。 【構成】本発明は、第１層の最上層には増幅型光素子が
マトリックス状に配されたＣＭＤからなる光センサ層１
１、第２層にはＡ／Ｄコンバータ層１２、第３層には演
算処理層１３が積層された構造であり、前記光センサ層
１１の各素子のゲート電位を光の入射により蓄積された
正孔蓄積電位に保つことで、正孔蓄積量（データ）を破
壊することなく信号読み出しが可能であり、選択回路の
付加によりアレイ中の所望の素子から信号を読み出すラ
ンダムアクセスが可能な増幅型光素子を用いた３次元集
積回路装置である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像処理装置の主要部
を構成する画像処理用集積回路装置の改善に関する。

【０００２】

【従来の技術】従来、研究開発されてきた画像処理用３
次元集積回路（ＩＣ）装置には、映像情報(I) （１９９
１．５Ｐ４５〜５０）に記載されるような画像処理用集
積回路装置がある。

【０００３】図９に示すように従来の画像処理用３次元
集積回路装置は、機能毎に層が分かれ、例えば第１層が
光センサアレイ層１、第２層がＡ／Ｄコンバータ層２、
第３層がメモリ層３、第４層が演算処理層４のように積
層された構造であった。前記光センサアレイ層１で光電
変換された画像信号が、前記Ａ／Ｄコンバータ層２によ
りデジタル変換され、前記メモリ層３に記録される。そ
して画像処理のために、必要に応じて前記演算処理層４
からの制御信号により読み出され、演算処理層４におい
て、処理を加えられて画像処理装置用集積回路装置の出
力が得られた。

【０００４】このような従来技術では、一般的に撮影し
た光像を光電変換するＣＣＤと称される電荷結合素子が
使われており、前記素子に格納される情報は読み出され
ると共に失われる破壊読出しされる素子であるため、同
じ素子の読出しを複数回路必要とする演算処理の内、画
像処理に用いるのに、前記メモリ層３は不可欠なもので
あった。

【０００５】

【発明が解決しようとする課題】しかし、前述した従来
の画像処理用集積回路装置に用いられるメモリ層は、搭
載する光センサアレイ１の画素に等しいメモリ容量を必
要としていたため、画素数の増大と共に占有面積が増え
る。

【０００６】またアナログ値である光センサアレイから
の出力をデジタル値に変換するＡ／Ｄコンバータ層が光
センサアレイ層との間に設置されるため、３次元集積回
路装置としての構造が複雑化されている。また、デジタ
ル化されたデータを一度メモリへ書き込むという動作は
データ数（画素数）が増えるほど全体の処理時間を増加
させている。

【０００７】そこで本発明は、書き込みを行うためのメ
モリ層が不要な構造に簡略化し、製造工程の簡略化によ
る歩留りの向上と低コスト化を得て、高速処理可能な増
幅型光素子を用いた３次元集積回路装置を提供すること
を目的とする。

【０００８】

【課題を解決するための手段】本発明は上記目的を達成
するために、最上層に光センサ素子を有し、その下位の
複数層に画像処理機能を組み込んだ多層構造の３次元集
積回路装置において、最上層に形成され、光像の入射に
より画像信号として蓄積する正孔蓄積電位を保ち、該正
孔蓄積量を破壊することなく前記画像信号を読み出し可
能な増幅型光素子がマトリックス状に配置され、所望す
る前記増幅型光素子を選択する選択手段を有する光セン
サ層と、前記光センサ層が検出した画像信号をデジタル
化するＡ／Ｄコンバータ層と、前記Ａ／Ｄコンバータ層
から得られた画像信号を演算処理する演算処理層とで構
成される増幅型光素子を用いた３次元集積回路装置を提
供する。

【０００９】

【作用】以上のような構成の３次元集積回路装置は、非
破壊読出し可能な増幅型光素子がマトリックス状に配さ
れ、再書き込みを行うためのメモリ層が不要な構造に簡
略化されて高速処理が可能となり、製造工程が簡略化さ
れる。

【００１０】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１、図２には、本発明の増幅型光素子を
用いた３次元集積回路装置の概略的な構成を示し、図３
には光センサへの露光構成を示し、説明する。

【００１１】図１に示すように、この３次元集積回路装
置は、第１層の最上層には増幅型光素子であるＣＭＤを
用いたＣＭＤ光センサ層１１、第２層にはＡ／Ｄコンバ
ータ層１２、第３層には演算処理層１３が設けられて積
層された構造である。この３次元集積回路装置は、前記
光センサアレイ層１１が検出した出力が、前記第２層の
Ａ／Ｄコンバータ層１２に入力されてデジタル化され、
そのデータが直ちに前記演算処理層１３に送られ、演算
処理され、その結果が出力となる。

【００１２】また、前記Ａ／Ｄコンバータ層１２と演算
処理層１３の間には、従来必要であったメモリ層が不要
なため、回路規模に応じて図２に示すように、Ａ／Ｄコ
ンバータ層１２と演算処理層１３をＡ／Ｄコンバータ・
演算処理層１４の１層にまとめることも可能である。

【００１３】次に図３には、このような３次元集積回路
装置に用いられる、光学レンズ系１５とシャッター１６
の構成例を示す。これは、光像が光学レンズ系１５及び
シャッター１６を経て、３次元集積回路本体１７の最上
層受光部１８に結像・露光される形で使用される。次に
図４には、本発明による第１実施例の３次元集積回路装
置の具体的な構成を示し、説明する。

【００１４】図４に示す３次元集積回路の構成におい
て、まず受光部２０の各素子を駆動するために垂直走査
回路２１及び水平走査回路２２が設けられ、さらに垂直
走査回路２１を介して、電圧発生器２３が接続されてい
る。図５に、前記受光部２０の具体的な構成として、光
素子の数を３×３のＣＭＤとした場合の一例を示し説明
する。

【００１５】前記垂直走査回路２１は、前記受光部２０
に設けられた水平信号線２４に対して、電圧発生器２３
によって供給される数種の電圧を選択し、供給するもの
である。前記水平信号線２４は、そのライン上に配置さ
れている各素子のゲート２５に接続されており、印加電
圧の値により素子の状態をコントロールするためのもの
である。

【００１６】一方、各素子のソース２６は、垂直信号線
２７に接続され、水平走査回路２２によって駆動される
ＭＯＳスイッチ２８を介して、出力線２９と接続されて
いる。また、素子のドレイン３０は、全画素共通して、
バイアス３１に接続される。

【００１７】ここで図４に戻り説明すると、前記出力線
２９は、バッファアンプ３２を介して、ＡＤコンバータ
３３に接続される。前記ＡＤコンバータ３３の出力は、
ＣＰＵ３５と同期をとるために、バッファレジスタ３４
へ送られる。

【００１８】前記ＣＰＵ３５は、プログラムを格納する
ためのメモリ３６と外部とのデータのやり取りを行うた
めのＩ／Ｏバッファ３７が設けられている。また、回路
各部の動作タイミングをコントロールしたり基準クロッ
クを発生するためのタイミングコントローラ３８、受光
部の素子を選択するためのアドレスデコーダ３９、露光
のためのシャッターコントローラ４０が前記ＣＰＵ３５
に接続されている。次に図６のタイミングチャートを参
照して、前述した構成の３次元集積回路装置の動作を説
明する。

【００１９】まず、シャッターコントロール信号は、受
光部への露光を行うためのものでオンの期間中のみシャ
ッターが開くことを示している。シャッターが開けられ
ている間、水平信号線Ｇ１、Ｇ２、Ｇ３に加わる電位
は、電圧発生器２３によって供給される蓄積電位Ｖ₁ に
保たれ、次いで適当な露光時間後、前記シャッターコン
トロール信号は、“オフ”となってシャッターが閉じら
れる。この時点で各素子のゲート２５には、蓄積電位Ｖ
₁ が加わっているため、素子は蓄積状態にあるが、シャ
ッターによって光が供給されないため、蓄積値は変化せ
ず一定の値を保持する。そして前記シャッターを閉じた
後、読み出し動作が開始される。

【００２０】まず水平信号線Ｇ１の電位を読み出し電位
Ｖ₂ にすることにより、水平信号線Ｇ１に接続された全
ての素子のゲートに同電位Ｖ₂ が印加され、前記素子の
ソースに接続されている各垂直信号線Ｓ１、Ｓ２、Ｓ３
上に、前記素子に蓄積されていた値が読み出される。

【００２１】ここで、前記水平走査回路２２が、垂直信
号線Ｓ１、Ｓ２、Ｓ３に接続されているＭＯＳスイッチ
２８を順次オン・オフとすることにより、出力線２９に
は各素子の値が順次読み出されることになる。

【００２２】次いで、垂直走査用クロックに同期して垂
直走査回路２２は水平信号線Ｇ１の電位を再び蓄積電位
Ｖ₁ に戻し、次に水平信号線Ｇ２の電位を読み出し電位
Ｖ₂に昇圧する。前記水平走査回路２２は、前述したＭ
ＯＳスイッチ２８のオン・オフ動作切換過程を繰り返
す。以上の動作を繰り返すことにより受光部２０にある
全素子の値が時系列で出力線２９に読み出される。

【００２３】一方、前記出力線２９に読み出された出力
値は、バッファアンプ３２を通してＡＤコンバータ３３
に入力されるが、ここでＭＯＳスイッチ２８のオン・オ
フに用いられた水平走査用クロック信号に同期して、標
本化及び量子化が行われる。ここで変換されたデジタル
値は、図には記載していないが、ＡＤコンバータの変換
終了信号により、バッファレジスタ３２へ転送された
後、ＣＰＵ３５の動作タイミングに合わせてＣＰＵ３５
内に取り込まれて演算に使用される。この演算過程にお
いて、再度画像データが必要になることがある。そこで
前記ＣＰＵ３５がある特定の素子又は特定のエリア内に
ある素子の値を読み出す場合を以下に説明する。

【００２４】図７に示すように、前記受光部２０内の素
子Ｘ、Ｙ方向位置に一致させて（ｘ，ｙ）で表示される
アドレスを設定する。前記ＣＰＵ３５は、読み出したい
素子４２、又は読み出したいエリアの左上隅に位置する
素子４２のアドレス（ｉ，ｊ）をアドレスデコーダ３９
へ出力すると同時に、該エリアの水平・垂直方向の素子
数をタイミングコントローラ３８へセットする。

【００２５】もし、読み出し対象がエリアでなく素子１
個であれば、その素子数の値は水平・垂直とも“１”と
なる。前記アドレスデコーダ３９は、水平走査回路２２
と垂直走査回路２１にそれぞれＸ座標、Ｙ座標の位置か
ら走査が始まるように値をプリセットする機能を持つ。
このプリセットが終了すると、タイミングコントローラ
３８は、前記垂直走査回路２１に垂直走査用クロック信
号を、水平走査回路２２に水平走査用クロック信号を図
６と同じタイミングで出力するがそのクロックの数は、
前述したＣＰＵ３５によって設定された各方向の素子数
に等しい。以上のようにして、特定の素子又は特定のエ
リア内の素子の値を出力線２９に読み出すことができ
る。

【００２６】必要に応じた上記のような読み出し演算処
理が終了すると、次の画像データの読み込み、すなわち
露光を行うことになる。この場合は図６のタイミングチ
ャートに示す通り、まず全ての水平信号線Ｇ１、Ｇ２、
Ｇ３の電位をリセット電位Ｖ₃ に設定し、全素子の蓄積
された正孔を吐き出す。リセットの終了と共に同信号線
Ｇ１、Ｇ２、Ｇ３の電位を蓄積電位Ｖ₁ に設定しシャッ
ターコントロール信号をオンにして露光を開始する。

【００２７】このようにして本実施例によれば、増幅型
光素子を用いることで画像用メモリを使用することな
く、データの繰り返し読み出しやランダムアクセスが可
能となり、また画像メモリのデータの書き込みも不要と
なる。画像メモリの不要な三次元集積回路構造により、
製造工程の簡略化と処理時間の短縮化が実現できる。次
に図８を参照して、本発明の第２実施例の増幅型光素子
を用いた３次元集積回路装置を説明する。

【００２８】前述した第１実施例では、受光部２０の出
力を１台のＡＤコンバータやＣＰＵから成る処理系で対
応していたが、図８に示すように、受光部をいくつかの
エリアに分割し、それぞれに独自の処理系を設けること
により、全体の処理時間を短縮することができる。

【００２９】まず受光部４５は、４つに分割されている
が、分割数，分割方法は特に限定されず、どのように分
割しても良い。前記受光部４５周辺の垂直走査回路４６
及び水平走査回路４７も分割エリアに対応して設けられ
る。前述した実施例と同様にＸ、Ｙ座標指定によるラン
ダムアクセスを可能にするためである。これらが３次元
集積回路の最上層を構成する。続いて第２層には各エリ
アごとにＡＤコンバータを中心とするアナログ処理系４
８が、同じように第３層にはデジタル処理系４９が設け
られる。各エリアごとに用意されるデジタル処理系４９
の各出力値は最終的にひとつのデジタル処理系５０にま
とめられて３次元集積回路の出力５１となる。

【００３０】この第２実施例は、各処理系を構成する部
材及びその動作は第１実施例と同じなので説明を省略す
るが、第２実施例のように処理を並列化することで処理
時間を短縮できるばかりでなく、３次元集積回路上で同
並列化を実現することにより配線長、その数を激減させ
ることが可能であるため、分割数を多くすることができ
る。

【００３１】以上のことから本発明に用いた非破壊読み
出し可能な増幅型光素子は、光の入射による正孔の蓄積
により、電子に対するソース・ドレイン間の電位障壁が
下がり、入射光量に応じたソース電流が得られるもので
ある。従ってゲート電位を正孔蓄積電位に保つことで、
正孔蓄積量を破壊することなく信号読み出しが可能であ
り、また適当な選択回路を付加すればアレイ中の任意の
素子のみから信号を読み出すランダムアクセスが可能と
なる。

【００３２】そして前記増幅型素子は、たとえばストロ
ボの発光やメカニカルシャッターによって受光部に露光
されると、露光終了後も蓄積量は保持され、前述したよ
うに格納されたデータが読み出されても、そのデータは
破壊されることがないため、メモリとしての機能も果た
している。前記増幅型素子の特性としては、暗電流によ
って出力が飽和するまでの時間が室温で約１０ sec程度
必要であるが、通常の画像処理に要求される一画面当り
の処理時間は約３０msecであるため、最大に影響したと
しても、フルスケールの約１／３００にすぎない。これ
は画像処理で一般的な８ビット量子化の場合の１デジッ
ト以下である。また、暗電流による変化は測定により既
知であるため、長時間演算処理等の特殊な場合には、補
正も可能であり、メモリとしての有効性を失うことはな
い。

【００３３】さらに、前記各素子にランダムアクセスを
行うことができるため、シリアル読み出しによる不要デ
ータの読み出し時間のロスが発生せず、デジタル式のメ
モリと比較しても何ら不利な点は認められない。なお本
発明では、画像メモリ（メモリ層）が不要な構造のた
め、並列化のためめの分割数（画素数）の増加による複
雑化にも対応しやすい。また本発明は、前述した実施例
に限定されるものではなく、他にも発明の要旨を逸脱し
ない範囲で種々の変形や応用が可能であることは勿論で
ある。

【００３４】

【発明の効果】以上詳述したように本発明によれば、画
像処理機能を持つ３次元集積回路装置の光センサに増幅
型光素子を用いることで構造を簡略化し、製造の容易
化、製造コストの低減及び処理速度の向上を図られた高
速処理に適応した構成の３次元集積回路装置を提供する
ことができる。

【図面の簡単な説明】

【図１】図１は、本発明の増幅型光素子を用いた３次元
集積回路装置の概略的な構成を示す図である。

【図２】、図２は、本発明の増幅型光素子を用いた３次
元集積回路装置の概略的な構成を示す図である。

【図３】図３は、本発明の増幅型光素子を用いた３次元
集積回路装置光センサへの露光構成を示す図である。

【図４】図４は、本発明による第１実施例の３次元集積
回路装置の具体的な構成を示す図である。

【図５】図は、第１実施例の受光部の具体的な構成の一
例を示す図である。

【図６】図６は、第１実施例の３次元集積回路装置の動
作を示すタイミングチャートである。

【図７】図７は、第１実施例の受光部の素子の配置を示
す図である。

【図８】図８は、本発明の第２実施例の増幅型光素子を
用いた３次元集積回路装置の構成を示す図である。

【図９】図９は、従来の画像処理用３次元集積回路装置
の構造を示す図である。

【符号の説明】 １…光センサアレイ層、２…Ａ／Ｄコンバータ層、３…
メモリ層、４…演算処理層、１１…光センサ層、１２…
Ａ／Ｄコンバータ層、１３…演算処理層、１４…Ａ／Ｄ
コンバータ・演算処理層、１５…光学レンズ系、１６…
シャッター１７…３次元集積回路本体、１８…最上層受
光部、２０…受光部、２１…垂直走査回路、２２…水平
走査回路、２３…電圧発生器、２４…水平信号線、２５
…ゲート、２６…ソース、２７…垂直信号線、２８…Ｍ
ＯＳスイッチ、２９…出力線、３０…ドレイン、３１…
バイアス、３２…バッファアンプ、３３…ＡＤコンバー
タ、３５…ＣＰＵ、３４…バッファレジスタ、３６…メ
モリ、３７…Ｉ／Ｏバッファ、３８…タイミングコント
ローラ、３９…アドレスデコーダ、４０…シャッターコ
ントローラ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 最上層に光センサ素子を有し、その下位
   の複数層に画像処理機能を組み込んだ多層構造の３次元
   集積回路装置において、 最上層に形成され、光像の入射により画像信号として蓄
   積する正孔蓄積電位を保ち、該正孔蓄積量を破壊するこ
   となく前記画像信号を読み出し可能な増幅型光素子がマ
   トリックス状に配置され、所望する前記増幅型光素子を
   選択する選択手段を有する光センサ層と、 前記光センサ層が検出した画像信号をデジタル化するＡ
   ／Ｄコンバータ層と、 前記Ａ／Ｄコンバータ層から得られた画像信号を演算処
   理する演算処理層とを具備することを特徴とする増幅型
   光素子を用いた３次元集積回路装置。