JP2014082365A - 半導体装置 - Google Patents
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Abstract
【解決手段】最下層のLSI103と最上層のLSI197とを接続するための接続領域108がLSI103および107の間に配置される。LSI106の面積はLSI103および107の面積よりも小さく、接続領域は、LSI103および107の一部分と重なり合うように配置される。
【選択図】図1
Description
図1は、本発明の第1の実施形態による半導体装置の一例についてその構成を破断して示す図である。
続いて、本発明の第2の実施形態による半導体装置の一例について説明する。
次に、本発明の第3の実施形態による半導体装置について説明する。
続いて、本発明の第4の実施形態による半導体装置の一例について説明する。
103,106,107 LSI
104 電極
105 マイクロバンプ
108 接続領域
109 スペーサー
200 シリコン基板
201 貫通電極
202 トランスミッタ
203 レシーバ
Claims (11)
- 基板の上に少なくとも3つの集積回路が積層して配置された半導体装置であって、
所定の集積回路と該所定の集積回路の直上に位置する集積回路を除いて前記所定の集積回路の上側に位置する集積回路と前記所定の集積回路とを接続するための接続部を有し、
前記接続部は、前記所定の集積回路および当該所定の集積回路と接続される集積回路の一部分と重なり合うように配置されていることを特徴とする半導体装置。 - 前記所定の集積回路および当該所定の集積回路と接続される集積回路の間に位置する他の集積回路は、前記所定の集積回路および当該所定の集積回路と接続される集積回路よりも面積が小さいことを特徴とする請求項1に記載の半導体装置。
- 前記接続部の高さは、前記所定の集積回路および当該所定の集積回路と接続される集積回路との間の間隔であることを特徴とする請求項1又は2に記載の半導体装置。
- 前記接続部は、前記所定の集積回路と接続される集積回路に接続される送信部と、
前記所定の集積回路に接続される受信部とを有し、
前記送信部と前記受信部とは無線で接続されることを特徴とする請求項1又は2に記載の半導体装置。 - 前記接続部は有線によって、前記所定の集積回路および当該所定の集積回路と接続される集積回路を接続することを特徴とする請求項1又は2に記載の半導体装置。
- 前記所定の集積回路および当該所定の集積回路と接続される集積回路との間の間隔が予め規定された間隔よりも大きい場合、高さ方向において前記接続部は複数の接続領域に分割され、前記接続領域の間には電気的な接続を中継する中継層が設けられていることを特徴とする請求項1又は2に記載の半導体装置。
- 前記中継層として、前記他の集積回路の一部を用いることを特徴とする請求項6に記載の半導体装置。
- 前記所定の集積回路は前記基板に最も近い最下層の集積回路であり、前記所定の集積回路に前記接続部によって接続される集積回路は、前記基板に最も遠い最上層の集積回路であり、
前記最上層の集積回路は少なくとも光電変換を行うためのLSIであり、
前記最下層の集積回路は、前記光電変換の結果得られた信号を処理するロジックLSIであり、
前記最上層および前記最下層の集積回路を除く集積回路はメモリ用のLSIであることを特徴とする請求項1〜7のいずれか1項に記載の半導体装置。 - 基板の上に少なくとも第1の集積回路、第2の集積回路、および第3の集積回路が積層して配置された半導体装置であって、
前記第1の集積回路は、第1の半導体層と、該第1の半導体層の上に形成された第1の配線層と、該第1の配線層の上に形成された第1の電極とを備え、
前記第2の集積回路は、第2の半導体層と、該第2の半導体層の上に形成された第2の配線層と、該第2の配線層の上に形成された第2の電極、第3の電極、およびに第4の電極とを備え、
前記第3の集積回路は、第3の半導体層と、該第3の半導体層の上に形成された第3の配線層と、前記第3の半導体層の下に形成された第5の電極と、前記第3の配線層の上に形成された第6の電極および第7の電極を備え、前記第5の電極が前記第3の配線層および前記第3の半導体層を貫通して前記第6の電極と接続されており、
所定の基板の上に、前記第2の集積回路、前記第3の集積回路、および前記第1の集積回路の順に積層され、前記第1の集積回路は前記基板に対して前記第1の電極を向けて配置され、前記第2の集積回路は前記基板に対して第2の電極、第3の電極、およびに第4の電極を向けて配置されており、
前記第1の電極と前記第5の電極とが電気的に接続され、前記第3の電極と前記第6の電極とが電気的に接続され、前記第1の電極および前記第3の電極が前記電極5および前記第3の半導体層と貫通して、前記第6の電極を介して電気的に接続されて、前記第4の電極と前記第7の電極が電気的に接続されていることを特徴とする半導体装置。 - 前記第2の集積回路に備えられた第3の電極の配置位置は、前記第2の電極の配置位置と前記第4の電極の配置位置の間に位置することを特徴とする請求項9に記載の半導体装置。
- 前記第1の集積回路は、光学像に応じた画像信号を出力するイメージセンサーであり、前記第2の集積回路は前記画像信号を処理するロジックLSIであり、前記第3の集積回路がメモリ用のLSIであることを特徴とする請求項9又は10に記載の半導体装置。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016149556A (ja) * | 2013-02-13 | 2016-08-18 | クアルコム,インコーポレイテッド | スタックされたメモリ要素を有する半導体デバイスおよび半導体デバイス上にメモリ要素をスタックする方法 |
WO2018051809A1 (ja) * | 2016-09-16 | 2018-03-22 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置、及び、電子機器 |
JP2020068369A (ja) * | 2018-10-18 | 2020-04-30 | キヤノン株式会社 | 半導体装置、半導体メモリ、光電変換装置、移動体、光電変換装置の製造方法、および半導体メモリの製造方法 |
WO2022190971A1 (ja) * | 2021-03-11 | 2022-09-15 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および電子機器 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05121713A (ja) * | 1991-10-28 | 1993-05-18 | Olympus Optical Co Ltd | 増幅型光素子を用いた3次元集積回路装置 |
JP2006086150A (ja) * | 2004-09-14 | 2006-03-30 | Renesas Technology Corp | 半導体装置 |
JP2008159607A (ja) * | 2006-12-20 | 2008-07-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2012156186A (ja) * | 2011-01-24 | 2012-08-16 | Keio Gijuku | 積層型半導体集積回路装置 |
-
2012
- 2012-10-17 JP JP2012229823A patent/JP6066658B2/ja active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05121713A (ja) * | 1991-10-28 | 1993-05-18 | Olympus Optical Co Ltd | 増幅型光素子を用いた3次元集積回路装置 |
JP2006086150A (ja) * | 2004-09-14 | 2006-03-30 | Renesas Technology Corp | 半導体装置 |
JP2008159607A (ja) * | 2006-12-20 | 2008-07-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2012156186A (ja) * | 2011-01-24 | 2012-08-16 | Keio Gijuku | 積層型半導体集積回路装置 |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016149556A (ja) * | 2013-02-13 | 2016-08-18 | クアルコム,インコーポレイテッド | スタックされたメモリ要素を有する半導体デバイスおよび半導体デバイス上にメモリ要素をスタックする方法 |
US10795024B2 (en) | 2016-09-16 | 2020-10-06 | Sony Semiconductor Solutions Corporation | Imaging device and electronic device |
US20220244388A1 (en) * | 2016-09-16 | 2022-08-04 | Sony Semiconductor Solutions Corporation | Imaging device and electronic device |
US20190204448A1 (en) * | 2016-09-16 | 2019-07-04 | Sony Semiconductor Solutions Corporation | Imaging device and electronic device |
EP3515057A4 (en) * | 2016-09-16 | 2019-10-02 | Sony Semiconductor Solutions Corporation | PICTURE RECORDING DEVICE AND ELECTRONIC DEVICE |
CN113271400B (zh) * | 2016-09-16 | 2023-12-19 | 索尼半导体解决方案公司 | 成像装置和电子设备 |
WO2018051809A1 (ja) * | 2016-09-16 | 2018-03-22 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置、及び、電子機器 |
US20200363534A1 (en) * | 2016-09-16 | 2020-11-19 | Sony Semiconductor Solutions Corporation | Imaging device and electronic device |
CN113271400A (zh) * | 2016-09-16 | 2021-08-17 | 索尼半导体解决方案公司 | 成像装置和电子设备 |
KR102374013B1 (ko) * | 2016-09-16 | 2022-03-11 | 소니 세미컨덕터 솔루션즈 가부시키가이샤 | 촬상 장치 및 전자 기기 |
US20220214458A1 (en) * | 2016-09-16 | 2022-07-07 | Sony Semiconductor Solutions Corporation | Imaging device and electronic device |
KR20190051968A (ko) * | 2016-09-16 | 2019-05-15 | 소니 세미컨덕터 솔루션즈 가부시키가이샤 | 촬상 장치 및 전자 기기 |
US20220244387A1 (en) * | 2016-09-16 | 2022-08-04 | Sony Semiconductor Solutions Corporation | Imaging device and electronic device |
JP2020068369A (ja) * | 2018-10-18 | 2020-04-30 | キヤノン株式会社 | 半導体装置、半導体メモリ、光電変換装置、移動体、光電変換装置の製造方法、および半導体メモリの製造方法 |
WO2022190971A1 (ja) * | 2021-03-11 | 2022-09-15 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および電子機器 |
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Publication number | Publication date |
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