JPWO2015136998A1 - マルチチップモジュール、オンボードコンピュータ、センサインターフェース基板、及びマルチチップモジュール製造方法 - Google Patents
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Abstract
Description
このようなマルチチップモジュールは、実装基板として半導体基板を用いているので、実装基板の配線として、半導体基板の配線ルールを用いた配線を用いることができる。それにより、配線を微細化することができ、実装基板に占める配線の面積を低減することができる。加えて、表面実装部品及び実装基板を高さ方向に三次元的に構成することができる。それにより、実装基板の全体の面積を変えずにマルチチップモジュールの配置に要する面積を低減することできる。これらにより、マルチチップモジュールを飛躍的に小型化・軽量化・高密度化することができる。また、実装基板として半導体製の基板を用いているので、樹脂製の基板やセラミクス製の基板と比較して、熱伝導性が良く、放熱設計の観点で優位である。
このようなオンボードコンピュータは、上記段落に記載のマルチチップモジュールを用いているので、その飛躍的な小型化・軽量化・高密度化に伴い、飛躍的に小型化・軽量化・高密度化することができる。
このようなマルチチップモジュール製造方法では、複数の半導体基板が、常温接合により積層される。そのため、積層するときに表面実装部品に熱負荷が印加されることはない。したがって、組立工程において表面実装部品を壊すなどの心配がなく、歩留まりも向上する。また、製造されたマルチチップモジュールは、上記段落に記載の構成を有するので、上記のように、小型化・軽量化・高密度化などを実現することできる。
(1)半導体基板11A、11D(概ね同じ方法で形成されるので、半導体基板11Aの場合を記載)
シリコン基板40Aの一方の面(以下、第1面)の表面領域に電子素子や配線層や金属電極(パッド)を形成する。第1面の表面は、平坦化された絶縁層で覆われ、部分的に金属電極が露出している。次に、第1面を支持用のガラス基板に接着し、第1面の裏側の面(シリコン基板40Aの他方の面)を研磨して、シリコン基板40を薄くする。研磨された面(以下、第2面)はシリコン基板40Aが露出している。続いて、第1面の金属電極の位置に対応する第2面の位置のシリコン基板40Aをエッチングして、第2面から第1面の金属電極へ貫通するビアホールを形成する。その後、第2面及びビアホールの内壁を覆うように絶縁膜(例示:SiO2)を形成する。そして、ビアホールの底部の絶縁膜をエッチングして、ビアホールの底部に第1面の金属電極を露出する。次に、第2面及びビアホールの内面を覆うようにバリア膜(例示:TiN)を形成する。続いて、第2面及びビアホールを埋めるように金属膜(例示:Cu)を形成する。その後、第2面の金属膜をCMPで研磨して、第2面を露出させる。それにより、ビアホールに金属膜のビアが完成する。次に、第2面のシリコン基板40Aを薄くエッチングして、第2面からわずかにビアの上部を突出させる。続いて、第2面及びビアの上部を覆うように絶縁膜(例示:SiO2)を形成する。その後、ビアの上部の絶縁膜(例示:SiO2)をエッチングで除去して、ビアの上部を露出させる。そして、必要に応じて、絶縁膜に、配線及び金属電極(パッド)を形成する。その結果、半導体基板11Aには、シリコン基板40Aを貫通する配線として、ビア41A、42Aや、配線を介してビア42Aと接続された金属電極43Aや、図示されない配線などが形成される。その後、第1面に接着されたガラス基板を取り外す。ここで、半導体基板(例えば半導体基板11A)に電子素子が形成されていない場合、下記のように半導体基板に配線することができる。すなわち、DeepRIE(Deep Reactive Ion Etching)に例示されるエッチングによって貫通穴が設けられたシリコンウェハの全面に、熱酸化等による絶縁膜が形成された後、Cu埋め込みによるCu貫通配線等が形成される。これにより、Cu貫通配線等を有する半導体基板が形成される。
(2)半導体基板11B、11C(同じ方法で形成されるので、半導体基板11Bの場合を記載)
半導体基板11Bの形成方法も半導体基板11Aと同様であるが、更に、所定の領域(空間)50Bを形成する工程が追加される。すなわち、ビアホールを形成する工程の前後、又は、その工程と同時に、所定の領域(空間)50Bを形成する工程が実行される。具体的には、所定の領域(空間)50Bの位置のシリコン基板40Aをエッチングして、第2面から第1面へ達する空間(孔)を形成する。その空間(孔)が所定の領域(空間)50Bとなる。このような比較的大きな領域のエッチングは、例えば、MEMS製造の技術を用いて実現することができる。より詳細には、図7Aを参照して、DeepRIEに例示されるエッチングにより、半導体基板11上に枠状の貫通溝201が形成される。続いて、図7Bに示されるように、半導体基板11から貫通溝201の内側領域202を排除する。これにより、半導体基板11における内側領域202が排除された領域によって、所定の領域(空間)50が形成されることとなる。
Claims (15)
- 一方の面から他方の面へ貫通する配線を含む配線領域を有する複数の半導体基板と、
前記複数の半導体基板のいずれかの上に搭載された複数の表面実装部品と
を具備し、
前記複数の半導体基板は、積層されて多層構造を構成し、
前記複数の表面実装部品の少なくとも一つである第1表面実装部品は、前記多層構造の内部の領域に配置されている
マルチチップモジュール。 - 請求項1に記載のマルチチップモジュールにおいて、
前記複数の半導体基板のうちの第1半導体基板は、その一方の面上に前記第1表面実装部品が配置され、
前記複数の半導体基板のうちの第2半導体基板は、前記第1表面実装部品の側方を囲むように、前記第1半導体基板に積層され、
前記複数の半導体基板のうちの第3半導体基板は、前記第1表面実装部品の上方を覆うように、前記第2半導体基板に積層される
マルチチップモジュール。 - 請求項1又は2に記載のマルチチップモジュールにおいて、
前記内部の領域は、外部に開いている
マルチチップモジュール。 - 請求項1乃至3のいずれか一項に記載のマルチチップモジュールにおいて、
前記複数の表面実装部品の少なくとも一つである第2表面実装部品は、最上層の第3半導体基板に搭載される
マルチチップモジュール。 - 請求項1乃至4のいずれか一項に記載のマルチチップモジュールにおいて、
前記複数の表面実装部品の少なくとも一つである第3表面実装部品は、前記多層構造の他の内部の領域に配置される
マルチチップモジュール。 - 請求項1乃至5のいずれか一項に記載のマルチチップモジュールにおいて、
前記複数の表面実装部品の少なくとも一つである第4表面実装部品は、前記第1表面実装部品と共に前記内部の領域に配置される
マルチチップモジュール。 - 請求項1乃至6のいずれか一項に記載のマルチチップモジュールにおいて、
前記複数の表面実装部品は、半導体チップを含む
マルチチップモジュール。 - 請求項7に記載のマルチチップモジュールにおいて、
前記半導体チップは、CPU(Central Processing Unit)及びメモリを含む
マルチチップモジュール。 - 請求項1乃至8のいずれか一項に記載のマルチチップモジュールにおいて、
前記複数の表面実装部品は、チップ部品を含む
マルチチップモジュール。 - 実装基板に配置された請求項1から9のいずれか一項に記載のマルチチップモジュールと、
前記マルチチップモジュールのデータの入出力を行うインターフェースと
を具備する
オンボードコンピュータ。 - 請求項1乃至7のいずれか一項に記載のマルチチップモジュールにおいて、
前記複数の半導体チップは、ASIC(Application Specific Integrated Circuit)及びセンサを含む
マルチチップモジュール。 - 実装基板に配置された請求項11に記載のマルチチップモジュールと、
前記マルチチップモジュールのデータの入出力を行うインターフェースと
を具備する
インターフェース基板。 - 一方の面から他方の面へ貫通する配線を含む配線領域を有する第1半導体基板、第2半導体基板及び第3半導体基板を準備する工程と、
前記第1半導体基板上に、前記第2半導体基板を常温接合で積層する工程と、
前記第1半導体基板上であって、前記第2半導体基板で覆われていない領域に、第1表面実装部品を配置し接続する工程と、
前記第2半導体基板上に、前記第1表面実装部品を覆うように、前記第3半導体基板を常温接合で積層する工程と
を具備する
マルチチップモジュール製造方法。 - 請求項13に記載のマルチチップモジュールの製造方法において、
前記第3半導体基板上に、第2表面実装部品を配置する工程を更に具備する
マルチチップモジュール製造方法。 - 請求項13又は14に記載のマルチチップモジュールの製造方法において、
前記第1表面実装部品を配置する工程は、
前記第1半導体基板上に第3表面実装部品を配置する工程を備える
マルチチップモジュール製造方法。
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