JP6434494B2 - マルチチップモジュール、オンボードコンピュータ、センサインターフェース基板、及びマルチチップモジュール製造方法 - Google Patents

マルチチップモジュール、オンボードコンピュータ、センサインターフェース基板、及びマルチチップモジュール製造方法 Download PDF

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Description

本発明は、マルチチップモジュール、オンボードコンピュータ及びマルチチップモジュール製造方法に関する。本発明は、特に、小型化・軽量化が要求される電子機器用のマルチチップモジュール、オンボードコンピュータ、センサインターフェース基板、及びマルチチップモジュール製造方法に関する。
電子機器に対する小型化・軽量化が望まれている。特に、小型の衛星では、衛星サイズを維持した上で、衛星の高機能化・高性能化・小型化・軽量化が強く要求されている。そのため、そのような衛星に搭載される情報処理装置などの電子機器においても、一層の小型化・高密度化（機能）が必要である。情報処理装置の小型化は、例えば、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ ａ Ｃｈｉｐ）、ＨＩＣ（Ｈｙｂｒｉｄ ＩＣ）、ＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）により、ある程度は対応可能である。
図１は、従来のＭＣＭの構成例を示す概略側面図である。このＭＣＭ１０１は、実装基板１１０と、ＩＣパッケージ１１１と、ＩＣパッケージ１１２と、配線１１３とを備えている。ＩＣパッケージ１１１及びＩＣパッケージ１１２は、それぞれ半導体チップ１２１及び半導体チップ１２２を含んでいる。実装基板１１０は、樹脂製又はセラミック製の回路基板である。半導体チップ１２１、１２２は、例えばＣＰＵ、メモリ、センサに例示される。基板１１０の内部や基板１１０の表面に設けられた配線１１３は、ＩＣチップ１１１、１１２や他の電子素子などの間を接続している。この場合、配線１１３の配線幅は太いため（最小幅２００μｍ程度）、配線に必要な面積を確保する必要があり、基板１１０を小さくすることはできない。そのため、ＭＣＭ１０１の小型化・軽量化への対応が困難となる。
関連する技術として、特表２０１２−５２９７７０号公報（ＷＯ２０１０／１５１３５０）にマルチチップパッケージおよび、マルチチップパッケージのダイからダイへのインターコネクトを提供する方法が開示されている。このマルチチップパッケージは、基板と、第１のダイおよび第２のダイと、ブリッジとを備えている。前記基板は、第１面、対向する第２面、および、前記第１面から前記第２面に延びる第３面を有する。第１のダイおよび第２のダイは、前記基板の前記第１面に取着されている。ブリッジは、前記基板の前記第３面に隣接して、前記第１のダイと前記第２のダイとに取着されている。前記ブリッジの下方に前記基板の部分は存在しない。前記ブリッジは、前記第１のダイと前記第２のダイとを接続する。
この従来技術では、基板上に実装されたダイ（ブリッジはダイの場合あり）の上に直接ダイを実装する場合がある。その場合、上方のダイの配線は必ず下方のダイを通過する必要がある。したがって、高さ方向にダイを実装するには高さの限界があると考えられる。
常温で半導体基板同士を接合することが可能な常温接合の技術が特許２７９１４２９号公報や、特許３９７０３０４号公報や、特開２００３−３１８２１９号公報に開示されている。
特表２０１２−５２９７７０号公報 特許２７９１４２９号公報 特許３９７０３０４号公報 特開２００３−３１８２１９号公報
本発明の目的は、性能を維持しつつ、より小型化、より軽量化が可能なマルチチップモジュール、オンボードコンピュータ及びマルチチップモジュール製造方法を提供することにある。本発明の他の目的は、性能を維持しつつ、原理的には高さ方向の積層数に限界の無いマルチチップモジュール、オンボードコンピュータ及びマルチチップモジュール製造方法を提供することにある。
この発明のこれらの目的とそれ以外の目的と利益とは以下の説明と添付図面とによって容易に確認することができる。
本発明のマルチチップモジュールは、複数の半導体基板と、複数の表面実装部品とを具備している。複数の半導体基板は、一方の面から他方の面へ貫通する配線を含む配線領域を有している。複数の表面実装部品は、複数の半導体基板のいずれかの上に搭載されている。複数の半導体基板は、積層されて多層構造を構成している。複数の表面実装部品の少なくとも一つである第１表面実装部品は、多層構造の内部の領域に配置されている。
このようなマルチチップモジュールは、実装基板として半導体基板を用いているので、実装基板の配線として、半導体基板の配線ルールを用いた配線を用いることができる。それにより、配線を微細化することができ、実装基板に占める配線の面積を低減することができる。加えて、表面実装部品及び実装基板を高さ方向に三次元的に構成することができる。それにより、実装基板の全体の面積を変えずにマルチチップモジュールの配置に要する面積を低減することできる。これらにより、マルチチップモジュールを飛躍的に小型化・軽量化・高密度化することができる。また、実装基板として半導体製の基板を用いているので、樹脂製の基板やセラミクス製の基板と比較して、熱伝導性が良く、放熱設計の観点で優位である。
本発明のオンボードコンピュータは、マルチチップモジュールと、インターフェースとを具備している。マルチチップモジュールは、実装基板に配置され、上記段落に記載され、表面実装部品としてＣＰＵとメモリとを含んでいる。インターフェースは、マルチチップモジュールのデータの入出力を行う。
このようなオンボードコンピュータは、上記段落に記載のマルチチップモジュールを用いているので、その飛躍的な小型化・軽量化・高密度化に伴い、飛躍的に小型化・軽量化・高密度化することができる。
本発明のマルチチップモジュール製造方法は、一方の面から他方の面へ貫通する配線を含む配線領域を有する第１半導体基板、第２半導体基板及び第３半導体基板を準備する工程を具備している。第１半導体基板上に、第２半導体基板を常温接合で積層する工程を具備している。第１半導体基板上であって、第２半導体基板で覆われていない領域に、第１表面実装部品を配置し接続する工程を具備している。第２半導体基板上に、第１表面実装部品を覆うように、第３半導体基板を常温接合で積層する工程を具備している。
このようなマルチチップモジュール製造方法では、複数の半導体基板が、常温接合により積層される。そのため、積層するときに表面実装部品に熱負荷が印加されることはない。したがって、組立工程において表面実装部品を壊すなどの心配がなく、歩留まりも向上する。また、製造されたマルチチップモジュールは、上記段落に記載の構成を有するので、上記のように、小型化・軽量化・高密度化などを実現することできる。
本発明により、性能を維持しつつ、より小型化、より軽量化が可能なマルチチップモジュール、オンボードコンピュータ及びマルチチップモジュール製造方法を提供することができる。本発明により、性能を維持しつつ、原理的には高さ方向の積層数に限界の無いマルチチップモジュール、オンボードコンピュータ及びマルチチップモジュール製造方法を提供することができる。
上記発明の目的、効果、特徴は、添付される図面と連携して実施の形態の記述から、より明らかになる。
図１は、従来のＭＣＭの構成例を示す概略側面図である。 図２Ａは、実施の形態に係るマルチチップモジュールの構成例を示す概略断面図である。 図２Ｂは、実施の形態に係るマルチチップモジュールの構成例を示す概略断面図である。 図３Ａは、実施の形態に係るマルチチップモジュールの他の構成例を示す概略断面図である。 図３Ｂは、実施の形態に係るマルチチップモジュールの他の構成例を示す概略断面図である。 図４は、実施の形態に係るオンボードコンピュータの構成例を示すブロック図である。 図５は、実施の形態に係るオンボードコンピュータの構成例を示す概略部分断面図である。 図６は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図７Ａは、実施の形態に係るマルチチップモジュール製造方法を示す概略平面図である。 図７Ｂは、実施の形態に係るマルチチップモジュール製造方法を示す概略平面図である。 図８は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図９は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図１０は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図１１は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図１２は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図１３は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図１４は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図１５は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図１６は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図１７は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図１８は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図１９は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図２０は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図２１は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図２２は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図２３は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図２４は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図２５は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図２６は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図２７は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図２８は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図２９は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図３０は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図３１は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図３２は、実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。 図３３は、実施の形態に係るマルチチップモジュールの構成の変形例を示す概略断面図である。 図３４は、実施の形態に係るマルチチップモジュールの構成の変形例を示す概略断面図である。 図３５は、実施の形態に係るマルチチップモジュールの構成の変形例を示す概略断面図である。 図３６は、実施の形態に係るマルチチップモジュールの構成の変形例を示す概略断面図である。 図３７は、実施の形態に係るマルチチップモジュールの構成の変形例を示す概略断面図である。
以下、本発明の実施の形態に係るマルチチップモジュール、オンボードコンピュータ及びマルチチップモジュール製造方法について添付図面を参照して説明する。
本実施の形態に係るマルチチップモジュールの構成について説明する。図２Ａ及び図２Ｂは、本実施の形態に係るマルチチップモジュールの構成例を示す概略断面図である。ただし、図２Ａは図２ＢのＢＢ’断面図であり、図２Ｂは図２ＡのＡＡ’断面図である。マルチチップモジュール１は、複数の半導体基板１１Ａ、１１Ｂ、１１Ｃ、１１Ｄと、複数の表面実装部品（ＳＭＤ：Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）として複数の半導体チップ２１、２２とを具備している。
複数の半導体基板１１Ａ、１１Ｂ、１１Ｃ、１１Ｄの各々は、一方の面から他方の面へ貫通する配線を含む配線領域を有している（図示されず）。複数の半導体基板１１Ａ、１１Ｂ、１１Ｃ、１１Ｄは、シリコン基板に例示される。その場合、一方の面から他方の面へ貫通する配線は、いわゆるＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）である。各半導体基板の配線領域は、その一方の面の表面領域に形成された一又は複数の配線層を含んでいる。各半導体基板の配線領域は、更に、その一方の面の表面領域に形成されたトランジスタやダイオードや抵抗や容量のような電子素子含んでいてもよいし、論理回路やメモリ回路を含んでいてもよい。これらの配線領域は、半導体集積回路の微細加工プロセスを用いて製造することができる。複数の半導体基板１１Ａ、１１Ｂ、１１Ｃ、１１Ｄは、この順に積層されている。複数の半導体基板１１Ａ、１１Ｂ、１１Ｃ、１１Ｄの配線領域同士は、その貫通する配線（例示：ＴＳＶ）で接続されている。
複数の半導体チップ２１、２２の各々は、ダイ（ベアチップ）である。複数の半導体チップ２１、２２の各々は、メモリや、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）や、周辺回路（例示：ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ））や、センサ（例示：ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ））や、アナログ回路や、ウェハレベルでパッケージされたＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）や、これらの組み合わせに例示される。この図の例では、半導体チップ２１はメモリであり、半導体チップ２２はＣＰＵである。半導体チップ２１は半導体基板１１Ａ上に配置され（搭載され）、例えば、フリップチップボンディングで接続されている。すなわち、半導体チップ２１の下面のパッド（内部の回路に接続）と、半導体基板１１Ａの上面のパッド（配線領域に接続）とは、バンプ（金、はんだ、など）３１を介して接続されている。同様に、半導体チップ２２は半導体基板１１Ｄ上に配置され（搭載され）、例えば、フリップチップボンディングで接続されている。すなわち、半導体チップ２２の下面のパッド（内部の回路に接続）と、半導体基板１１Ｄの上面のパッド（配線領域に接続）とは、バンプ（金、はんだ、など）３２介して接続されている。このように、半導体チップは、半導体基板に設けられた配線領域の配線を介して、他の半導体チップと接続される。
半導体基板１１Ａは、その一方の面上に、半導体チップ２１を配置（搭載）されている。半導体基板１１Ｂは、半導体基板１１Ａ上の半導体チップ２１の横（側方）に配置され、半導体基板１１Ａに積層されている。言い換えると、半導体基板１１Ｂは、半導体チップ２１の側面の方向を囲むように（所定の領域５０を囲むように）、半導体基板１１Ａ上に積層されている。半導体基板１１Ｃは、半導体チップ２１の横（側方）に配置され、半導体基板１１Ｂに積層されている。言い換えると、半導体基板１１Ｃは、半導体チップ２１の側面の方向を囲むように（所定の領域５０を囲むように）、半導体基板１１Ｂ上に積層されている。半導体基板１１Ｄは、半導体チップ２１の上方を覆うように（所定の領域５０を覆うように）配置され、半導体基板１１Ｃに積層される。すなわち、所定の領域５０（所定の空間）は、積層された半導体基板１１Ａ〜１１Ｄの内部に設けられた（半導体基板１１Ａ〜１１Ｄによって形作られた）領域である。その所定の領域５０には、半導体チップ２１が配置される。したがって、半導体チップ２１は、積層された半導体基板１１Ａ〜１１Ｄの内部の領域に配置されている。半導体基板１１Ｄ上は、半導体チップ２２を搭載している。尚、本実施例では、半導体基板１１Ｄ上に半導体チップ２２が搭載された形態が示されるがこれに限らず、半導体基板１１Ｄ上に半導体チップ２２が搭載されていなくてもよい。
なお、半導体基板１１Ｃは、半導体基板１１Ｂと一体であってもよい。また、半導体チップ２１の厚み（バンプ３１の厚みを含む）が半導体基板１１Ｂの厚みよりも十分に薄い場合、半導体基板１１Ｃはなくてもよい。また、半導体チップ２１、２２は、パッケージの状態のＩＣチップであってもよい。また、後述されるように、半導体基板の数や半導体チップの数は、上記の例（半導体基板：４個、半導体チップ：２個）に限定されるものではなく、これらよりも多くてもよいし、少なくてもよい。
このように、本実施の形態に係るマルチチップモジュール１では、複数の半導体基板１１Ａ〜１１Ｄが積層された多層構造（３次元構造）を構成している。そして、その多層構造（３次元構造）の中に半導体チップ２１（ダイ）が埋め込まれて（所定の領域５０の中に半導体チップ２１が配置されて）、３次元的な実装が実現されている。各半導体チップは、半導体基板に設けられた配線領域の配線（配線層、貫通する配線）を介して、他の半導体チップと接続される。そのため、高さ方向の空間に空きがある限り、原理的には高さ方向の積層数に限界は無い。加えて、複数の半導体基板１１Ａ〜１１Ｄの配線領域は、半導体集積回路の微細加工プロセスを用いて製造することができる。すなわち、配線や電子素子を微細に製造することができる。それにより、マルチチップモジュール１の小型化、高密度化が可能となる。また、実装基板とみることができる半導体基板１１Ａ〜１１Ｄがシリコン基板の場合、樹脂製の基板やセラミクス製の基板にと比較して、熱伝導性がよい。そのため、半導体チップ２１、２２（例示：ＣＰＵやメモリ）のような部品の放熱がしやすく、放熱設計の点で優位である。
なお、マルチチップモジュール１において、所定の領域（空間）５０は、図２Ａ及び図２Ｂに示すように閉じた空間であってもよいし、図３Ａ及び図３Ｂに示すように開いた領域（空間）であってもよい。図３Ａ及び図３Ｂは、本実施の形態に係るマルチチップモジュールの他の構成例を示す概略断面図である。ただし、図３Ａは図３ＢのＤＤ’断面図であり、図３Ｂは図３ＡのＣＣ’断面図である。このマルチチップモジュール１’は、マルチチップモジュール１と比較すると、半導体基板１１Ａ〜１１Ｄのうちの一部分である半導体基板端部１１Ａ”〜１１Ｄ”がなく、半導体基板１１Ａ’〜１１Ｄ’のみになり、所定の領域（空間）５０が開いた領域（空間）になっている。この場合にも、マルチチップモジュール１と同様の効果を奏することができる。
また、図３におけるマルチチップモジュール１’ において、所定の領域（空間）５０は一方の方向に開いた領域（空間）となっているが、複数の方向に開いた領域（空間）になっていてもよい。例えば、図３Ａ及び図３Ｂの例では、半導体チップ２１を挟んで領域５０の解放端側（基板端部１１Ａ”〜１１Ｄ”）と反対側の半導体基板端部が無くてもよい。更に、図２Ａ、図２Ｂ及び図３Ａ、図３Ｂでは、所定の領域（空間）５０の外形は直方体形状であるが、他の形状を有していてもよい。そのような他の形状としては、例えば、円柱形状に例示される。
次に、本実施の形態に係るオンボードコンピュータ（ＯＢＣ：Ｏｎ Ｂｏａｒｄ Ｃｏｍｐｕｔｅｒ）の構成について説明する。図４は、本実施の形態に係るオンボードコンピュータの構成例を示すブロック図である。このオンボードコンピュータ１０は、実装基板４に実装されたマルチチップモジュール１と、外部インターフェース（Ｉ／Ｆ）２と、電源３とを具備している。マルチチップモジュール１は、上述されたとおりであり、ＣＰＵとしての半導体チップ２２と、メモリとしての半導体チップ２１とを少なくとも含んでいる。外部インターフェース２は、マルチチップモジュール１と外部との間のデータの入出力を行う入出力装置である。電源３は、マルチチップモジュール１と外部インターフェース２とに電力を供給する。このように、このオンボードコンピュータ１０は、ＣＰＵ（半導体チップ２２）と、メモリ（半導体チップ２１）と、入出力装置（外部インターフェース２）とにより、コンピュータを構成している。例えば、本発明によるオンボードコンピュータ１０は、インターフェース基板（インターフェースボード、拡張カードとも称す）として利用されることが好適である。具体的には、半導体チップ２１、２２の一方をセンサとし他方をデータ読み出し用のＡＳＩＣとして搭載することで、オンボードコンピュータ１０は、センサインターフェース基板として機能する。
図５は、本実施の形態に係るオンボードコンピュータの構成例を示す概略部分断面図である。ただし、図５は、図４のＥＥ’断面図である。このオンボードコンピュータ１０において、マルチチップモジュール１は、実装基板４にフリップチップボンディングで接続されている。すなわち、半導体基板１１Ａの下面のパッド（半導体基板１１Ａを貫通する配線に接続）と、実装基板４の上面のパッド（実装基板４上の配線に接続）とは、バンプ（金、はんだ、など）５を介して接続されている。尚、マルチチップモジュール１の実装基板４への実装方法は、ワイヤボンディングでもよい。
このように、本実施の形態に係るオンボードコンピュータ１０は、本実施の形態に係るマルチチップモジュール１を用いているので、小型化、高密度化、軽量化が可能となる。このようなオンボードコンピュータ１０を衛星搭載用のコンピュータに使用することで、衛星全体のサイズを維持しながら、衛星の高機能化・高性能化・小型化・軽量化が可能となる。
次に、本実施の形態に係るマルチチップモジュール製造方法について説明する。図６〜図１２は、本実施の形態に係るマルチチップモジュール製造方法を示す概略断面図である。
まず、図６に示すように、複数の半導体基板１１Ａ〜１１Ｄを準備する。複数の半導体基板１１Ａ〜１１Ｄの形成方法は、従来知られた方法を用いることができる。例えば、以下のような方法が考えられる。
（１）半導体基板１１Ａ、１１Ｄ（概ね同じ方法で形成されるので、半導体基板１１Ａの場合を記載）
シリコン基板４０Ａの一方の面（以下、第１面）の表面領域に電子素子や配線層や金属電極（パッド）を形成する。第１面の表面は、平坦化された絶縁層で覆われ、部分的に金属電極が露出している。次に、第１面を支持用のガラス基板に接着し、第１面の裏側の面（シリコン基板４０Ａの他方の面）を研磨して、シリコン基板４０を薄くする。研磨された面（以下、第２面）はシリコン基板４０Ａが露出している。続いて、第１面の金属電極の位置に対応する第２面の位置のシリコン基板４０Ａをエッチングして、第２面から第１面の金属電極へ貫通するビアホールを形成する。その後、第２面及びビアホールの内壁を覆うように絶縁膜（例示：ＳｉＯ２）を形成する。そして、ビアホールの底部の絶縁膜をエッチングして、ビアホールの底部に第１面の金属電極を露出する。次に、第２面及びビアホールの内面を覆うようにバリア膜（例示：ＴｉＮ）を形成する。続いて、第２面及びビアホールを埋めるように金属膜（例示：Ｃｕ）を形成する。その後、第２面の金属膜をＣＭＰで研磨して、第２面を露出させる。それにより、ビアホールに金属膜のビアが完成する。次に、第２面のシリコン基板４０Ａを薄くエッチングして、第２面からわずかにビアの上部を突出させる。続いて、第２面及びビアの上部を覆うように絶縁膜（例示：ＳｉＯ２）を形成する。その後、ビアの上部の絶縁膜（例示：ＳｉＯ２）をエッチングで除去して、ビアの上部を露出させる。そして、必要に応じて、絶縁膜に、配線及び金属電極（パッド）を形成する。その結果、半導体基板１１Ａには、シリコン基板４０Ａを貫通する配線として、ビア４１Ａ、４２Ａや、配線を介してビア４２Ａと接続された金属電極４３Ａや、図示されない配線などが形成される。その後、第１面に接着されたガラス基板を取り外す。ここで、半導体基板（例えば半導体基板１１Ａ）に電子素子が形成されていない場合、下記のように半導体基板に配線することができる。すなわち、ＤｅｅｐＲＩＥ（Ｄｅｅｐ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）に例示されるエッチングによって貫通穴が設けられたシリコンウェハの全面に、熱酸化等による絶縁膜が形成された後、Ｃｕ埋め込みによるＣｕ貫通配線等が形成される。これにより、Ｃｕ貫通配線等を有する半導体基板が形成される。
（２）半導体基板１１Ｂ、１１Ｃ（同じ方法で形成されるので、半導体基板１１Ｂの場合を記載）
半導体基板１１Ｂの形成方法も半導体基板１１Ａと同様であるが、更に、所定の領域（空間）５０Ｂを形成する工程が追加される。すなわち、ビアホールを形成する工程の前後、又は、その工程と同時に、所定の領域（空間）５０Ｂを形成する工程が実行される。具体的には、所定の領域（空間）５０Ｂの位置のシリコン基板４０Ａをエッチングして、第２面から第１面へ達する空間（孔）を形成する。その空間（孔）が所定の領域（空間）５０Ｂとなる。このような比較的大きな領域のエッチングは、例えば、ＭＥＭＳ製造の技術を用いて実現することができる。より詳細には、図７Ａを参照して、ＤｅｅｐＲＩＥに例示されるエッチングにより、半導体基板１１上に枠状の貫通溝２０１が形成される。続いて、図７Ｂに示されるように、半導体基板１１から貫通溝２０１の内側領域２０２を排除する。これにより、半導体基板１１における内側領域２０２が排除された領域によって、所定の領域（空間）５０が形成されることとなる。
一方、図８に示すように、複数の半導体チップ２１、２２を準備する。この例では、半導体チップ２１としてダイ（ベアチップ）の状態のメモリを用意し、半導体チップ２２としてダイ（ベアチップ）の状態のＣＰＵを用意する。ただし、パッケージの状態のメモリやＣＰＵであってもよい。又、本一例では、半導体チップ２１をメモリ、半導体チップ２２をＣＰＵとしたが、これに限らず、任意のチップが利用できる。例えば、実施例とは逆に、所定の領域（空間）５０内に設けられる半導体チップ２１をＣＰＵとし、半導体基板１１Ｄの上に設けられる半導体チップ２２をメモリとしてもよい。
次に、図９に示すように、半導体基板１１Ａに、半導体基板１１Ｂを常温接合方法で接合する。このとき、接続用として予め設定された所定のビア４１Ａとビア４１Ｂとが接続するように、半導体基板１１Ａの一方の面と、半導体基板１１Ｂの一方の面とが接合される。ただし、ビアと基板間を接続するための電極は、電気的に接続されてもよいし、離れていてもよい。続いて、図１０に示すように、所定の領域（空間）５０内における半導体基板１１Ａ上に、半導体チップ２１を搭載（配置）する。このとき、半導体基板１１Ａの金属電極４３Ａと、半導体チップ２１のバンプ（金、はんだ、など）３１とをフリップチップ法で接続する。そのとき、半導体基板１１Ａと半導体チップ２１との間にアンダーフィル材３３を充てんしてもよい。
続いて、図１１に示すように、半導体基板１１Ａに接合された半導体基板１１Ｂに、半導体基板１１Ｃを常温接合方法で接合する。このとき、接続用として予め設定された所定のビア４１Ｂとビア４１Ｃとが接続するように、半導体基板１１Ｂの他方の面と、半導体基板１１Ｃの一方の面とが接合される。これらの常温接合方法としては、特許３９７０３０４号公報に記載の方法が例示される。その結果、半導体基板１１Ａ上に、半導体基板１１Ｂ、１１Ｃに囲まれた所定の領域（空間）５０が形成される。
その後、図１２に示すように、半導体基板１１Ｃに、半導体基板１１Ｄを常温接合方法で接合する。このとき、接続用として予め設定された所定のビア４１Ｃとビア４１Ｄとが接続するように、半導体基板１１Ｃの他方の面と、半導体基板１１Ｄの一方の面とが接合される。この常温接合方法としては、特許３９７０３０４号公報に記載の方法が例示される。その結果、半導体基板１１Ａ上に、半導体基板１１Ｂ、１１Ｃ、１１Ｄに囲まれた所定の領域（空間）５０が形成される。
更に、図１３に示すように、半導体基板１１Ｄ上に、半導体チップ２２を搭載（配置）する。このとき、半導体基板１１Ｄの金属電極４３Ｄと、半導体チップ２２のバンプ（金、はんだ、など）３２とをフリップチップ法で接続する。そのとき、半導体基板１１Ｄと半導体チップ２２との間にアンダーフィル材３４を充てんしてもよい。
次に、半導体基板１１Ａ〜１１Ｄに共通する配線形成方法の詳細について図面を参照して説明する。ここでは、半導体基板１１Ａ〜１１Ｄの構成要素の符号からアルファベットを除外した符号を、当該構成要素と同様の構成に付して説明する。
先ず、図１４から図２１を参照して、Ｃｕ配線プロセスによる半導体基板１１への配線形成方法を説明する。
図１４を参照して、第１面の表面領域に電子素子や配線層が形成されたシリコン基板４０が用意される。ここでは、上述したように、第２面を研磨してシリコン基板４０の厚さを薄くすることが好ましい。尚、シリコン基板４０には電子素子や配線層が形成されていなくてもよい。
図１５を参照して、シリコン基板４０において、第１面と第２面とを結ぶビアホール３０が形成される。ここでは、一例としてＤｅｅｐＲＩＥ（Ｄｅｅｐ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、シリコン基板４０の所定の位置にビアホール３０が設けられる。
図１６を参照して、シリコン基板４０の表面全体（第１面、第２面、及び側面）及びビアホール３０の内壁を覆うように絶縁膜４４（例示：ＳｉＯ２）が形成される。
図１７を参照して、絶縁膜４４の表面に図示しないバリア膜（例示：ＴｉＮ）が、例えばスパッタ法により形成された後、ビアホール３０に金属膜が埋め込まれる。ここでは、例えばＣｕ電解めっき法により、Ｃｕ４５が第２面上に形成されるとともにビアホール３０に埋め込まれる。この際、Ｃｕ４５は、バリア膜に直接めっきされてもよいが、Ｃｕ４５とバリア層との密着性を向上させるため、バリア膜上にＣｕシード層（例示：Ｃｕ／Ｔｉ）が形成され、このＣｕシード層上にＣｕ４５がめっきされてもよい。
図１８を参照して、第２面上及び第１面上に形成されたＣｕ４５を、ＣＭＰに例示される研磨により除去し、第１面及び第２面を露出させて平坦化する。これによりＣｕ４５が埋め込まれたビア４１が形成される。この際、図１８から図２１には図示しないが、上述したビア４２Ａも同様に形成されることは言うまでもない。
図１９を参照して、露出された第１面及び第２面上に、例えば蒸着（又はスパッタリング）により金属膜を形成する。金属膜の最表面は、導電性の観点からＡｕ膜４６によって形成されることが好ましい。又、絶縁膜４４とＡｕ膜４６との密着性を高めるため、絶縁膜４４とＡｕ膜４６との間にＴｉ膜４７が形成されることが好ましい。図１９に示す一例では、第１面及び第２面の絶縁膜４４及びビア４１上に、Ｔｉ膜４７、Ａｕ膜４６が順に成膜され、Ａｕ／Ｔｉ金属膜が形成される。
図２０を参照して、第１面及び第２面のＡｕ膜４６上に、例えばＴｉマスクによる配線パタン(図示なし)を形成し、例えばドライエッチングによりＡｕ／Ｔｉ金属電極４３や配線（図示なし）を形成する。これにより、Ｃｕによって形成されたビア４１と、Ａｕ／Ｔｉ金属膜によって形成された金属電極４３や配線（図示なし）を備える半導体基板１１が作製される。
図２１を参照して、上述のように作製された複数のシリコン基板１１は、接合されてマルチチップモジュールとして実装される。例えば、半導体基板１１Ａと、半導体基板１１Ｂは、常温接合法により、金属電極４３Ａと金属電極４３Ｂを介して接合される。このとき、半導体基板１１Ａと半導体基板１１Ｂの対抗する面間に空間６０が生じるが、その高さは、金属電極４３に依存し、数ｎｍオーダーと小さい。又、真空チャンバ内で接合された場合、空間６０の周囲が、相互に接合された金属配線４３Ａ、４３Ｂによって囲まれていれば、当該空間６０内は真空となる。空間６０内に空気がある場合、マルチチップモジュール１が真空中で動作する環境において、空間６０と外部との圧力差により接合部が破損する恐れがある。又、空間６０内に空気がある場合、結露が発生する恐れがある。一方、空間６０が真空である場合、これらの問題は発生しない。
尚、図示しないが、空間６０は、酸化膜により充填されていてもよい。例えば、図２０に示す半導体基板１１の第１面及び第２面上に酸化膜を形成したのち、平坦化処理により、金属電極４３及び配線（図示なし）を露出する。これにより、金属配線４３の表面と同じ高さを表面とする酸化膜が形成される。このような構成の半導体基板１１同士を接合することで、空間６０のないマルチチップモジュール１が形成される。
ここで形成される金属電極４３の構成はこれに限らず、例えば、Ａｕ／Ｎｉ／Ｔｉ金属膜や、Ａｕ／Ｐｔ／Ｔｉ金属膜のように、組成や層数を任意に選択することができる。ＡｕとＴｉの間に熱耐性の高いＮｉを挿入することで、熱による電極破損を防止することができる。例えば、はんだを利用して金属電極４３に表面実装部品２５を接続する場合、金属電極４３に２００度〜３００度の温度が加わる。この場合、金属電極４３をＡｕ／Ｎｉ／Ｔｉ金属膜とすることで、はんだ付けに起因する金属電極４３の破損が防止できる。ここで表面実装部品２５とは、半導体チップ２１、２２や、後述する半導体チップ２３、２４、又はチップ部品７１、７２のいずれかに例示され、半導体基板１１に実装可能なチップ形状の電子部品を示す。
図１４〜図１８、及び図２２〜図２５を参照して、Ａｕ／Ｎｉ／Ｔｉ金属膜を利用した金属電極４３を有する半導体基板１１の作製方法及び、はんだ付けによる表面実装部品２５の搭載例を説明する。
図１４〜図１８を参照して、シリコン基板４０にビア４１を形成する工程までは、上述の工程と同様であるので説明は省略する。
図２２を参照して、例えばスパッタリングにより、第１面及び第２面の絶縁膜４４及びビア４１上に、Ｔｉ膜４７、Ｎｉ膜４８、Ａｕ膜４６が順に成膜され、Ａｕ／Ｎｉ／Ｔｉ金属膜が形成される。
図２３を参照して、第１面及び第２面のＡｕ膜４６上に、例えばＴｉマスクによる配線パタン(図示なし)を形成し、ドライエッチングによりＡｕ／Ｎｉ／Ｔｉ金属電極４３や配線（図示なし）を形成する。これにより、Ｃｕによって形成されたビア４１と、Ａｕ／Ｎｉ／Ｔｉ金属膜によって形成された金属電極４３や配線（図示なし）を備える半導体基板１１が作製される。
図２４を参照して、上述のように作製された複数のシリコン基板１１は、接合されてマルチチップモジュールとして実装される。例えば、半導体基板１１Ａと、半導体基板１１Ｂは、常温接合法により、金属電極４３Ａと金属電極４３Ｂを介して接合される。このとき、半導体基板１１Ａと半導体基板１１Ｂの対抗する面間に空間６０が生じることや、その高さが数ｎｍオーダーであることは上述と同様である。又、空間６０を絶縁膜で充填可能なことも上述と同様である。
図２５を参照して、本実施例における金属電極４３は、熱耐性の高いＮｉを含んでいるため、はんだ７０を介して表面実装部品２５が接続されても、熱破壊は発生しない。すなわち、本一例によるマルチチップモジュール１は、半導体基板１１上にはんだ付けされた表面実装部品２５が搭載され得る。又、本実施例は、表面実装部品２５がリード線を介してはんだ付けされる態様を一例としたがこれに限らず、表面実装部品２５の表面に設けられた電極と金属電極４３との間をはんだバンプを介して接続される態様にも有効である。
図１４〜図２５に示す一例では、Ｃｕ配線を利用したマルチチップモジュール１の作製方法を説明したが、配線材料はこれに限らず、Ａｌ配線を利用してもよい。
図１４〜図１６、図２６〜図２９を参照して、Ａｌ配線プロセスによる半導体基板１１への配線形成方法を説明する。
図１４〜図１６を参照して、シリコン基板４０にビアホール３０及び絶縁膜４４を形成する工程までは、上述の工程と同様であるので説明は省略する。
図２６を参照して、例えばスパッタリングにより、第１面及び第２面の絶縁膜４４及びビアホール３０上に、Ａｌ膜４９が成膜される。ビアホール３０上に成膜されたＡｌ膜４９により、第１面と第２面を結ぶビア４１’が形成される。
図２７を参照して、第１面及び第２面のＡｌ膜４９上に、例えばＴｉマスクによる配線パタン(図示なし)を形成し、ドライエッチングによりＡｌ金属電極４３’や配線（図示なし）を形成する。これにより、Ａｌ膜４９によって形成されたビア４１’と金属電極４３’や配線（図示なし）を備える半導体基板１１’が作製される。
図２８を参照して、上述のように作製された複数のシリコン基板１１’は、上述のシリコン基板１１と同様に接合されてマルチチップモジュールとして実装される。例えば、半導体基板１１Ａ’と半導体基板１１Ｂ’は、常温接合法により、金属電極４３Ａ’と金属電極４３Ｂ’を介して接合される。このとき、半導体基板１１Ａと半導体基板１１Ｂの対抗する面間に空間６０が生じることや、その高さが数ｎｍオーダーであることは上述と同様である。又、空間６０を絶縁膜で充填可能なことも上述と同様である。
ここで形成される金属電極４３’の構成はこれに限らず、例えば、導電性を高めるためにＡｌ膜４９の表面にＡｕ膜６２が形成されてもよい。この場合、図２９に示すようにＡｌ膜４９との密着性を高めるため、Ｔｉ膜６１をＡｌ膜４９とＡｕ膜６２との間に成膜することが好ましい。又、Ａｌ膜４９上に形成する金属膜は、上述と同様にＡｕ／Ｎｉ／Ｔｉ金属膜や、Ａｕ／Ｐｔ／Ｔｉ金属膜のように、組成や層数を任意に選択することができる。ＡｕとＴｉの間に熱耐性の高いＮｉを挿入することで、熱による電極破損を防止することができる。
以上のようにして、本実施の形態に係るマルチチップモジュールが製造される。
なお、図１４から図２５のマルチチップモジュールの製造方法は例示であり、本実施の形態がこの例に限定されるものではない。例えば、図１５から図１８に示すビア形成方法では、シリコン基板４０の第１面から第２面に貫通するビアホール３０が設けられるが、ビアホールは貫通しなくてもよい。例えば、図３０から図３２に示すように第２面に貫通しないビアホール３１を設けることでもビア４２を形成することができる。
詳細には、図３０を参照して、例えばＤｅｅｐＲＩＥにより、シリコン基板４０の第１面における所定の位置にビアホール３１が設けられる。このとき、ビアホール３１は、第１面から所定の深さの穴でよく、第２面まで貫通しない。
図３１を参照して、シリコン基板４０の表面全体（第１面、第２面、及び側面）及びビアホール３１の内壁を覆うように絶縁膜４４（例示：ＳｉＯ２）が形成される。
図３２を参照して、絶縁膜４４の表面に図示しないバリア膜（例示：ＴｉＮ）が、例えばスパッタ法により形成された後、ビアホール３１に金属膜が埋め込まれる。ここでは、例えばＣｕ電解めっき法により、Ｃｕ４５がビアホール３１に埋め込まれる。この際、Ｃｕ４５は、バリア膜に直接めっきされてもよいが、Ｃｕ４５とバリア層との密着性を向上させるため、バリア膜上にＣｕシード層（例示：Ｃｕ／Ｔｉ）が形成され、このＣｕシード層上にＣｕ４５がめっきされてもよい。
図１８を参照して、第１面上に形成されたＣｕ４５、及び第２面を、ＣＭＰに例示される研磨により除去し、第１面及び第２面を露出させて平坦化する。これによりＣｕ４５が埋め込まれたビア４１が形成される。
以上のように、シリコン基板４０の第１面から第２面を貫通しないビアホール３１を利用してビア４１を形成することができる。
又、図２Ａや図２Ｂのマルチチップモジュールの構成は例示であり、本実施の形態がこの例に限定されるものではない。図３２〜図３７は、本実施の形態に係るマルチチップモジュールの構成の変形例を示す概略断面図である。
図３３のマルチチップモジュール１ａは、図２Ａのマルチチップモジュール１に、更に、半導体基板１１Ｅ、１１Ｆ、１１Ｇが積層されている。半導体基板１１Ｅ、１１Ｆ、１１Ｇはそれぞれ半導体基板１１Ｂ、１１Ｃ、１１Ｄと基本的には概ね同じ構造を備えている。そして、半導体基板１１Ｅ、１１Ｆは、半導体基板１１Ｄ上の半導体チップ２２を囲むように（所定の領域（空間）５１を囲むように）、半導体基板１１Ｄ上に積層されている。半導体基板１１Ｇは、半導体チップ２２の上方を覆うように（所定の領域５１を覆うように）配置され、半導体基板１１Ｆに積層される。図示されないが、同様な方法により、半導体基板や半導体チップを更に上方へ積層することが可能である。
図３４のマルチチップモジュール１ｂは、図２Ａのマルチチップモジュール１に、更に、所定の領域（空間）５１が設けられ、そこに表面実装部品として半導体チップ２３が搭載（配置）されている。このような構成は、半導体基板１１Ｂ、１１Ｃにおいて、所定の領域（空間）５０を形成するエッチングを行う時、同時に別の所定の領域（空間）５１を形成するエッチングを行うことで実現できる。半導体基板１１Ｄ上には、更に半導体チップ２４を搭載（配置）してもよい。図示されないが、同様な方法により、所定の領域（空間）を更に増やして、半導体チップを更に配置することが可能である。
図３５のマルチチップモジュール１ｃは、図２Ａのマルチチップモジュール１の所定の領域（空間）５０内に、更に半導体チップ２３が搭載（配置）されている。このような構成は、半導体基板１１Ｂ、１１Ｃにおいて、所定の領域（空間）５０を形成するエッチングを行う時、その領域を大きくすることで実現できる。半導体基板１１Ｄ上には、更に表面実装部品として半導体チップ２４を搭載（配置）してもよい。図示されないが、同様な方法により、所定の領域（空間）を更に増やして、半導体チップを更に配置することが可能である。
また、本実施の形態のマルチチップモジュールは、上述された図２Ａ、図２Ｂ、図３Ａ、図３Ｂや、図３３〜図３５のマルチチップモジュールの構成の全部または一部を組み合わせたマルチチップモジュールであってもよい。
更に、上述では、半導体チップ２１〜２４のいずれかを搭載するマルチチップモジュール１を一例として示したが、表面実装部品を搭載する形態であれば、これに限らない。例えば、本発明によるマルチチップモジュール１は、表面実装部品として、半導体チップ２１〜２４に替えて、チップ部品７１、７２を搭載してもよい。ここで、チップ部品７１、７２は、例えば、チップ抵抗、チップコンデンサ、チップインダクタに例示されるチップ形状の受動素子を示す。
本発明によるマルチチップモジュール１へのチップ部品７１、７２の搭載例を図３６及び図３７に示す。図３６を参照して、マルチチップモジュール１は、図２Ａに記載の半導体チップ２１、２２に替えて、チップ部品７１、７２を搭載してもよい。あるいは、図３７を参照して、半導体チップ２１、２２とチップ部品７１、７２がマルチチップモジュール１に混載されてもよい。又、図示されないが、図３Ａ、図３３、図３４、図３５に示すような半導体チップ２１〜２４に替えて、チップ部品が搭載されてもよいし、半導体チップとチップ部品が混載されてもよい。更に、上述した実施例を技術的に矛盾のない範囲内で組み合わせてもよい。尚、上述のように、マルチチップモジュール１に搭載される表面実装部品の数、種類、サイズ、あるいはその配置位置は、任意に設定できることは言うまでもない。
本実施の形態のマルチチップモジュールは、実装基板として樹脂製の基板やセラミック製の基板を用いず、半導体基板（例示：シリコン基板）を採用する。それにより、実装基板の配線として、半導体基板自体の配線ルールを用いた配線を用いることができる。その結果、配線を微細化することができ、実装基板に占める配線の面積を低減でき、実装基板を小型化・高密度化できる。それに加えて、半導体基板を貫通する配線を用いて半導体基板（例示：シリコン基板）を多層構造にし、かつ、その多層構造の内部にＩＣチップを埋め込み実装することにより、ＣＰＵを実装したマルチチップモジュール１を高さ方向に三次元的に構成できる。それにより、実装基板の全体の面積を変えずにマルチチップモジュール底面の面積を低減することできる。図２Ａの例では、半導体基板１１Ａ〜１１Ｄ分（４個分）の面積を変えずに、マルチチップモジュールの配置に要する面積を半導体基板１１Ａ分のみ（１個分）の面積に低減することできる。これらにより、マルチチップモジュールを飛躍的に小型化・高密度化することができる。また、実装基板として半導体製の基板（例示：シリコン）を用いた場合、樹脂製の基板やセラミクス製の基板と比較して、熱伝導性が良いため、部品（例示：ＣＰＵのような半導体チップ）の放熱設計の観点で優位である。
また、本実施の形態のマルチチップモジュールでは、複数の半導体基板（例示：シリコン基板）を積層した構造の内部に半導体チップが埋め込み実装される。そのため、このマルチチップモジュールは、理論的には高さ方向の積層数に制限はなく、非常に多くの半導体基板を積層できる。したがって、超高密度なＣＰＵモジュールを実現することができる。また、複数の半導体基板（例示：シリコン基板）は、常温接合により積層（接合）されるため、積層するときにＩＣチップに例示される表面実装部品に熱負荷が印加されることはない。したがって、組立工程においてＩＣチップに例示される表面実装部品を壊すなどの心配がないため、歩留まりも向上する。
本実施の形態のマルチチップモジュールは、デジタル機能だけでなく、センサ機能やアナログ機能を含めたマルチチップモジュールに特に好適である。例えば、デジタルＩＣと、センサＩＣやアナログＩＣとを組み合わせる場合のような、ＳＯＣで対応するのが難しく、ＨＩＣやＭＣＭで対応しているマルチチップモジュールに特に好適である。
そして、これらマルチチップモジュールを用いた本実施の形態のオンボードコンピュータについても、同様の効果を奏することができる。
以上示されるように、本実施の形態のマルチチップモジュール及びそれを用いたオンボードコンピュータは、従来のＣＰＵを実装した基板と比較して、ＣＰＵ及び周辺ＩＣ（メモリ等）を、常温接合技術を用いた実装で三次元化することができる。それにより、マルチチップモジュールやオンボードコンピュータを飛躍的に小型化・高密度化することが可能となる。また、実装基板として、例えば、シリコンのような半導体製の基板を用いる場合、樹脂製の基板やセラミクス製の基板と比較して、熱伝導性が良くため、部品（ＣＰＵ）の放熱設計の点で優位である。
本実施の形態に係るマルチチップモジュールにおいて、搭載されるチップは、ＩＣチップやメモリチップに限定されるものではなく、センサやアクチュエータなどの機械要素を含むチップ（ＭＥＭＳ：Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）を含んでいてもよい。この場合、マルチチップモジュールは、ＭＥＭＳモジュールということもできる。
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
尚、本出願は、日本特許出願番号２０１４−０４６５８２に基づき、日本出願番号２０１４−０４６５８２における開示内容は引用により本出願に組み込まれる。

Claims (14)

  1. 一方の面から他方の面へ貫通する配線を含む配線領域を有する複数の半導体基板と、
    前記複数の半導体基板のいずれかの上に搭載された複数の表面実装部品と
    を具備し、
    前記複数の半導体基板は、所定の積層方向に積層されて多層構造を構成し、
    前記複数の表面実装部品の少なくとも一つである第１表面実装部品は、前記多層構造の内部の領域に配置されており、かつ、前記複数の半導体基板のうちの第１半導体基板に実装されており、
    前記複数の表面実装部品の少なくとも一つであり、かつ、前記第１表面実装部品とは別の表面実装部品は、前記複数の半導体基板のうちの前記第１半導体基板とは別の半導体基板に実装され、かつ、前記第１表面実装部品から見て前記積層方向に配置されている
    マルチチップモジュール。
  2. 請求項１に記載のマルチチップモジュールにおいて、
    前記複数の半導体基板のうちの第２半導体基板は、前記第１表面実装部品の側方を囲むように、前記第１半導体基板に積層され、
    前記複数の半導体基板のうちの第３半導体基板は、前記第１表面実装部品の上方を覆うように、前記第２半導体基板に積層される
    マルチチップモジュール。
  3. 請求項１又は２に記載のマルチチップモジュールにおいて、
    前記内部の領域は、外部に開いている
    マルチチップモジュール。
  4. 請求項１乃至３のいずれか一項に記載のマルチチップモジュールにおいて、
    前記複数の表面実装部品の少なくとも一つである第２表面実装部品は、最上層の第３半導体基板に搭載される
    マルチチップモジュール。
  5. 請求項１乃至４のいずれか一項に記載のマルチチップモジュールにおいて、
    前記複数の表面実装部品の少なくとも一つである第３表面実装部品は、前記多層構造の他の内部の領域に配置される
    マルチチップモジュール。
  6. 請求項１乃至５のいずれか一項に記載のマルチチップモジュールにおいて、
    前記複数の表面実装部品の少なくとも一つである第４表面実装部品は、前記第１表面実装部品と共に前記内部の領域に配置される
    マルチチップモジュール。
  7. 請求項１乃至６のいずれか一項に記載のマルチチップモジュールにおいて、
    前記複数の表面実装部品は、半導体チップを含む
    マルチチップモジュール。
  8. 請求項７に記載のマルチチップモジュールにおいて、
    前記半導体チップは、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）及びメモリを含む
    マルチチップモジュール。
  9. 請求項１乃至８のいずれか一項に記載のマルチチップモジュールにおいて、
    前記複数の表面実装部品は、チップ部品を含む
    マルチチップモジュール。
  10. 実装基板に配置された請求項１から９のいずれか一項に記載のマルチチップモジュールと、
    前記マルチチップモジュールのデータの入出力を行うインターフェースと
    を具備する
    オンボードコンピュータ。
  11. 請求項７に記載のマルチチップモジュールにおいて、
    前記半導体チップは、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及びセンサを含む
    マルチチップモジュール。
  12. 実装基板に配置された請求項１１に記載のマルチチップモジュールと、
    前記マルチチップモジュールのデータの入出力を行うインターフェースと
    を具備する
    インターフェース基板。
  13. 一方の面から他方の面へ貫通する配線を含む配線領域を有する第１半導体基板、第２半導体基板及び第３半導体基板を準備する工程と、
    前記第１半導体基板上に、前記第２半導体基板を常温接合で、所定の積層方向に積層する工程と、
    前記第１半導体基板上であって、前記第２半導体基板で覆われていない領域に、第１表面実装部品を配置し接続する工程と、
    前記第２半導体基板上に、前記第１表面実装部品を覆うように、前記第３半導体基板を常温接合で、前記積層方向に積層する工程と、
    前記第３半導体基板上に、かつ、前記第１表面実装部品から見て前記積層方向に、第２表面実装部品を配置する工程と
    を具備する
    マルチチップモジュール製造方法。
  14. 請求項１３に記載のマルチチップモジュールの製造方法において、
    前記第１表面実装部品を配置する工程は、
    前記第１半導体基板上に第３表面実装部品を配置する工程を備える
    マルチチップモジュール製造方法。
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