JP2010056139A - 積層型半導体装置 - Google Patents

積層型半導体装置 Download PDF

Info

Publication number
JP2010056139A
JP2010056139A JP2008216822A JP2008216822A JP2010056139A JP 2010056139 A JP2010056139 A JP 2010056139A JP 2008216822 A JP2008216822 A JP 2008216822A JP 2008216822 A JP2008216822 A JP 2008216822A JP 2010056139 A JP2010056139 A JP 2010056139A
Authority
JP
Japan
Prior art keywords
chip
integrated circuit
surface side
conductive layer
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008216822A
Other languages
English (en)
Inventor
Yukihiro Urakawa
幸宏 浦川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008216822A priority Critical patent/JP2010056139A/ja
Priority to US12/546,109 priority patent/US20100052111A1/en
Publication of JP2010056139A publication Critical patent/JP2010056139A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1415—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/14151—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1415—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/14154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/14156—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/32146—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the layer connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】実用化可能なスルーシリコンビアを提案する。
【解決手段】本発明の例に係る積層型半導体装置は、第一の機能を有する第一のチップＭ２と、第一のチップＭ２上に積み重ねられ、第一の機能とは異なる第二の機能を有する第二のチップ１２とを備える。第一のチップＭ２は、第一の半導体基板の一面側から他面側に突き抜け、第一の半導体集積回路Ｅ１に接続される第一の導電層１４（Ｘ）と、第一の半導体基板の一面側から他面側に突き抜け、第一の半導体集積回路Ｅ１に接続されない第二の導電層１４（Ｙ）とを備える。第一及び第二の導電層１４（Ｘ），１４（Ｙ）の形状及び構造は、同一である。第一のチップＭ２の第二の導電層１４（Ｙ）は、第二のチップ１２の第二の半導体集積回路Ｅ２に接続される。
【選択図】図２

Description

本発明は、スルーシリコンビアに関する。
ＬＳＩの小型化及び高速化を実現する一つの手法としてＣｏＣ（Chip on chip）技術が知られている。ＣｏＣ技術は、異なる機能を有する複数のチップを積み重ね、これらを一つのパッケージ内に収める技術である。
この技術では、複数のチップ相互間の電気的接続は、バンプ又はボンディングワイヤにより行われる。この技術の問題点は、一つのパッケージ内に収められるチップ数が三つ以上になると、バンプのみでの電気的接続が不可能になり、チップ数が多くなるに従い、性能の低下及び製造コストの増加が発生する、ということにある。
この問題を解決すべく、ＣｏＣ技術の改良版として、積み重ねられる複数のチップ相互間の電気的接続を、シリコン基板を貫通するビアにより行う技術が開発されている（例えば、特許文献１〜２を参照）。
この明細書では、この技術のことを「スルーシリコンビア（TSV: Through Si Via）」と称し、この技術に用いられるチップのことを「スルーシリコンビアチップ」と称することにする。これら用語中には「シリコン」という文言が含まれているが、これは、一般名称を表すもので、これらの用語を使用した場合にシリコンチップのみが対象となることを意味するものではないことをここで定義しておく。
スルーシリコンビアによれば、例えば、一つのパッケージ内の複数のチップ相互間の信号伝送は、半導体基板を貫通するビアにより行われるため、一つのパッケージ内に収められるチップ数が三つ以上になっても、これら複数のチップの電気的接続のためにボンディングワイヤを用いる必要がない。このため、一つのパッケージ内に収められるチップの数が多くなっても、性能の低下及び製造コストの増加が発生することがない。
このようなことから、スルーシリコンビアは、これからの電子機器の多機能化に対応できる技術として非常に有望な技術である。
しかし、この技術を実際の製品に適用する場合には、一つのパッケージ内に収められる複数のチップの種類に応じて、シリコン基板を貫通するビアの機能やレイアウトなどについて、その製品に適した仕様を検討しなければならない。
特開２００５−２１７０７１号公報 特開２００２−７６２４７号公報
本発明は、スルーシリコンビアの汎用性と製造コストの低下とを図るために必要な構成について提案する。
本発明の例に係るスルーシリコンビアチップは、半導体基板と、前記半導体基板の一面側に形成される半導体集積回路と、前記半導体基板の前記一面側から他面側に突き抜け、前記半導体集積回路に接続される第一の導電層と、前記半導体基板の前記一面側から前記他面側に突き抜け、前記半導体集積回路に接続されない第二の導電層とを備え、前記第一及び第二の導電層は、形状及び構造が同一である。
本発明の例に係る積層型半導体装置は、第一の機能を有する第一のチップと、前記第一のチップ上に積み重ねられ、前記第一の機能とは異なる第二の機能を有する第二のチップとを備える。前記第一のチップは、第一の半導体基板と、前記第一の半導体基板の一面側に形成される第一の半導体集積回路と、前記第一の半導体基板の前記一面側から他面側に突き抜け、前記第一の半導体集積回路に接続される第一の導電層と、前記第一の半導体基板の前記一面側から前記他面側に突き抜け、前記第一の半導体集積回路に接続されない第二の導電層とを備え、前記第一及び第二の導電層の形状及び構造が同一である。前記第二のチップは、第二の半導体基板と、前記第二の半導体基板の一面側に形成される第二の半導体集積回路とを備えるチップである。前記第一のチップの前記第二の導電層は、前記第二のチップの前記第二の半導体集積回路に接続される。
本発明によれば、スルーシリコンビアの汎用性と製造コストの低下とを図ることが可能になる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
スルーシリコンビアは、ＣｏＣ技術、即ち、複数のチップを積み重ねて、例えば、これらを一つのパッケージ内に収めることを前提とする。ここで、それぞれ異なる機能を有する三つ以上のチップを積み重ねる場合、一般的には、それらチップの大きさを考慮して、積み重ねる順番を決定する。
例えば、制御チップ（ＣＰＵなど）、メモリチップ（ＤＲＡＭなどの揮発性メモリやフラッシュメモリなどの不揮発性メモリ）及びＶＲＭ(Voltage Regulator Module)チップを積み重ねる場合、最も下に制御チップを配置し、最も上にＶＲＭチップを配置し、それらの間にメモリチップを配置する。
一方、積み重ねられる全てのチップをスルーシリコンビアチップにするのは現実的ではないため、例えば、メモリチップをスルーシリコンビアチップとし、その他の制御チップ、ＶＲＭチップなどのロジックチップを汎用構造（スルーシリコンビアを有しない構造）とする。
このような状況の下、最も上のチップと最も下のチップとを、その間に配置される中間チップ内の半導体集積回路を介さずに接続したい場合がある。
例えば、上述の例でいうと、ＶＲＭは、制御チップ内の半導体集積回路に電源電圧を安定的に供給し、その半導体集積回路の信頼性を向上させるために開発されたものであるから、ＶＲＭチップと制御チップとを直接的に接続したい。
しかし、ＶＲＭチップと制御チップとの間に配置されるメモリチップには両者を直接的に接続する手段が存在しない。このため、電源電圧を外部からＶＲＭチップに供給する経路及び電源電圧をＶＲＭチップから制御チップに供給する経路は、それぞれ、ボンディングワイヤに頼らざるを得ない。
そこで、本発明の例では、最も上のチップと最も下のチップとの間に配置される中間チップに、その中間チップ内の半導体集積回路に接続されないダミースルーシリコンビア（導電層）を設ける。ダミースルーシリコンビアは、中間チップに本来設けられるスルーシリコンビア（導電層）に対して、形状及び構造が同じである。
即ち、ダミースルーシリコンビアには、アライメントマークなどのビアとしての機能を持たない要素が除かれる。
これにより、最も上のチップ（例えば、ＶＲＭチップ）と最も下のチップ（例えば、制御チップ）とを、それらの間に配置される中間チップのダミースルーシリコンビアを介して直接的に接続することができるため、スルーシリコンビアの実用化が可能になる。
尚、既に定義したように、スルーシリコンビアの構成要素の一つである半導体基板は、シリコン基板に限定されない。
２． スルーシリコンビア
まず、本発明の前提となるスルーシリコンビアについて説明する。
図１は、スルーシリコンビアの概要を示している。
パッケージ基板１０上には、異なる機能を有する複数のチップＬ１，Ｍ１，Ｍ２，１２が搭載される。パッケージ基板１０の下面には、例えば、ＢＧＡ(Ball Grid Array)端子１１が配置される。
チップＬ１は、制御チップ（例えば、ＣＰＵ）である。制御チップＬ１は、ボンディングワイヤ１５によりパッケージ基板１０上の導電線Ｃに接続される。
チップＭ１，Ｍ２は、メモリチップである。メモリチップＭ１は、制御チップＬ１上に積み重ねられ、メモリチップＭ２は、メモリチップＭ１上に積み重ねられる。
メモリチップＭ１，Ｍ２は、スルーシリコンビアチップであり、半導体基板と、半導体基板の一面側に形成される半導体集積回路Ｅ１と、半導体基板の一面側から他面側に突き抜け、半導体集積回路Ｅ１に接続される導電層１４を備える。
また、制御チップＬ１とメモリチップＭ１との間、及び、メモリチップＭ１とメモリチップＭ２との間には、バンプ１３が配置される。
チップ１２は、ＶＲＭチップである。ＶＲＭチップ１２は、メモリチップＭ２上にスペーサ（例えば、絶縁体）１６を介して配置される。
ＶＲＭチップ１２は、ボンディングワイヤ１５によりパッケージ基板１０上の導電線Ｃに接続される。
ここで、半導体集積回路Ｅ１について次のように定義する。この定義は、以下で説明する実施形態においても適用されるものとする。
半導体集積回路Ｅ１とは、半導体基板の一面側に形成される全ての集積回路をいうものとする。即ち、個々の集積回路には関連がなくても、導電層（スルーシリコンビア）１４がそのうちの一つの集積回路に接続される、と言った場合には、その導電層１４は、半導体集積回路Ｅ１に接続される導電層である、とする。
このようなスルーシリコンビアによれば、ボンディングワイヤを用いずに、制御チップＬ１とその上に配置される二つ以上のメモリチップＭ１，Ｍ２とを電気的に接続することができる。
また、制御チップＬ１とメモリチップＭ１，Ｍ２との間における信号伝送及び電源供給は、全て、半導体基板の一面側から他面側に貫通するスルーシリコンビア（導電層）を用いて行うため、パッケージサイズの縮小、高速信号伝送、チップ内での電源電圧降下の抑制などが可能である。
しかし、メモリチップＭ１，Ｍ２内のスルーシリコンビアは、メモリチップＭ１，Ｍ２内の半導体集積回路Ｅ１に接続される。このため、これらメモリチップＭ１，Ｍ２は、制御チップＬ１とＶＲＭチップ１２とを直接的に接続する手段を持たない。このため、ＶＲＭチップ１２は、ボンディングワイヤ１５によりパッケージ基板１０上の導電線Ｃに接続される。
３． 実施形態
(1) 第一の実施形態
図１は、第一の実施形態に係わるスルーシリコンビアを示している。
パッケージ基板１０上には、異なる機能を有する複数のチップＬ１，Ｍ１，Ｍ２，１２が搭載される。パッケージ基板１０の下面には、例えば、ＢＧＡ端子１１が配置される。
チップＬ１は、制御チップ（例えば、ＣＰＵ）である。制御チップＬ１は、ボンディングワイヤ１５によりパッケージ基板１０上の導電線Ｃに接続される。
チップＭ１，Ｍ２は、メモリチップである。メモリチップＭ１は、制御チップＬ１上に積み重ねられ、メモリチップＭ２は、メモリチップＭ１上に積み重ねられる。
チップ１２は、ＶＲＭチップである。ＶＲＭチップ１２は、メモリチップＭ２上に積み重ねられる。
また、制御チップＬ１とメモリチップＭ１との間、メモリチップＭ１とメモリチップＭ２との間、及び、メモリチップＭ２とＶＲＭチップ１２との間には、それぞれ、バンプ１３が配置される。
メモリチップＭ１，Ｍ２は、スルーシリコンビアチップであり、半導体基板と、半導体基板の一面側に形成される半導体集積回路Ｅ１と、半導体基板の一面側から他面側に突き抜け、半導体集積回路Ｅ１に接続される導電層１４（Ｘ）と、半導体基板の一面側から他面側に突き抜け、半導体集積回路Ｅ１に接続されない導電層１４（Ｙ）とを備える。
このスルーシリコンビアチップの特徴は、導電層１４（Ｙ）を有している点にある。
導電層１４（Ｙ）は、導電層１４（Ｘ）に対して、形状及び構造が同じであるが、メモリチップＭ１，Ｍ２内の半導体集積回路Ｅ１に接続されないため、ここでは、ダミースルーシリコンビアと称する。
ダミースルーシリコンビアとしての導電層１４（Ｙ）の機能は、メモリチップＭ１，Ｍ２の直下にある制御チップＬ１と、メモリチップＭ１，Ｍ２の直上にあるＶＲＭチップ１２とを直接的に接続することにある。
即ち、制御チップＬ１とＶＲＭチップ１２との間における信号伝送及び電源供給は、ダミーシリコンビアとしての導電層１４（Ｙ）を用いて行う。
例えば、電源電位は、ボンディングワイヤ１５により、パッケージ基板１０から制御チップＬ１に供給され、導電層１４（Ｙ）により、制御チップＬ１からＶＲＭチップ１２へ、又は、ＶＲＭチップ１２から制御チップＬ１へ供給される。
また、ダミースルーシリコンビアには、ビアとしての機能を持たない要素（例えば、アライメントマーク）が除かれる。
尚、ＶＲＭチップ１２は、半導体集積回路Ｅ２が形成される一面側を下にして、メモリチップＭ２に対してフリップチップボンディングされる（フリップチップ構造）。
これに対し、メモリチップＭ１，Ｍ２については、半導体集積回路Ｅ１を有する一面側が上（ＶＲＭチップ１２側）を向いているが、これに代えて、その一面側が下（制御チップＬ１側）を向くようにしてもよい。
また、メモリチップＭ１，Ｍ２の導電層１４（Ｙ）は、ＶＲＭチップ１２の一面側の半導体集積回路Ｅ２に接続され、メモリチップＭ１，Ｍ２の導電層１４（Ｘ）は、制御チップＬ１の一面側の半導体集積回路Ｅ３に接続される。
このようなスルーシリコンビアによれば、ボンディングワイヤなしに、制御チップＬ１とその上に配置される二つ以上のメモリチップＭ１，Ｍ２とを電気的に接続することが可能になる。
また、制御チップＬ１とメモリチップＭ１，Ｍ２との間における信号伝送及び電源供給は、全て、半導体基板の一面側から他面側に貫通する導電層１４（Ｘ）を用いて行うため、パッケージサイズの縮小、高速信号伝送、チップ内での電源電圧降下の抑制などが可能である。
さらに、制御チップＬ１とＶＲＭチップ１２とを、それらの間に配置されるメモリチップＭ１，Ｍ２内の導電層１４（Ｙ）を介して直接的に接続することができるため、スルーシリコンビアの実用化が可能になる。
(2) 第二の実施形態
図３は、第二の実施形態に係わるスルーシリコンビアを示している。
第二の実施形態は、第一の実施形態の応用例に関する。
この実施形態が第一の実施形態と異なる点は、制御チップＬ１上に積み重ねられるメモリチップＭ１〜Ｍ４の数と、ＶＲＭチップ１２の位置とにある。
スルーシリコンビアによれば、制御チップＬ１上に積み重ねるメモリチップの数に制限はない。この実施形態では、制御チップＬ１上に四つのメモリチップＭ１〜Ｍ４を積み重ねている。制御チップＬ１上に積み重ねるメモリチップの数は、２ｎ（ｎは自然数）個であるのが好ましい。
また、この実施形態では、ＶＲＭチップ１２は、メモリチップＭ１〜Ｍ４の中央部に配置する。ＶＲＭチップ１２をメモリチップＭ１〜Ｍ４の中央部に配置できるように、メモリチップＭ１〜Ｍ４内のダミースルーシリコンビアとしての導電層１４（Ｙ）のレイアウトを決定する。
(3) 第三の実施形態
図４は、第三の実施形態に係わるスルーシリコンビアを示している。
第三の実施形態も、第一の実施形態の応用例に関する。
この実施形態が第一の実施形態と異なる点は、制御チップ（例えば、ＣＰＵ）Ｌ１がスルーシリコンビアチップであることにある。
即ち、制御チップＬ１は、半導体基板と、半導体基板の一面側に形成される半導体集積回路Ｅ３と、半導体基板の一面側から他面側に突き抜け、半導体集積回路Ｅ３に接続される導電層１４（Ｘ）とを備える。
制御チップＬ１内の半導体集積回路Ｅ３は、メモリチップＭ１，Ｍ２内の導電層１４（Ｘ）を介してメモリチップＭ１，Ｍ２内の半導体集積回路Ｅ１に接続される。
また、制御チップＬ１内の半導体集積回路Ｅ３は、制御チップＬ１内の導電層１４（Ｘ）を介してパッケージ基板１０上の導電線Ｃに接続される。
尚、制御チップＬ１については、半導体集積回路Ｅ３を有する一面側が上（メモリチップＭ１側）を向いているが、これに代えて、その一面側が下（パッケージ基板１０側）を向くようにしてもよい。
この場合も、制御チップＬ１とＶＲＭチップ１２との間における信号伝送及び電源供給は、ダミーシリコンビアとしての導電層１４（Ｙ）を用いて行う。
例えば、電源電位は、導電層１４（Ｘ）により、パッケージ基板１０から制御チップＬ１に供給され、導電層１４（Ｙ）により、制御チップＬ１からＶＲＭチップ１２へ、又は、ＶＲＭチップ１２から制御チップＬ１へ供給される。
このように、第一の実施形態において、さらに、制御チップＬ１をスルーシリコンビアチップにすることもできる。この場合、制御チップＬ１とパッケージ基板１０上の導電線Ｃとの接続についても、バンプ１３により行うことが可能である。
(4) 第四の実施形態
図５は、第四の実施形態に係わるスルーシリコンビアを示している。
第四の実施形態は、第二の実施形態の応用例に関する。
この実施形態が第二の実施形態と異なる点は、ＶＲＭチップ１２がスルーシリコンビアチップであることにある。
即ち、ＶＲＭチップ１２は、半導体基板と、半導体基板の一面側に形成される半導体集積回路Ｅ２と、半導体基板の一面側から他面側に突き抜け、半導体集積回路Ｅ２に接続される導電層１４（Ｘ）とを備える。
ＶＲＭチップ１２内の半導体集積回路Ｅ２は、ＶＲＭチップ１２内の導電層１４（Ｘ）及びメモリチップＭ１，Ｍ２内の導電層１４（Ｙ）を介して制御チップＬ１内の半導体集積回路Ｅ３に接続される。
ＶＲＭチップ１２については、半導体集積回路Ｅ２を有する一面側が上（メモリチップＭ４側と反対側）を向いているが、これに代えて、その一面側を下（メモリチップＭ４側）にしてフリップチップ構造としてもよい。
尚、第三の実施形態と第四の実施形態とを組み合わせることも可能である。
(5) 第五の実施形態
図６は、第五の実施形態に係わるスルーシリコンビアを示している。
第五の実施形態は、第一乃至第四の実施形態のスルーシリコンビアの位置に関する。
同図の「○」印は、メモリチップＭ１〜Ｍ４に設けられる導電層（スルーシリコンビア）を表している。「Ｘ」は、図２乃至図５（第一乃至第四の実施形態）における導電層１４（Ｘ）に相当する。また、「Ｙ」は、図２乃至図５における導電層１４（Ｙ）に相当する。
スルーシリコンビア「Ｘ」，「Ｙ」の位置は、ＶＲＭチップ１２の位置に応じて決定される。
この実施形態では、ＶＲＭチップ１２は、メモリチップＭ１〜Ｍ４の中央部の上に配置されるため、これに合わせて、スルーシリコンビア「Ｙ」もメモリチップＭ１〜Ｍ４の中央部に配置される。
但し、スルーシリコンビア「Ｘ」については、メモリチップＭ１〜Ｍ４とＶＲＭチップ１２とのオーバーラップ部分以外の部分、例えば、メモリチップＭ１〜Ｍ４の縁部に配置しても構わない。
(6) 第六の実施形態
図７は、第六の実施形態に係わるスルーシリコンビアを示している。
第六の実施形態は、チップを積み重ねる順番に関する。
同図（ａ）は、上述の第一乃至第五の実施形態に相当する。これに対し、同図（ｂ）は、ＶＲＭチップ１２のサイズが、メモリチップＭ１，Ｍ２のサイズ以上、制御チップＬ１のサイズ以下である場合の積み重ね順序を表している。
同図（ｂ）では、制御チップＬ１上にＶＲＭチップ１２が配置され、ＶＲＭチップ１２上にメモリチップＭ１，Ｍ２が配置される。この場合、メモリチップＭ１，Ｍ２及びＶＲＭチップ１２をそれぞれスルーシリコンビアチップとする。また、ＶＲＭチップ１２にも、ＶＲＭチップ１２内の半導体集積回路に接続されない導電層（ダミースルーシリコンビア）を設ける。
(7) まとめ
以上、第一乃至第六の実施形態によれば、異なる機能を有する三つ以上のチップを積み重ねてスルーシリコンビアを構成するときのビアの機能やレイアウトについて、製品に適した仕様を提供することができ、スルーシリコンビアを単なるアイディアでなく、実際に製品に適用することが可能になる。
４． 適用例
本発明は、三つ以上のチップからなるスルーシリコンビアに有効である。
例えば、グラフィックチップ、ＤＲＡＭチップ及びＶＲＭチップをスルーシリコンビアにより積層してもよい。また、モバイルチップ、ＤＲＡＭチップ及びＶＲＭチップをスルーシリコンビアにより積層してもよい。
これらのスルーシリコンビアによれば、ＭＣＭ(Multi-chip module)に比べて、パッケージサイズの縮小、低消費電力化及びハイパフォーマンスを実現できる。
６． むすび
本発明によれば、スルーシリコンビアの汎用性と製造コストの低下とを図ることが可能になる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
スルーシリコンビアを示す図。 第一の実施形態のスルーシリコンビアを示す図。 第二の実施形態のスルーシリコンビアを示す図。 第三の実施形態のスルーシリコンビアを示す図。 第四の実施形態のスルーシリコンビアを示す図。 第五の実施形態のスルーシリコンビアを示す図。 第六の実施形態のスルーシリコンビアを示す図。
符号の説明
１０： パッケージ基板、 １１： ＢＧＡ端子、 １２： ＶＲＭチップ、 １３： バンプ、 １４： 導電層（スルーシリコンビア）、 １５： ボンディングワイヤ、 Ｌ１： 制御チップ、 Ｍ１〜Ｍ４： メモリチップ。

Claims (5)

  1. 半導体基板と、前記半導体基板の一面側に形成される半導体集積回路と、前記半導体基板の前記一面側から他面側に突き抜け、前記半導体集積回路に接続される第一の導電層と、前記半導体基板の前記一面側から前記他面側に突き抜け、前記半導体集積回路に接続されない第二の導電層とを具備し、前記第一及び第二の導電層は、形状及び構造が同一であることを特徴とするスルーシリコンビアチップ。
  2. 第一の機能を有する第一のチップと、前記第一のチップ上に積み重ねられ、前記第一の機能とは異なる第二の機能を有する第二のチップとを具備し、
    前記第一のチップは、
    第一の半導体基板と、前記第一の半導体基板の一面側に形成される第一の半導体集積回路と、前記第一の半導体基板の前記一面側から他面側に突き抜け、前記第一の半導体集積回路に接続される第一の導電層と、前記第一の半導体基板の前記一面側から前記他面側に突き抜け、前記第一の半導体集積回路に接続されない第二の導電層とを備え、前記第一及び第二の導電層の形状及び構造が同一であるスルーシリコンビアチップであり、
    前記第二のチップは、
    第二の半導体基板と、前記第二の半導体基板の一面側に形成される第二の半導体集積回路とを備えるチップであり、
    前記第一のチップの前記第二の導電層は、前記第二のチップの前記第二の半導体集積回路に接続されることを特徴とする積層型半導体装置。
  3. 前記第二のチップは、
    前記第二の半導体基板の前記一面側から他面側に突き抜け、前記第二の半導体集積回路に接続される第三の導電層を備えるスルーシリコンビアチップであることを特徴とする請求項２に記載の積層型半導体装置。
  4. 前記第一及び第二の機能とは異なる第三の機能を有する第三のチップをさらに具備し、
    前記第一及び第二のチップは、前記第三のチップ上に積み重ねられ、
    前記第三のチップは、
    第三の半導体基板と、前記第三の半導体基板の一面側に形成される第三の半導体集積回路とを備えるチップであり、
    前記第一のチップの前記第二の導電層は、前記第三のチップの前記第三の半導体集積回路に接続されることを特徴とする請求項２に記載の積層型半導体装置。
  5. 前記第三のチップは、
    前記第三の半導体基板の前記一面側から他面側に突き抜け、前記第三の半導体集積回路に接続される第三の導電層を備えるスルーシリコンビアチップであることを特徴とする請求項４に記載の積層型半導体装置。
JP2008216822A 2008-08-26 2008-08-26 積層型半導体装置 Pending JP2010056139A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008216822A JP2010056139A (ja) 2008-08-26 2008-08-26 積層型半導体装置
US12/546,109 US20100052111A1 (en) 2008-08-26 2009-08-24 Stacked-chip device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008216822A JP2010056139A (ja) 2008-08-26 2008-08-26 積層型半導体装置

Publications (1)

Publication Number Publication Date
JP2010056139A true JP2010056139A (ja) 2010-03-11

Family

ID=41724066

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008216822A Pending JP2010056139A (ja) 2008-08-26 2008-08-26 積層型半導体装置

Country Status (2)

Country Link
US (1) US20100052111A1 (ja)
JP (1) JP2010056139A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010147221A (ja) * 2008-12-18 2010-07-01 Hitachi Ltd 半導体装置
JP2013033999A (ja) * 2012-10-24 2013-02-14 Hitachi Ltd 半導体装置
WO2013069743A1 (ja) 2011-11-10 2013-05-16 シチズンホールディングス株式会社 光集積デバイス
JP2013526770A (ja) * 2010-05-07 2013-06-24 日本テキサス・インスツルメンツ株式会社 ワイドバスメモリ及びシリアルメモリをチップ・スケール・パッケージフットプリント内のプロセッサに取り付けるための方法
JP2014500627A (ja) * 2010-12-03 2014-01-09 ザイリンクス インコーポレイテッド スタック電力変換器を有する半導体装置
WO2014136156A1 (ja) * 2013-03-08 2014-09-12 パナソニック株式会社 半導体装置
JP2014220473A (ja) * 2013-05-10 2014-11-20 キヤノン株式会社 集積回路装置およびその構成方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2498819A2 (en) 2009-11-11 2012-09-19 Nuvo Research Inc. Topical etoricoxib formulation comprsing an eutectic mixture of permeation enhancers
US20110122592A1 (en) * 2009-11-24 2011-05-26 Sanka Ganesan First-level interconnects with slender columns, and processes of forming same
KR20110078189A (ko) * 2009-12-30 2011-07-07 삼성전자주식회사 적층 구조의 반도체 칩들을 구비하는 메모리 카드 및 메모리 시스템
KR20110112707A (ko) 2010-04-07 2011-10-13 삼성전자주식회사 층간 연결 유닛을 갖는 적층 메모리 장치, 이를 포함하는 메모리 시스템, 및 전송선의 지연시간 보상 방법
KR20120068216A (ko) * 2010-12-17 2012-06-27 에스케이하이닉스 주식회사 반도체 집적회로
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
EP2769409A1 (en) 2011-10-03 2014-08-27 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
US8659141B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8436477B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8659143B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
JP5887415B2 (ja) 2011-10-03 2016-03-16 インヴェンサス・コーポレイション 平行な窓を有するマルチダイのワイヤボンドアセンブリのスタブ最小化
KR20140069343A (ko) 2011-10-03 2014-06-09 인벤사스 코포레이션 패키지의 중심으로부터 옵셋된 단자 그리드를 구비하는 스터드 최소화
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8436457B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
JP2013183120A (ja) * 2012-03-05 2013-09-12 Elpida Memory Inc 半導体装置
US9343449B2 (en) 2012-07-06 2016-05-17 Nvidia Corporation Alternative 3D stacking scheme for DRAMs atop GPUs
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
US20150279431A1 (en) * 2014-04-01 2015-10-01 Micron Technology, Inc. Stacked semiconductor die assemblies with partitioned logic and associated systems and methods
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
CN105609480B (zh) * 2015-12-24 2018-11-30 合肥矽迈微电子科技有限公司 叠层芯片封装结构
US9553071B1 (en) 2016-01-11 2017-01-24 Invensas Corporation Multi-chip package with interconnects extending through logic chip
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
US20190103153A1 (en) * 2017-10-04 2019-04-04 Wei Huang 3d chip stack with integrated voltage regulation
US10529677B2 (en) 2018-04-27 2020-01-07 Advanced Micro Devices, Inc. Method and apparatus for power delivery to a die stack via a heat spreader
US11011466B2 (en) 2019-03-28 2021-05-18 Advanced Micro Devices, Inc. Integrated circuit package with integrated voltage regulator
JP2021048220A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 半導体記憶装置
US20220320045A1 (en) * 2021-03-31 2022-10-06 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device including power management die in a stack and methods of forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06291250A (ja) * 1993-04-06 1994-10-18 Nec Corp 半導体集積回路およびその形成方法
JP2002305283A (ja) * 2001-02-09 2002-10-18 Samsung Electronics Co Ltd ３次元マルチチップパッケージ及びその製造方法
JP2004264057A (ja) * 2003-02-12 2004-09-24 Sharp Corp バウンダリスキャンコントローラ、半導体装置、半導体装置の半導体回路チップ識別方法、半導体装置の半導体回路チップ制御方法
WO2005101475A1 (ja) * 2004-04-12 2005-10-27 Japan Science And Technology Agency 半導体素子及び半導体システム
JP2006019328A (ja) * 2004-06-30 2006-01-19 Nec Corp 積層型半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003023138A (ja) * 2001-07-10 2003-01-24 Toshiba Corp メモリチップ及びこれを用いたｃｏｃデバイス、並びに、これらの製造方法
US7501698B2 (en) * 2004-10-26 2009-03-10 Kabushiki Kaisha Toshiba Method and system for an improved power distribution network for use with a semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06291250A (ja) * 1993-04-06 1994-10-18 Nec Corp 半導体集積回路およびその形成方法
JP2002305283A (ja) * 2001-02-09 2002-10-18 Samsung Electronics Co Ltd ３次元マルチチップパッケージ及びその製造方法
JP2004264057A (ja) * 2003-02-12 2004-09-24 Sharp Corp バウンダリスキャンコントローラ、半導体装置、半導体装置の半導体回路チップ識別方法、半導体装置の半導体回路チップ制御方法
WO2005101475A1 (ja) * 2004-04-12 2005-10-27 Japan Science And Technology Agency 半導体素子及び半導体システム
JP2006019328A (ja) * 2004-06-30 2006-01-19 Nec Corp 積層型半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010147221A (ja) * 2008-12-18 2010-07-01 Hitachi Ltd 半導体装置
JP2013526770A (ja) * 2010-05-07 2013-06-24 日本テキサス・インスツルメンツ株式会社 ワイドバスメモリ及びシリアルメモリをチップ・スケール・パッケージフットプリント内のプロセッサに取り付けるための方法
JP2014500627A (ja) * 2010-12-03 2014-01-09 ザイリンクス インコーポレイテッド スタック電力変換器を有する半導体装置
KR101531120B1 (ko) * 2010-12-03 2015-06-23 자일링크스 인코포레이티드 적층된 전력 컨버터를 갖는 반도체 디바이스
US9177944B2 (en) 2010-12-03 2015-11-03 Xilinx, Inc. Semiconductor device with stacked power converter
WO2013069743A1 (ja) 2011-11-10 2013-05-16 シチズンホールディングス株式会社 光集積デバイス
US9631781B2 (en) 2011-11-10 2017-04-25 Citizen Watch Co., Ltd. Optical integrated device
JP2013033999A (ja) * 2012-10-24 2013-02-14 Hitachi Ltd 半導体装置
WO2014136156A1 (ja) * 2013-03-08 2014-09-12 パナソニック株式会社 半導体装置
JP2014220473A (ja) * 2013-05-10 2014-11-20 キヤノン株式会社 集積回路装置およびその構成方法

Also Published As

Publication number Publication date
US20100052111A1 (en) 2010-03-04

Similar Documents

Publication Publication Date Title
JP2010056139A (ja) 積層型半導体装置
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
US10971486B2 (en) Semiconductor package and method of manufacturing the semiconductor package
CN104011851B (zh) 具有窗口插入器的3d集成电路封装
JP4587676B2 (ja) チップ積層構成の３次元半導体装置
JP5265768B2 (ja) シリコン貫通ビアのブリッジする相互接続
US7888785B2 (en) Semiconductor package embedded in substrate, system including the same and associated methods
US9252091B2 (en) Semiconductor device having penetrating electrodes each penetrating through semiconductor chip
JP2013183120A (ja) 半導体装置
KR20130007049A (ko) 쓰루 실리콘 비아를 이용한 패키지 온 패키지
JP2014123736A (ja) 半導体パッケージ
JPWO2005093834A1 (ja) チップ積層型半導体装置
JP2009004723A (ja) 貫通シリコンビアチップスタックパッケージ
US20200402959A1 (en) Stacked semiconductor package having an interposer
WO2011086613A1 (ja) 半導体装置及びその製造方法
TW201413894A (zh) 封裝基板及其製法
CN102646663B (zh) 半导体封装件
US20120049361A1 (en) Semiconductor integrated circuit
US8765526B2 (en) Method of manufacturing semiconductor device including plural semiconductor chips stacked together
JP4538830B2 (ja) 半導体装置
JPWO2013105153A1 (ja) 半導体装置
US20160118371A1 (en) Semiconductor package
US9806015B1 (en) Semiconductor packages including through mold ball connectors on elevated pads and methods of manufacturing the same
JP2009231383A (ja) 半導体装置及び半導体装置接続手段
US9318470B2 (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100802

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101124

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110419