KR20110078189A - 적층 구조의 반도체 칩들을 구비하는 메모리 카드 및 메모리 시스템 - Google Patents

적층 구조의 반도체 칩들을 구비하는 메모리 카드 및 메모리 시스템 Download PDF

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Abstract

적층 구조의 반도체 칩으로 제공되는 각종 신호들의 전달 경로를 개선한 메모리 카드 및 메모리 시스템이 개시된다. 본 발명의 일실시예에 따른 메모리 카드는, 외면에 형성된 다수 개의 포트들과, 상기 포트들을 통하여 외부의 호스트와 통신하며 상기 호스트로부터의 신호를 이용하여 메모리 동작을 제어하기 위한 다수의 내부신호들을 발생하는 메모리 콘트롤러, 및 수직 적층된 두 개 이상의 반도체 칩을 포함하며 각각의 반도체 칩은 상기 메모리 콘트롤러로부터의 상기 내부신호들을 수신하기 위한 다수의 스루 실리콘 비아들을 포함하는 메모리 장치를 구비하며, 상기 메모리 콘트롤러는 제1 포트를 통하여 수신된 제1 신호에 응답하여 제1 및 제2 내부신호를 발생하며, 상기 제1 내부신호 및 제2 내부신호는 서로 전기적으로 절연되는 제1 및 제2 신호경로를 통하여 각각 상기 메모리 장치 내부로 제공되는 것을 특징으로 한다.

Description

적층 구조의 반도체 칩들을 구비하는 메모리 카드 및 메모리 시스템{Memory card and memory system having a stack-structured semiconductor chips}
본 발명은 메모리 카드 및 메모리 시스템에 관한 것으로서, 자세하게는 적층 구조의 다수의 반도체 칩을 구비하는 반메모리 카드 및 메모리 시스템에 관한 것이다.
일반적으로 메모리 시스템은, 데이터를 저장하기 위한 메모리 셀을 포함하는 메모리 장치와 외부의 호스트로부터의 명령에 대응하여 데이터의 기록/독출 동작을 제어하기 위한 메모리 콘트롤러를 구비한다. 메모리 시스템의 일종으로서, 메모리 카드는 하나 이상의 메모리 칩을 포함하는 메모리 장치와 상기 메모리 장치를 구동하기 위한 메모리 콘트롤러가 집적되어 구현된다. 또한, 데이터의 보관을 위하여 메모리 카드에는 불휘발성 메모리 장치, 일예로서 NAND 메모리 셀을 포함하는 메모리 장치가 일반적으로 구비된다.
메모리 카드의 소형화를 위해서는 적은 면적에 대용량의 메모리 셀을 집적시키는 것이 필요하다. 집적도를 향상시키는 방안중에서 다수의 반도체 칩을 수직 적층시킨 구조를 갖는 메모리 장치가 예시될 수 있으며, 이와 같은 수직 적층 구조의 다수의 반도체 칩을 메모리 카드 내에 실장시킴에 의하여 메모리 카드의 데이터 저장 용량을 증가시킬 수 있다.
메모리 카드 내의 메모리 콘트롤러는, 외부의 호스트로부터 각종 명령 신호, 데이터 신호 및 전압신호를 수신하고, 이를 처리하여 메모리 장치를 제어하기 위한 각종 내부 제어신호들을 발생한다. 메모리 콘트롤러로부터 발생된 내부 제어신호들은 다수의 반도체 칩을 구비하는 메모리 장치로 전달된다. 또한, 메모리 장치는 그 내부에 형성된 신호 경로를 통하여 메모리 콘트롤러로부터 제공된 내부 제어신호들을 각각의 반도체 칩으로 전달한다.
그러나, 신호 경로를 형성하기 위한 도전 라인의 물리적 특성상 전달되는 신호에는 노이즈가 발생하게 발생하게 된다. 일예로서, 전원전압 또는 접지전압을 전달하기 위한 신호 경로에 저항이 크게 발생하는 경우에는, 반도체 칩 내부로 전달되는 전원전압 또는 접지전압에 발생하는 노이즈 또한 커지게 된다. 특히, 반도체 칩의 메모리 셀이 배치되는 영역 내부로 제공되는 전원전압 또는 접지전압에 노이즈가 크게 발생하는 경우에는 메모리 동작 특성이 저하된다. 특히, 메모리 카드의 집적도가 증가할 수록, 그 내부로 전달되는 전원전압 또는 접지전압에 상대적으로 작은 노이즈가 발생하더라도 메모리 동작 특성이 크게 저하될 수 있을 뿐 아니라, 상기 발생된 노이즈에 의하여 다수의 반도체 칩이 동시에 특성이 저하될 수 있는 문제가 발생한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 메모리 카드는, 외면에 형성된 다수 개의 포트들과, 상기 포트들을 통하여 외부의 호스트와 통신하며, 상기 호스트로부터의 신호를 이용하여 메모리 동작을 제어하기 위한 다수의 내부신호들을 발생하는 메모리 콘트롤러 및 수직 적층된 두 개 이상의 반도체 칩을 포함하며, 각각의 반도체 칩은 상기 메모리 콘트롤러로부터의 상기 내부신호들을 수신하기 위한 다수의 스루 실리콘 비아들을 포함하는 메모리 장치를 구비하며, 상기 메모리 콘트롤러는 제1 포트를 통하여 수신된 제1 신호에 응답하여 제1 및 제2 내부신호를 발생하며, 상기 제1 내부신호 및 제2 내부신호는 서로 전기적으로 절연되는 제1 및 제2 신호경로를 통하여 각각 상기 메모리 장치 내부로 제공되는 것을 특징으로 한다.
바람직하게는, 상기 제1 신호는 외부의 호스트로부터 제공된 전원전압이고, 상기 제1 및 제2 내부신호는 상기 전원전압을 이용하여 발생된 제1 내부 전원전압 및 제2 내부 전원전압인 것을 특징으로 한다.
한편, 상기 제1 신호는 외부의 호스트로부터 제공된 커맨드/어드레스 또는 데이터이며, 상기 제1 및 제2 내부신호는 상기 제1 신호를 이용하여 발생된 내부 커맨드/어드레스 또는 내부 데이터일 수 있다.
바람직하게는, 상기 메모리 카드는, 상기 메모리 콘트롤러와 상기 메모리 장치가 그 일면에 적층되고, 상기 메모리 콘트롤러와 상기 두 개 이상의 반도체 칩을 전기적으로 연결하기 위한 회로패턴이 형성된 패키지 기판을 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 메모리 카드는, 상기 제1 포트와 상기 메모리 콘트롤러를 전기적으로 연결하기 위한 제1 와이어 및 상기 제1 및 제2 내부신호를 상기 패키지 기판과 전기적으로 연결하기 위한 제2 및 제3 와이어를 더 구비하며, 상기 메모리 장치의 일부의 반도체 칩은 상기 제2 와이어와 전기적으로 연결되어 상기 제1 내부신호를 수신하며, 다른 일부의 반도체 칩은 상기 제3 와이어와 전기적으로 연결되어 상기 제2 내부신호를 수신하는 것을 특징으로 한다.
한편, 상기 메모리 장치는, 상기 메모리 콘트롤러와 통신하여 상기 내부신호들을 수신하고, 상기 제1 내부신호에 전기적으로 연결되는 제1 스루 실리콘 비아 및 상기 제2 내부신호에 전기적으로 연결되는 제2 스루 실리콘 비아를 포함하는 제1 반도체 칩 및 상기 제1 반도체 칩 상에 적층되어 상기 제1 반도체 칩과 통신하며, 상기 제2 스루 실리콘 비아에 전기적으로 연결되는 제3 스루 실리콘 비아를 포함하는 적어도 하나의 제2 반도체 칩을 구비하는 것을 특징으로 한다.
바람직하게는, 상기 제1 스루 실리콘 비아는 상기 제1 신호경로를 형성하며, 상기 제2 및 제3 스루 실리콘 비아는 상기 제2 신호경로를 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제1 반도체 칩은 로직 회로 및 메모리 셀 중 적어도 하나를 구비하는 마스터 칩이며, 상기 적어도 하나의 제2 반도체 칩은 NAND 메모리 셀을 구비하는 슬레이브 칩인 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 메모리 카드는, 데이터를 저장하기 위한 메모리 셀이 배치되는 제1 영역 및 신호의 전달을 위한 다수 개의 스루 실리콘 비아들이 배치되는 제2 영역을 포함하는 적어도 하나의 제1 반도체 칩 및 메모리 동작을 제어하기 위한 로직 어레이가 배치되는 제3 영역 및 신호의 전달을 위한 다수 개의 스루 실리콘 비아들이 배치되는 제4 영역을 포함하는 제2 반도체 칩을 구비하며, 상기 제4 영역에 구비되는 다수 개의 스루 실리콘 비아들 중 일부는 외부로부터의 신호를 수신하기 위해 배치되는 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 메모리 카드는, 외면에 형성된 다수 개의 포트들과, 상기 포트들을 통하여 외부와 통신하며, 상기 외부로부터의 신호를 이용하여 메모리 동작을 제어하기 위한 다수의 내부신호들을 발생하는 메모리 콘트롤러 및 수직 적층된 제1 및 제2 반도체 칩들을 포함하며, 각각의 반도체 칩은 상기 메모리 콘트롤러로부터의 상기 내부신호들을 수신하는 메모리 장치;를 구비하며, 상기 제2 반도체 칩은 상기 제1 반도체 칩보다 작은 면적을 가지고, 상기 제2 반도체 칩은 상기 제1 반도체 칩의 일부의 영역의 상부에 적층되며, 상기 메모리 콘트롤러는 상기 제1 반도체 칩의 다른 일부의 영역의 상부에 적층되는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 메모리 시스템은, 메모리 동작을 제어하기 위하여 전압신호, 제어신호 및 데이터 신호들을 발생하는 메모리 콘트롤러 및 수직 적층된 두 개 이상의 반도체 칩을 포함하고, 상기 메모리 콘트롤러와 통신하여 상기 메모리 콘트롤러로부터의 신호들을 수신하며, 각각의 반도체 칩은 상기 신호들 을 수신하기 위한 다수의 스루 실리콘 비아들을 포함하는 메모리 장치;를 구비하며, 상기 메모리 콘트롤러로부터 발생된 신호들 중 적어도 하나는, 제1 신호경로를 통하여 상기 메모리 장치의 제1 반도체 칩으로 전달되는 제1 신호와, 상기 제1 신호경로와 졀연되는 제2 신호경로를 통하여 상기 메모리 장치의 제2 반도체 칩으로 전달되는 제2 신호를 포함하는 것을 특징으로 한다.
상기한 바와 같은 본 발명에 따르면, 메모리 카드 및 메모리 시스템에 구현되는 각종 신호의 전달 경로를 개선하여 노이즈의 발생을 최소화하고, 이에 따라 메모리 카드 및 메모리 시스템의 동작특성을 향상시킬 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 메모리 카드를 나타내는 블록도이다. 도 1에 도시된 바와 같이, 상기 메모리 카드(100)는 메모리 콘트롤러(1000)와 메모리 장치(2000)를 구비할 수 있다. 또한 상기 메모리 카드(100)는 외부의 호스트(미도시)와 통신하기 위하여 그 외면에 다수 개의 포트들이 형성된다. 상기 포트들을 통 하여 외부로부터 전원전압(VDD), 접지전압(VSS), 명령신호(CMD) 및 데이터 신호(data) 등을 수신할 수 있다. 메모리 콘트롤러(1000)는 상기 신호들을 수신하고 이를 처리하여 메모리 카드(100) 내에서 사용되기 위한 내부 신호들을 발생할 수 있다. 상기 내부 신호들은 상기 외부의 호스트로부터 제공된 신호와 실질적으로 동일한 신호이거나, 또는 상기 외부의 호스트로부터 제공된 신호에 대해 소정의 처리동작을 수행함에 의해 발생한 신호일 수도 있다.
메모리 장치(2000)는 적어도 하나의 반도체 칩(미도시)을 구비할 수 있다. 일예로서, 다수 개의 반도체 칩이 메모리 장치(2000)에 구비될 수 있으며, 바람직하게는 상기 다수 개의 반도체 칩은 적층 구조를 갖는다. 또한, 상기 다수 개의 반도체 칩들 중 일부 또는 전부는 메모리 셀을 구비할 수 있으며, 상기 메모리 셀은 불휘발성 메모리로서 NAND 메모리 셀일 수 있다. 그러나, 상기 메모리 장치(2000)에 구비되는 메모리 셀이 모두 NAND 메모리 셀일 필요는 없으며, 다양한 타입의 메모리 셀, 일예로서 DRAM 메모리 셀, NOR 메모리 셀 등이 메모리 장치(2000)에 구비될 수 있다. 또한, 메모리 장치(2000)에 구비되는 다수 개의 반도체 칩은, 마스터 칩으로서 동작하는 제1 반도체 칩(미도시)과, 슬레이브 칩으로서 동작하는 제2 반도체 칩(미도시)을 포함할 수 있다.
도 1에 도시된 바와 같이, 상기 메모리 카드(100)는 전압신호(일예로서, 전원전압(VDD) 및 접지전압(VSS))를 각각의 포트를 통해 외부의 호스트로부터 수신할 수 있으며, 상기 수신된 전압신호는 메모리 콘트롤러(1000)로 제공된다. 메모리 콘트롤러(1000)는 상기 전압신호를 그대로 메모리 장치(2000)로 제공할 수 있으며, 또는 메모리 콘트롤러(1000)는 상기 전압신호를 처리하여 내부 전압신호를 발생하고, 이를 메모리 장치(2000)로 제공할 수 있다. 또한, 메모리 콘트롤러(1000)는 외부로부터 제공되는 신호들 중 일부 또는 전체의 신호에 대해서는, 제1 반도체 칩으로 제공되는 제1 내부신호와 제2 반도체 칩으로 제공되는 제2 내부신호를 각각 생성할 수 있다. 일예로서, 메모리 콘트롤러(1000)는 전원전압(VDD)을 수신하고 이를 이용하여 제1 내부 전원전압(VDD_1st)과 제2 내부 전원전압(VDD_2nd)을 생성할 수 있다. 또한, 메모리 콘트롤러(1000)는 접지전압(VSS)을 수신하고 이를 이용하여 제1 내부 접지전압(VSS_1st)과 접지전압(VSS_2nd)을 생성할 수 있다. 한편 상기 메모리 콘트롤러(1000)는, 외부의 커맨드 및 데이터 신호(CMD, data)를 수신하고, 이를 이용하여 각각 내부 커맨드 및 내부 데이터 신호(CMD_I, data_I)를 생성할 수 있다.
메모리 장치(2000)는 메모리 콘트롤러(1000)로부터의 내부 신호들을 수신하고 이를 메모리 장치(2000)에 구비되는 하나 이상의 반도체 칩으로 전달한다. 메모리 장치(2000)가 수직 적층되는 다수 개의 반도체 칩을 구비하는 경우에는, 상기 다수 개의 반도체 칩 각각에는 내부 신호들의 전달을 위한 다수 개의 스루 실리콘 비아(through silicon via(TSV), 미도시)가 구비될 수 있다. 메모리 콘트롤러(1000)로부터 발생된 다수의 내부 신호들 중 일부의 내부 신호는 공통한 경로를 통해 다수 개의 반도체 칩으로 제공될 수 있다. 또한, 메모리 콘트롤러(1000)로부터 발생된 다수의 내부 신호들 중 다른 일부의 내부 신호들은 각각 서로 독립한 경로를 통해 다수 개의 반도체 칩으로 제공될 수 있다. 일예로서, 어느 하나의 신호 를 처리하여 발생된 제1 내부 신호 및 제2 내부 신호는, 각각 서로 독립한 경로를 통하여 제1 반도체 칩 및 제2 반도체 칩으로 제공될 수 있다. 도 1의 예에서는, 제1 내부 전원전압(VDD_1st)과 제2 내부 전원전압(VDD_2nd)이 각각 독립한 경로를 통하여 제1 반도체 칩 및 제2 반도체 칩으로 제공되며, 또한 제1 내부 접지전압(VSS_1st)과 접지전압(VSS_2nd)이 각각 독립한 경로를 통하여 제1 반도체 칩 및 제2 반도체 칩으로 제공되는 일예가 도시된다.
도 2는 도 1의 메모리 카드의 외면을 나타내는 도면이다. 도 2에 도시된 바와 같이, 메모리 카드(100) 내부의 메모리 콘트롤러 및 메모리 장치는 케이스(120)에 의해 보호되며, 케이스(120)의 외면에는 다수 개의 포트들이 배치된 포트 영역(110)이 형성된다. 상기 메모리 카드(100)는 상기 포트 영역(110)의 다수 개의 포트들을 통하여 외부의 호스트와 전기적으로 연결되어, 각종 제어신호 및 데이터를 외부의 호스트로부터 수신하거나 카드에 저장된 정보를 상기 외부의 호스트로 제공한다. 메모리 카드(100)의 외면에 형성되는 다수 개의 포트들 각각은, 메모리 카드(100)의 내부에 구비되는 메모리 콘트롤러와 연결된다.
도 3a,b,c,d,e는 도 2의 메모리 카드의 신호 전달 경로를 나타내기 위한 도면이다. 일예로서, 도 3a,b,d,e 각각은 도 2의 메모리 카드(100)의 A-A' 방향으로의 단면도를 나타내며, 도 3c는 도 2의 메모리 카드(100)의 B-B' 방향으로의 단면도를 나타낸다. 또한, 상기 메모리 장치(2000)에는 적층 구조의 다수 개의 반도체 칩이 구비될 수 있으며, 상기 도 3a,b,c,d,e에서는 4 개의 반도체 칩이 적층된 일예가 도시된다.
도 3a에 도시된 바와 같이, 상기 메모리 카드(100)는 메모리 콘트롤러(1000)와 메모리 장치(2000)를 구비하며, 일예로서, 상기 메모리 장치(2000)는 4 개의 수직 적층된 반도체 칩(2100, 2200, 2300, 2400)을 구비할 수 있다. 또한, 상기 4 개의 반도체 칩은, 마스터 칩으로서 동작하는 하나의 제1 반도체 칩(2100)과 슬레이브 칩으로서 동작하는 3 개의 제2 반도체 칩(2200, 2300, 2400)을 포함할 수 있다. 상기 제2 반도체 칩(2200, 2300, 2400)은 제1 반도체 칩(2100)의 상부에 수직 적층될 수 있다. 또한, 메모리 콘트롤러(1000)와 메모리 장치(2000)는 각각 기판(2500)의 일면에 장착될 수 있으며, 상기 메모리 콘트롤러(1000)와 메모리 장치(2000)는 상기 기판(2500)에 형성되는 회로 패턴을 통해 통신할 수 있다.
메모리 콘트롤러(1000)는 메모리 카드(100)의 외면에 형성되는 포트로부터 직접 외부의 호스트로부터의 신호를 수신한다. 도 3a에서는 전원전압(VDD)을 수신하는 포트가 도시되며, 메모리 콘트롤러(1000)는 외부로부터 제공되는 전원전압(VDD)을 이용하여 내부 전원전압을 발생한다. 일예로서, 메모리 콘트롤러(1000)는 외부로부터 제공되는 전원전압(VDD)을 이용하여, 제1 반도체 칩(2100)으로 제공되는 제1 내부 전원전압(VDD_1st)과 제2 반도체 칩(2200, 2300, 2400)으로 제공되는 제2 내부 전원전압(VDD_2nd)을 발생할 수 있다.
메모리 카드(100) 내에는, 메모리 콘트롤러(1000)와 외부의 포트를 전기적으로 연결하기 위한 도전수단과, 메모리 콘트롤러(1000)와 메모리 장치(2000)를 전기적으로 연결하기 위한 도전수단이 배치될 수 있다. 일예로서, 도 3a에 도시된 바와 같이, 전원전압(VDD)을 수신하기 위한 포트가 메모리 콘트롤러(1000) 내에 배치되 는 제1 비아(1011)를 통하여 메모리 콘트롤러(1000) 내부의 회로로 제공될수 있으며, 또한, 메모리 콘트롤러(1000)에서 발생되는 제1 내부 전원전압(VDD_1st)과 제2 내부 전원전압(VDD_2nd)은, 상기 메모리 콘트롤러(1000) 내에 배치되는 제2 비아(1012) 및 제3 비아(1013)를 통하여 각각 메모리 장치(2000)로 제공될 수 있다. 또한 상기 제1 내부 전원전압(VDD_1st)과 제2 내부 전원전압(VDD_2nd)은 서로 독립한 경로를 통해 메모리 장치(2000) 내의 반도체 칩으로 제공될 수 있다. 도 3a에 도시되지는 않았으나, 상기 전원전압 외에도 접지전압, 커맨드/어드레스 신호, 데이터 신호들 중 적어도 하나를 이용하여 제1 및 제2 내부 신호를 발생하고, 상기 발생된 제1 및 제2 내부신호를 각각 독립한 경로를 통하여 반도체 칩으로 제공할 수 있다.
한편, 도 3a에 도시된 바와 같이, 메모리 장치(2000)의 반도체 칩들(2100, 2200, 2300, 2400) 각각에는 메모리 셀이 구비될 수 있다. 일예로서, 불휘발성 메모리로서 NAND 메모리 셀이 반도체 칩들(2100, 2200, 2300, 2400) 각각에 구비될 수 있다. 상기 NAND 메모리 셀 대신에 다른 타입의 메모리 셀이 반도체 칩들(2100, 2200, 2300, 2400)에 구비되어도 무방하며, 또는 반도체 칩들(2100, 2200, 2300, 2400) 중 일부의 칩과 다른 일부의 칩이 서로 다른 타입의 메모리 셀을 구비하여도 무방하다. 또는 반도체 칩들(2100, 2200, 2300, 2400) 중 일부의 칩에는 메모리 셀 대신에 소정의 논리 연산을 수행하는 로직 어레이가 배치되어도 무방하다.
반도체 칩들(2100, 2200, 2300, 2400) 각각에는 신호의 전달을 위한 도전수단이 구비된다. 일예로서, 제1 반도체 칩(2100)은 메모리 셀이 배치되는 제1 영 역(2100A)과, 다수 개의 패드 및 스루 실리콘 비아들이 배치되는 제2 영역(2100B)을 구비한다. 이와 유사하게, 하나 이상의 제2 반도체 칩들(2200, 2300, 2400) 각각은, 메모리 셀이 배치되는 제3 영역(2200A, 2300A, 2400A)과, 다수 개의 패드 및 스루 실리콘 비아들이 배치되는 제4 영역(2200B, 2300B, 2400B)을 구비한다. 메모리 콘트롤러(1000)로부터의 내부 신호들은 반도체 칩들(2100, 2200, 2300, 2400) 각각에 배치되는 패드 및 비아들을 통하여 칩 내부로 전달된다.
제1 반도체 칩(2100)이 마스터 칩으로서 동작하는 경우에는, 메모리 셀을 구동하기 위한 페리 회로가 제2 영역(2100B)에 더 구비될 수 있다. 이 경우, 제1 반도체 칩(2100)의 제2 영역(2100B)의 면적은 제2 반도체 칩들(2200, 2300, 2400)의 제4 영역(2200B, 2300B, 2400B)보다 클 수 있다. 또한, 제1 반도체 칩(2100)의 메모리 셀 사이즈와 제2 반도체 칩들(2200, 2300, 2400) 각각의 메모리 셀 사이즈가 서로 동일한 경우에는 제1 반도체 칩(2100)의 면적은 제2 반도체 칩들(2200, 2300, 2400) 각각의 면적보다 클 수 있다. 도 3a의 예에서는, 제1 반도체 칩(2100)과 제2 반도체 칩들(2200, 2300, 2400)의 면적이 서로 동일한 예를 나타내며, 이 경우 제2 반도체 칩들(2200, 2300, 2400)의 메모리 셀 사이즈는 제1 반도체 칩(2100)의 메모리 셀 사이즈보다 크다.
비아를 통한 반도체 칩들 사이의 신호 전달을 위하여, 제2 반도체 칩들(2200, 2300, 2400) 각각에 구비되는 비아들은 제1 반도체 칩(2100)에 구비되는 비아들 중 일부와 동일한 위치에 얼라인될 수 있다. 일예로서, 제1 반도체 칩(2100)의 제2 영역(2100B)에는 하나 이상의 제1 비아(2111, 2112)와 하나 이상의 제2 비아(2121, 2122)가 배치된다. 또한, 제2 반도체 칩들(2200, 2300, 2400) 각각의 제4 영역(2200B, 2300B, 2400B)에는 하나 이상의 제3 비아(2221, 2222, 2321, 2322, 2421, 2422)가 배치된다. 도 3a에 도시된 바와 같이, 상기 제2 반도체 칩들(2200, 2300, 2400)의 제3 비아(2221, 2222, 2321, 2322, 2421, 2422)는 제1 반도체 칩(2100)의 제2 비아(2121, 2122)와 동일한 위치에 얼라인될 수 있다. 또한, 제1 비아(2111, 2112)를 통한 신호 경로와 제2 비아(2121, 2122) 및 제3 비아(2221, 2222, 2321, 2322, 2421, 2422)를 통한 신호 경로는 서로 절연된다.
메모리 콘트롤러(1000)에서 발생된 제1 내부 전원전압(VDD_1st)은, 제1 비아(2111, 2112)를 통하여 제1 반도체 칩(2100)의 내부로 전달될 수 있다. 또한, 메모리 콘트롤러(1000)에서 발생된 제2 내부 전원전압(VDD_2nd)은, 제2 비아(2121, 2122) 및 제3 비아(2221, 2222, 2321, 2322, 2421, 2422)를 통하여 제2 반도체 칩들(2200, 2300, 2400)로 제공될 수 있다. 이를 위하여, 메모리 콘트롤러(1000)의 제2 비아(1012) 및 제3 비아(1013)는 기판 내의 서로 다른 회로 패턴을 통하여 각각 제1 반도체 칩(2100)의 제1 비아(2111, 2112) 및 제2 비아(2121, 2122)에 연결된다. 제2 영역(2100B)의 면적이 제4 영역(2200B, 2300B, 2400B)의 면적보다 크고, 제2 영역(2100B)의 중심이 제4 영역(2200B, 2300B, 2400B)의 중심에 위치하도록 얼라인되는 경우, 제2 영역(2100B)의 일부는 제4 영역(2200B, 2300B, 2400B)에 오버랩된다. 앞서 설명한 바와 같은 신호 전달 경로를 효율적으로 형성하기 위하여, 제1 비아(2111, 2112)는 상기 제4 영역(2200B, 2300B, 2400B)이 오버랩되는 영역의 외부에 형성되도록 하며, 상기 제2 비아(2121, 2122)는 상기 제4 영역(2200B, 2300B, 2400B)이 오버랩되는 영역의 내부에 형성되도록 할 수 있다.
도 3a에서는 제2 반도체 칩들(2200, 2300, 2400)이 서로 동일한 경로를 통해서 제2 내부 전원전압(Vdd_2nd)을 수신하는 일예를 나타내었으나, 본 발명의 실시예는 이에 국한되지 않는다. 상기 제2 영역(2100B)과 제4 영역(2200B, 2300B, 2400B)에는 또 다른 비아들이 배치될 수 있으며, 상기 다른 비아들을 통하여 제2 반도체 칩들(2200, 2300, 2400) 각각이 서로 독립한 경로를 통해 제2 내부 전원전압(Vdd_2nd)을 수신하도록 설계하여도 무방하다.
도 3b는 메모리 콘트롤러(1000)가 와이어를 통해 메모리 장치(2000)에 전기적으로 연결되는 실시예를 나타낸다. 도 3b에 도시된 바와 같이, 메모리 콘트롤러(1000)는 기판(2500)의 회로 패턴과 하나 이상의 와이어를 통해 연결된다. 일부의 와이어는 기판(2500)을 통하여 메모리 카드(100)의 외면에 형성되는 포트와 전기적으로 연결되며, 다른 일부의 와이어는 기판(2500)을 통하여 메모리 장치(2000)와 전기적으로 연결된다. 일예로서, 도 3b에 도시된 바와 같이, 메모리 콘트롤러(1000)는 어느 하나의 와이어를 통하여 외부의 전원전압(VDD)을 수신하고, 수신된 전원전압을 이용하여 제1 내부 전원전압(Vdd_1st) 및 제2 내부 전원전압(Vdd_2nd)을 발생한다. 상기 발생된 제1 내부 전원전압(Vdd_1st) 및 제2 내부 전원전압(Vdd_2nd)은, 서로 다른 와이어를 통하여 각각 기판(2500)에 연결된다. 상기 제1 내부 전원전압(Vdd_1st) 및 제2 내부 전원전압(Vdd_2nd)은, 기판(2500) 내의 회로 패턴을 통하여 각각 제1 반도체 칩(2100)의 제1 비아(2111, 2112) 및 제2 비아(2121, 2122)에 연결된다. 상기한 바와 같이, 메모리 장치(2000)로 전달된 제1 내부 전원전압(Vdd_1st) 및 제2 내부 전원전압(Vdd_2nd)은, 앞선 도 3a에서 설명하였던 바와 동일 또는 유사하게 반도체 칩들(2100, 2200, 2300, 2400) 각각으로 제공될 수 있다.
도 3c는 외부로부터의 접지전압(Vss)을 메모리 장치(2000)로 제공하는 일예를 나타내는 도면이다. 도 2의 메모리 카드(100)의 B-B' 방향으로의 단면도에 따르면, 메모리 카드(100)의 포트는 외부의 접지전압(Vss)을 수신할 수 있다. 도 3c에 도시된 바와 같이, 접지전압(Vss)은 도 3a,b에서 설명하였던 바와 동일 또는 유사하게 메모리 장치(2000)로 제공될 수 있다. 일예로서, 메모리 콘트롤러(1000)는 다수 개의 비아들(1024, 1025, 1026)을 구비할 수 있으며, 어느 하나의 비아(1024)는 외부로부터 접지전압(Vss)을 수신하는 포트에 연결될 수 있다. 메모리 콘트롤러(1000)는 상기 외부로부터의 접지전압(VSS)을 이용하여 제1 및 제2 내부 접지전압(Vss_1st, Vss_2nd)을 발생하며, 상기 발생된 제1 및 제2 내부 접지전압(Vss_1st, Vss_2nd)을 서로 다른 비아들(1025, 1026)을 통해 각각 기판(2500)의 회로 패턴으로 전달한다. 제1 내부 접지전압(Vss_1st)은 제1 반도체 칩(2100)의 제1 비아(2113, 2114)에 연결되며, 제2 내부 접지전압(Vss_2nd)은 제1 반도체 칩(2100)의 제2 비아(2123, 2124)에 연결된다. 도 3c에서는 메모리 콘트롤러(1000)가 비아들(1024, 1025, 1026)을 통하여 외부의 접지전압(Vss)을 수신하고 제1 및 제2 내부 접지전압(Vss_1st, Vss_2nd)을 메모리 장치(2000)로 제공하는 일예를 설명하였으나, 상기 비아들 대신에 도 3b에 도시된 바와 같이 메모리 콘트롤러(1000)와 기판(2500)을 하나 이상의 와이어로 연결하는 방식에 의해서 구현될 수도 있다.
도 3d,e는 메모리 장치(2000)에 구비되는 제1 반도체 칩(2100)과 하나 이상의 제2 반도체 칩(2200, 2300, 2400)의 사이즈가 서로 다른 실시예를 나타낸다. 설명의 편의상 도 3d,e에는 메모리 장치(2000)만이 도시된다.
도 3d,e 각각에 도시된 바와 같이, 제1 반도체 칩(2100)의 사이즈는 제2 반도체 칩(2200, 2300, 2400)의 사이즈보다 클 수 있으며, 또한 제1 반도체 칩(2100)의 제2 영역(2100B)의 사이즈는 제2 반도체 칩(2200, 2300, 2400)의 제4 영역(2200B, 2300B, 2400B)의 사이즈보다 클 수 있다. 또한, 제1 반도체 칩(2100)의 제1 영역(2100A)의 사이즈는 제2 반도체 칩(2200, 2300, 2400)의 제3 영역(2200A, 2300A, 2400A)의 사이즈와 동일할 수 있다. 제1 반도체 칩(2100)의 제1 영역(2100A) 및 제2 반도체 칩(2200, 2300, 2400)의 제3 영역(2200A, 2300A, 2400A)에는 메모리 셀이 배치된다. 도 3d에 도시되지는 않았으나, 상기 제1 영역(2100A) 및 제3 영역(2200A, 2300A, 2400A)에는 메모리 셀 대신에 로직 어레이가 배치될 수도 있다.
도 3d의 실시예에서는, 제2 반도체 칩(2200, 2300, 2400)을 제1 반도체 칩(2100)에 적층시킴에 있어서, 제4 영역(2200B, 2300B, 2400B)의 중심이 제2 영역(2100B)의 중심에 얼라인되도록 위치시킨다. 이 경우, 바람직하게는 제1 비아(2111, 2112)는 제2 영역(2100B)의 가장자리의 위치에 배치될 수 있으며, 제2 비아(2121, 2122)는 상기 제1 비아(2111, 2112)들의 사이에 배치될 수 있다. 반면에, 도 3e의 실시예에서는, 제2 반도체 칩(2200, 2300, 2400)을 제1 반도체 칩(2100)에 적층시킴에 있어서, 제2 반도체 칩(2200, 2300, 2400)의 일단이 제1 반도체 칩(2100)의 일단에 얼라인되도록 위치시킨다. 또한, 제1 반도체 칩(2100)의 제1 영역(2100A)의 사이즈와 제2 반도체 칩(2200, 2300, 2400)의 제3 영역(2200A, 2300A, 2400A)의 사이즈가 서로 동일한 경우에는, 제4 영역(2200B, 2300B, 2400B)의 일단이 제2 영역(2100B)의 일단에 얼라인된다. 이 경우, 바람직하게는 제2 비아(2121, 2122)는 제4 영역(2200B, 2300B, 2400B)의 일단과 얼라인되는 제2 영역(2100B)의 일단에 인접한 영역에 배치되며, 제1 비아(2111, 2112)는 상기 제2 영역(2100B)의 일단과 반대되는 단에 인접한 영역에 배치될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 메모리 카드를 나타내는 도면이다. 도 4에는 설명의 편의상 반도체 칩의 구조만이 도시된다.
도 4에 도시된 바와 같이, 메모리 카드(300)는 적층 구조를 갖는 다수의 반도체 칩(3100, 3200)을 구비할 수 있다. 하부에 도시된 반도체 칩은 메모리 칩(3200)이며, 상부에 도시된 반도체 칩은 앞선 실시예에서의 메모리 콘트롤러와 동일 또는 유사한 동작을 하는 로직 칩(3100)이다. 로직 칩(3100)은 메모리 칩(3200)보다 작은 사이즈로 구현될 수 있으며, 이에 따라 로직 칩(3100)은 메모리 칩(3200)의 상부에 적층될 수 있다. 도 4에는 하나의 메모리 칩(3200)만이 도시되었으나 이는 설명의 편의를 위한 것이며, 실제로는 다수의 메모리 칩이 메모리 카드(300)에 구비될 수 있다. 상기 다수의 메모리 칩들 중 어느 하나 또는 그 이상의 메모리 칩은 마스터 칩으로서 동작할 수 있으며, 나머지 메모리 칩은 슬레이브 칩으로서 동작할 수 있다. 도 4에 도시된 메모리 칩(3200)은 마스터 칩인 것으로 가정한다. 또한, 도 4에는 로직 칩(3100)은 메모리 칩(3200)의 상부에 적층되는 예가 도시되었으나, 메모리 칩(3200)이 로직 칩(3100)의 상부에 적층되어도 무방하다.
메모리 칩(3200)은 메모리 셀이 배치되는 제1 영역(3200A)과 다수의 패드 및 비아가 형성되는 제2 영역(3200B)을 구비한다. 또한 로직 칩(3100)은 로직 어레이가 배치되는 제3 영역(3100A)과 다수의 패드 및 비아가 형성되는 제4 영역(3100B)을 구비한다. 로직 칩(3100)이 메모리 칩(3200)의 상부에 적층되는 경우, 제2 영역(3200B)에 형성되는 비아들은 기판의 회로패턴(미도시)을 통하여 메모리 카드(300)의 포트들과 전기적으로 연결된다. 또한 제4 영역(3100B)에 형성되는 비아들은 제2 영역(3200B)의 패드들과 전기적으로 연결된다.
외부의 호스트(미도시)로부터의 신호들은 로직 칩(3100)으로 먼저 제공된다. 로직 칩(3100)은 상기 외부의 신호들을 수신하고 이를 이용하여 내부 신호들을 발생한다. 상기 로직 칩(3100)에서 발생된 내부 신호들은 메모리 칩(3200)으로 제공된다.
상기 외부의 신호들은, 제2 영역(3200B)에 형성된 비아 및 제4 영역(3100B)에 형성된 비아를 통하여 로직 칩(3100) 내부로 제공된다. 일예로서, 제2 영역(3200B)은 외부의 호스트(미도시)에 전기적으로 연결되는 제1 비아(TSV1)를 구비한다. 또한 제4 영역(3100B)은 상기 제1 비아(TSV1)와 동일한 위치에 얼라인되어 상기 제1 비아(TSV1)와 전기적으로 연결되는 제2 비아(TSV2)를 구비한다. 상기 외부의 신호들은, 제1 비아(TSV1) 및 제2 비아(TSV2)를 통하여 로직 칩(3100)으로 먼저 제공된다. 로직 칩(3100)은 상기와 같이 수신된 외부의 신호들을 처리하여 내부 신호들을 발생한다.
상기 내부 신호들은 메모리 칩(3200)으로 제공된다. 다수 개의 메모리 칩들이 구비되는 경우, 상기 내부 신호들은 선택된 어느 하나의 메모리 칩으로 제공되거나 두 개 이상의 메모리 칩으로 공통하게 제공될 수 있다. 제4 영역(3100B)은 상기 내부 신호들을 메모리 칩들로 제공하기 위한 제3 비아(TSV3)를 구비한다. 메모리 칩(3200)은 제3 비아(TSV3)를 통해 전달되는 상기 내부 신호들을 수신한다. 만약, 상기 메모리 칩(3200)의 하부에 또 다른 메모리 칩(미도시)이 배치되는 경우, 상기 제3 비아(TSV3)를 통해 전달되는 내부 신호들을 상기 하부의 메모리 칩(미도시)으로 제공하기 위하여, 상기 메모리 칩(3200)의 제2 영역(3200B)은 제3 비아(TSV3)와 동일한 위치에 얼라인되어 제3 비아(TSV3)와 전기적으로 연결되는 제4 비아(TSV4)를 구비할 수 있다.
상기와 같은 도 4의 메모리 카드(300)에 따르면, 외부로부터의 신호가 로직 칩(3100)으로 제공되는 경로와, 로직 칩(3100)으로부터의 내부 신호가 메모리 칩(3200)으로 제공되는 경로는 서로 독립하게 형성된다. 또한, 내부 신호를 메모리 칩(3200)으로 제공함에 있어서, 일부의 내부 신호는 두 개 이상의 메모리 칩(3200)으로 공통하게 제공되며, 다른 일부의 내부 신호는 각각의 메모리 칩(3200)으로 독립하게 제공할 수 있다. 이와 같은 특징을 이용하여, 노이즈가 발생하는 경우 메모리 동작을 크게 저하시킬 수 있는 내부 신호들은 서로 독립한 경로를 통해 각각의 메모리 칩(3200)으로 제공되도록 한다. 일예로서, 어느 하나의 메모리 칩(3200)으로 제공되는 내부 전원전압의 경로와 다른 하나의 메모리 칩(3200)으로 제공되는 내부 전원전압의 경로가 서로 독립되도록 한다.
도 4에 도시된 실시예에서는, 전원전압(Vdd), 접지전압(Vss) 및 데이터 신호(DQ) 등이 로직 칩(3100) 및 메모리 칩(3200)으로 제공되는 경로가 도시되었다. 이외에도 각종 신호들이 상기한 바와 동일 또는 유사한 방식에 의하여 메모리 카드(300) 내에서 전달될 수 있다. 일예로서, 다수의 메모리 칩들이 메모리 카드(300)에 구비되는 경우, 다수의 메모리 칩들 중 어느 하나 또는 그 이상의 칩을 선택하기 위한 칩 선택신호(Chip Select)가 메모리 카드(300)로 제공될 수 있다. 칩 선택신호(Chip Select)는 로직 칩(3100)으로 먼저 제공되며, 로직 칩(3100)은 이를 이용하여 내부 칩 선택신호(미도시)를 발생할 수 있다. 만약, 메모리 카드(300)의 메모리 동작이 뱅크(BANK) 또는 랭크(RANK) 단위를 기준으로 동작하는 경우, 상기 내부 칩 선택신호(미도시)는 다수의 메모리 칩들 중 마스터 칩으로만 제공될 수 있다. 또는, 메모리 카드(300)의 메모리 동이 칩 단위를 기준으로 동작하는 경우, 메모리 칩 선택을 제어하기 위한 상기 내부 칩 선택신호(미도시)가 다수의 메모리 칩들 각각으로 제공될 수 있다. 한편, 상기 다수의 메모리 칩들에 대한 선택동작은 외부의 호스트(미도시)로부터 직접 제어될 수도 있으며, 이 경우 상기 호스트(미도시)로부터의 칩 선택신호가 다수의 메모리 칩들 각각에 구비된 비아 및 패드들을 통하여 상기 다수의 메모리 칩들 각각으로 직접 제공될 수도 있다.
도 5a 내지 도 5c는 도 4의 메모리 카드(300) 내부의 신호 전달 경로를 나타내기 위한 도면이다. 도 5a는 도 4의 메모리 카드(300)의 A-A' 방향으로의 단면도이며, 도 5b는 도 4의 메모리 카드(300)의 B-B' 방향으로의 단면도이며, 도 5c는 도 4의 메모리 카드(300)의 C-C' 방향으로의 단면도이다.
도 5a에 도시된 바와 같이, 메모리 카드(300)는 로직 칩(3100)과 다수 개의 메모리 칩들(3200, 3300, 3400, 3500)을 구비한다. 상기 로직 칩(3100) 및 다수 개의 메모리 칩들(3200, 3300, 3400, 3500)은 기판(3600)의 일면에 적층될 수 있다. 도 4에서는, 설명의 편의상 하나의 메모리 칩(3200) 만이 도시되었으나, 실제로는 도 5a에서와 같이 다수 개의 메모리 칩들(3200, 3300, 3400, 3500)이 구비될 수 있다. 제1 메모리 칩(3200)은 마스터 칩이며, 제2 내지 제4 메모리 칩(3300, 3400, 3500)은 슬레이브 칩인 것으로 가정한다. 제2 내지 제4 메모리 칩(3300, 3400, 3500)은 제1 메모리 칩(3200)의 상부에 적층되며, 또한 로직 칩(3100)은 상기 제4 메모리 칩(3500)의 상부에 적층될 수 있다.
먼저, 메모리 칩들(3200, 3300, 3400, 3500) 각각에 형성되는 제1 비아들(3211, 3311, 3411, 3511)과 로직 칩(3100)에 형성되는 제2 비아(3111)는 서로 동일한 위치에 얼라인된다. 제1 메모리 칩(3200)의 제1 비아(3211)는 메모리 카드(300)의 포트와 전기적으로 연결되며, 일예로서 상기 도 5a에 도시된 포트는 외부로부터 전원전압(Vdd)을 수신하는 포트이다. 상기 외부의 전원전압(Vdd)은 제1 및 제2 비아들(3111, 3211, 3311, 3411, 3511)을 통하여 로직 칩(3100)으로 제공된다. 로직 칩(3100)은 상기 외부의 전원전압(Vdd)을 이용하여 메모리 칩들(3200, 3300, 3400, 3500)로 제공되는 내부 전원전압(Vdd_I)을 발생한다.
상기 내부 전원전압(Vdd_I)은 로직 칩(3100)에 형성되는 제3 비아(3112) 및 메모리 칩들(3200, 3300, 3400, 3500)에 형성되는 제4 비아들(3312, 3412, 3512)를 통하여 메모리 칩들(3200, 3300, 3400, 3500)로 제공된다. 도 5a에서는 내부 전원 전압(Vdd_I)이 제1 메모리 칩(3200)으로 제공되는 예가 도시된다. 도 5a에 도시된 바와 같이, 제3 비아(3112)를 통하여 전달된 내부 전원전압(Vdd_I)은, 제2 내지 제4 메모리 칩들(3300, 3400, 3500)의 제4 비아들(3312, 3412, 3512)을 통하여 제1 메모리 칩(3200)의 패드로 전달된다. 상기 패드로 전달된 내부 전원전압(Vdd_I)은 제1 메모리 칩(3200) 내의 회로 패턴(미도시)을 통하여 칩 내부로 전달된다.
도 5b는 내부 전원전압(Vdd_I)이 제2 메모리 칩(3300)으로 전달되는 예를 나타내는 도면이다. 도 5b에 도시된 바와 같이, 제1 메모리 칩(3200)의 제1 비아(3221)는 외부로부터 전원전압(Vdd)을 수신하는 포트에 전기적으로 연결된다. 상기 수신된 전원전압(Vdd)은 제2 내지 제4 메모리 칩들(3300, 3400, 3500)의 제1 비아들(3321, 3421, 3521) 및 로직 칩(3100)의 제2 비아(3121)를 통하여 로직 칩(3100) 내부로 전달된다. 로직 칩(3100)은 상기 전원전압(Vdd)을 이용하여 내부 전원전압(Vdd_I)을 발생하고 이를 제2 메모리 칩(3300)으로 전달한다. 상기 내부 전원전압은, 로직 칩(3100)의 제3 비아(3121) 및 제3 및 제4 메모리 칩(3400, 3500)의 제4 비아(3422, 3522)를 통하여 제2 메모리 칩(3300)의 패드로 전달된다. 상기 도 5b의 제1 비아들(3221, 3321, 3421, 3521) 및 제2 비아(3121)는, 상기 도 5a의 제1 비아들(3211, 3311, 3411, 3511) 및 제2 비아(3111)와 동일한 비아들일 수도 있으며, 또는 상기 도 5b의 제1 비아들(3221, 3321, 3421, 3521) 및 제2 비아(3121)는, 상기 도 5a의 제1 비아들(3211, 3311, 3411, 3511) 및 제2 비아(3111)와 서로 다른 포트를 통해 외부의 전원전압(Vdd)을 수신하는 서로 다른 비아들일 수도 있다.
도 5c는 내부 접지전압(Vss_I)이 제1 메모리 칩(3200)으로 전달되는 예를 나타내는 도면이다. 도 5c에 도시된 바와 같이, 제1 메모리 칩(3200)의 또 다른 제1 비아(3231)는 외부로부터 접지전압(Vss)을 수신하는 포트에 전기적으로 연결된다. 상기 접지전압(Vss)은 제2 내지 제4 메모리 칩들(3300, 3400, 3500)의 제1 비아들(3331, 3431, 3531) 및 로직 칩(3100)의 제2 비아(3131)를 통하여 로직 칩(3100) 내부로 전달된다. 또한, 로직 칩(3100)에서 생성된 내부 접지전압(Vss_I)은 로직 칩(3100)의 제3 비아(3131) 및 제2 내지 제4 메모리 칩(3300, 3400, 3500)의 제4 비아(3332, 3432, 3532)를 통하여 제1 메모리 칩(3200)의 패드로 전달된다.
도 6a,b는 외부의 데이터 및 내부 데이터 신호의 전달 경로를 나타내기 위한 도면이다. 도 6a,b에 도시된 바와 같이, 메모리 카드(300)는 로직 칩(3100)과 다수 개의 메모리 칩들(3200, 3300, 3400, 3500)을 포함하며, 상기 로직 칩(3100) 및 메모리 칩들(3200, 3300, 3400, 3500) 각각에는 외부의 데이터(DQ) 및 내부 데이터 신호(DQ_I)를 전달하기 위한 비아들을 구비한다. 도 6a,b의 실시예에서는, 상기 내부 데이터 신호(DQ_I)가 메모리 칩들(3200, 3300, 3400, 3500)로 공통한 경로를 통해 제공되는 예를 나타낸다. 그러나, 본 발명의 실시예는 이에 국한되지 않으며, 상기 내부 데이터 신호(DQ_I) 또한 앞선 실시예에서 설명되었던 바와 같이 각각 독립한 경로를 통하여 메모리 칩들(3200, 3300, 3400, 3500)로 전달되어도 무방하다.
도 6a는 내부 데이터 신호(DQ_I)가 제1 메모리 칩(3200)으로 제공되는 예를 나타낸다. 도 6a에 도시된 바와 같이, 제1 내지 제4 메모리 칩(3200, 3300, 3400, 3500) 각각에 형성되는 제1 비아들(3241, 3341, 3441, 3541) 및 로직 칩(3100)에 형성되는 제2 비아(3141)를 통하여 외부 데이터(DQ)가 로직 칩(3100) 내부로 제공된다. 로직 칩(3100)은 상기 외부 데이터(DQ)를 처리하여 내부 데이터 신호(DQ_I)를 발생한다. 메모리 동작이 제1 메모리 칩(3200)에 대해 수행되는 경우, 상기 내부 데이터 신호(DQ_I)는 제1 메모리 칩(3200)으로 제공된다. 이 경우, 상기 내부 데이터 신호(DQ_I)는 로직 칩(3100)의 제3 비아(3142) 및 제2 내지 제4 메모리 칩(3300, 3400, 3500)의 제4 비아들(3342, 3442, 3542)을 통하여 제1 메모리 칩(3200)의 패드로 제공된다. 상기 패드로 전달된 내부 데이터 신호(DQ_I)는 소정의 제어동작에 의하여 제1 메모리 칩(3200)의 내부에 형성되는 회로 패턴(미도시)에 연결될 수 있다. 이외, 상기 내부 데이터 신호(DQ_I)가 전달되는 다른 메모리 칩들의 패드는 소정의 제어동작에 의하여 각 칩 내부의 회로패턴(미도시)과 연결이 차단된다. 상기와 같은 데이터 전달 동작은 데이터의 기록 동작에 관한 것으로서, 이와 유사한 동작에 따라서 데이터의 독출 동작 또한 수행될 수 있다. 일예로서, 제1 메모리 칩(3200)의 데이터가 독출되는 경우, 상기 기록 데이터의 전달 경로의 역방향으로 독출 데이터가 메모리 카드(300)의 외부로 제공될 수 있다.
도 6b는 내부 데이터 신호(DQ_I)가 제3 메모리 칩(3400)으로 제공되는 예를 나타낸다. 도 6b의 경우에는 로직 칩(3100)으로부터 발생된 내부 데이터 신호(DQ_I)가 제3 메모리 칩(3400)의 내부로 전달된다. 이 경우, 제3 메모리 칩(3400)에 배치되는 패드가 소정의 제어동작에 의하여 칩 내부의 회로패턴(미도시)에 연결되고, 상기 내부 데이터 신호(DQ_I)는 회로패턴(미도시)을 통하여 제3 메모리 칩(3400)의 메모리 셀로 전달된다. 상술하였던 바와 같이, 데이터 독출 동 작의 경우에는, 제3 메모리 칩(3400)의 독출 데이터가 상기 기록 데이터의 전달 경로의 역방향으로 전달될 수 있다.
도 7a,b는 본 발명의 다른 실시예에 따른 메모리 카드를 나타낸다. 도 도 7a,b에서는 앞선 실시예에서들과는 달리 전원전압이 다양한 전달 방식에 의해 메모리 카드 내부로 전달되는 예가 도시된다. 도 7a,b에서 설명되는 신호 경로에서 상기 전원전압 대신에 접지전압이 적용되어도 무방하다.
도 7a에 도시된 바와 같이, 상기 메모리 카드(400)는 로직 칩(4100)과 다수 개의 메모리 칩들(4200, 4300, 4400, 4500)을 구비한다. 다수 개의 메모리 칩들(4200, 4300, 4400, 4500) 각각은 외부로부터의 전원전압(Vdd)을 수신하기 위한 제1 비아들(4211, 4311, 4411, 4511)을 구비하며, 또한 상기 로직 칩(4100)은 외부로부터의 전원전압(Vdd)을 수신하기 위한 제2 비아(4111)을 구비할 수 있다. 제1 메모리 칩(4200)의 제1 비아(4211)은 메모리 카드(400)의 포트와 전기적으로 연결되어 전원전압(Vdd)을 수신하고, 제1 비아(4211)로 전달된 전원전압(Vdd)은 공통한 경로를 통하여 제2 내지 제4 메모리 칩들(4300, 4400, 4500) 및 로직 칩(4100)으로 제공된다.
한편, 메모리 동작에 있어서, 상기 외부로부터의 전원전압(Vdd)을 수신하여 내부 전원전압(Vdd_I)을 발생할 필요가 있다. 로직 칩(4100)은 상기 외부로부터의 전원전압(Vdd)을 이용하여 내부 전원전압(Vdd_I)을 발생하며, 이를 메모리 칩들(4200, 4300, 4400, 4500)로 제공한다. 상기 내부 전원전압(Vdd_I)의 전달을 위하여 로직 칩(4100)은 제3 비아(4112)를 더 구비할 수 있다. 도 7a에서는 내부 전 원전압이 제3 메모리 칩(4400)으로 전달되는 예가 도시된다. 상기 내부 전원전압은 로직 칩(4100)은 제3 비아(4112) 및 제4 메모리 칩(4500)의 제4 비아(4512)를 통하여 제3 메모리 칩(4400)의 패드로 전달된다. 도 7a에 도시되지는 않았으나, 상기 내부 전원전압(Vdd_I)은 공통한 경로를 통하여 나머지 메모리 칩으로 전달될 수도 있으며, 또는 상기 내부 전원전압(Vdd_I)은 서로 다른 경로(서로 다른 비아)를 통해 각각의 메모리 칩으로 전달되어도 무방하다.
도 7b는 전원전압(Vdd) 및 내부 전원전압(Vdd_I)의 전달 경로의 또 다른 구현예를 나타낸다. 도 7b에 도시된 바와 같이, 다수 개의 메모리 칩들(4200, 4300, 4400, 4500) 각각은 외부로부터의 전원전압(Vdd)을 수신하기 위한 제1 비아들(4221, 4321, 4421, 4521)을 구비하며, 또한 상기 로직 칩(4100)은 외부로부터의 전원전압(Vdd)을 수신하기 위한 제2 비아(4121)을 구비할 수 있다. 외부로부터의 전원전압(Vdd)은 제1 비아들(4221, 4321, 4421, 4521) 및 제2 비아(4121)를 통하여 로직 칩(4100)의 내부로 전달된다. 또한 로직 칩(4100)은 상기 외부로부터의 전원전압(Vdd)을 이용하여 내부 전원전압(Vdd_I)을 발생한다.
메모리 카드(400) 내에 다수 개의 메모리 칩들이 구비되는 경우, 상기 내부 전원전압(Vdd_I)은 공통한 경로를 통해 다수 개의 메모리 칩들(4200, 4300, 4400, 4500)로 제공될 수 있으며, 또는 서로 다른 경로를 통해 메모리 칩들(4200, 4300, 4400, 4500)로 각각 제공될 수 있다. 모든 메모리 칩들(4200, 4300, 4400, 4500)이 공통한 경로를 통해 내부 전원전압(Vdd_I)을 수신하는 경우에는 노이즈 특성에 취약할 수 있으며, 반대로 독립한 경로를 통해 내부 전원전압(Vdd_I)을 수신하는 경 우에는 로직 칩(4100) 및 메모리 칩들(4200, 4300, 4400, 4500)에 다수의 비아들이 형성되어야 하므로 집적화에 불리하다. 이에 따라, 다수의 메모리 칩들(4200, 4300, 4400, 4500)에 대해 그룹을 정의하고, 각각의 그룹별로 서로 다른 경로를 통해 내부 전원전압(또는 내부 접지전압)이 전달되도록 하는 것이 바람직하다.
도 7b의 예에서는, 두 개의 메모리 칩을 하나의 그룹으로 정의하며, 이에 따라 두 개의 메모리 칩이 공통한 경로를 통해 내부 전원전압(Vdd_I)을 수신하는 경우를 나타낸다. 로직 칩(4100)은 제3 비아(4122)를 통해 내부 전원전압(Vdd_I)을 전달하며, 제4 메모리 칩(4500)은 상기 제3 비아(4122)에 얼라인되는 제4 비아(4522)를 구비한다. 상기 제3 비아(4122) 및 제4 비아(4522)를 통해 전달되는 내부 전원전압(Vdd_I)은, 제3 및 제4 메모리 칩(4400, 4500)에 형성되는 패드를 통하여 각각 제3 및 제4 메모리 칩(4400, 4500) 내부로 전달된다.
한편, 도 7b에는 도시되지 않았으나, 상기 내부 전원전압(Vdd_I)이 제1 및 제2 메모리 칩(4200, 4300)으로 제공되는 경우, 상기 내부 전원전압(Vdd_I)은 로직 칩(4100)에 구비되는 다른 제3 비아(미도시) 및 제2 내지 제4 메모리 칩(4300, 4400, 4500)에 구비되는 다른 제4 비아(미도시)를 통하여 전달될 수 있다. 일예로서, 제1 메모리 칩(4200)은 로직 칩(4100)에 구비되는 다른 제3 비아(미도시) 및 제2 내지 제4 메모리 칩(4300, 4400, 4500)에 구비되는 다른 제4 비아(미도시)를 통하여 전달된 내부 전원전압(Vdd_I)을 수신할 수 있으며, 또한 제2 메모리 칩(4300)은 로직 칩(4100)에 구비되는 다른 제3 비아(미도시) 및 제3 및 제4 메모리 칩(4400, 4500)에 구비되는 다른 제4 비아(미도시)를 통하여 전달된 내부 전원 전압(Vdd_I)을 수신할 수 있다.
도 8은 본 발명의 메모리 카드에 구비되는 메모리 장치로 제공되는 신호들의 예를 나타내는 도면이다. 설명의 편의상 도 8에는 메모리 카드(500)에 구비되는 메모리 장치로서, 메모리 콘트롤러(미도시)로부터 하나 이상의 신호를 수신하는 도전수단들을 구비하는 제1 반도체 칩(1st chip)이 도시된다. 상기 제1 반도체 칩(1st chip)은 메모리 장치에 구비되는 마스터 칩일 수 있으며, 상기 제1 반도체 칩(1st chip)은 패드 및 비아들 외에 메모리 셀을 구비하거나 또는 상기 메모리 셀 대신에 로직 어레이를 구비하여도 무방하다.
도 8에 도시된 바와 같이, 제1 반도체 칩(1st chip)는 메모리 콘트롤러(미도시)와 각종 신호를 통신하기 위한 다수 개의 도전수단들을 구비한다. 만약, 상기 제1 반도체 칩(1st chip)의 제1 면이 회로패턴이 형성된 기판(미도시)에 부착되고, 반대의 제2 면에 패드들이 구비되는 경우, 도 8에 도시된 도전수단들은 스루 실리콘 비아들일 수 있다. 또한 도 8에 도시된 NC, I/O, R/B, CE, Vdd, Vss 및 WP 등의 기호는 메모리 콘트롤러와 통신하는 비아들의 기능을 나타낸다.
일예로서, I/O 0로 나타낸 비아는 프로그램/이레이즈 상태를 나타내는 신호를 통신하며, 프로그램/이레이즈의 정상적인 상태의 유무에 관한 정보를 전달한다. 또한 I/O 7로 나타낸 비아는 기록 금지/가능 상태를 나타내는 신호를 통신하며, R/B로 나타낸 비아는 레디(ready) 또는 비지(busy) 상태를 나타내는 신호를 통신할 수 있다. 또한 CE로 나타낸 비아는 메모리 장치에 구비되는 반도체 칩들을 선택하기 위한 신호를 통신할 수 있으며, Vdd 및 Vss로 나타낸 비아는 메모리 장치를 구 동하기 위한 전원전압 및 접지전압을 통신할 수 있다. 그리고 NC로 나타낸 비아는 반도체 칩과 전기적으로 연결되지 않은 여분의 비아이다. 상기와 같은 구성은 하나의 예에 불과하며, 메모리 콘트롤러와 통신하기 위한 메모리 장치의 도전 수단은 다양한 형태로 구현되어 다양한 신호를 통신할 수 있다.
도 8에 도시된 비아들은 메모리 콘트롤러로부터 다양한 내부 신호들을 수신하며, 상기 내부 신호들 중 일부의 내부신호는 메모리 장치의 두 개 이상의 칩으로 공통하게 제공될 수 있으며, 다른 일부의 내부신호는 각각의 칩으로 독립하게 제공될 수 있다. 일예로서, 내부 전원전압이 반도체 칩들로 독립하게 제공된다면, 메모리 콘트롤러는 다수의 내부 전원전압을 발생할 수 있으며, 또한 제1 반도체 칩(1st chip)은 상기 다수의 내부 전원전압을 각각 독립하게 수신하기 위하여 다수의 비아들을 구비할 수 있다. 또는, 반도체 칩들을 선택하기 위한 칩 선택신호는 적어도 두 개 이상의 칩으로 공통하게 제공되거나, 각각의 칩으로 독립하게 제공될 수 있다. 상기 내부 신호들을 전달하는 경우 노이즈가 발생할 수 있으며, 각각의 내부 신호의 노이즈 발생에 따른 메모리 동작의 특성저하를 고려하여, 다수의 칩으로 공통하게 제공되는 내부신호와 각각의 칩으로 독립하게 제공되는 내부신호들을 구분하는 것이 바람직하다.
도 9a,b는 본 발명의 또 다른 실시예에 따른 메모리 카드를 나타내는 도면이다. 특히, 도 9a,b에서는 메모리 카드에 구비되는 반도체 칩의 패드 및 비아의 위치가 변형된 예를 나타낸다. 도 9a에서는 설명의 편의상 메모리 칩만이 도시된다. 도 9a의 메모리 카드 또한 메모리 콘트롤러(미도시)를 포함할 수 있으며, 상기 메 모리 콘트롤러는 앞선 실시예에서와 유사하게 메모리 칩들과 서로 분리되어 배치되거나 또는 메모리 칩들 상에 적층될 수 있다.
도 9a에 도시된 바와 같이, 메모리 카드(600)는 적어도 하나의 메모리 칩(6000)을 구비한다. 도 9a에는 하나의 메모리 칩(6000)만이 도시되었으나 다수 개의 메모리 칩들이 메모리 카드(600)에 구비될 수 있다. 상기 다른 메모리 칩들 또한 도 9a에 도시된 메모리 칩(6000)과 동일 또는 유사하게 패드 및 비아들이 배치될 수 있다.
상기 메모리 칩(6000)에는 다수의 패드(PAD) 및 비아(TSV)들이 형성된다. 이전의 실시예의 경우 상기 다수의 패드(PAD) 및 비아(TSV)들이 메모리 셀 영역(cell region) 사이에 배치되는 특징만을 설명하였으나, 실제 메모리 칩에는 기타 다른 영역(일예로서, 반도체 칩의 가장자리 영역)에도 다수의 패드 및 비아들이 배치될 수 있다. 또한, 반도체 칩을 실제 구현하는 경우에 있어서도 상기 도 9a에 도시된 것과 일부 다른 방식에 따라 패드 및 비아들이 배치될 수 있다.
도 9b는 도 9a의 메모리 카드의 A-A' 방향으로의 단면도를 나타낸다. 도 9b에는 상기 메모리 칩(6000)이 수직 적층된 다수 개의 메모리 칩들(6100, 6200, 6300)을 구비하는 것으로 도시되었다. 도 9b에 도시된 바와 같이, 메모리 칩들(6100, 6200, 6300) 각각은 A-A' 방향으로 다수의 패드들 및 비아들을 구비한다. 제1 메모리 칩(6100)에 구비되는 비아들은 메모리 콘트롤러(5000)와 전기적으로 연결될 수 있다. 일예로서, 제1 메모리 칩(6100)의 비아들(6111, 6112)은 각각 메모리 콘트롤러(5000)로부터 제2 내부 전원전압(Vdd_2nd) 및 제1 내부 전원전 압(Vdd_1st)을 수신한다. 또한, 제1 메모리 칩(6100)의 비아들(6113, 6114)은 각각 메모리 콘트롤러(5000)로부터 제2 내부 접지전압(Vss_2nd) 및 제1 내부 접지전압(Vss_1st)을 수신한다.
또한, 제2 및 제3 메모리 칩(6200, 6300)은 각각 다수 개의 비아들을 구비하며, 상기 비아들은 제1 메모리 칩(6100)의 일부의 비아들과 전기적으로 연결된다. 바람직하게는, 상기 제2 및 제3 메모리 칩(6200, 6300)의 비아들은, 제1 메모리 칩(6100)의 제2 내부신호를 전달하는 비아들에 전기적으로 연결된다. 일예로서, 제2 메모리 칩(6200)의 비아들(6211, 6212)은 각각 제2 내부 전원전압(Vdd_2nd) 및 제2 내부 접지전압(Vss_2nd)을 전달하는 제1 메모리 칩(6100)의 비아들(6111, 6113)에 연결된다. 또한, 제3 메모리 칩(6300)의 비아들(6311, 6312)은 각각 제2 메모리 칩(6200)의 비아들(6211, 6212)에 전기적으로 연결된다.
도 9c는 도 9a의 메모리 카드의 B-B' 방향으로의 단면도를 나타낸다. 도 9c에 도시된 바와 같이, B-B' 방향으로의 단면도에 따르면, 메모리 칩들(6100, 6200, 6300) 각각은 칩의 가장자리의 위치에 다수의 패드 및 비아들을 구비할 수 있다. 제1 메모리 칩(6100)은 메모리 콘트롤러(5000)와 전기적으로 연결되는 다수의 비아들을 구비할 수 있으며, 일예로서, 제1 메모리 칩(6100)은 메모리 콘트롤러(5000)로부터 제1 및 제2 내부 전원전압(Vdd_1st, Vdd_2nd)을 수신하는 비아들(6121, 6122)와, 메모리 콘트롤러(5000)로부터 제1 및 제2 내부 접지전압(Vss_1st, Vss_2nd)을 수신하는 비아들(6123, 6124)을 구비할 수 있다. 또한, 제2 메모리 칩(6200)은 상기 제2 내부 전원전압(Vdd_2nd) 및 제2 내부 접지전압(Vss_2nd)을 각 각 수신하기 위한 비아들(6221, 6222)을 구비할 수 있으며, 제3 메모리 칩(6300)은 상기 제2 내부 전원전압(Vdd_2nd) 및 제2 내부 접지전압(Vss_2nd)을 각각 수신하기 위한 비아들(6321, 6322)을 구비할 수 있다.
도 10a,b는 본 발명의 다른 실시예에 따른 메모리 카드를 나타내는 도면이다. 도 10a,b에 도시된 바와 같이, 상기 메모리 카드(700)는 메모리 콘트롤러(7000)와 메모리 장치(8000)를 구비하며, 메모리 장치(8000)는 다수 개의 메모리 칩들(8100, 8200)을 구비할 수 있다. 특히, 상기 메모리 장치(8000)는 서로 다른 크기를 갖는 메모리 칩들을 구비하며, 일예로서, 제1 메모리 칩(8100)은 제2 메모리 칩(8200)보다 큰 사이즈를 갖는다. 도 10a,b에는 상대적으로 큰 크기를 갖는 하나의 제1 메모리 칩(8100)과 상대적으로 작은 크기를 갖는 하나의 제2 메모리 칩(8200)만이 도시되었으나, 상기 제1 메모리 칩(8100)은 다수 개의 칩들을 포함할 수 있으며, 또한 제2 메모리 칩(8200)은 다수 개의 칩들을 포함할 수 있다.
메모리 장치(8000)의 칩들을 수직 적층함에 있어서, 큰 크기를 갖는 제1 메모리 칩(8100)을 기판(8300) 상에 적층하며, 또한 작은 크기를 갖는 제2 메모리 칩(8200)을 제1 메모리 칩(8100)의 상부에 적층한다. 도 10a,b에는 제2 메모리 칩(8200)의 일단이 제1 메모리 칩(8100)의 일단에 얼라인되는 예를 도시하였으나, 제2 메모리 칩(8200)의 중앙이 제1 메모리 칩(8100)의 중앙에 얼라인되어도 무방하다. 제1 메모리 칩(8100)은 메모리 셀이 배치되는 제1 영역(8100A)과 패드 및 비아들이 배치되는 제2 영역(8100B)을 구비한다. 또한 제2 메모리 칩(8200)은 메모리 셀이 배치되는 제3 영역(8200A)과 패드 및 비아들이 배치되는 제4 영역(8200B)을 구비한다. 제1 메모리 칩(8100)의 제2 영역(8100B)에는 칩 내부로 내부 신호들을 전달하기 위한 제1 비아들(8111, 8112)과, 제2 메모리 칩(8200)으로 내부 신호들을 전달하기 위한 제2 비아들(8121, 8122)이 배치된다. 또한, 제2 메모리 칩(8200)의 제4 영역(8200B)에는 상기 내부 신호들을 수신하기 위한 제3 비아들(8221, 8222)이 배치된다.
메모리 콘트롤러(7000)를 메모리 카드(700) 내에 위치시킴에 있어서, 메모리 콘트롤러(7000)가 제1 메모리 칩(8100)의 상부에 적층되도록 한다. 즉, 제1 메모리 칩(8100)의 상부에 적층되는 제2 메모리 칩(8200)이 제1 메모리 칩(8100)보다 작은 사이즈를 가지므로, 제2 메모리 칩(8200)을 제1 메모리 칩(8100)의 상부에 적층시키면 일부의 공간이 발생하게 된다. 메모리 카드(700)의 사이즈를 감소시키기 위하여, 메모리 콘트롤러(7000)는 상기 제1 메모리 칩(8100)의 일부의 공간에 적층된다.
메모리 콘트롤러(7000)는 기판(8300)에 형성되는 회로패턴을 통하여 외면의 포트와 전기적으로 연결된다. 이를 위하여, 메모리 카드(700)는 메모리 콘트롤러(7000)와 외면의 포트를 연결하기 위한 도전수단을 더 구비하며, 바람직하게는 상기 도전수단은 와이어로 구현될 수 있다. 또한 메모리 카드(700)는 메모리 콘트롤러(7000)와 메모리 장치(8000)를 연결하기 위한 도전수단을 더 구비하며, 상기 도전수단 또한 와이어로 구현될 수 있다. 도 10a에서는 메모리 콘트롤러(7000)가 외부로부터 전원전압(Vdd)을 수신하고, 제1 및 제2 내부 전원전압(Vdd_1st, Vdd_2nd)을 각각 서로 다른 와이어(7111, 7112)를 통해 메모리 장치(8000)로 제공 하는 일예가 도시된다. 일예로서, 제1 와이어(7111)를 통하여 제1 내부 전원전압(Vdd_1st)이 제1 메모리 칩(8100)의 제1 비아들(8111, 8112)로 제공되며, 또한 제2 와이어(7112)를 통하여 제2 내부 전원전압(Vdd_2nd)이 제1 메모리 칩(8100)의 제2 비아들(8121, 8122)로 제공된다. 이에 따라, 제1 내부 전원전압(Vdd_1st)과 제2 내부 전원전압(Vdd_2nd)이 각각 별도의 경로를 통하여 제1 메모리 칩(8100) 및 제2 메모리 칩(8200)으로 제공된다.
반면에, 도 10b의 경우에는, 메모리 콘트롤러(7000)가 외부로부터 전원전압(Vdd)을 이용하여 메모리 장치(8000)로 제공하기 위한 내부 전원전압(Vdd_I)을 발생하며, 상기 내부 전원전압(Vdd_I)은 공통한 경로를 통해 제1 및 제2 메모리 칩(8100, 8200)으로 제공된다. 메모리 콘트롤러(7000)에서 발생된 내부 전원전압(Vdd_I)은 와이어(7113)를 통하여 제1 메모리 칩(8100)의 제1 및 제2 비아들(8111, 8112, 8121, 8122)로 제공된다. 제1 비아들(8111, 8112)은 상기 내부 전원전압(Vdd_I)을 제1 메모리 칩(8100) 내부로 전달하며, 제2 비아들(8121, 8122)은 상기 내부 전원전압(Vdd_I)을 제2 메모리 칩(8200) 내부로 전달한다. 도 10a,b에는 도시되지 않았으나, 기타 다른 신호들, 일예로서 접지전압, 커맨드, 데이터 등의 신호들 또한 도 10a,b에 도시된 바와 동일 또는 유사한 방식에 의해 전달될 수 있다. 일예로서, 메모리 콘트롤러(7000)에서 발생된 내부 접지전압(미도시)는 공통한 경로를 통해 메모리 칩들로 제공될 수 있으며, 또는 독립한 경로를 통해 메모리 칩들로 제공될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1은 본 발명의 일실시예에 따른 메모리 카드를 나타내는 블록도이다.
도 2는 도 1의 메모리 카드의 외면을 나타내는 도면이다.
도 3a,b,c,d,e는 도 2의 메모리 카드의 신호 전달 경로를 나타내기 위한 도면이다.
도 4는 본 발명의 다른 실시예에 따른 메모리 카드를 나타내는 도면이다.
도 5a 내지 도 5c는 도 4의 메모리 카드 내부의 신호 전달 경로를 나타내기 위한 도면이다.
도 6a,b는 외부의 데이터 및 내부 데이터 신호의 전달 경로를 나타내기 위한 도면이다.
도 7a,b는 본 발명의 다른 실시예에 따른 메모리 카드를 나타내는 도면이다.
도 8은 본 발명의 메모리 카드에 구비되는 메모리 장치로 제공되는 신호들의 예를 나타내는 도면이다.
도 9a,b,c는 본 발명의 또 다른 실시예에 따른 메모리 카드를 나타내는 도면이다.
도 10a,b는 본 발명의 다른 실시예에 따른 메모리 카드를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 메모리 카드
1000: 메모리 콘트롤러
2000: 메모리 장치
VSS, VDD, CMD, data: 외부 신호
Vss_1st, Vss_2nd, Vdd_1st, Vdd_2nd, CMD_I, data_I: 내부 신호

Claims (23)

  1. 외면에 형성된 다수 개의 포트들;
    상기 포트들을 통하여 외부의 호스트와 통신하며, 상기 호스트로부터의 신호를 이용하여 메모리 동작을 제어하기 위한 다수의 내부신호들을 발생하는 메모리 콘트롤러; 및
    수직 적층된 두 개 이상의 반도체 칩을 포함하며, 각각의 반도체 칩은 상기 메모리 콘트롤러로부터의 상기 내부신호들을 수신하기 위한 다수의 스루 실리콘 비아들을 포함하는 메모리 장치;를 구비하며,
    상기 메모리 콘트롤러는 제1 포트를 통하여 수신된 제1 신호에 응답하여 제1 및 제2 내부신호를 발생하며, 상기 제1 내부신호 및 제2 내부신호는 서로 전기적으로 절연되는 제1 및 제2 신호경로를 통하여 각각 상기 메모리 장치 내부로 제공되는 것을 특징으로 하는 메모리 카드.
  2. 제1항에 있어서,
    상기 제1 신호는 외부의 호스트로부터 제공된 전원전압이고, 상기 제1 및 제2 내부신호는 상기 전원전압을 이용하여 발생된 제1 내부 전원전압 및 제2 내부 전원전압인 것을 특징으로 하는 메모리 카드.
  3. 제1항에 있어서,
    상기 제1 신호는 외부의 호스트로부터 제공된 커맨드/어드레스 또는 데이터이며, 상기 제1 및 제2 내부신호는 상기 제1 신호를 이용하여 발생된 내부 커맨드/어드레스 또는 내부 데이터인 것을 특징으로 하는 메모리 카드.
  4. 제1항에 있어서,
    상기 메모리 콘트롤러와 상기 메모리 장치가 그 일면에 적층되고, 상기 메모리 콘트롤러와 상기 두 개 이상의 반도체 칩을 전기적으로 연결하기 위한 회로패턴이 형성된 패키지 기판을 더 구비하는 것을 특징으로 하는 메모리 카드.
  5. 제1항에 있어서,
    상기 제1 포트와 상기 메모리 콘트롤러를 전기적으로 연결하기 위한 제1 와이어 및 상기 제1 및 제2 내부신호를 상기 패키지 기판과 전기적으로 연결하기 위한 제2 및 제3 와이어를 더 구비하며,
    상기 메모리 장치의 일부의 반도체 칩은 상기 제2 와이어와 전기적으로 연결되어 상기 제1 내부신호를 수신하며, 다른 일부의 반도체 칩은 상기 제3 와이어와 전기적으로 연결되어 상기 제2 내부신호를 수신하는 것을 특징으로 하는 메모리 카드.
  6. 제1항에 있어서, 상기 메모리 장치는,
    상기 메모리 콘트롤러와 통신하여 상기 내부신호들을 수신하고, 상기 제1 내 부신호에 전기적으로 연결되는 제1 스루 실리콘 비아 및 상기 제2 내부신호에 전기적으로 연결되는 제2 스루 실리콘 비아를 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에 적층되어 상기 제1 반도체 칩과 통신하며, 상기 제2 스루 실리콘 비아에 전기적으로 연결되는 제3 스루 실리콘 비아를 포함하는 적어도 하나의 제2 반도체 칩을 구비하는 것을 특징으로 하는 메모리 카드.
  7. 제6항에 있어서,
    상기 제1 스루 실리콘 비아는 상기 제1 신호경로를 형성하며, 상기 제2 및 제3 스루 실리콘 비아는 상기 제2 신호경로를 형성하는 것을 특징으로 하는 메모리 카드.
  8. 제6항에 있어서,
    상기 제1 반도체 칩은 로직 회로 및 메모리 셀 중 적어도 하나를 구비하는 마스터 칩이며, 상기 적어도 하나의 제2 반도체 칩은 NAND 메모리 셀을 구비하는 슬레이브 칩인 것을 특징으로 하는 메모리 카드.
  9. 데이터를 저장하기 위한 메모리 셀이 배치되는 제1 영역 및 신호의 전달을 위한 다수 개의 스루 실리콘 비아들이 배치되는 제2 영역을 포함하는 적어도 하나의 제1 반도체 칩; 및
    메모리 동작을 제어하기 위한 로직 어레이가 배치되는 제3 영역 및 신호의 전달을 위한 다수 개의 스루 실리콘 비아들이 배치되는 제4 영역을 포함하는 제2 반도체 칩을 구비하며,
    상기 제4 영역에 구비되는 다수 개의 스루 실리콘 비아들 중 일부는 외부로부터의 신호를 수신하기 위해 배치되는 것을 특징으로 하는 메모리 카드.
  10. 제9항에 있어서,
    상기 제2 반도체 칩은 상기 제1 반도체 칩의 상부에 적층되며,
    상기 외부로부터의 신호는, 상기 제1 반도체 칩 및 상기 제2 반도체 칩에 배치되는 스루 실리콘 비아를 통하여 상기 제2 반도체 칩 내부로 전달되는 것을 특징으로 하는 메모리 카드.
  11. 제10항에 있어서,
    상기 제1 반도체 칩은, 상기 외부로부터의 신호를 상기 제2 반도체 칩으로 전달하기 위한 적어도 하나의 제1 스루 실리콘 비아를 구비하며,
    상기 제2 반도체 칩은, 상기 외부로부터의 신호를 수신하기 위하여 상기 제1 스루 실리콘 비아에 전기적으로 연결되는 제2 스루 실리콘 비아를 구비하는 것을 특징으로 하는 메모리 카드.
  12. 제11항에 있어서,
    상기 제2 반도체 칩은, 상기 외부로부터 수신된 신호를 처리하여 내부신호를 발생하며, 상기 내부신호를 상기 제1 반도체 칩으로 전달하기 위하여 상기 제1 및 제2 스루 실리콘 비아와 전기적으로 절연되는 제3 스루 실리콘 비아를 더 구비하고,
    상기 제1 반도체 칩은, 상기 제2 반도체 칩으로부터의 상기 내부신호를 수신하기 위하여, 상기 제3 스루 실리콘 비아에 전기적으로 연결되는 제4 스루 실리콘 비아를 더 구비하는 것을 특징으로 하는 메모리 카드.
  13. 제12항에 있어서,
    외부로부터의 데이터 신호는 상기 제1 및 제2 스루 실리콘 비아를 통하여 상기 제1 반도체 칩으로 제공되며, 상기 제1 반도체 칩으로부터의 내부 데이터 신호는 제3 스루 실리콘 비아 및/또는 상기 제4 스루 실리콘 비아를 통하여 상기 제2 반도체 칩으로 전달되는 것을 특징으로 하는 메모리 카드.
  14. 제12항에 있어서,
    외부로부터의 전원전압은 상기 제1 및 제2 스루 실리콘 비아를 통하여 상기 제1 반도체 칩으로 제공되며, 상기 제1 반도체 칩으로부터의 내부 전원전압은 제3 스루 실리콘 비아 및/또는 상기 제4 스루 실리콘 비아를 통하여 상기 제2 반도체 칩으로 전달되는 것을 특징으로 하는 메모리 카드.
  15. 제9항에 있어서,
    외부로부터의 전원전압은, 상기 제2 영역에 배치되는 스루 실리콘 비아 및 상기 제4 영역에 배치되는 스루 실리콘 비아를 통하여 상기 제1 및 제2 반도체 칩으로 공통하게 제공되는 것을 특징으로 하는 메모리 카드.
  16. 외면에 형성된 다수 개의 포트들;
    상기 포트들을 통하여 외부와 통신하며, 상기 외부로부터의 신호를 이용하여 메모리 동작을 제어하기 위한 다수의 내부신호들을 발생하는 메모리 콘트롤러; 및
    수직 적층된 제1 및 제2 반도체 칩들을 포함하며, 각각의 반도체 칩은 상기 메모리 콘트롤러로부터의 상기 내부신호들을 수신하는 메모리 장치;를 구비하며,
    상기 제2 반도체 칩은 상기 제1 반도체 칩보다 작은 면적을 가지고, 상기 제2 반도체 칩은 상기 제1 반도체 칩의 일부의 영역의 상부에 적층되며, 상기 메모리 콘트롤러는 상기 제1 반도체 칩의 다른 일부의 영역의 상부에 적층되는 것을 특징으로 하는 메모리 카드.
  17. 제16항에 있어서,
    상기 메모리 콘트롤러와 상기 메모리 장치가 그 일면에 적층되고, 상기 메모리 콘트롤러와 상기 메모리 장치를 전기적으로 연결하기 위한 회로패턴이 형성된 패키지 기판을 더 구비하며,
    상기 제1 및 제2 반도체 칩들 중 적어도 하나는, 상기 메모리 콘트롤러로부터의 내부 신호들을 수신하기 위하여 상기 회로패턴에 전기적으로 연결되는 하나 이상의 스루 실리콘 비아를 구비하는 것을 특징으로 하는 메모리 카드.
  18. 제17항에 있어서,
    상기 메모리 콘트롤러는, 외부로부터 수신된 제1 신호에 응답하여 제1 내부신호를 발생하고, 상기 제1 내부 신호를 상기 회로 패턴의 제1 신호 경로로 제공하며,
    상기 제1 반도체 칩에 구비되는 스루 실리콘 비아와 상기 제1 반도체 칩에 구비되는 스루 실리콘 비아는 상기 제1 신호 경로에 공통하게 연결되는 것을 특징으로 하는 메모리 카드.
  19. 제17항에 있어서,
    상기 제1 반도체 칩은, 칩 내부로 신호를 전달하기 위한 제1 스루 실리콘 비아 및 상기 제2 반도체 칩으로 신호를 전달하기 위한 제2 스루 실리콘 비아를 구비하고,
    상기 제2 반도체 칩은, 상기 제2 스루 실리콘 비아와 전기적으로 연결되어 칩 내부로 신호를 전달하기 위한 제3 스루 실리콘 비아를 구비하며,
    상기 메모리 콘트롤러는, 외부로부터 수신된 제1 신호에 응답하여 제1 및 제2 내부신호를 발생하며, 상기 제1 내부신호를 상기 제1 스루 실리콘 비아를 통하여 상기 제1 반도체 칩으로 제공하고, 상기 제2 내부신호를 상기 제2 및 제3 스루 실리콘 비아를 통하여 상기 제2 반도체 칩으로 제공하는 것을 특징으로 하는 메모리 카드.
  20. 제16항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩은 각각 그 일단이 동일한 위치에 얼라인되도록 적층되는 것을 특징으로 하는 메모리 카드.
  21. 메모리 동작을 제어하기 위하여 전압신호, 제어신호 및 데이터 신호들을 발생하는 메모리 콘트롤러; 및
    수직 적층된 두 개 이상의 반도체 칩을 포함하고, 상기 메모리 콘트롤러와 통신하여 상기 메모리 콘트롤러로부터의 신호들을 수신하며, 각각의 반도체 칩은 상기 신호들을 수신하기 위한 다수의 스루 실리콘 비아들을 포함하는 메모리 장치;를 구비하며,
    상기 메모리 콘트롤러로부터 발생된 신호들 중 적어도 하나는, 제1 신호경로를 통하여 상기 메모리 장치의 제1 반도체 칩으로 전달되는 제1 신호와, 상기 제1 신호경로와 졀연되는 제2 신호경로를 통하여 상기 메모리 장치의 제2 반도체 칩으로 전달되는 제2 신호를 포함하는 것을 특징으로 하는 메모리 시스템.
  22. 제21항에 있어서,
    상기 메모리 콘트롤러는 제1 반도체 칩용 제1 전원전압 및 제2 반도체 칩용 제2 전원전압을 발생하며, 상기 제1 전원전압 및 제2 전원전압은 상기 제1 및 제2 신호경로를 통하여 각각 제1 및 제2 반도체 칩으로 제공되는 것을 특징으로 하는 메모리 시스템.
  23. 제22항에 있어서,
    상기 제2 반도체 칩은 상기 제1 반도체 칩의 상부에 적층되며,
    상기 제1 반도체 칩에 구비되는 다수 개의 스루 실리콘 비아들은, 상기 제1 전원전압을 내부로 전달하기 위한 제1 스루 실리콘 비아와, 상기 제2 전원전압을 상기 제2 반도체 칩으로 전달하기 위한 제2 스루 실리콘 비아를 구비하며,
    상기 제2 반도체 칩에 구비되는 다수 개의 스루 실리콘 비아들은, 상기 제2 스루 실리콘 비아와 전기적으로 연결되어 상기 제2 전원전압을 내부로 전달하기 위한 제3 스루 실리콘 비아를 구비하는 것을 특징으로 하는 메모리 시스템.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8981574B2 (en) 2012-12-20 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor package

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6122290B2 (ja) 2011-12-22 2017-04-26 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 再配線層を有する半導体パッケージ
US8788748B2 (en) 2012-03-22 2014-07-22 International Business Machines Corporation Implementing memory interface with configurable bandwidth
KR20140023706A (ko) * 2012-08-17 2014-02-27 에스케이하이닉스 주식회사 반도체 장치의 파워 ｔｓｖ
USD759022S1 (en) * 2013-03-13 2016-06-14 Nagrastar Llc Smart card interface
USD758372S1 (en) 2013-03-13 2016-06-07 Nagrastar Llc Smart card interface
KR102144367B1 (ko) * 2013-10-22 2020-08-14 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR102143490B1 (ko) * 2014-01-20 2020-08-12 에스케이하이닉스 주식회사 패드 및 범프를 포함하는 반도체 장치
USD864968S1 (en) 2015-04-30 2019-10-29 Echostar Technologies L.L.C. Smart card interface
US9559086B2 (en) * 2015-05-29 2017-01-31 Micron Technology, Inc. Semiconductor device with modified current distribution
US9990143B2 (en) * 2015-10-16 2018-06-05 SK Hynix Inc. Memory system
KR20170060205A (ko) * 2015-11-23 2017-06-01 에스케이하이닉스 주식회사 적층형 메모리 장치 및 이를 포함하는 반도체 메모리 시스템
US10037946B2 (en) 2016-02-05 2018-07-31 Dyi-chung Hu Package structure having embedded bonding film and manufacturing method thereof
US9806044B2 (en) * 2016-02-05 2017-10-31 Dyi-chung Hu Bonding film for signal communication between central chip and peripheral chips and fabricating method thereof
KR20180130043A (ko) * 2017-05-25 2018-12-06 에스케이하이닉스 주식회사 칩 스택들을 가지는 반도체 패키지
US11527510B2 (en) * 2017-06-16 2022-12-13 Micron Technology, Inc. Finer grain dynamic random access memory
KR102587976B1 (ko) * 2018-02-06 2023-10-12 삼성전자주식회사 반도체 패키지
US10923462B2 (en) 2018-05-01 2021-02-16 Western Digital Technologies, Inc. Bifurcated memory die module semiconductor device
CN110660805B (zh) * 2018-06-28 2023-06-20 西部数据技术公司 包含分支存储器裸芯模块的堆叠半导体装置
DE112019000113T5 (de) * 2018-05-01 2020-05-14 Western Digital Technologies, Inc. Halbleiterbauteil mit einem verteilten speicherchip-modul
US10522489B1 (en) * 2018-06-28 2019-12-31 Western Digital Technologies, Inc. Manufacturing process for separating logic and memory array
CN109284808A (zh) * 2018-09-13 2019-01-29 深圳市江波龙电子股份有限公司 一种多媒体存储卡以及移动电子设备
US10978426B2 (en) * 2018-12-31 2021-04-13 Micron Technology, Inc. Semiconductor packages with pass-through clock traces and associated systems and methods
JP2021044509A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体装置、及び、半導体記憶装置
KR20210103167A (ko) * 2020-02-13 2021-08-23 삼성전자주식회사 반도체 패키지
JP2022010482A (ja) 2020-06-29 2022-01-17 キオクシア株式会社 メモリシステム

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6645832B2 (en) * 2002-02-20 2003-11-11 Intel Corporation Etch stop layer for silicon (Si) via etch in three-dimensional (3-D) wafer-to-wafer vertical stack
JP3908146B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 半導体装置及び積層型半導体装置
JP4309368B2 (ja) * 2005-03-30 2009-08-05 エルピーダメモリ株式会社 半導体記憶装置
US7317630B2 (en) * 2005-07-15 2008-01-08 Atmel Corporation Nonvolatile semiconductor memory apparatus
US7352602B2 (en) * 2005-12-30 2008-04-01 Micron Technology, Inc. Configurable inputs and outputs for memory stacking system and method
JP2007199803A (ja) * 2006-01-24 2007-08-09 Toshiba Corp 半導体メモリカード
KR100714310B1 (ko) * 2006-02-23 2007-05-02 삼성전자주식회사 변압기 또는 안테나를 구비하는 반도체 패키지들
JP4969934B2 (ja) * 2006-07-19 2012-07-04 株式会社東芝 半導体装置
KR100800486B1 (ko) * 2006-11-24 2008-02-04 삼성전자주식회사 개선된 신호 전달 경로를 갖는 반도체 메모리 장치 및 그구동방법
JP2009003991A (ja) * 2007-06-19 2009-01-08 Toshiba Corp 半導体装置及び半導体メモリテスト装置
TW200931039A (en) * 2007-10-04 2009-07-16 Samsung Electronics Co Ltd Stacked semiconductor apparatus with configurable vertical I/O
JP2010056139A (ja) * 2008-08-26 2010-03-11 Toshiba Corp 積層型半導体装置
US7872936B2 (en) * 2008-09-17 2011-01-18 Qimonda Ag System and method for packaged memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8981574B2 (en) 2012-12-20 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor package
US9633973B2 (en) 2012-12-20 2017-04-25 Samsung Electronics Co., Ltd. Semiconductor package

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