JP2007199803A - 半導体メモリカード - Google Patents

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Abstract

【課題】応答性の向上、低消費電力化を図るとともに、基板配線間のクロストークを低減することが可能な半導体メモリカードを提供する。
【解決手段】半導体メモリカード１００は、下面に入出力カード端子２２、電源カード端子２３、および、グランドカード端子２４が設けられた回路基板３と、回路基板３上面に形成された複数の第１の基板端子１とがワイヤボンディングされた略矩形の不揮発性メモリチップ６と、回路基板３上面に形成された複数の第２の基板端子２とがワイヤボンディングされた、コントローラチップ９と、を備える。電源カード端子２３またはグランドカード端子２４が、回路基板３を介して第１の基板端子１と第２の基板端子２とに沿うように、外部装置に接続される接続部２３ａ、２４ａと、この接続部２３ａ、２４ａから延びた延長部２３ｂ、２４ｂと、を有する。
【選択図】図３

Description

本発明は、電源を供給するための電源カード端子、および、グランド電位に接続されるグランドカード端子を有する半導体メモリカードに関するものである。
近年、不揮発性メモリチップを搭載した携帯電話やパソコンは小型軽量化が進んでおり、さらに、メモリの高容量化や様々な機能を有する製品に対する要求が高まっている。
ｘＤ−Ｐｉｃｔｕｒｅ（ＴＭ）カードをはじめとする半導体メモリカードは、主にデジタルスチルカメラの記憶媒体として用いられる。この半導体メモリカードの半導体チップ構成は、記憶装置として使用される不揮発性メモリであるフラッシュメモリと、各種機器との互換性を持たせる為に互換性機能を有したコントローラチップと、を必要とする。
そして、近年では、デジタルスチルカメラの画素の高解像度化や、長時間動画の取り込みに伴い、半導体メモリカードの高容量化が進んでいる。記憶媒体として用いられる半導体メモリチップは、メモリセルのサイズを小さくすることにより高容量化されるが、メモリセルのさらなる微細化は困難になるとともに、チップサイズをより小さくすることが難しくなってきている。
一方、半導体メモリカードのパッケージの外形寸法は規格が決まっているが、半導体メモリカードの外形寸法より十分小さいチップを搭載する場合は、カード基板に十分なスペースが有り基板配線の自由度は高く、配線デザインは容易である。しかし、大容量チップを搭載した場合は、配線スペースが減少し、基板配線デザインの自由度が制限されることとなる。
また、メモリの高容量化や様々な機能を持たせるためには、多くの半導体チップを搭載する必要がある。しかし、製品の小型化が進むにつれて、半導体チップを実装する回路基板の大きさも小型になり、多数の半導体チップを積層し実装することが難しくなってきている。
従来の半導体メモリカードには、例えば、上部に開口部が形成されたベースカードと、所望のデータを記憶する半導体メモリ含み、上面にこの半導体メモリと電気的に接続されるとともに外部装置に接続して信号を入出力するための入出力カード端子、電源カード端子、およびグランドカード端子が形成され、この入出力カード端子、電源カード端子、およびグランドカード端子が開口部を介して露出するようにベースカード内に載置された半導体パッケージと、ベースカードの上部に接着され、入出力カード端子の少なくとも一部が露出するように半導体パッケージを被覆するシール状のラベルとを備えるものがある（例えば、特許文献１参照。）。
ここで、上記従来技術では、板状の入出力カード端子、電源カード端子、およびグランドカード端子は、半導体パッケージの回路基板の基板配線の長さや基板端子の位置に関係なく、例えば、ｘＤ−Ｐｉｃｔｕｒｅ（ＴＭ）カードに要求される規格に基づいて単に並んで配置されているのみである。
したがって、例えば、基板端子と電源カード端子またはグランドカード端子とが離れて配置された場合、基板端子から電源カード端子またはグランドカード端子のスルーホール配線までの配線長が長くなり、半導体メモリカードの応答性の向上や低消費電力化を図ることができないという問題が生じ得る。さらに、基板配線構造の複雑化等により、基板配線間のクロストークが生じ得るという問題があった。
特開２００３−３４６１０９号公報
本発明は、上記課題を解決するものであり、応答性の向上、低消費電力化を図るとともに、基板配線間のクロストークを低減することが可能な半導体メモリカードを提供することを目的とする。
本発明に係る半導体メモリカードは、
外部装置に接続して信号を入出力する半導体メモリカードであって、
上面に基板配線に接続された基板端子が形成されるとともに、下面に前記外部装置に信号を入出力するための入出力カード端子、電源を供給するための電源カード端子、および、グランド電位に接続されるグランドカード端子が設けられた回路基板と、
前記回路基板の上面に載置され、その第１の辺に近接して複数の第１のボンディングパッドが形成されるとともに、この第１のボンディングパッドと前記第１の辺に沿って前記回路基板上に形成された複数の第１の基板端子とがワイヤボンディングされた不揮発性メモリチップと、
前記不揮発性メモリチップ上に載置され、複数の第２のボンディングパッドが形成されるとともに、この複数の第２のボンディングパッドと前記第１の辺に隣接する前記不揮発性メモリチップの第２の辺に沿って前記回路基板上に形成された複数の第２の基板端子とがワイヤボンディングされた、前記不揮発性メモリチップを制御するコントローラチップと、を備え、
前記電源カード端子または前記グランドカード端子は、前記回路基板を介して前記第１の基板端子と前記第２の基板端子とに沿うように、前記外部装置に接続される接続部と、この接続部から延びた延長部と、を有する
ことを特徴とする。
本発明に係る半導体メモリカードによれば、不揮発性メモリチップのサイズが半導体メモリカードの基板サイズに近づいても、大容量の不揮発性メモリチップを搭載することが可能になる。
以下、本発明を適用した各実施例について図面を参照しながら説明する。なお、簡単のため、１個の不揮発性メモリチップと１個のコントローラチップを積層した場合を例に採って説明する。
図１は、本発明の実施例１に係る半導体メモリカードの要部の構成を示す上面図である。なお、図１では説明のため不揮発性メモリチップ、コントローラチップ等を回路基板上で封止する封止樹脂を省略している。
図１に示すように、外部装置（図示せず）に接続して信号を入出力する半導体メモリカード１００は、上面に基板配線に接続された第１、第２の基板端子１、２が形成された略矩形の回路基板３と、この回路基板３の上面に載置され、その第１の辺６ａに近接して複数の第１のボンディングパッド４が形成されるとともに、この第１のボンディングパッド４と第１の辺６ａに沿って回路基板３上に形成された複数の第１の基板端子１とがボンディングワイヤ５でワイヤボンディングされた略矩形の不揮発性メモリチップ６と、この不揮発性メモリチップ６上に載置され、複数の第２のボンディングパッド７が形成されるとともに、この複数の第２のボンディングパッド７と第１の辺６ａに隣接する不揮発性メモリチップ６の第２の辺６ｂに沿って回路基板３上に形成された複数の第２の基板端子２とがボンディングワイヤ８でワイヤボンディングされた、不揮発性メモリチップ６を制御する略矩形のコントローラチップ９と、を備えている。
第１の基板端子１は、不揮発性メモリチップ６にアドレス、コマンド、および入出力データを含むデータ入出力信号を入出力するための不揮発性メモリ入出力基板端子１ａと、コントローラチップ９から不揮発性メモリチップ６を制御する制御信号を不揮発性メモリチップ６に入力するための不揮発性メモリコントロール基板端子１ｂと、外部から不揮発性メモリチップ６に電力を供給するための電源基板端子１ｃと、を含んでいる。
例えば、不揮発性メモリチップ６がＮＡＮＤ型フラッシュメモリの場合、不揮発性メモリチップ６を制御する制御信号には、書き込み、及び消去を強制的に禁止させるためのＷＰ（Write Protect）信号、データを書き込むためのＷＥ(Write Enable)信号、アドレス、データの取り込みを制御するためのＡＬＥ（Address Latch Enable）信号、コマンドの取り込みを制御するためのＣＬＥ（Command Latch Enable）信号、動作状態にするＣＥ（Chip Enable）信号、データを出力させるＲＥ（Read Enable）信号、および動作状態を外部に知らしめるためのＲＢ（Ready Busy）信号が含まれる。
また、第２のボンディングパッド７は、コントローラチップ９の長辺９ａの一辺に沿って形成されている。なお、第２のボンディングパッド７を設けることが可能な場合は、不揮発性メモリチップ６の両側に配線できるように、さらに長辺９ａに対向する辺に沿って形成してもよい。
第２の基板端子２は、外部からコントローラチップ９に電力を供給するための電源基板端子２ａと、グランド電位に接続されるグランド基板端子２ｂと、不揮発性メモリコントロール基板端子１ｂに回路基板３上で配線された第１のメモリ側インターフェイス基板端子２ｃと、外部端子と接続され、データ入出力信号および制御信号を入出力するホスト側インターフェイス基板端子２ｄと、不揮発性メモリ入出力基板端子１ａに回路基板１上で配線された第２のメモリ側インターフェイス基板端子２ｅと、を含んでいる。
また、第２の基板端子２は、回路基板３上で第２の辺６ｂに沿って略扇状に並んで配置されている。これにより、各々の第２基板端子２から第２のボンディングパッド８までの配線距離をより均等にすることが可能である。
また、第２の基板端子２は、接続された各々のボンディングワイヤ８が接しないように回路基板３上で第２の辺６ｂに沿って２列に交互に並んで千鳥配置されている。これにより、１列に配置する場合よりも、第２の基板端子２に必要な面積を確保しつつ、コントローラチップ９の長辺９ａに近接する領域に配置することができる。
ここで、例えば読み出し動作の場合、コントローラチップ９から出力されたデータ入出力信号は、既述のようにアドレス、コマンドを含み、このデータ入出力信号に基づいて、不揮発性メモリチップ６の物理的なアドレスブロックが指定され、当該アドレスブロックを読み出し可能な状態に設定される。そして、コントローラチップ９から出力された制御信号に基づいて、不揮発性メモリチップ６は、指定された当該アドレスブロックから所定のデータを不揮発性メモリ入出力基板端子１ａから出力する。
このような一連の読み出し動作を制御する場合、制御信号よりも先にデータ入出力信号が不揮発性メモリチップ６に入力される必要がある。そして、他の書き込み等の動作を制御する場合も同様の要求がある。
そこで、第２のメモリ側インターフェイス基板端子２ｅは、第１のメモリ側インターフェイス基板端子２ｃよりも不揮発性メモリチップ６の第１の辺６ａの近くに配置されている。これにより、不揮発性メモリ入出力基板端子１ａと第２のメモリ側インターフェイス基板端子２ｅとの間の配線長を短くすることができ、データ入出力信号の信号遅延を低減することができる。
回路基板３の上面には、第１の基板端子１、第２の基板端子２等のボンディング、配線される領域を除いて、ソルダレジスト１０が成膜され、回路基板３に形成された基板配線等が絶縁されている。
ボンディングワイヤ５、８には、例えば、金ワイヤが選択される。これらのボンディングワイヤ５、８のワイヤボンディング時には、超音波振動が各々の第１、第２のボンディングパッド４、７に印加される。
次に、上記回路基板３の配線構造について説明する。
図２は、本発明の実施例１に係る半導体メモリカードの回路基板の基板配線の要部の構成を示す上面図である。ここでは、基板配線が１層である場合について説明する。なお、図２において、説明のため、ソルダレジスト、本発明の構成に関係のない基板配線、スルーホール配線等は省略している。
図２に示すように、電源基板端子１ｃとスルーホール配線１１とが基板配線１２により接続されている。電源基板端子２ａとスルーホール配線１３とが基板配線１４により接続されている。また、グランド基板端子２ｂとスルーホール配線１５、１６とが基板配線１７により接続されている。
また、第１のメモリ側インターフェイス基板端子２ｃと不揮発性メモリコントロール基板端子１ｂとが基板配線１８により接続されているとともに、第２のメモリ側インターフェイス基板端子２eと不揮発性メモリ入出力基板端子１ａとが基板配線１９により接続されている。また、ホスト側インターフェイス基板端子２ｄとスルーホール配線２０とが基板配線２１により接続されている。
既述のように、第２のメモリ側インターフェイス基板端子２ｅが第１のメモリ側インターフェイス基板端子２ｃよりも不揮発性メモリチップ６の第１の辺６ａの近くに配置されているので基板配線１９の配線長を基板配線１８の配線長よりも短くすることができる。
なお、第２のメモリ側インターフェイス基板端子２ｅはできるだけ第１の辺６ａに近く配置されるのがよいが、ここでは、半導体メモリカードの規格上スルーホール２０の配置が限定されるため、配線を考慮し、第２のメモリ側インターフェイス基板端子２ｅの間にホスト側インターフェイス基板端子２ｄが配置されている。このホスト側インターフェイス基板端子２ｄで入出力される信号は、スルーホール２０を介して回路基板１の裏面側に入出力される。
次に、ホスト側インターフェイス基板端子から回路基板の裏面側に配置されるカード端子の構成およびこのカード端子に入出力される信号等について説明する。
図３は、本発明の実施例１に係る半導体メモリカードの回路基板の裏面側に形成されるカード端子の概要を示す上面図である。ここでは、不揮発性メモリをＮＡＮＤ型フラッシュメモリとした場合について説明する。
回路基板３の裏面側（下面）には、図３に示すように、外部装置に信号を入出力するための入出力カード端子２２、電源を供給するための電源カード端子２３、および、グランド電位に接続されるグランドカード端子２４が設けられている。
電源カード端子２３は、図２の回路基板３を介して第１の基板端子１に沿う外部装置に接続される接続部２３ａと、回路基板３を介して第２の基板端子２に沿う接続部２３ａから延びた延長部２３ｂと、を有し、略Ｌ字型に形成されている。なお、電源カード端子２３は、半導体メモリカードの規格、回路基板の配線構造等に応じて、接続部２３ａが回路基板３を介して第２の基板端子２に沿うように、そして延長部２３ｂが回路基板３を介して第１の基板端子１に沿うように略Ｌ字型に形成されていてもよい。
グランドカード端子２４も略Ｌ字型の形状に形成され、外部装置に接続される接続部２４ａと、回路基板３を介して第２の基板端子２に沿うようにこの接続部２４ａから延びた延長部２４ｂと、を有する。
また、グランドカード端子２４は外部装置に接続される接続部２４ａの幅Ｘよりも延長部２４ｂの幅Ｙが広くなるように形成されている。
これにより、基板配線が形成された信号配線層である回路基板３に対して片面のみグランド配線層であるグランドカード端子２２を配置したマイクロストリップ構造が得られる。このマイクロストリップ構造におけるグランドカード端子２２は安定した特性インピーダンス値を実現し、また低ノイズ化（基板配線間のクロストークの低減）のために重要な働きがある。
グランドカード端子２４の延長部２４ｂは櫛歯状になるように複数のスリット２４ｃが形成されている。ここでは、例えば、半導体メモリカードの規格に応じて配置される各入出力端子２２の間隔に揃うようにスリット２４ｃが形成されている。このように、延長部２４ｂの隣接するスリット２４ｃ間の距離Ａが入出力カード端子２２の幅Ｂと同じである。
これにより、他の端子よりも面積が広くなり得るグランドカード端子２４の延長部２４ｂにおいて、例えば、ワイヤボンディング時の加熱により生じ得る応力が低減される。すなわち、延長部２４ｂの幅を広くして既述のマイクロストリップ構造を実現しつつ、加熱により生じ得る応力を低減し、ボンディング性の向上や回路基板と不揮発性メモリチップとの密着性の向上を図ることができる。
また、グランドカード端子２４の延長部２４ｂの幅が接続部２４ａの幅よりも広くなっているので、配線抵抗を低減することができる。
また、既述のように、回路基板３には、電源カード端子２３、グランドカード端子２４と第１、第２の基板端子１、２とを接続するためのスルーホール配線１１、１３、１５、１６が形成されている。そして、第１の基板端子１の電源基板端子１ｃと電源カード端子２３の接続部２３ａとが基板配線１２、近接するスルーホール配線１１を介して接続されている。さらに、第２の基板端子２の電源基板端子２ａと電源カード端子２３の延長部２３ｂとが基板配線１４、近接するスルーホール配線１３を介して接続されている。
また、第２の基板端子２のグランド基板端子２ｂとグランドカード端子２４の接続部２４ａとが、基板配線１７、近接するスルーホール配線１６を介して接続されている。さらに、第２の基板端子２のグランド基板端子２ｂとグランドカード端子２４の延長部２４ｂとが、基板配線１７、近接するスルーホール配線１５を介して接続されている。
このように、各基板端子１、２と電源カード端子２３、グランドカード端子２４とがより短い距離で接続されるため、基板配線１２、１４、１６、１７における損失を低減することができる。
なお、半導体メモリカードの規格、回路基板の配線構造等に応じて、グランドカード端子が第１の基板端子と第２の基板端子とに沿うように、接続部および延長部を設けてもよい。
ここで、図３に示すように、各カード端子には、例えば、ＶＣＣ、ＶＳＳ、Ｉ/Ｏ−０〜Ｉ/Ｏ−７、ＲＢ（Ready/Busy）、ＲＥ(Read Enable)、ＣＥ(Chip Enable)、ＣＬＥ(Command Latch Enable)、ＡＬＥ(Address Latch Enable)、ＷＥ(Write Enable)、ＷＰ(Write Protect)が割り付けられている。
ＶＣＣが割り付けられた電源カード端子２３は、電源電位（ＶＣＣ）を供給するためのＶＣＣ入力用カード端子である。ＶＳＳが割り付けられたグランドカード端子２４であるカード端子は、接地電位（ＶＳＳ）を供給するためのＶＳＳ入力用カード端子である。
また、Ｉ/Ｏ−０〜Ｉ/Ｏ−７が割り付けられた入出力カード端子２２は、アドレス、コマンド、および、入出力データを入出力するためのカード端子である。
また、ＲＢが割り付けられた入出力カード端子２２は、半導体メモリカードの内部の動作状態を外部に知らしめるための出力用カード端子である。ＲＥが割り付けられた入出力カード端子２２は、データをシリアル出力するための出力用カード端子である。ＣＥが割り付けられた入出力カード端子２２は、デバイス選択用の信号を取り込むための入力用カード端子である。
また、ＣＬＥが割り付けられた入出力カード端子２２は、半導体メモリカードの内部のコマンドレジスタ（図示せず）への動作コマンドの取り込みをコントロールするための信号が入力されるカード端子である。ＡＬＥが割り付けられた入出力カード端子２２は、半導体メモリカードの内部のアドレスレジスタおよびデータレジスタ（いずれも図示せず）へのアドレスデータおよび入力データの取り込みをコントロールするための信号が入力されるカード端子である。
また、ＷＥが割り付けられた入出力カード端子２２は、Ｉ/Ｏの入出力カード端子から各データを半導体メモリカードの内部に取り込むための信号が入力されるカード端子である。ＷＰが割り付けられた入出力カード端子２２は、書き込み・消去動作を強制的に禁止させるための信号が入力されるカード端子である。
なお、Ｉ/Ｏ−０〜Ｉ/Ｏ−７の入出力カード端子２２に入出力される信号が既述のデータ入出力信号に相当する。また、ＲＢ、ＲＥ、ＣＥ、ＣＬＥ、ＡＬＥ、ＷＥ、およびＷＰのカード端子にそれぞれ入力される信号は、コントローラチップにより処理され、この処理結果に基づいて既述の制御信号が生成される。
次に、以上の内部構成を有する半導体メモリカード１００の外観について説明する。図４は、本発明の実施例１に係る半導体メモリカードの外観（下面側）を示す図である。
図４に示すように、半導体メモリカード１００は、入出力カード端子２２、電源カード端子２３、および、グランドカード端子２４が接続された回路基板をカバーケース２５に収納し、絶縁性のシート２６等を所定の位置に添付することにより完成する。
既述のように、入出力カード端子２２は、外部装置の外部端子と接続され、所望の信号を入出力する。また、外部装置から供給された電力は、電源カード端子２３、回路基板の基板配線、及び電源カード端子等を介して不揮発性メモリチップ、コントローラチップに供給される。また、グランドカード端子２４は、外部装置の外部端子と接続されることにより、接地される。
以上のように、本実施例に係る半導体メモリカードによれば、応答性の向上、低消費電力化を図るとともに、基板配線間のクロストークを低減することができる。
なお、本実施例においては、回路基板上に不揮発性メモリチップ１つが搭載された場合について説明したが、不揮発性メモリチップが複数積層された場合であっても同様の作用効果を奏することができる。
また、本実施例においては、電源カード端子、グランドカード端子が略Ｌ字型の形状を有する場合について説明したが、カード端子の規格、配線等に応じて、例えば、略Ｔ字型等の形状を有してもよい。
本発明の実施例１に係る半導体メモリカードの要部の構成を示す上面図である。 本発明の実施例１に係る半導体メモリカードの回路基板の配線の要部の構成を示す上面図である。 本発明の実施例１に係る半導体メモリカードの回路基板の端子の構成を示す上面図である。 本発明の実施例１に係る半導体メモリカードの外観を示す図である。
符号の説明
１ 第１の基板端子
１ａ 不揮発性メモリ入出力基板端子
１ｂ 不揮発性メモリコントロール基板端子
１ｃ 電源基板端子
２ 第２の基板端子
２ａ 電源基板端子
２ｂ グランド基板端子
２ｃ 第１のメモリ側インターフェイス基板端子
２ｄ ホスト側インターフェイス基板端子
２ｅ 第２のメモリ側インターフェイス基板端子
３ 回路基板
４ 第１のボンディングパッド
５ ボンディングワイヤ
６ 不揮発性メモリチップ
７ 第２のボンディングパッド
８ ボンディングワイヤ
９ コントローラチップ
１０ ソルダレジスト
１１ スルーホール配線
１２ 基板配線
１３ スルーホール配線
１４ 基板配線
１５ スルーホール配線
１６ スルーホール配線
１７ 基板配線
１８ 基板配線
１９ 基板波線
２０ スルーホール波線
２１ 基板配線
２２ 入出力カード端子
２３ 電源カード端子
２３ａ 接続部
２３ｂ 延長部
２４ グランドカード端子
２４ａ 接続部
２４ｂ 延長部
２４ｃ スリット
２５ カバーケース
２６ シート
１００ 半導体メモリカード

Claims (5)

  1. 外部装置に接続して信号を入出力する半導体メモリカードであって、
    上面に基板配線に接続された基板端子が形成されるとともに、下面に前記外部装置に信号を入出力するための入出力カード端子、電源を供給するための電源カード端子、および、グランド電位に接続されるグランドカード端子が設けられた回路基板と、
    前記回路基板の上面に載置され、その第１の辺に近接して複数の第１のボンディングパッドが形成されるとともに、この第１のボンディングパッドと前記第１の辺に沿って前記回路基板上に形成された複数の第１の基板端子とがワイヤボンディングされた不揮発性メモリチップと、
    前記不揮発性メモリチップ上に載置され、複数の第２のボンディングパッドが形成されるとともに、この複数の第２のボンディングパッドと前記第１の辺に隣接する前記不揮発性メモリチップの第２の辺に沿って前記回路基板上に形成された複数の第２の基板端子とがワイヤボンディングされた、前記不揮発性メモリチップを制御するコントローラチップと、を備え、
    前記電源カード端子または前記グランドカード端子は、前記回路基板を介して前記第１の基板端子と前記第２の基板端子とに沿うように、前記外部装置に接続される接続部と、この接続部から延びた延長部と、を有する
    ことを特徴とする半導体メモリカード。
  2. 前記電源カード端子は、前記回路基板を介して前記第１の基板端子に沿う前記外部装置に接続される接続部と、前記回路基板を介して前記第２の基板端子に沿う前記接続部から延びた延長部と、を有し、
    前記グランドカード端子は、前記外部装置に接続される接続部と、前記回路基板を介して前記第２の基板端子に沿う延長部と、を有し、この延長部の幅が前記グランドカード端子の前記接続部の幅よりも広くなるように形成されている
    ことを特徴とする請求項１に記載の半導体メモリカード。
  3. 前記グランドカード端子の前記延長部には櫛歯状になるように複数のスリットが形成されていることを特徴とする請求項２に記載の半導体メモリカード。
  4. 前記延長部の隣接する前記スリット間の幅が前記入出力カード端子の幅と同じであることを特徴とする請求項３に記載の半導体メモリカード。
  5. 前記回路基板には、前記電源カード端子または前記グランドカード端子の接続部と前記第１の基板端子とを接続するための第１のスルーホール配線と、前記電源カード端子または前記グランドカード端子の延長部と前記第２の基板端子とを接続するための第２のスルーホール配線と、が形成されていることを特徴とする請求項２ないし４の何れかに記載の半導体メモリカード。
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Cited By (1)

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009053970A (ja) * 2007-08-28 2009-03-12 Toshiba Corp 半導体装置
KR20110078189A (ko) * 2009-12-30 2011-07-07 삼성전자주식회사 적층 구조의 반도체 칩들을 구비하는 메모리 카드 및 메모리 시스템
DE112016005397B4 (de) * 2015-11-25 2022-05-05 Mitsubishi Electric Corporation Leistungs-halbleitereinheit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4822989A (en) * 1986-05-21 1989-04-18 Hitachi, Ltd. Semiconductor device and method of manufacturing thereof
JP3768761B2 (ja) * 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
TWI244708B (en) * 2000-03-30 2005-12-01 Matsushita Electric Ind Co Ltd Printed wiring board, IC card module using the same, and method for producing IC card module
JP2003346109A (ja) 2002-05-22 2003-12-05 Toshiba Corp Ｉｃカード及び半導体集積回路装置パッケージ
JP3959330B2 (ja) * 2002-10-01 2007-08-15 株式会社東芝 配線基板及び半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016026411A (ja) * 2008-02-08 2016-02-12 ルネサスエレクトロニクス株式会社 半導体装置

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