JP2008085059A - 半導体装置 - Google Patents

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Abstract

【課題】回路基板の配線設計を容易にするとともに、ノイズ等の特性を向上することが可能な半導体装置を提供する。
【解決手段】半導体装置１００は、第１、第２の基板端子１、２が上面に形成された回路基板３と、この回路基板３上に載置された不揮発性メモリチップ４と、この不揮発性メモリチップ４上に載置されたコントローラチップ５と、を備える。第１のボンディングパッド４ｂの何れかと第１の辺４ａに沿って回路基板３上に形成された複数の第１の基板端子１とがワイヤボンディングにより接続されている。第２のボンディングパッド５ｂの何れかと回路基板３上に形成された複数の第２の基板端子２とがワイヤボンディングにより接続されている。第１のボンディングパッド４ａの他の何れかと第２のボンディングパッド５ａの他の何れかが逆ボンディングにより接続されている。
【選択図】図１

Description

本発明は、不揮発性メモリチップ上にコントローラチップが載置される半導体装置に関するものである。
近年、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリチップを搭載した携帯電話やパソコンは小型軽量化が進んでおり、さらに、メモリの高容量化や様々な機能を有する製品に対する要求が高まっている。
ｘＤ−Ｐｉｃｔｕｒｅ（ＴＭ）カードをはじめとする半導体メモリカード（半導体装置）は、主にデジタルスチールカメラの記憶媒体として用いられる。この半導体メモリカードの半導体チップ構成は、記憶装置として使用される不揮発性メモリであるフラッシュメモリと、各種機器との互換性を持たせる為に互換性機能を有したコントローラチップと、を必要とする。
そして、近年では、デジタルスチールカメラの画素の高解像度化や、長時間動画の取り込みに伴い、半導体メモリカードの高容量化が進んでいる。記憶媒体として用いられる半導体メモリチップは、メモリセルのサイズを小さくすることにより高容量化されるが、メモリセルのさらなる微細化は困難になるとともに、チップサイズをより小さくすることが難しくなってきている。
一方、半導体メモリカードのパッケージの外形寸法は規格が決まっているが、半導体メモリカードの外形寸法より十分小さいチップを搭載する場合は、カード基板に十分なスペースが有り基板配線の自由度は高く、配線デザインは容易である。しかし、大容量チップを搭載した場合は、配線スペースが減少し、基板配線デザインの自由度が制限されることとなる。
また、メモリの高容量化や様々な機能を持たせるためには、多くの半導体チップを搭載する必要がある。しかし、製品の小型化が進むにつれて、半導体チップを実装する回路基板の大きさも小型になり、多数の半導体チップを積層し実装することが難しくなってきている。
このような、従来技術の積層構造を有する半導体メモリカードとして、複数の基板端子が形成された矩形の回路基板と、この回路基板上に載置され、対向する両辺に沿って複数のボンディングパッドが形成されるとともに、これらの両辺に近接して回路基板上に形成された複数の基板端子とボンディングパッドとがワイヤボンディングされた矩形の半導体チップ（不揮発性メモリチップ）と、この半導体チップ上に載置され、一辺に沿って複数のボンディングパッドが形成され、このボンディングパッドと半導体チップの両辺に近接して形成された基板端子とがワイヤボンディングされたコントローラチップと、を備えるものがある（例えば、特許文献１参照。）。
ここで、上記従来技術では、回路基板より半導体チップ（不揮発性メモリチップ）が十分に小さい場合、既述のように基板配線レイアウトの自由度は高く、コントローラチップ用の配線は、半導体チップの両辺に近接して配置することができる。
しかし、半導体チップ（不揮発性メモリチップ）の大容量化、製品の小型化等に伴ってチップサイズが基板サイズに近づくに従い、半導体チップの両辺にコントローラチップ用の配線をレイアウトすることが困難になるという問題が生じ得る。
さらに、該回路基板に、不揮発性メモリチップとコントローラチップとを接続するための配線が設けられている場合には、大容量化等により配線設計がより複雑になり、また、ノイズ等の特性の劣化が生じ得る。
特開２００５−１２３５４２号公報（第５−８頁、第１図）
本発明は、上記課題を解決するものであり、回路基板の配線設計を容易にするとともに、ノイズ等の特性を向上することが可能な半導体装置を提供することを目的とする。
本発明の一態様に係る半導体装置は、複数の基板端子が形成された回路基板と、
前記回路基板上に載置され、その第１の辺に沿って複数の第１のボンディングパッドが形成されるとともに、この第１のボンディングパッドの何れかと前記回路基板上に形成された複数の第１の基板端子とがワイヤボンディングにより接続された不揮発性メモリチップと、
前記不揮発性メモリチップ上に前記第１の辺と近接するように載置され、前記第１の辺と近接するその第２の辺に沿って複数の第２のボンディングパッドが形成されるとともに、この第２のボンディングパッドの何れかと前記回路基板上に形成された複数の第２の基板端子とがワイヤボンディングにより接続され、前記不揮発性メモリチップを制御するコントローラチップと、を備え、
前記第１のボンディングパッドの他の何れかと前記第２のボンディングパッドの他の何れかが逆ボンディングにより接続されていることを特徴とする。
本発明の他の態様に係る半導体装置は、複数の基板端子が形成された回路基板と、
前記回路基板上に載置され、その第１の辺に沿って複数の第１のボンディングパッドが形成されるとともに、この第１のボンディングパッドの何れかと前記回路基板上に形成された複数の第１の基板端子とがワイヤボンディングにより接続された不揮発性メモリチップと、
前記不揮発性メモリチップ上に前記第１の辺と近接するように載置され、前記第１の辺と近接するその第２の辺に沿って複数の第２のボンディングパッドが形成されるとともに、この第２のボンディングパッドの何れかと前記回路基板上に形成された複数の第２の基板端子とがワイヤボンディングにより接続され、前記不揮発性メモリチップを制御するコントローラチップと、を備え、
前記回路基板は、前記第１のボンディングパッドの他の何れかおよび前記第２のボンディングパッドの他の何れかがワイヤボンディングにより接続された第３の基板端子がさらに形成されていることを特徴とする。
本発明に係る半導体装置によれば、回路基板の配線設計を容易にするとともに、ノイズ等の特性を向上することが可能になる。
以下、本発明を適用した各実施例について図面を参照しながら説明する。
図１は、本発明の実施例１に係る半導体装置の要部の構成を示す平面図である。また、図２は、図１のＡ−Ａに沿った断面を示す断面図である。なお、図１および図２では説明のため不揮発性メモリチップ、コントローラチップ等を回路基板上で封止する封止樹脂を省略している。また、回路基板の裏面側には、後述するようにカード端子が配置される。
図１および図２に示すように、半導体装置１００は、基板配線（図示せず）に接続された複数の第１、第２の基板端子１、２が上面に形成された略矩形の回路基板３と、この回路基板３上に載置された略矩形の不揮発性メモリチップ４と、この不揮発性メモリチップ４上に載置され不揮発性メモリチップ４を制御する略矩形のコントローラチップ５と、を備える。
第１の基板端子１は、例えば、外部から不揮発性メモリチップ４に電力を供給するための電源基板端子、グランド電位に接続されるグランド基板端子であり得る。
第２の基板端子２は、例えば、コントローラチップ５を介して不揮発性メモリチップ４にアドレス、コマンド、および入出力データを含むデータ入出力信号を入出力するための不揮発性メモリ入出力基板端子、またはコントローラチップ５を介して不揮発性メモリチップ４を制御する制御信号を不揮発性メモリチップ４に入力するための不揮発性メモリコントロール基板端子、であり得る。なお、上記不揮発性メモリ入出力基板端子は、半導体装置１００の外部から不揮発性メモリチップ４に直接アクセスするパススルーモードで使用される。
回路基板３の上面には、第１の基板端子１、第２の基板端子２等のボンディング、配線される領域を除いて、ソルダレジスト６が成膜され、回路基板３に形成された基板配線（図示せず）等が絶縁されている。
不揮発性メモリチップ４は、その第１の辺４ａに沿って複数の第１のボンディングパッド４ｂが形成されている。この第１のボンディングパッド４ｂの何れかと第１の辺４ａに沿って回路基板３上に形成された複数の第１の基板端子１とがワイヤボンディングによりボンディングワイヤ７で接続されている。
また、不揮発性メモリチップ４は、接着剤４ｃにより回路基板３に固定されている。
また、第１のボンディングパッド４ｂは、不揮発性メモリチップ４の第１の辺４ａにのみ沿って形成されている。これにより、第１、第２の基板端子１、２を第１の辺４ａにのみ沿うように回路基板３上に形成することができ、回路基板３の配線設計が容易になる。
コントローラチップ５は、不揮発性メモリチップ４上に第１の辺４ａと近接するように載置されている。また、コントローラチップ５は、第１の辺４ａと近接するその第２の辺５ａに沿って複数の第２のボンディングパッド５ｂが形成されている。この第２のボンディングパッド５ｂの何れかと回路基板３上に形成された複数の第２の基板端子２とがワイヤボンディングによりボンディングワイヤ８で接続されている。
また、コントローラチップ５は、接着剤５ｃにより不揮発性メモリチップ４に固定されている。
ここで、例えば、不揮発性メモリチップ４がＮＡＮＤ型フラッシュメモリの場合、不揮発性メモリチップ４を制御する制御信号には、書き込み、及び消去を強制的に禁止させるためのＷＰ（Write Protect）信号、各データ（不揮発性メモリチップ４の信号端子Ｉ／Ｏ０〜Ｉ／Ｏ７に供給されたコマンド、アドレス、データ）をデバイス内部に取り込むためのＷＥ(Write Enable)信号、アドレス、データの取り込みを制御するためのＡＬＥ（Address Latch Enable）信号、コマンドの取り込みを制御するためのＣＬＥ（Command Latch Enable）信号、動作状態にするＣＥ（Chip Enable）信号、信号端子Ｉ／Ｏ０〜Ｉ／Ｏ７からデータを出力させるＲＥ（Read Enable）信号、および動作状態を外部に知らしめるためのＲＢ（Ready Busy）信号が含まれる。
また、第１のボンディングパッド４ｂの他の何れかと第２のボンディングパッド５ｂの他の何れかが逆ボンディングによりボンディングワイヤ９で接続されている。
なお、第２のボンディングパッド５ｂのうち、ボンディングワイヤ８に接続されたボンディングパッドはカード端子（図示せず）とコントローラチップ５との間の信号に割り当てられる。また、第２のボンディングパッド５ｂのうち、ボンディングワイヤ９に接続されたボンディングパッドはコントローラチップ５と不揮発性メモリチップ４との間の信号に割り当てられる。
ボンディングワイヤ７〜９には、例えば、金ワイヤが選択される。
ここで、ボンディングワイヤ７のワイヤボンディング時には、例えば、熱・荷重・超音波等をボールに伝えて、第１のボンディングパッド４ｂとボンディングワイヤ７と溶着し、続いて第１の基板端子１とボンディングワイヤ７とを溶着する。これにより、第１のボンディングパッド４ｂと第１の基板端子１とが接続される。
同様に、ボンディングワイヤ８のワイヤボンディング時には、熱・荷重・超音波等をボールに伝えて、第２のボンディングパッド５ｂとボンディングワイヤ８と溶着し、続いて第２の基板端子２とボンディングワイヤ８とを溶着する。これにより、第２のボンディングパッド５ｂと第２の基板端子２とが接続される。
一方、既述のように、ボンディングワイヤ９は逆ボンディングされる。すなわち、例えば、熱・荷重・超音波等をボールに伝えて、第１のボンディングパッド４ｂとボンディングワイヤ９と溶着し、続いて第１のボンディングパッド４ｂよりも高度が高い第２のボンディングパッド５ｂとボンディングワイヤ９とを溶着する。これにより、第２のボンディングパッド５ｂと第１のボンディングパッド４ｂとが接続される。
このように、近接する第２のボンディングパッド５ｂと第１のボンディングパッド４ｂとが逆ボンディングにより接続されているため、ボンディングワイヤ９の上部の高度をより低くすることができ、半導体装置１００の薄型化を図ることができる。
また、従来では回路基板に形成された基板配線で接続していた不揮発性メモリチップ４とコントローラチップ５との間を、ワイヤボンディングにより接続している。これにより、基板配線の設計を容易にするとともに配線長をより簡略化してノイズ等の特性を向上することができる。
次に、回路基板の裏面側に配置されるカード端子の構成について説明する。
図３は、本発明の実施例１に係る半導体装置（半導体メモリカード）の回路基板の裏面側に配置されるカード端子の概要を示す図である。ここでは、不揮発性メモリをＮＡＮＤ型フラッシュメモリとした場合について説明する。
回路基板３の裏面側（下面）には、図３に示すように、外部装置に信号を入出力するための入出力カード端子２２、電源を供給するための電源カード端子２３、および、グランド電位に接続されるグランドカード端子２４が設けられている。
また、回路基板３に形成されたスルーホール配線２０および基板配線（図示せず）を介して、入出力カード端子２２、電源カード端子２３、グランドカード端子２４と、第１、第２の基板端子１、２とが接続されている。
なお、半導体メモリカードの規格、回路基板の配線構造等に応じて、回路基板３の上面側にカード端子を配置するようにてもよい。
ここで、不揮発性メモリチップ４がＮＡＮＤ型フラッシュメモリの場合、各カード端子には、例えば、ＶＣＣ、ＶＳＳ、Ｉ/Ｏ−０〜Ｉ/Ｏ−７、ＲＢ（Ready/Busy）、ＲＥ(Read Enable)、ＣＥ(Chip Enable)、ＣＬＥ(Command Latch Enable)、ＡＬＥ(Address Latch Enable)、ＷＥ(Write Enable)、ＷＰ(Write Protect)が割り付けられる。
ＶＣＣが割り付けられた電源カード端子２３は、電源電位（ＶＣＣ）を供給するためのＶＣＣ入力用カード端子である。
ＶＳＳが割り付けられたグランドカード端子２４であるカード端子は、接地電位（ＶＳＳ）を供給するためのＶＳＳ入力用カード端子である。
また、Ｉ/Ｏ−０〜Ｉ/Ｏ−７が割り付けられた入出力カード端子２２は、アドレス、コマンド、および、入出力データを入出力するためのカード端子である。
また、ＲＢが割り付けられた入出力カード端子２２は、半導体メモリカードの内部の動作状態を外部に知らしめるための出力用カード端子である。ＲＥが割り付けられた入出力カード端子２２は、入出力カード端子２２からデータをシリアル出力するための出力用カード端子である。ＣＥが割り付けられた入出力カード端子２２は、デバイス選択用の信号を取り込むための入力用カード端子である。
また、ＣＬＥが割り付けられた入出力カード端子２２は、半導体メモリカードの内部のコマンドレジスタ（図示せず）への動作コマンドの取り込みをコントロールするための信号が入力されるカード端子である。
ＡＬＥが割り付けられた入出力カード端子２２は、半導体メモリカードの内部のアドレスレジスタおよびデータレジスタ（いずれも図示せず）へのアドレスデータおよび入力データの取り込みをコントロールするための信号が入力されるカード端子である。
また、ＷＥが割り付けられた入出力カード端子２２は、Ｉ/Ｏの入出力カード端子から各データを半導体メモリカードの内部に取り込むための信号が入力されるカード端子である。ＷＰが割り付けられた入出力カード端子２２は、書き込み・消去動作を強制的に禁止させるための信号が入力されるカード端子である。
なお、Ｉ/Ｏ−０〜Ｉ/Ｏ−７の入出力カード端子２２に入出力される信号が既述のデータ入出力信号に相当する。また、ＲＢ、ＲＥ、ＣＥ、ＣＬＥ、ＡＬＥ、ＷＥ、およびＷＰのカード端子にそれぞれ入力される信号は、コントローラチップにより処理され、この処理結果に基づいて既述の制御信号が生成される。
次に、以上の内部構成を有する半導体装置の外観について説明する。図４は、本発明の実施例１に係る半導体装置（半導体メモリカード）１００の外観（下面側）を示す図である。
図４に示すように、半導体メモリカード１００は、入出力カード端子２２、電源カード端子２３、および、グランドカード端子２４が接続された回路基板をカバーケース２５に収納し、絶縁性のシート２６等を所定の位置に添付することにより完成する。
既述のように、入出力カード端子２２は、外部装置の外部端子と接続され、所望の信号を入出力する。また、外部装置から供給された電力は、電源カード端子２３、回路基板の基板配線、及び電源カード端子等を介して不揮発性メモリチップ、コントローラチップに供給される。また、グランドカード端子２４は、外部装置の外部端子と接続されることにより、接地される。
以上のように、本実施例に係る半導体装置によれば、回路基板の配線設計を容易にするとともに、ノイズ等の特性を向上することができる。
実施例１では、不揮発性メモリチップのボンディングパッドとコントローラチップのボンディングパッドが逆ボンディングにより接続された構成について述べた。
本実施例では、不揮発性メモリチップのボンディングパッドおよびコントローラチップのボンディングパッドがワイヤボンディングにより接続される基板端子がさらに形成された構成について述べる。
図５は、本発明の一態様である実施例２に係る半導体装置の要部の構成を示す平面図である。また、図６は、図５の半導体メモリカードのＢ−Ｂに沿った断面を示す断面図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示している。また、図５および図６では説明のため不揮発性メモリチップ、コントローラチップ等を回路基板上で封止する封止樹脂を省略している。また、回路基板の裏面側には、後述するようにカード端子が配置される。
図５および図６に示すように、半導体装置２００は、基板配線（図示せず）に接続された複数の第１、第２の基板端子１、２が上面に形成された略矩形の回路基板３と、この回路基板３上に載置された略矩形の不揮発性メモリチップ４と、この不揮発性メモリチップ４上に載置され不揮発性メモリチップ４を制御する略矩形のコントローラチップ５と、を備える。
回路基板３には、第１、第２の基板端子１、２に加えて、第１のボンディングパッド４ｂの他（ボンディングワイヤ７が接続されていないもの）の何れかおよび第２のボンディングパッド５ｂの他（ボンディングワイヤ８が接続されていないもの）の何れかがワイヤボンディングにより接続された第３の基板端子１０が、さらに形成されている。
回路基板３の上面には、第１ないし第３の基板端子１、２、１０等のボンディング、配線される領域を除いて、ソルダレジスト６が成膜され、回路基板３に形成された基板配線（図示せず）等が絶縁されている。
実施例１と同様に、不揮発性メモリチップ４は、その第１の辺４ａに沿って複数の第１のボンディングパッド４ｂが形成されている。この第１のボンディングパッド４ｂの何れかと第１の辺４ａに沿って回路基板３上に形成された複数の第１の基板端子１とがワイヤボンディングによりボンディングワイヤ７で接続されている。
また、実施例１と同様に、第１のボンディングパッド４ａは、不揮発性メモリチップ４の第１の辺４ａにのみ沿って形成されている。これにより、第１、第２の基板端子１、２を第１の辺４ａにのみ沿うように回路基板３上に形成することができ、回路基板３の配線設計が容易になる。
コントローラチップ５は、不揮発性メモリチップ４上に第１の辺４ａと近接するように載置されている。また、コントローラチップ５は、第１の辺４ａと近接するその第２の辺５ａに沿って複数の第２のボンディングパッド５ｂが形成されている。この第２のボンディングパッド５ｂの何れかと回路基板３上に形成された複数の第２の基板端子２とがワイヤボンディングによりボンディングワイヤ８で接続されている。
また、既述のように、第１のボンディングパッド４ｂと第３の基板端子１０とがボンディングワイヤ１１で接続されている。さらに、第２のボンディングパッド５ｂと第３の基板端子１０とがボンディングワイヤ１２で接続されている。これにより、第１のボンディングパッド４ｂと第２のボンディングパッド５ｂとが接続される。
ボンディングワイヤ７、８、１１、１２には、例えば、金ワイヤが選択される。
ここで、ボンディングワイヤ７のワイヤボンディング時には、例えば、熱・荷重・超音波をボールに伝えて、第１のボンディングパッド４ｂとボンディングワイヤ７と溶着し、続いて第１の基板端子１とボンディングワイヤ７とを溶着する。これにより、第１のボンディングパッド４ｂと第１の基板端子１とが接続される。
なお、他のボンディングワイヤ８、１１、１２のワイヤボンディングも同様に行われる。
以上のように、従来では回路基板に形成された基板配線で接続していた不揮発性メモリチップ４とコントローラチップ５との間を、第３の基板端子１０を介してワイヤボンディングにより接続している。これにより、基板配線の設計を容易にするとともに配線長をより簡略化してノイズ等の特性を向上することができる。
なお、半導体装置２００のカード端子の構成は、ＮＡＮＤ型フラッシュメモリに適用される場合は、例えば、実施例１の図３に示される構成と同様である。
また、半導体装置２００の外観の構成は、ＮＡＮＤ型フラッシュメモリに適用される場合は、例えば、実施例１の図４に示される構成と同様である。
以上のように、本実施例に係る半導体装置によれば、回路基板の配線設計を容易にするとともに、ノイズ等の特性を向上することができる。
本発明の一態様である実施例１に係る半導体装置の要部の構成を示す平面図である。 図１の半導体メモリカードのＡ−Ａに沿った断面を示す断面図である。 本発明の一態様である実施例１に係る半導体装置（半導体メモリカード）の回路基板の裏面側に配置されるカード端子の概要を示す図である。 本発明の一態様である実施例１に係る半導体装置の外観を示す図である。 本発明の一態様である実施例２に係る半導体装置の要部の構成を示す平面図である。 図５の半導体メモリカードのＢ−Ｂに沿った断面を示す断面図である。
符号の説明
１ 第１の基板端子
２ 第２の基板端子
３ 回路基板
４ 不揮発性メモリチップ
４ａ 第１の辺
４ｂ 第１のボンディングパッド
４ｃ 接着剤
５ コントローラチップ
５ａ 第２の辺
５ｂ 第２のボンディングパッド
５ｃ 接着剤
６ ソルダレジスト
７ ボンディングワイヤ
８ ボンディングワイヤ
９ ボンディングワイヤ
１０ 第３の基板端子
１１ ボンディングワイヤ
１２ ボンディングワイヤ
２０ スルーホール
２２ 入出力カード端子
２３ 電源カード端子
２４ グランドカード端子
２５ カバーケース
２６ 絶縁性のシート
１００、２００ 半導体装置（半導体メモリカード）

Claims (4)

  1. 複数の基板端子が形成された回路基板と、
    前記回路基板上に載置され、その第１の辺に沿って複数の第１のボンディングパッドが形成されるとともに、この第１のボンディングパッドの何れかと前記回路基板上に形成された複数の第１の基板端子とがワイヤボンディングにより接続された不揮発性メモリチップと、
    前記不揮発性メモリチップ上に前記第１の辺と近接するように載置され、前記第１の辺と近接するその第２の辺に沿って複数の第２のボンディングパッドが形成されるとともに、この第２のボンディングパッドの何れかと前記回路基板上に形成された複数の第２の基板端子とがワイヤボンディングにより接続され、前記不揮発性メモリチップを制御するコントローラチップと、を備え、
    前記第１のボンディングパッドの他の何れかと前記第２のボンディングパッドの他の何れかが逆ボンディングにより接続されていることを特徴とする半導体装置。
  2. 前記第１のボンディングパッドは、前記不揮発性メモリチップの前記第１の辺にのみ沿って形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 複数の基板端子が形成された回路基板と、
    前記回路基板上に載置され、その第１の辺に沿って複数の第１のボンディングパッドが形成されるとともに、この第１のボンディングパッドの何れかと前記回路基板上に形成された複数の第１の基板端子とがワイヤボンディングにより接続された不揮発性メモリチップと、
    前記不揮発性メモリチップ上に前記第１の辺と近接するように載置され、前記第１の辺と近接するその第２の辺に沿って複数の第２のボンディングパッドが形成されるとともに、この第２のボンディングパッドの何れかと前記回路基板上に形成された複数の第２の基板端子とがワイヤボンディングにより接続され、前記不揮発性メモリチップを制御するコントローラチップと、を備え、
    前記回路基板は、前記第１のボンディングパッドの他の何れかおよび前記第２のボンディングパッドの他の何れかがワイヤボンディングにより接続された第３の基板端子がさらに形成されている
    ことを特徴とする半導体装置。
  4. 前記第１のボンディングパッドは、前記不揮発性メモリチップの前記第１の辺にのみ沿って形成されていることを特徴とする請求項３に記載の半導体装置。
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* Cited by examiner, † Cited by third party
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US20100007014A1 (en) * 2008-07-11 2010-01-14 Kabushiki Kaisha Toshiba Semiconductor device
US9496216B2 (en) 2011-12-22 2016-11-15 Samsung Electronics Co., Ltd. Semiconductor package including stacked semiconductor chips and a redistribution layer

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