JP2007096071A - 半導体メモリカード - Google Patents

Abstract

【課題】大容量の不揮発性メモリチップを搭載することが可能な半導体メモリカードを提供する。
【解決手段】半導体メモリカード１００は、矩形の回路基板１と、回路基板１上に載置され、第１の辺２のみに沿って複数の第１のボンディングパッド３が形成されるとともに、この第１のボンディングパッド３と第１の辺２に近接して形成された複数の第１の基板端子４とがワイヤボンディングされた矩形の不揮発性メモリチップ５と、第１の辺２に隣接する不揮発性メモリチップ５の第２の辺６の方向と長辺７の方向とが略平行になるように不揮発性メモリチップ５上に載置され、長辺７の方向に複数の第２のボンディングパッド８が形成されるとともに、この第２のボンディングパッド８と長辺７に近接して回路基板１上に形成された複数の第２の基板端子１１とがワイヤボンディングされた、矩形のコントローラチップ１２と、を備える。
【選択図】図１

Description

本発明は、不揮発性メモリチップ上にコントローラチップが載置される半導体メモリカードに関するものである。

近年、不揮発性メモリチップを搭載した携帯電話やパソコンは小型軽量化が進んでおり、さらに、メモリの高容量化や様々な機能を有する製品に対する要求が高まっている。

ｘＤ−Ｐｉｃｔｕｒｅ^（ＴＭ）カードをはじめとする半導体メモリカードは、主にデジタルスチールカメラの記憶媒体として用いられる。この半導体メモリカードの半導体チップ構成は、記憶装置として使用される不揮発性メモリであるフラッシュメモリと、各種機器との互換性を持たせる為に互換性機能を有したコントローラチップと、を必要とする。

そして、近年では、デジタルスチールカメラの画素の高解像度化や、長時間動画の取り込みに伴い、半導体メモリカードの高容量化が進んでいる。記憶媒体として用いられる半導体メモリチップは、メモリセルのサイズを小さくすることにより高容量化されるが、メモリセルのさらなる微細化は困難になるとともに、チップサイズをより小さくすることが難しくなってきている。

一方、半導体メモリカードのパッケージの外形寸法は規格が決まっているが、半導体メモリカードの外形寸法より十分小さいチップを搭載する場合は、カード基板に十分なスペースが有り基板配線の自由度は高く、配線デザインは容易である。しかし、大容量チップを搭載した場合は、配線スペースが減少し、基板配線デザインの自由度が制限されることとなる。

また、メモリの高容量化や様々な機能を持たせるためには、多くの半導体チップを搭載する必要がある。しかし、製品の小型化が進むにつれて、半導体チップを実装する回路基板の大きさも小型になり、多数の半導体チップを積層し実装することが難しくなってきている。

このような、従来技術の積層構造を有する半導体メモリカードとして、複数の基板端子が形成された矩形の回路基板と、この回路基板上に載置され、対向する両辺に沿って複数のボンディングパッドが形成されるとともに、これらの両辺に近接して回路基板上に形成された複数の基板端子とボンディングパッドとがワイヤボンディングされた矩形の半導体チップ（不揮発性メモリチップ）と、この半導体チップ上に載置され、一辺に沿って複数のボンディングパッドが形成され、このボンディングパッドと半導体チップの両辺に近接して形成された基板端子とがワイヤボンディングされたコントローラチップと、を備えるものがある（例えば、特許文献１参照。）。

ここで、上記従来技術では、回路基板より半導体チップが十分に小さい場合、既述のように基板配線レイアウトの自由度は高く、コントローラチップ用の配線は、半導体チップの両辺に近接して配置することができる。

しかし、半導体チップの容量化、製品の小型化等に伴ってチップサイズが基板サイズに近づくに従い、半導体チップの両辺にコントローラチップ用の配線をレイアウトすることが困難になるという問題が生じ得る。
特開２００５−１２３５４２号公報（第５−８頁、第１図）

本発明は、上記課題を解決するものであり、大容量の不揮発性メモリチップを搭載することが可能な半導体メモリカードを提供することを目的とする。

本発明に係る半導体メモリカードは、
複数の基板端子が形成された矩形の回路基板と、
前記回路基板上に載置され、その第１の辺のみに沿って複数の第１のボンディングパッドが形成されるとともに、この第１のボンディングパッドと前記第１の辺に近接して前記回路基板上に形成された複数の第１の基板端子とがワイヤボンディングされた矩形の不揮発性メモリチップと、
前記第１の辺に隣接する前記不揮発性メモリチップの第２の辺の方向とその長辺の方向とが略平行になるように前記不揮発性メモリチップ上に載置され、前記長辺の方向に複数の第２のボンディングパッドが形成されるとともに、この第２のボンディングパッドと前記長辺に近接して前記回路基板上に形成された複数の第２の基板端子とがワイヤボンディングされた、前記不揮発性メモリチップを制御する矩形のコントローラチップと、を備える
ことを特徴とする。

本発明に係る半導体メモリカードによれば、不揮発性メモリチップのサイズが半導体メモリカードの基板サイズに近づいても、大容量の不揮発性メモリチップを搭載することが可能になる。

本発明に係る実施の形態は、矩形の不揮発性メモリチップの第１の辺のみに沿ってボンディングパッドを形成して回路基板と配線するとともに、不揮発性メモリチップ上に配置される矩形のコントローラチップの辺のうち、該第１の辺に隣接する不揮発性メモリチップの第２の辺と略平行な辺に沿ってボンディングパッドを形成して回路基板と配線することにより、当該不揮発性メモリチップを搭載することが可能な半導体メモリカードを提供するものである。

以下、本発明を適用した各実施例について図面を参照しながら説明する。なお、簡単のため、以下、不揮発性メモリチップを２個積層した場合を例に採って説明する。

図１は、本発明の実施例１に係る半導体メモリカードの要部の構成を示す平面図である。また、図２は、図１のＡ−Ａに沿った断面を示す断面図である。なお、図１および図２では説明のため不揮発性メモリチップ、コントローラチップ等を回路基板上で封止する封止樹脂を省略している。

図１および２に示すように、半導体メモリカード１００は、複数の基板端子が形成された矩形の回路基板１と、この回路基板１上に載置され、第１の辺である短辺２のみに沿って複数の第１のボンディングパッド３が形成されるとともに、この第１のボンディングパッド３と短辺２に近接して回路基板１上に形成された複数の第１の基板端子４とがボンディングワイヤ９でワイヤボンディングされて接続された矩形の不揮発性メモリチップ５と、を備えている。

また、半導体メモリカード１００は、不揮発性メモリチップ５の短辺２に隣接する不揮発性メモリチップ５の第２の辺である長辺６の方向と長辺７の方向とが略平行になるように不揮発性メモリチップ５上に載置され、長辺７の方向に複数の第２のボンディングパッド８が形成されるとともに、この第２のボンディングパッド８と長辺７に近接して回路基板１上に形成された複数の第２の基板端子１１とがボンディングワイヤ１０でワイヤボンディングされて接続された、不揮発性メモリチップ５を制御する矩形のコントローラチップ１２を備えている。

回路基板１の上面には、第１の基板端子４、第２の基板端子１１等のボンディング、配線される領域を除いて、ソルダレジスト１４が成膜され、回路基板１に形成された配線等が絶縁されている。

第１の基板端子４は、不揮発性メモリチップ５にアドレス、コマンド、および入出力データを含むデータ入出力信号を入出力するための不揮発性メモリ入出力端子４ａと、コントローラチップ１２から不揮発性メモリチップ５を制御する制御信号を不揮発性メモリチップ５に入力するための不揮発性メモリコントロール端子４ｂと、外部から不揮発性メモリチップに電力を供給するための電源端子４ｃと、を含んでいる。

例えば、不揮発性メモリチップ５がＮＡＮＤ型フラッシュメモリの場合、不揮発性メモリチップ５を制御する制御信号には、書き込み、及び消去を強制的に禁止させるためのＷＰ（Write Protect）信号、データを書き込むためのＷＥ(Write Enable)信号、アドレス、データの取り込みを制御するためのＡＬＥ（Address Latch Enable）信号、コマンドの取り込みを制御するためのＣＬＥ（Command Latch Enable）信号、動作状態にするＣＥ（Chip Enable）信号、データを出力させるＲＥ（Read Enable）信号、および動作状態を外部に知らしめるためのＲＢ（Ready Busy）信号が含まれる。

不揮発性メモリチップ５は、第１のボンディングパッド３が形成された領域が表出するように短辺２と対向する第３の辺である短辺１３側にずれて回路基板１上に複数積層されているとともに、同一の信号が入出力される各々の第１のボンディングパッド３が同じ第１の基板端子４にワイヤボンディングにより接続されている。そして、コントローラチップ１２は、積層された最上部の不揮発性メモリチップ５上に載置されている。このコントローラチップ１２の出力信号に基づいて、使用されるべき不揮発性メモリチップ５の選択がなされる。

また、第２のボンディングパッド８は、コントローラチップ１２の長辺７の一辺のみに沿って形成されている。なお、第２のボンディングパッド８を設けることが可能な場合は、不揮発性メモリチップ５の両側に配線できるように、さらに長辺７に対向する辺に沿って形成してもよい。

ボンディングワイヤ９、１０には、例えば、金ワイヤが選択される。これらのボンディングワイヤ９、１０のワイヤボンディング時には、超音波振動が各々のボンディングパッド３、８に印加される。この超音波振動の振幅方向は、ボンディング装置（図示せず）の設定上、ボンディングパッド３と第１の基板端子４とを結ぶボンディングワイヤ９の配線方向、すなわち不揮発性メモリチップ５の長辺６の方向と略等しくなるように設定されている。さらに、不揮発性メモリチップ５の長辺６の方向、すなわち超音波振動の振幅方向とコントローラチップ１２の長辺７の方向と略平行となるように、コントローラチップ１２は配置されている。したがって、コントローラチップ１２の短辺の方向に振幅する場合よりも、超音波振動の振幅方向に対する接着面が長くなるので、コントローラチップ１２が不揮発性メモリチップ５の上面から剥がれにくくなり、より安定してコントローラチップ１２のワイヤボンディングを実施することができる。

第２の基板端子１１は、回路基板１上で略扇状に並んで配置されている。これにより、各々の基板端子１１から第２のボンディングパッド８までの配線距離をより均等にすることが可能である。

また、第２の基板端子１１は、接続された各々のボンディングワイヤ１０が接しないように回路基板１上で２列に交互に並んで千鳥配置されている。これにより、１列に配置する場合よりも、第２の基板端子１１に必要な面積を確保しつつ、コントローラチップ１２の長辺７に近接する領域に配置することができる。なお、第２の基板端子１１は、長辺７に近接して３列以上に並んで配置されてもよい。

また、第２の基板端子１１は、外部からコントローラチップ１２に電力を供給するための電源端子１１ａと、不揮発性メモリコントロール端子４ｂに回路基板１上で配線された第１のメモリ側インターフェイス端子１１ｂと、外部端子と接続され、データ入出力信号および制御信号を入出力するホスト側インターフェイス端子１１ｃと、不揮発性メモリ入出力端子４ａに回路基板１上で配線された第２のメモリ側インターフェイス端子１１ｄと、を含んでいる。

ここで、例えば読み出し動作の場合、コントローラチップ１２から出力されたデータ入出力信号は、既述のようにアドレス、コマンドを含み、このデータ入出力信号に基づいて、不揮発性メモリチップ５の物理的なアドレスブロックが指定され、当該アドレスブロックを読み出し可能な状態に設定される。そして、コントローラチップ１２から出力された制御信号に基づいて、不揮発性メモリチップ５は、指定された当該アドレスブロックから所定のデータを不揮発性メモリ入出力端子４ａから出力する。

このような一連の読み出し動作を制御する場合、制御信号よりも先にデータ入出力信号が不揮発性メモリチップ５に入力される必要がある。そして、他の書き込み等の動作を制御する場合も同様の要求がある。

そこで、第２のメモリ側インターフェイス端子１１ｄは、第１のメモリ側インターフェイス端子１１ｂよりも不揮発性メモリチップ５の短辺２の近くに配置されている。これにより、不揮発性メモリ入出力端子４ａと第２のメモリ側インターフェイス端子１１ｄとの間の配線長を短くすることができ、データ入出力信号の信号遅延を低減することができる。

次に、上記回路基板１の配線構造について説明する。図３は、本発明の実施例１に係る半導体メモリカードの回路基板の配線の要部の構成を示す平面図である。なお、図３において、説明のためソルダレジストは省略している。また、ここでは、基板配線が１層である場合について説明する。

図３に示すように、第１のメモリ側インターフェイス端子１１ｂと不揮発性メモリコントロール端子４ｂとが基板配線１５により接続されているとともに、第２のメモリ側インターフェイス端子１１ｄと不揮発性メモリ入出力端子４ａとが基板配線１６により接続されている。また、ホスト側インターフェイス１１ｃとスルーホール配線１７とが基板配線１８により接続されている。

既述のように、第２のメモリ側インターフェイス端子１１ｄが第１のメモリ側インターフェイス端子１１ｂよりも不揮発性メモリチップ５の短辺２の近くに配置されているので基板配線１６の配線長を基板配線１５の配線長よりも短くすることができる。

なお、第２のメモリ側インターフェイス端子１１ｄはできるだけ短辺２に近く配置されるのがよいが、ここでは、半導体メモリカードの規格上スルーホール１７の配置が限定されるため、配線を考慮し、第２のメモリ側インターフェイス端子１１ｄの間にホスト側インターフェイス端子１１ｃが配置されている。このホスト側インターフェイス端子１１ｃで入出力される信号は、スルーホール１７を介して回路基板１の裏面側に入出力される。

次に、ホスト側インターフェイス端子から回路基板の裏面側に配置されるカード端子に所望の信号を入出力する構成について説明する。図４は、本発明の実施例１に係る半導体メモリカードの回路基板の裏面側に形成されるカード端子の概要を示す図である。ここでは、不揮発性メモリをＮＡＮＤ型フラッシュメモリとした場合について説明する。

図４に示すように、回路基板の裏面側には、１８個のカード端子（ピン）が用意されている。各カード端子には、例えば、ＶＣＣ、ＶＳＳ、Ｉ/Ｏ−０〜Ｉ/Ｏ−７、ＲＢ（Ready/Busy）、ＲＥ(Read Enable)、ＣＥ(Chip Enable)、ＣＬＥ(Command Latch Enable)、ＡＬＥ(Address Latch Enable)、ＷＥ(Write Enable)、ＷＰ(Write Protect)が割り付けられている。

ＶＣＣが割り付けられたカード端子は、電源電位（ＶＣＣ）を供給するためのＶＣＣ入力用カード端子である。ＶＳＳが割り付けられたカード端子は、接地電位（ＶＳＳ）を供給するためのＶＳＳ入力用カード端子である。

また、Ｉ/Ｏ−０〜Ｉ/Ｏ−７が割り付けられたカード端子は、アドレス、コマンド、および、入出力データを入出力するための入出力用カード端子である。

また、Ｒ/−Ｂが割り付けられたカード端子は、半導体メモリカードの内部の動作状態を外部に知らしめるための出力用カード端子である。ＲＥが割り付けられたカード端子は、データをシリアル出力するための出力用カード端子である。ＣＥが割り付けられたカード端子は、デバイス選択用の信号を取り込むための入力用カード端子である。

また、ＣＬＥが割り付けられたカード端子は、半導体メモリカードの内部のコマンドレジスタ（図示せず）への動作コマンドの取り込みをコントロールするための信号が入力されるカード端子である。ＡＬＥが割り付けられたカード端子は、半導体メモリカードの内部のアドレスレジスタおよびデータレジスタ（いずれも図示せず）へのアドレスデータおよび入力データの取り込みをコントロールするための信号が入力されるカード端子である。

また、ＷＥが割り付けられたカード端子は、Ｉ/Ｏのカード端子から各データを半導体メモリカードの内部に取り込むための信号が入力されるカード端子である。ＷＰが割り付けられたカード端子は、書き込み・消去動作を強制的に禁止させるための信号が入力されるカード端子である。

なお、Ｉ/Ｏ−０〜Ｉ/Ｏ−７のカード端子に入出力される信号が既述のデータ入出力信号に相当する。また、ＲＢ、ＲＥ、ＣＥ、ＣＬＥ、ＡＬＥ、ＷＥ、およびＷＰのカード端子にそれぞれ入力される信号は、コントローラチップにより処理され、この処理結果に基づいて既述の制御信号が生成される。

次に、以上の内部構成を有する半導体メモリカード１００の外観について説明する。図５は、本発明の実施例１に係る半導体メモリカードの外観を示す図である。

図５に示すように、半導体メモリカード１００は、カード端子１９が接続された回路基板をカバーケース２０に収納し、ラベル等を所定の位置に添付することにより完成する。

カード端子１９は、外部装置（図示せず）の外部端子と接続され、所望の信号を入出力する。また、外部装置から供給された電力は、このカード端子１９、回路基板の基板配線、及び電源端子等を介して不揮発性メモリチップ、コントローラチップに供給される。

なお、本実施例においては、回路基板上に不揮発性メモリチップ２つが積層された場合について説明したが、不揮発性メモリチップが１つの場合、または不揮発性メモリチップが３つ以上積層された場合であっても同様の作用効果を奏することができる。

また、本実施例においては、矩形の不揮発性メモリチップの第１の辺を短辺、第２の辺を長辺として説明したが、半導体メモリカードのカバーケースの形状、カード端子の規格、配線等に応じて第１の辺を長辺、第２の辺を短辺としてもよい。

以上のように、本実施例に係る半導体メモリカードによれば、矩形の不揮発性メモリチップの第１の辺のみに沿ってボンディングパッドを形成して回路基板と配線するとともに、不揮発性メモリチップ上に配置される矩形のコントローラチップの辺のうち、当該第１の辺に隣接する不揮発性メモリチップの第２の辺と略平行な辺に沿ってボンディングパッドを形成して回路基板と配線するので、例えば、メモリの大容量化により不揮発性メモリチップのサイズが半導体メモリカードの基板サイズに近づいても、大容量の不揮発性メモリチップを搭載することができる。

本発明の実施例１に係る半導体メモリカードの要部の構成を示す平面図である。 図１の半導体メモリカードのＡ−Ａに沿った断面を示す断面図である。 本発明の実施例１に係る半導体メモリカードの回路基板の配線の要部の構成を示す平面図である。 本発明の実施例１に係る半導体メモリカードの回路基板の端子の構成を示す図である。 本発明の実施例１に係る半導体メモリカードの外観を示す図である。

符号の説明

１ 回路基板
２ 短辺
３ 第１のボンディングパッド
４ 第１の基板端子
４ａ 不揮発性メモリ入出力端子
４ｂ 不揮発性メモリコントロール端子
４ｃ 電源端子
５ 不揮発性メモリチップ
６ 長辺
７ 長辺
８ 第２のボンディングパッド
９ ボンディングワイヤ
１０ ボンディングワイヤ
１１ 第２の基板端子
１１ａ 電源端子
１１ｂ 第１のメモリ側インターフェイス端子
１１ｃ ホスト側インターフェイス端子
１１ｄ 第２のメモリ側インターフェイス端子
１２ コントローラチップ
１３ 短辺
１４ ソルダレジスト
１５ 基板配線
１６ 基板配線
１７ スルーホール
１８ 基板配線
１９ カード端子
２０ カバーケース
１００ 半導体メモリカード

Claims (5)

1. 複数の基板端子が形成された矩形の回路基板と、
   前記回路基板上に載置され、その第１の辺のみに沿って複数の第１のボンディングパッドが形成されるとともに、この第１のボンディングパッドと前記第１の辺に近接して前記回路基板上に形成された複数の第１の基板端子とがワイヤボンディングされた矩形の不揮発性メモリチップと、
   前記第１の辺に隣接する前記不揮発性メモリチップの第２の辺の方向とその長辺の方向とが略平行になるように前記不揮発性メモリチップ上に載置され、前記長辺の方向に複数の第２のボンディングパッドが形成されるとともに、この第２のボンディングパッドと前記長辺に近接して前記回路基板上に形成された複数の第２の基板端子とがワイヤボンディングされた、前記不揮発性メモリチップを制御する矩形のコントローラチップと、を備える
   ことを特徴とする半導体メモリカード。
2. 前記不揮発性メモリチップは、前記第１のボンディングパッドが形成された領域が表出するように前記第１の辺と対向する第３の辺側にずれて前記回路基板上に複数積層されているとともに、同一の信号が入出力される各々の前記第１のボンディングパッドが同じ前記第１の基板端子とワイヤボンディングにより接続され、
   前記コントローラチップは、積層された最上部の不揮発性メモリチップ上に載置されていることを特徴とする請求項１に記載の半導体メモリカード。
3. 前記第２の基板端子は、接続された各々のボンディングワイヤが接しないように前記回路基板上で２列に並んで千鳥配置されていることを特徴とする請求項１または２に記載の半導体メモリカード。
4. 前記第２のボンディングパッドは、前記コントローラチップの前記長辺の一辺のみに沿って形成されていることを特徴とする請求項１ないし３のいずれかに記載の半導体メモリカード。
5. 前記第１の基板端子は、前記コントローラチップから前記不揮発性メモリチップを制御する制御信号を前記不揮発性メモリチップに入力するための不揮発性メモリコントロール端子と、前記不揮発性メモリチップにアドレス、コマンド、および入出力データを含むデータ入出力信号を入出力するための不揮発性メモリ入出力端子と、を含み、
   前記第２の基板端子は、前記不揮発性メモリコントロール端子に前記回路基板上で配線された第１のメモリ側インターフェイス端子と、前記不揮発性メモリ入出力端子に前記回路基板上で配線された第２のメモリ側インターフェイス端子と、を含み、
   前記第２のメモリ側インターフェイス端子が前記第１のメモリ側インターフェイス端子よりも前記第１の辺の近くに配置されていることを特徴とする請求項４に記載の半導体メモリカード。

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