JP2007066922A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】 2以上の半導体チップの高密度に実装することにより、スタックド構造のパッケージを大幅に小型化する。
【解決手段】 半導体集積回路装置1は、プリント配線基板2に半導体チップ3〜6がそれぞれ積層されたスタックド構造となっている。最下部に搭載されている半導体チップ3には、インタフェース回路7が設けられている。このインタフェース回路7は、バッファ、および静電保護回路などからなる。半導体チップ3〜6に入出力される信号は、すべて半導体チップ3のインタフェース回路7を介して入出力されることになる。これにより、半導体チップ4〜6にインタフェース回路が不要となり、半導体集積回路装置1を小型化することができる。
【選択図】 図1
【解決手段】 半導体集積回路装置1は、プリント配線基板2に半導体チップ3〜6がそれぞれ積層されたスタックド構造となっている。最下部に搭載されている半導体チップ3には、インタフェース回路7が設けられている。このインタフェース回路7は、バッファ、および静電保護回路などからなる。半導体チップ3〜6に入出力される信号は、すべて半導体チップ3のインタフェース回路7を介して入出力されることになる。これにより、半導体チップ4〜6にインタフェース回路が不要となり、半導体集積回路装置1を小型化することができる。
【選択図】 図1
Description
本発明は、半導体集積回路装置の小型化技術に関し、特に、2以上の半導体チップを積層したスタックド構造に適用して有効な技術に関するものである。
近年、電子システムの小型化、高性能化に伴い、半導体集積回路装置の小型化、および高密度化の要求が高まっている。半導体チップサイズとほぼ同じ程度の大きさのパッケージを、より高密度化する技術として、たとえば、2つ、またはそれ以上の半導体チップを積層した、いわゆるスタックドCSP(Chip Size Package)構造の半導体集積回路装置が広く知られている。
この半導体集積回路装置は、2段、またはそれ以上に積層された半導体チップがプリント配線基板の中央部に搭載されており、下段の半導体チップは上段の半導体チップよりも大きい形状となっている。
また、下段の半導体チップと上段の半導体チップとを接着する際には、該下段の半導体チップ表面に、ペースト状、あるいはフィルム状の接着材を塗布し、上段の半導体チップを重ね合わせて接着している。
さらに、上段、下段の半導体チップの周辺部近傍には、ボンディングパッドがそれぞれ形成されており、それらボンディングパッドと該プリント配線基板に形成された電極とがボンディングワイヤによって接続された構成となっている。
たとえば、フラッシュメモリやSRAMなどの半導体メモリからなる半導体チップが積層されたスタックドCSP構造のメモリモジュールにおいては、外部接続端子数を低減するために、アドレス端子やデータ入出力端子(I/O端子)などの外部接続端子が共用となっている。
また、半導体集積回路装置の小型化技術としては、ESD保護回路およびデカップリング・コンデンサ、ドライバ、レシーバなどの他のバッファ回路を、コア集積回路チップとは別のサポートチップに形成し、1つのパッケージに搭載しているものがある(たとえば、特許文献1参照)。
特開平10−41458号公報
ところが、上記のようなスタックド構造の半導体集積回路装置では、次のような問題点があることが本発明者により見い出された。
すなわち、前述したようにアドレス端子やデータ入出力端子などが共用となっているが、外部接続されたモジュールなどとのインタフェース機能は、各々の半導体チップが有しているので、チップレイアウトの面積効率が悪くなってしまうという問題がある。
それにより、半導体集積回路装置の小型化が困難となる恐れがあるだけでなく、コスト面でも不利となってしまうという問題がある。
本発明の目的は、2以上の半導体チップを高密度に実装することにより、スタックド構造のパッケージを大幅に小型化することのできる半導体集積回路装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、第1の半導体チップと1以上の第2の半導体チップとが積層された半導体集積回路装置であって、該第1の半導体チップは、外部接続端子と接続される第1の静電保護回路を有し、該第2の半導体チップは、第1の静電保護回路よりも静電保護能力の小さい第2の静電保護回路を有し、第1の静電保護回路を介して外部信号が入出力されるものである。
また、本願のその他の発明の概要を簡単に示す。
本発明は、第1の静電保護回路が形成された静電保護用半導体チップと1以上の第2の半導体チップとを有した半導体集積回路装置であって、該第2の半導体チップは、該第1の静電保護回路よりも静電保護能力の小さい第2の静電保護回路を有し、第1の静電保護回路を介して外部信号が入出力されるものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
(1)半導体集積回路装置の小型化を実現することができる。
(2)半導体集積回路装置の消費電力を低減することができる。
(3)上記(1)、(2)により、電子システムの小型化、および低消費電力化が可能となる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
図1は、本発明の実施の形態1による半導体集積回路装置の上面図、図2は、図1の半導体集積回路装置の断面図、図3は、図1の半導体集積回路装置に設けられたインタフェース回路の構成を示す説明図、図4は、図3のインタフェース回路に設けられた静電保護回路、および入力バッファの一例を示す回路図、図5は、図3のインタフェース回路に設けられた出力バッファの一例を示す回路図である。
図1は、本発明の実施の形態1による半導体集積回路装置の上面図、図2は、図1の半導体集積回路装置の断面図、図3は、図1の半導体集積回路装置に設けられたインタフェース回路の構成を示す説明図、図4は、図3のインタフェース回路に設けられた静電保護回路、および入力バッファの一例を示す回路図、図5は、図3のインタフェース回路に設けられた出力バッファの一例を示す回路図である。
本実施の形態1において、半導体集積回路装置1は、表面実装形CSPの一種であるBGA(Ball Grid Array)から構成されている。半導体集積回路装置1は、図1、および図2に示すように、たとえば、BT(ビスマレイミド系樹脂)材などからなるプリント配線基板2が設けられている。このプリント配線基板2の裏面には、アレイ状に並べられた接続用電極が形成されている。
プリント配線基板2の主面中央部には、半導体チップ3〜6がそれぞれ積層されており、いわゆるスタックド構造となっている。最下部に搭載されている半導体チップ(第1の半導体チップ)3は、絶縁樹脂などの接着材を介してプリント配線基板2に接着されている。
この半導体チップ3上には、半導体チップ(第2の半導体チップ)4が絶縁樹脂などの接着材を介して積層されている。半導体チップ4の上には、半導体チップ(第2の半導体チップ)5が積層されており、該半導体チップ5の上部には、半導体チップ(第2の半導体チップ)6が積層されており、同じく絶縁樹脂などの接着材を介してそれぞれ接着固定されている。
半導体チップ3〜6は、たとえば、不揮発性メモリなどの半導体メモリからなる。最下部に搭載されている半導体チップ3には、メモリ部、およびインタフェース回路7が設けられている。
メモリ部は、不揮発性メモリの読み出し、書き込み、消去などの動作を制御する制御回路、およびアクセス対象となるワード線を選択するためのデコーダ回路、ビット線電位を増幅して不揮発性メモリセルから読み出したデータを決定するセンスアンプなどを含むメモリアレイなどから構成される。インタフェース回路7は、外部との入出力を行い、データを外部と入出力する際に一時的に格納するバッファなどから構成されている。
また、半導体チップ4〜6には、メモリ部がそれぞれ設けられており、インタフェース機能部は有していない構成となっており、これら半導体チップ4〜6は同じ大きさ(面積)からなり、半導体チップ3よりも小さくなっている。
プリント配線基板2の主面において、半導体チップの対向するある1辺の周辺部近傍には、ボンディング電極2aが形成されている。ボンディング電極2aと接続用電極とは、プリント配線基板の配線層に形成された配線パターンHPなどによって電気的に接続されている。プリント配線基板2裏面の接続用電極には、球形のはんだからなるはんだバンプ2bがそれぞれ形成されている。
半導体チップ3の主面におけるある1辺の外周部近傍には、ボンディング電極2aに近接するように外部接続電極3aが形成されており、これら外部接続電極3aの内側には、内部接続電極3bが形成されている。
この内部接続電極3bは、たとえば、長方形状からなり、外部接続電極3aよりも大きな面積を有している。そして、これら内部接続電極3bは、半導体チップ3のメモリ部に接続されている。内部接続電極3bは、半導体チップ4〜6のそれぞれの接続電極4a,5a,6aと複数本のボンディングワイヤで接続するために、1のボンディングワイヤのみを接続する外部接続電極3aに比べて大きな面積を有している。よって、1の半導体チップ4のみを半導体チップ3の上部に有する場合は外部接続電極3aと同じ面積であってもよい。この点は本明細書において共通である。
半導体チップ4の主面におけるある1辺の外周部近傍には、電極(接続電極)4aが形成されている。これら電極4aは、半導体チップ4のメモリ部にそれぞれ接続されている。半導体チップ4は、半導体チップ3の中央部に搭載されており、内部接続電極3bに近接するようになっている。
また、半導体チップ5の主面におけるある1辺の外周部近傍には、電極(接続電極)5aが形成されており、該電極5aは、半導体チップ5のメモリ部にそれぞれ接続されている。この半導体チップ5は、半導体チップ4の中央部ではなく、電極5aが該半導体チップ4から露出するようにオフセットして搭載されており、電極(接続電極)6aと電極5aとが近接するようになっている。
半導体チップ6の主面におけるある1辺の外周部近傍には、電極6aが形成されている。電極6aは、半導体チップ6のメモリ部にそれぞれ接続されている。この半導体チップ6も、同様に、半導体チップ5から電極6aが露出するようにオフセットして搭載されており、電極6aと電極5aとが近接するようになっている。すなわち、半導体チップ4乃至6は、内部接続電極3bと接続可能な程度に、それぞれの電極4a乃至6aを露出させるように位置をずらして搭載される。
半導体チップ5、6は、下層との共通投影面をはみだすひさし状の空間を持っている。半導体チップ3はインタフェース回路7を持っているので、その面積の一部がひさし状の空間の下を利用して配置されている。半導体チップ3は半導体チップ4、5、6より面積が大きいが、このような積層方法によって、実装効率が向上する。
半導体チップ3の外部接続電極3aには、プリント配線基板2のボンディング電極2aがボンディングワイヤ8を介してそれぞれ接続されている。外部接続電極3aと内部接続電極3bとは、前述した半導体チップ3に設けられたインタフェース回路7を介して接続されている。また、内部接続電極3bと電極4a〜6aとは、ボンディングワイヤ9〜11によってそれぞれ接続されている。
よって、半導体チップ3だけでなく、半導体チップ4〜6のメモリ部に入出力される信号は、すべて半導体チップ3のインタフェース回路7を介して入出力されることになる。
ここで、半導体チップ3に設けられたインタフェース回路7の構成について説明する。
図3は、半導体チップ3における外部接続電極3a、内部接続電極3b、ならびにインタフェース回路7の構成を示す説明図である。
なお、図3においては、右側に外部接続電極3a、左側に内部接続電極3b、中央部にインタフェース回路7をそれぞれ示しているが、該半導体チップ3における外部接続電極3a、内部接続電極3b、およびインタフェース回路7のレイアウトを限定するものではない。
図3の外部接続電極3aにおいては、上方から下方にかけて、外部アドレスバスに接続される外部接続電極3a1 、制御信号が入力される外部接続電極3a2 、外部データバスに接続される外部接続電極3a3 、および外部電源線に接続される外部接続電極3a4 をそれぞれ示している。
また、図3の内部接続電極3bにおいては、上方から下方にかけて、内部アドレスバスに接続される内部接続電極3b1 、制御信号が入力される内部接続電極3b2 、内部データバスに接続される内部接続電極3b3 、および内部電源線に接続される内部接続電極3b4をそれぞれ示している。
インタフェース回路7は、静電保護回路(第1の静電保護回路)12、入力バッファ13、入出力バッファ14、デコーダ15、および電源降圧回路16などから構成されている。
外部接続電極3a1 ,3a2 は、静電保護回路12、および入力バッファ13を介して内部接続電極3b1 ,3b2 にそれぞれ接続されている。
また、外部接続電極3a1 ,3a2 の一部は、静電保護回路12と入力バッファ13とが接続された後、デコーダ15を介して内部接続電極3b1 ,3b2 にそれぞれ接続されており、アドレス信号と制御信号との一部がデコーダ15に入力される。
デコーダ15は、入力されたアドレス信号と制御信号とをデコードし、半導体チップ3〜6における各メモリ部の動作/非動作を選択するチップ選択信号を生成して出力する。書き込み状態の時、外部データバスを介して入力される信号は、入出力バッファ14を介して内部データバスに接続される内部接続電極3b3 に出力される。この入出力バッファ14における入出力の切り替えは、外部入力される制御信号の一部に基づいて行われる。
電源降圧回路16は、外部接続電極3a4 を介して外部電源線から供給される電力から、電圧レベルを変換して内部電源電圧を生成する。電源降圧回路16が生成した内部電源電圧は、内部接続電極3b4を介して各々の半導体チップ3〜6に供給される。この内部電源電圧は、複数種類の電圧であってもよく、電源降圧回路16に加え、チャージポンプなどによって電圧を昇圧する回路を含んでもよい。
また、インタフェース回路7においては、この他にも、アドレス信号やデータの信号を暗号化/復号化する回路を含むようにしてもよい。これによって、半導体集積回路装置1のセキュリティを大幅に向上することができる。
図4は、外部接続電極3a1 と内部接続電極3b1 との間に接続された静電保護回路12、および入力バッファ13の回路構成を示した説明図である。
静電保護回路12は、放電電流が半導体チップ3〜6の内部回路に到達しないよう、あるいは、該放電電流を制限する回路であり、サイリスタ17、抵抗18、クランプMOSトランジスタ19から構成されている。入力バッファ13は、抵抗20、および否定論理積回路21から構成されている。
外部接続電極3a1 には、抵抗18の一方の接続部が接続されている。この抵抗18の一方の接続部と基準電位VSSとの間には、サイリスタ17が接続されている、抵抗18の他方の接続部には、入力バッファ13の抵抗20の一方の接続部が接続されている。
また、抵抗18の他方の接続部と基準電位VSSとの間には、クランプMOSトランジスタ19が接続されている。抵抗20の他方の接続部には、否定論理積回路21の一方の入力部が接続されており、該否定論理積回路21の他方の接続部には、半導体チップ3の内部回路から出力されるライトイネーブル信号などの制御信号が入力されるように接続されている。そして、否定論理積回路21の出力部が、入力バッファ13の出力部となる。
静電保護回路12は、高耐圧回路であるので、高圧による静電保護回路12それ自体の破壊を防止するため、チップコアの内部回路に比べて各素子のレイアウト寸法が大きく取られている。
一方、半導体チップ4〜6においては、半導体チップ3に設けられたインタフェース回路7を介して信号が入出力されるので、放電の発生について管理された製造工程などの状況下で発生する必要最低限の放電に対しての強度が保てればよく、たとえば、ダイオードと抵抗とからなる比較的簡素な静電保護回路(第2の静電保護回路)を有するだけとなっている。
そのため、比較的大きな面積を占める静電保護回路12が不要な半導体チップ4〜6のレイアウト面積を小さくすることが可能となり、コストを大幅に低減することができる。
さらに、入出力バッファ14(図3)の回路構成について説明する。
入出力バッファ14は、入力バッファ13(図4)と出力バッファ21とより構成されている。図5は、出力バッファ21の構成を示す説明図である。出力バッファ21は、インバータ22、論理積回路23,24、およびデータ出力用のトランジスタ25,26から構成されている。
インバータ22の入力部、および論理積回路23の一方の入力部には、内部接続電極3b3 がそれぞれ接続されている。インバータ22の出力部には、論理積回路24の一方の入力部が接続されている。
論理積回路22,24の他方の入力部には、半導体チップ3の内部回路から出力される出力選択信号がそれぞれ入力されるように接続されている。論理積回路22の出力部には、トランジスタ25のゲートが接続されており、論理積回路23の出力部には、トランジスタ26のゲートが接続されている。
トランジスタ25,26は、たとえば、NチャネルMOS(Metal Oxide Semiconductor)からなり、電源電圧VCCと基準電位VSSとの間に直列接続された構成からなり、トランジスタ25,26の接続部が、外部接続電極3a3 に接続されている。
半導体チップ3〜6のいずれかから出力された信号は、内部接続電極3b3 を介して、出力バッファ21に送られる。この出力バッファ21において、論理積回路22,24の他方の入力部に入力される出力選択信号により、その信号を出力するか、あるいは高インピーダンス状態にするかが選択される。
トランジスタ25,26は、半導体集積回路装置1に外部接続される他のデバイスを駆動するのに充分なソース/ドレイン間電流を確保するため、ゲート幅が大きく、かつ静電破壊に対する耐圧も同時に駆動するためにゲート長が長くなっている。
したがって、これらトランジスタ25,26は大きなレイアウト面積を要することになるが、インタフェース回路7を半導体チップ3〜6によって共有することにより、半導体チップ4〜6のチップサイズを大幅に小さくすることができる。
それにより、本実施の形態によれば、半導体チップ3に設けたインタフェース回路7を共用することにより、インタフェース回路7に必要な大面積のトランジスタなどの数を少なくすることができ、半導体集積回路装置1の低コスト化を実現するとともに、該半導体集積回路装置1の消費電力を小さくすることができる。
また、本実施の形態1においては、半導体チップ3の外部接続電極3aが、該半導体チップ3の主面のある1辺の外周部近傍にのみ設けられた構成としたが、これら外部接続電極3aの配置は2辺以上であってもよく、たとえば、半導体集積回路装置1aは、図6に示すように、半導体チップ3の4つの辺の周辺部に該外部接続電極3aをレイアウトするようにしてもよい。この場合、プリント配線基板2のボンディング電極2aも該プリント配線基板2の4つの辺の周辺部にレイアウトされることになり、ボンディング電極2aと外部接続電極3aとはボンディングワイヤ8を介してそれぞれ接続されることになる。
これにより、よりレイアウトの自由度を高くすることができ、半導体チップ3の小型化を実現することができる。
(実施の形態2)
図7は、本発明の実施の形態2による半導体集積回路装置の上面図、図8は、図7の半導体集積回路装置の断面図である。
図7は、本発明の実施の形態2による半導体集積回路装置の上面図、図8は、図7の半導体集積回路装置の断面図である。
本実施の形態2において、半導体集積回路装置1bは、図7、および図8に示すように、スタックド構造のBGAからなる。半導体集積回路装置1bは、前記実施の形態1(図1、図2)と同様に、プリント配線基板2、はんだバンプ2b、半導体チップ3〜6、ならびにボンディングワイヤ8a、ボンディングワイヤ9〜11などから構成されており、異なる点は、該半導体チップ3に設けられているインタフェース回路7のレイアウトである。
インタフェース回路7は、半導体チップ3に設けられている外部接続電極3a、内部接続電極3bの周辺側ではなく、該外部接続電極3aが配置されている辺に対向する辺側に形成されている。
プリント配線基板2の裏面には、アレイ状に並べられた接続用電極が形成されている。プリント配線基板2の主面中央部には、半導体チップ3〜6がそれぞれ積層されている。
プリント配線基板2の主面左側の周辺部近傍には、ボンディング電極2aが形成されている。ボンディング電極2aと接続用電極とは、プリント配線基板の配線層に形成された配線パターンHPなどによって電気的に接続されている。プリント配線基板2裏面の接続用電極には、球形のはんだからなるはんだバンプ2bがそれぞれ形成されている。
半導体チップ3の主面左側の外周部近傍には、ボンディング電極2aに近接するように電極3aが形成されており、これら外部接続電極3aの内側には、インタフェース回路7が形成されている。
半導体チップ3の主面右側の外周部近傍には、たとえば、長方形状からなり、外部接続電極3aよりも大きな面積を有した内部接続電極3bが形成されている。そして、これら内部接続電極3bは、半導体チップ3のメモリ部に接続されている。
また、半導体チップ4〜6の主面右側の外周部近傍には、前記実施の形態1と同様に電極4a〜6aがそれぞれ形成されており、これら半導体チップ4〜6は、オフセットしてそれぞれ搭載されている。
半導体チップ3の外部接続電極3aには、プリント配線基板2のボンディング電極2aがボンディングワイヤ8aを介してそれぞれ接続されている。外部接続電極3aと内部接続電極3bとは、インタフェース回路7、および半導体チップ3の内部配線を介してそれぞれ接続されている。また、内部接続電極3bと電極4a〜6aとは、ボンディングワイヤ9〜11によってそれぞれ接続されている。
それにより、本実施の形態2では、半導体チップ3における外部接続電極3aに接続される配線と内部接続配線3bに接続される配線とが分散して形成されることになるので、該半導体チップ3の面積効率を向上させることができる。
(実施の形態3)
図9は、本発明の実施の形態3による半導体集積回路装置の断面図である。
図9は、本発明の実施の形態3による半導体集積回路装置の断面図である。
本実施の形態3において、半導体集積回路装置1cは、インタフェース回路が形成された半導体チップ(静電保護用半導体チップ)27が新たに設けられ、半導体チップ31 ,4〜6はメモリ部のみを有している点が前記実施の形態1と異なるところであり、それ以外は前記実施の形態1と同様の構成となっている。
半導体集積回路装置1cは、図9に示すように、プリント配線基板2の裏面にアレイ状に並べられた接続用電極が形成されている。プリント配線基板2の主面中央部には、半導体チップ31 ,4〜6がそれぞれ積層されており、半導体チップ6の上にはインタフェース回路7(図3)が形成された半導体チップ27が新たに積層されている。
プリント配線基板2の主面右側の周辺部近傍には、ボンディング電極2aが形成されている。ボンディング電極2aと接続用電極とは、プリント配線基板の配線層に形成された配線パターンHPなどによって電気的に接続されている。プリント配線基板2裏面の接続用電極には、球形のはんだからなるはんだバンプ2bがそれぞれ形成されている。
半導体チップ27の主面左側の外周部近傍には、外部接続電極27aが形成されており、該外部接続電極27aの右側には、内部電極27bが設けられている。この内部接続電極27bは、たとえば、長方形状からなり、外部接続電極3aよりも大きな面積を有している。そして、これら内部接続電極27bは、半導体チップ31 ,4〜6のメモリ部にそれぞれ接続されている。
また、半導体チップ(第2の半導体チップ)31 の主面右側の外周部近傍には、電極(接続電極)28が形成されている。半導体チップ4〜6の主面右側の外周部近傍には、電極4a〜6aがそれぞれ形成されている。
半導体チップ27の外部電極27aには、プリント配線基板2のボンディング電極2aがボンディングワイヤ29を介してそれぞれ接続されている。外部電極27aと内部電極27bとは、半導体チップ27のインタフェース回路7を介して接続されている。
半導体チップ27の内部電極27bと半導体チップ31 ,4〜6の電極28,3a〜6aとは、ボンディングワイヤ30〜33によってそれぞれ接続されている。
それにより、本実施の形態3においては、インタフェース機能を有した半導体チップ27を別チップとして設けることにより、半導体チップ31 ,4〜6のチップサイズをより小さくすることができ、半導体集積回路装置1cを小型化することができる。
また、半導体集積回路装置1cを用いてマルチメディアカードなどを構成する際には、半導体チップ27をコントロール用チップ(メモリコントローラ)としてもよい。
また、本実施の形態3では、半導体チップ27を最上層に配置した構成としたが、たとえば、図10に示すように、該半導体チップ27を最下層の半導体チップ31 と並べて配置するようにしてもよい。
この場合、半導体チップ31 の電極28は、左側の周辺部に配置し、該電極28と半導体チップ27の内部電極27bとは、プリント配線基板2に形成されたボンディング電極電極34、および配線パターンHP1、ならびにボンディングワイヤ35を介して接続される。
このように、半導体チップ27を最下層に配置することによって、たとえば、半導体チップ27にアドレス信号やデータの信号を暗号化/復号化する回路(セキュリティ手段)が含まれている場合、半導体集積回路装置1cのセキュリティを大幅に向上させることができる。
これは、リバースエンジニアリング時に半導体チップ27が剥がしにくくなったり、破壊してしまったりするためである。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態1〜3において、半導体集積回路装置に搭載される半導体チップのメモリ部の入出力バスは、必ずしも2のべき乗である必要はない。
たとえば、図11に示すように、1Mワード×5ビット構成のメモリ部とインタフェース回路7とを有する半導体チップ(第1の半導体チップ)36と1Mワード×3ビット構成のメモリ部を有する半導体チップ(第2の半導体チップ)37とを組み合わせることによって、外部インタフェースからみると、1M×8ビット構成のメモリとして用いることができるように構成してもよい。
これにより、メモリの実装形態を実装空間に応じて多様化することができ、形状の限られたモジュールやメモリカードなどの空間に実装することが可能となり、記憶容量をより大きくすることができる。
また、前記実施の形態1〜3において、半導体集積回路装置に搭載される半導体チップのメモリ部におけるアドレス空間は2のべき乗である必要はない。
たとえば、図12に示すように、5Mワード×8ビット構成のメモリ部とインタフェース回路7とを有する半導体チップ(第1の半導体チップ)38と3Mワード×8ビット構成のメモリ部を有する半導体チップ(第2の半導体チップ)39とを組み合わせるようにしてもよい。
この場合、インタフェース回路7にデコーダ回路を設け、該デコーダ回路により8Mワードアドレスをデコードし、5Mワードアドレスと3Mワードアドレスとに分配することによって、外部インタフェースからみると、8M×8ビット構成のメモリとして用いることができるように構成してもよい。
これにより、メモリの実装形態を実装空間に応じて多様化することができ、形状の限られたモジュールやメモリカードなどの空間に実装することが可能となり、記憶容量をより大きくすることができる。
また、アドレス空間を分配するデコーダ回路に、分配のルールを暗号化する回路などを追加することによって、データの漏洩などを保護する機能を付加することができ、半導体集積回路装置のセキュリティを向上させることができる。
さらに、前記実施の形態1〜3においては、たとえば、クロック信号から各々の半導体チップに対するアドレスを発生させるカウンタ回路を設けるようにしてもよい。
図13は、2つの半導体チップ40,41から構成された半導体集積回路装置の構成例を示した図である。半導体チップ(第1の半導体チップ)40は、メモリ部とインタフェース回路7とからなり、半導体チップ(第2の半導体チップ)41は、メモリ部のみから構成されている。この場合、カウンタ回路42は、半導体チップ40のインタフェース回路7に設けられている。
それにより、ランダムアクセスメモリを用いることにより、シリアルアクセスが可能なメモリを構成することができ、少ない外部接続端子でありながら、大容量なメモリ(半導体集積回路装置)を構成することが可能となる。
本発明の半導体集積回路装置における半導体チップの実装技術は、スタックド構造の半導体チップの高密度実装技術に適している。
1 半導体集積回路装置
1a 半導体集積回路装置
1b 半導体集積回路装置
1c 半導体集積回路装置
2 プリント配線基板
2a ボンディング電極
3 半導体チップ(第1の半導体チップ)
31 半導体チップ(第2の半導体チップ)
3a 外部接続電極
3a1 外部接続電極
3a2 外部接続電極
3a3 外部接続電極
3a4 外部接続電極
3b 内部接続電極
3b1 内部接続電極
3b2 内部接続電極
3b3 内部接続電極
4 半導体チップ(第2の半導体チップ)
4a 電極(接続電極)
5 半導体チップ(第2の半導体チップ)
5a 電極(接続電極)
6 半導体チップ(第2の半導体チップ)
6a 電極(接続電極)
7 インタフェース回路
8 ボンディングワイヤ
8a ボンディングワイヤ
9〜11 ボンディングワイヤ
12 静電保護回路(第1の静電保護回路)
13 入力バッファ
14 入出力バッファ
15 デコーダ
16 電源降圧回路
17 サイリスタ
18 抵抗
19 トランジスタ
20 抵抗
21 否定論理積回路
22 インバータ
23,24 論理積回路
25,26 トランジスタ
27 半導体チップ(静電保護用半導体チップ)
27a 外部接続電極
27b 内部電極
28 電極(接続電極)
29〜33 ボンディングワイヤ
34 ボンディング電極
35 ボンディングワイヤ
36 半導体チップ(第1の半導体チップ)
37 半導体チップ(第2の半導体チップ)
38 半導体チップ(第1の半導体チップ)
39 半導体チップ(第2の半導体チップ)
40 半導体チップ(第1の半導体チップ)
41 半導体チップ(第2の半導体チップ)
42 カウンタ回路
HP,HP1 配線パターン
1a 半導体集積回路装置
1b 半導体集積回路装置
1c 半導体集積回路装置
2 プリント配線基板
2a ボンディング電極
3 半導体チップ(第1の半導体チップ)
31 半導体チップ(第2の半導体チップ)
3a 外部接続電極
3a1 外部接続電極
3a2 外部接続電極
3a3 外部接続電極
3a4 外部接続電極
3b 内部接続電極
3b1 内部接続電極
3b2 内部接続電極
3b3 内部接続電極
4 半導体チップ(第2の半導体チップ)
4a 電極(接続電極)
5 半導体チップ(第2の半導体チップ)
5a 電極(接続電極)
6 半導体チップ(第2の半導体チップ)
6a 電極(接続電極)
7 インタフェース回路
8 ボンディングワイヤ
8a ボンディングワイヤ
9〜11 ボンディングワイヤ
12 静電保護回路(第1の静電保護回路)
13 入力バッファ
14 入出力バッファ
15 デコーダ
16 電源降圧回路
17 サイリスタ
18 抵抗
19 トランジスタ
20 抵抗
21 否定論理積回路
22 インバータ
23,24 論理積回路
25,26 トランジスタ
27 半導体チップ(静電保護用半導体チップ)
27a 外部接続電極
27b 内部電極
28 電極(接続電極)
29〜33 ボンディングワイヤ
34 ボンディング電極
35 ボンディングワイヤ
36 半導体チップ(第1の半導体チップ)
37 半導体チップ(第2の半導体チップ)
38 半導体チップ(第1の半導体チップ)
39 半導体チップ(第2の半導体チップ)
40 半導体チップ(第1の半導体チップ)
41 半導体チップ(第2の半導体チップ)
42 カウンタ回路
HP,HP1 配線パターン
Claims (14)
- 第1の半導体チップと1以上の第2の半導体チップとが積層された半導体集積回路装置であって、
前記第1の半導体チップは、外部接続端子と接続される第1の静電保護回路を有し、
前記第2の半導体チップは、前記第1の静電保護回路よりも静電保護能力の小さい第2の静電保護回路を有し、前記第1の静電保護回路を介して外部信号が入出力されることを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置であって、
前記第1の半導体チップは、
外部接続端子が接続される外部接続電極と、
内部回路と接続され内部接続電極とを備え、
外部接続電極と内部接続電極とは、前記静電保護回路を介して接続されており、
前記第2の半導体チップは、内部回路と接続された接続電極を備え、前記接続電極は、ボンディングワイヤを介して前記内部接続電極に接続されていることを特徴とする半導体集積回路装置。 - 請求項1または2記載の半導体集積回路装置であって、
前記第1の半導体チップは、メモリコントローラよりなり、
前記第2の半導体チップは、前記メモリコントローラによって制御される半導体メモリよりなることを特徴とする半導体集積回路装置。 - 請求項1または2記載の半導体集積回路装置であって、
前記第1、および第2の半導体チップは、半導体メモリよりなることを特徴とする半導体集積回路装置。 - 請求項3または4記載の半導体集積回路装置であって、
前記第1の半導体チップは、外部入力されるクロック信号から、前記第1、および第2の半導体チップに対するアドレス信号を生成するカウンタ回路を含むことを特徴とする半導体集積回路装置。 - 請求項1〜5のいずれか1項に記載の半導体集積回路装置であって、
前記第1の半導体チップは、外部入出力される信号を暗号化/復号化するセキュリティ手段を含むことを特徴とする半導体集積回路装置。 - 第1の静電保護回路が形成された静電保護用半導体チップと1以上の第2の半導体チップとを有した半導体集積回路装置であって、
前記第2の半導体チップは、前記第1の静電保護回路よりも静電保護能力の小さい第2の静電保護回路を有し、前記第1の静電保護回路を介して外部信号が入出力されることを特徴とする半導体集積回路装置。 - 請求項7記載の半導体集積回路装置であって、
前記静電保護用半導体チップは、
外部接続端子が接続される外部接続電極と、前記第2の半導体チップの内部回路と接続され内部接続電極とを備え、
外部接続電極と内部接続電極とは、前記静電保護回路を介して接続されており、
前記第2の半導体チップは、内部回路と接続された接続電極を備え、前記接続電極は、ボンディングワイヤを介して前記内部接続電極に接続されていることを特徴とする半導体集積回路装置。 - 請求項7または8記載の半導体集積回路装置において、
前記静電保護用半導体チップは、メモリコントローラを含み、
前記第2の半導体チップは、前記メモリコントローラによって制御される半導体メモリよりなることを特徴とする半導体集積回路装置。 - 請求項9記載の半導体集積回路装置において、
前記静電保護用半導体チップは、外部入力されるクロック信号から、前記第1、および第2の半導体チップに対するアドレス信号を生成するカウンタ回路を含むことを特徴とする半導体集積回路装置。 - 請求項7〜10のいずれか1項に記載の半導体集積回路装置において、
前記静電保護用半導体チップは、前記第2の半導体チップの最上層に搭載されることを特徴とする半導体集積回路装置。 - 請求項7〜11のいずれか1項に記載の半導体集積回路装置において、
前記静電保護用半導体チップは、プリント配線基板上に搭載された最下層の前記第2の半導体チップに隣接して、前記プリント配線基板上に搭載されていることを特徴とする半導体集積回路装置。 - 請求項7〜12のいずれか1項に記載の半導体集積回路装置であって、
前記静電保護用半導体チップは、外部入出力される信号を暗号化/復号化するセキュリティ手段を含むことを特徴とする半導体集積回路装置。 - 請求項1〜10のいずれか1項に記載の半導体集積回路装置であって、
前記第1の静電保護回路よりも静電保護能力の小さい第2の静電保護回路を有し、ボンディングパッドが1辺に沿って配置される2つ以上の第2の半導体チップを、ボンディングパッドを上面から見て露出されるように斜めに積層することで、第2のチップによって作られる、上層の第2のチップの下に下層の第2のチップがないひさし状の空間下部に、外部接続端子と接続される第1の静電保護回路を有する第1の半導体チップの少なくとも一部分が配置される積層モジュール構成を特徴とする半導体集積回路装置。
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