JP2006156814A

JP2006156814A - マルチチップパッケージ半導体装置

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Publication number: JP2006156814A
Application number: JP2004347085A
Authority: JP
Inventors: Takayuki Otani; 孝之大谷
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-11-30
Filing date: 2004-11-30
Publication date: 2006-06-15

Abstract

【課題】MCP内部で必要な複数の電源電圧および複数のチップイネーブル制御信号をMCP内部で生成し、複数の半導体集積回路チップ（例えばメモリチップ）に供給可能とする。
【解決手段】少なくともチップイネーブル制御信号で制御される複数の半導体集積回路チップ２０１、２０２、２０３が１個のマルチチップパッケージに実装されたMCP半導体装置において、外部から供給された一つの電源電圧を昇圧あるいは降圧して新たな電源電圧を生成する電源電圧変換回路およびチップイネーブル制御信号を生成するチップイネーブル生成回路を含んだ電源／アドレス変換チップ２０４を搭載し、生成した電源電圧およびチップイネーブル制御信号を別の半導体集積回路チップに供給する。
【選択図】図１

Description

本発明は、マルチチップパッケージ（Multi-Chip-Package）(MCP）半導体装置に係り、特に複数種類の電源電圧を使用する複数の半導体チップを１個のMCPに実装したMCP半導体装置に関する。

最近、複数種類の電源電圧を使用する複数の半導体チップを１個のMCPに実装した複数電源使用タイプのMCP半導体装置を使用するシステム（例えば携帯用電子機器）が多くなっている。

このようなシステムにおいて、従来は、必要な電源電圧の種類に応じた種類の電源用部品をシステム側に用意し、システム側で生成された各電源電圧をMCPの外部端子から入力していた。したがって、従来の複数電源使用タイプのMCP半導体装置は、各半導体チップが必要とする種類と個数の電源電圧端子を外部端子として設けていたので、以下に述べるような問題点があった。

（１）MCPの外部端子の総数が多くなる。これに伴い、MCP半導体装置内で複数の半導体チップを搭載する１個のパッケージ基板上のフレーム（リード端子）の個数、および配線の本数が多くなる。このため、パッケージ基板上の配線の設計が難しくなる場合や、配線の幅、間隔を大きくできないという制約が生じる場合が生じる。

（２）MCP半導体装置へ供給する電源電圧の種類が多いと、システム側で用意する電源用部品の数が増える。

一方、複数のメモリチップを１個のMCP半導体装置に実装する場合、１個のMCP半導体装置で必要とする特定種類のメモリ、例えばPseudo（擬似）Static RAM (PSRAM）の合計容量を１チップで構成できる場合は、１チップの制御に必要な制御信号ピン、アドレス入力ピン、データI/OピンをMCP半導体装置の外部端子として１組用意しておけば問題ない。しかし、現実のMCP半導体装置を開発する際には、諸々の事情により、必要な搭載容量を複数のメモリチップにより構成しなくてはならない場合が多々ある。

例えば、全体で256MbitのPSRAMをMCP半導体装置に搭載したいが、市場で入手できるPSRAMチップは128Mbitが最大容量である場合、あるいは256MbitのPSRAMチップは手に入るが、256MbitのPSRAMチップを１個使って構成するよりも128MbitのPSRAMチップを２個使って構成する方がコスト的に有利な場合などの理由で、128MbitのPSRAMチップを２個使って構成にする場合がある。あるいは、システム側の都合上、PSRAMとして192Mbitが必要で、市場状況としても、128MbitのPSRAMチップと64MbitのPSRAMチップを１個ずつ使って構成するのがコスト的にも有利な場合などである。

他方、一般に、メモリチップのチップイネーブル制御信号は、メモリチップ１個あたり１本の入力信号として入力され、そのチップが選択（イネーブル）状態か非選択（ディセーブル）状態かの制御を行うのに使われる。したがって、前記したようにMCP半導体装置で必要とする特定種類のメモリを同一種類の２個以上のメモリチップを使って構成する場合においては、チップイネーブル制御信号以外のアドレス入力信号、データI/O信号などは共通に複数チップに接続して使用することができる。しかし、チップイネーブル制御信号は複数のメモリチップを選択制御する必要があるため、メモリチップの個数分の本数が必要になる。その理由は、各メモリチップの選択制御を行うチップイネーブル制御信号は、通常は負論理であり、活性化レベル"Low"が入力された場合にそのチップが選択されたことになるので、複数のメモリチップを選択するために割り当てられた上位のアドレス信号をそのままチップイネーブル制御信号として入力することはできないからである。

しかし、システム側としては、MCP半導体装置内の合計のメモリ容量に相当するアドレス信号には十分に余裕があるにも拘らず、個々のメモリチップのアドレス空間を制御するためのメモリデバイス用のチップイネーブル制御信号の本数には限りがある場合が多い。即ち、前記したようなメモリチップの価格などの市場状況に起因して、メモリチップ１個あたりのアドレス空間を比較的小容量で構成しなくてはならない。その結果として、できれば分けたくない多数のメモリチップのアドレス空間毎にチップイネーブル制御信号を供給することになる。換言すると、システム側としては、MCP半導体装置内のメモリを本来は一つのメモリとして扱いたいが、複数のメモリチップが使われているためにそれぞれのアドレス空間を別々にして複数のチップイネーブル制御信号を使わざるを得ないということになっている。

このような状況は、例えば音楽、静止画、動画などのマルチメディア機能を多く搭載する携帯電話のシステムなどでは、多種のメモリデバイスを制御する必要があるので、特に重要な問題になることが多い。

図９は、MCP半導体装置の第１の従来例を示す。このMCP半導体装置は、１つのMCP １００内に、128Mbitの１個のPSRAM チップ１０１と、256Mbitの１個のNAND Flashチップ１０２の合計２チップを実装している。ここで、PSRAMチップ１０１のI/Oは16ビット、VDD=3.0V、VDDQ=1.8Vであり、NAND Flashチップ１０２のI/Oは16ビット（PSRAMチップ１０１と共通）、VDD=1.8Vである。

このMCP半導体装置において、16ビットのI/O端子は、PSRAMチップ１０１とNAND Flashチップ１０２で共通に使用しているが、各チップで使用している他の端子に関しては、全て独立にMCPの外部端子として設定されている。即ち、128MbitのPSRAMチップ１０１に対して、VDD用の電源端子、VDDQ用の電源端子を使用する。その結果、MCP １００の外部端子の合計は58端子となっている。なお、上記VDDQは、チップ内のデータI/O回路が他の回路とは異なる電源電圧仕様である場合に使用するデータI/O端子用の電源電圧である。

図１０は、MCP半導体装置の第２の従来例を示す。このMCP半導体装置は、１つのMCP ２００内に、64MbitのPSRAMチップ２０１を２個（合計で128Mbit）と、256Mbitの１個のNAND Flashチップ２０２の合計３チップを実装している。ここで、PSRAMチップ２０１のI/Oは16ビット、VDD=3.0V、VDDQ=1.8Vであり、NAND Flashチップ２０２のI/Oは16ビット（PSRAMチップ２０１と共通）、VDD=1.8Vである。

このMCP半導体装置においても、図９と同様に、16ビットのI/O端子のみは、２個のPSRAMチップ２０１と１個のNAND Flash２０２とで共通に使用している。64Mbitの２個のPSRAMチップ２０１に対して、アドレス、各種の制御信号は共通に使用されているが、チップイネーブル信号/CEのみはチップ毎に別の信号となっている。その結果、図９のMCP半導体装置と比べてチップイネーブル信号/CE端子は１本追加されているが、アドレス信号は１本減っている。したがって、MCP ２００の外部端子の合計は図９のMCP半導体装置と同様に58端子となっている。

図１１は、MCP半導体装置の第３の従来例を示す。このMCP半導体装置は、１つのMCP ３００内に、32Mbitの４個のPSRAMチップ３０１と、256Mbitの１個のNAND Flashチップ３０２の合計５チップを実装している。ここで、PSRAMチップ３０１のI/Oは16ビット、VDD=3.0V、VDDQ=1.8Vであり、NAND Flashチップ３０２のI/Oは16ビット（PSRAMチップ３０１と共通）、VDD=1.8Vである。

このMCP半導体装置においても、図９のMCP半導体装置と同様に、16ビットのI/O端子は、４個のPSRAMチップ３０１と１個のNAND Flashチップ３０２で共通に使用している。４個のPSRAMチップ３０１に対して、アドレス、各種の制御信号は共通に使用されているが、チップイネーブル信号/CEのみはチップ毎に別の信号となっている。その結果、図９のMCP半導体装置と比べて、チップイネーブル信号/CE端子は３本追加されているが、アドレス信号は２本減っている。したがって、MCP ３００の外部端子の合計は図９のMCP半導体装置より１つ多い59端子となっている。

図１２は、MCP半導体装置の第４の従来例を示す。このMCP半導体装置は、１つのMCP ４００内に、32Mbitの１個のPSRAMチップ４０１および64Mbitの１個のPSRAMチップ４０２と、256Mbitの１個のNAND Flashチップ４０３の合計３チップを実装している。ここで、各PSRAMチップ４０１、４０２とも、I/Oは16ビット、VDD=3.0V、VDDQ=1.8Vであり、NAND Flashチップ４０３のI/Oは16ビット（PSRAMチップ４０１、４０２と共通）、VDD=1.8Vである。

このMCP半導体装置においても、図９のMCP半導体装置と同様に、16ビットのI/O端子のみは、２個のPSRAMと１個のNAND Flashで共通に使用している。２個のPSRAMチップ４０１、４０２に対して、アドレス、各種の制御信号は共通に使用されているが、チップイネーブル信号/CEのみはチップ毎に別の信号となっている。その結果、図９のMCP半導体装置と比べて、アドレスピンが１個減り、PSRAMチップ用の/CEピンが１個増えている。したがって、MCP ４００の外部端子の合計は図９のMCP半導体装置と同様に58端子となっている。

なお、特許文献１には、１つのチップ上の電源回路で異なる電圧値を生成する点が開示されている。
特開２０００−２４６５４１号公報

本発明は前記した従来の問題点を解決すべくなされたもので、全体として外部端子数を増やさずに、複数の半導体集積回路チップの容量の選択の自由度を向上させ得るマルチチップパッケージ半導体装置を提供することを目的とする。

本発明のマルチチップパッケージ半導体装置は、少なくともチップイネーブル制御信号で制御される複数の半導体集積回路チップが１個のマルチチップパッケージに実装されたマルチチップパッケージ半導体装置において、外部から供給された一つの電源電圧を昇圧あるいは降圧して新たな電源電圧を生成する電源電圧変換回路および前記チップイネーブル制御信号を生成するチップイネーブル生成回路を含んだ電源・チップイネーブル生成用の半導体集積回路チップを搭載し、生成した電源電圧およびチップイネーブル制御信号を別の半導体集積回路チップに供給することを特徴とする。

本発明によれば、全体として外部端子数を増やさずに、複数の半導体集積回路チップの容量の選択の自由度を向上させ得るマルチチップパッケージ半導体装置を提供することができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
図１は、本発明のMCP半導体装置の第１の実施形態を概略的に示すブロック図である。このMCP半導体装置は、図１０を参照して前述した従来例のMCP半導体装置と比べて、電源生成機能およびチップイネーブル生成機能を持つ電源・チップイネーブル生成用の半導体集積回路チップ（以下、電源／アドレス変換チップ２０３と呼ぶ）が追加されて実装されており、それに伴ってMCP の外部入力、外部端子、内部配線などが異なる。上記電源／アドレス変換チップ２０３は、外部から供給される一つの電源電圧から昇圧あるいは降圧して新たな電源電圧を生成する電源電圧変換回路および前記チップイネーブル制御信号を生成するチップイネーブル生成回路を含む。

即ち、このMCP半導体装置は、１つのMCP２００ａ内に、64MbitのPSRAMチップ２０１を２個（合計で128Mbit）と、256Mbitの１個のNAND Flashチップ２０２と、電源／アドレス変換チップ２０３の合計４チップを実装している。ここで、PSRAMチップ２０１のI/Oは16ビット、VDD=3.0V、VDDQ=1.8Vであり、NAND Flashチップ２０２のI/Oは16ビット（PSRAMチップ２０１と共通）、VDD=1.8Vである。

図１のMCP半導体装置においては、16ビットのI/O端子は、２個のPSRAMチップ２０１と１個のNAND Flashチップ２０２とで共通に使用しており、電源電圧VDD(PS) 3.0Vの端子および接地電位GND(PS)の端子はPSRAMチップ２０１と電源／アドレス変換チップ２０３で共通に使用している。また、64Mbitの２個のPSRAMチップ２０１に対して、アドレス信号A0〜A21(PS)や、チップセレクト信号/CS(PS)、出力イネーブル信号/OE(PS)、ライトイネーブル信号/WE(PS)、上位バイト指定信号/UB(PS)、下位バイト指定信号/LB(PS)などの制御信号は共通に使用されているが、チップイネーブル信号/C(PS)はチップ毎に別の信号となっている。その他、NAND Flashチップ２０２で個別に使用している外部端子としては、チップイネーブル信号/CE(N)、ライトイネーブル信号/WE(N)、リードイネーブル信号/RE(N)などがある。

即ち、図１のMCP半導体装置において、外部から供給される電源電圧VDD(PS) 3.0Vが、２個のPSRAMチップ２０１の電源電圧VDD(PS) 3.0Vおよび電源／アドレス変換チップ２０３の電源電圧VD（入力）3.0Vとして入力する。そして、電源／アドレス変換チップ２０３で生成された電源電圧VDDQ（出力）1.8Vを２個のPSRAMチップ２０１のI/O用の電源電圧VDDQ(PS)1.8VおよびNAND Flashチップ２０２の電源電圧VDD(N)1.8Vとして直接供給している。この場合、電源／アドレス変換チップ２０３の電源電圧VDDQ（出力）1.8V用のパッドから２個のPSRAMチップ２０１上の電源電圧VDDQ(PS)1.8V用のパッドおよびNAND Flashチップ２０３上の電源電圧VDD(N)1.8V用のパッドへ直接にワイヤボンディング（チップ間直接ボンディング）により配線されている。なお、チップ間直接ボンディングの様子は、後出の例えば図６に一例を示す。上記VDDQは、チップ内のデータI/O回路の電源電圧仕様が他の回路とは異なる場合に使用するデータI/O端子用の電源電圧である。

また、図１０を参照して前述した従来例のMCP半導体装置で必要とした２個のPSRAMチップ２０１を制御するための２個のチップイネーブル信号/CE(PS)1、/CE(PS)2に替えて、全体で128Mbit分のPSRAMの選択制御を行うためのチップイネーブル信号/CE(PS)を使い、電源／アドレス変換チップへの入力信号としている。

さらに、図１０を参照して前述した従来例のMCP半導体装置では、アドレス信号は、64MbitのPSRAM用にA0〜A21(PS)の22本のみで足りたが、64MbitのPSRAMチップ２０１の２個分である合計128MbitのPSRAM用に最上位アドレスA22を外部から追加入力し、電源／アドレス変換チップ２０３への入力信号としている。

そして、電源／アドレス変換チップ２０３は、入力信号/CE(PS)、A22に基づいてチップイネーブル信号/CEout9と/CEout10を生成し、それぞれ64Mbitの２個のPSRAMチップ２０１のチップイネーブル信号/CE(PS)として供給する。このために電源／アドレス変換チップ２０３と２個のPSRAMチップ２０１とは、チップ間直接ボンディングにより配線されている。

その結果、図１のMCP半導体装置においては、電源／アドレス変換チップ２０３を使わない従来例の図１０のMCP半導体装置と比べて、アドレス／チップイネーブル関連の外部端子は、チップイネーブル信号/CE端子およびアドレス信号A22端子はそれぞれ１本追加されている（図中、細い実線で囲む）が、チップイネーブル信号/CE(PS)1端子、/CE(PS)2端子は不要になるので、外部端子数は不変である。また、電源関連の外部端子は、PSRAMチップ２０１用の電源電圧VDDQ(PS)1.8V用の外部端子とNAND Flashチップ２０２用の電源電圧VDD(N)1.8V用の外部端子の合計２個を削減可能（図中、破線で囲む）になる。したがって、MCP ２００ａの外部端子の合計は、図１０のMCP半導体装置と比べて２本減少し、56端子となっている。

なお、電源／アドレス変換チップ２０３で入力信号/CE(PS)、A22に基づいて２個のチップイネーブル信号/CE(PS)を生成する処理は、従来例の図１０のMCP半導体装置を使用するシステム（MCPの外部）において行われていたことであり、あたかも入力信号/CE(PS)、A22が追加信号として必要になったように思える。しかし、MCPに実装されるチップ内で全てのチップイネーブル信号の作成が可能になったという意味でシステム全体としては部品数の削減が実現される。

次に、図１中の電源／アドレス変換チップ２０３の電源生成機能（電源電圧変換機能）およびチップイネーブル生成機能を詳細に説明する。

（１）電源生成機能（電源電圧変換機能）
入力された電源電圧を降圧あるいは昇圧した電源電圧を生成して他チップに供給する能力を持つ。例えば、5V、3V、2.5V、1.8V、1.3Vのいずれかの電源電圧を入力し、それに基づいて5V、3V、2.5V、1.8V、1.3Vのいずれかの電源電圧を生成して出力する。

（２）チップイネーブル生成機能
入力された複数のアドレス信号A0,A1,A2および/CE信号に基づいて各チップの活性化／非活性化を選択制御するための信号/CEoutを生成して出力する。上記入力信号A0,A1,A2、/CEおよび出力信号/CEout1〜14の電圧は、使用するチップでの電圧仕様に応じて、5V,3V,2.5V,1.8V および1.3Vのいずれかを選べるような機能を持つ。

図２は、図１中の電源／アドレス変換チップ２０３の一例を示すブロック図である。電源電圧変換回路２０３１は、外部から供給された一つの電源電圧を昇圧あるいは降圧して新たな電源電圧を生成して他チップに供給する機能を持つ。本例では、5V、3V、2.5V、1.8V、1.3Vのいずれかの電源電圧が入力し、それに基づいて5V、3V、2.5V、1.8V、1.3Vのいずれかの電源電圧を生成して出力する。

アドレス・／ＣＥ変換回路２０３２は、アドレス信号およびメモリシステム制御信号/CEを入力して複数のチップイネーブル制御信号/CEout信号を生成して出力する。ここで、メモリシステム制御信号/CEは、特定種類のメモリの最大容量のチップの活性化／非活性化を制御するためのチップイネーブル制御信号であり、そのタイミングを基にして複数チップを選択制御するための複数の制御信号/CEout信号を生成する。

図３は、図２中のアドレス・／ＣＥ変換回路２０３２の一具体例を示す回路図である。本例のアドレス・／ＣＥ変換回路では、チップ選択用に割り当てられた上位アドレスの３ビットの信号A0,A1,A2および１ビットの/CE信号を入力して１４個のチップイネーブル制御信号/CEout1〜/CEout14を選択的に生成して出力するように複数のデコーダ回路（NANDゲート回路）２０３３が設けられている。

この場合、１ビットのメモリシステム制御信号/CEのタイミングを基にして３ビットの信号A0,A1,A2をデコードすることにより、最大８個のメモリチップ用の/CEout1〜/CEout8を選択的に活性化（"Low"レベル）することが可能である。

また、１ビットのメモリシステム制御信号/CEのタイミングを基にして１ビットの信号A2の論理レベルに応じて２個のメモリチップ用の/CEout9〜/CEout10を選択的に活性化（"Low"レベル）することが可能である。

また、１ビットのメモリシステム制御信号/CEのタイミングを基にして２ビットの信号A1,A2をデコードすることにより、最大４個のメモリチップ用の/CEout11〜/CEout14を選択的に活性化（"Low"レベル）することが可能である。

即ち、同じ容量のチップを搭載する場合には、２チップまでなら/CEout9〜/CEout10を使用し、４チップまでなら/CEout11〜/CEout14を使用し、８チップまでなら/CEout1〜/CEout8を使用すればよい。さらに、容量が異なる複数チップを搭載する場合には、前記/CEout1〜/CEout14のいずれかを組み合わせて使用すればよい。

上記した第１の実施形態に係るMCP半導体装置によれば、MCP内部で必要な複数の電源電圧および複数のチップイネーブル制御信号を電源／アドレス変換チップ上で生成し、複数のメモリチップに供給することができる。

この際、電源系統については、外部からある電圧値の電源を供給し、他の電圧値の電源を電源／アドレス変換チップ上で生成し、これを必要とする他のチップに供給する。これにより、外部からMCPへ供給する電源電圧の種類を低減することができる（電源電圧は最低で一通りで済む）。

また、チップイネーブル制御系統については、MCPに特定種類の半導体メモリを搭載する場合には、搭載する可能性のある最大容量に相当する１個のメモリチップを想定し、それに必要なアドレス信号の数と、チップイネーブル制御信号に対応する外部端子を設けておけばよい。また、実際に搭載する特定種類の半導体メモリの容量が最大容量よりも少なく、実際に搭載する特定種類の半導体メモリとして最大容量より小さい容量のメモリチップを複数個使って構成することが可能になり、メモリ構成の自由度が増す。また、メモリチップの最終的な搭載数に応じたチップイネーブル制御信号を外部入力信号として用意しておく必要がなくなる。したがって、MCPへ入力するチップイネーブル制御信号の個数を減らすことができるので、MCPへの合計の入力信号本数を削減することができる。

しかも、従来はMCPの外部で行っていた複数種類の電源電圧の生成、複数本数のチップイネーブル制御信号の生成に関わる部品を削減することができる。結果として、MCPの外部端子数の削減および外部部品点数の削減により、本発明のMCP半導体装置を使用するシステム全体のコストおよびスペースの大幅な低減を実現することになる。

＜第２の実施形態＞
図４は、本発明のMCP半導体装置の第２の実施形態を概略的に示すブロック図である。このMCP半導体装置は、図１１を参照して前述した従来例のMCP半導体装置と比べて、電源／アドレス変換チップ３０３が追加されて実装されており、それに伴ってMCPの外部入力、外部端子、内部配線などが異なる。

このMCP半導体装置は、１つのMCP ３００ａ内に、32MbitのPSRAMチップ３０１を４個と、256Mbitの１個のNAND Flashチップ３０２と、電源／アドレス変換チップ３０３の合計６チップを実装している。ここで、PSRAMチップ３０１のI/Oは16ビット、VDD=3.0V、VDDQ=1.8Vであり、NAND Flashチップ３０２のI/Oは16ビット（PSRAM チップ３０１と共通）、VDD=1.8Vである。

このMCP半導体装置においては、図１１のMCP半導体装置と同様に、16ビットのI/O端子は、４個のPSRAM チップ３０１と１個のNAND Flashチップ３０２で共通に使用している。また、４個のPSRAM チップ３０１に対して、アドレス信号A0〜A20(PS)や、チップセレクト信号/CS(PS)、出力イネーブル信号/OE(PS)、ライトイネーブル信号/WE(PS)、上位バイト指定信号/UB(PS)、下位バイト指定信号/LB(PS)などの制御信号は共通に使用されているが、チップイネーブル信号/C(PS)はチップ毎に別の信号となっている。その他、NAND Flashチップで個別に使用している外部端子としては、チップイネーブル信号/CE(N)、ライトイネーブル信号/WE(N)、リードイネーブル信号/RE(N)などがある。

即ち、図４のMCP半導体装置において、外部から供給される電源電圧VDD(PS) 3.0Vが、４個のPSRAMチップ３０１の電源電圧VDD(PS) 3.0Vおよび電源／アドレス変換チップ３０３の電源電圧VD（入力）3.0Vとして入力する。そして、電源／アドレス変換チップ３０３で生成された電源電圧VDDQ（出力）1.8Vを４個のPSRAMチップ３０１のI/O 用の電源電圧VDDQ(PS)1.8VおよびNAND Flash用の電源電圧VDD(N)1.8Vとして直接供給している。この場合、電源／アドレス変換チップ３０３の電源電圧VDDQ（出力）1.8V用のパッドから４個のPSRAMチップ３０１上の電源電圧VDDQ(PS)1.8V用のパッドおよびNAND Flashチップ３０２上の電源電圧VDD(N)1.8V用のパッドへチップ間直接ボンディングにより配線されている。

また、図１１を参照して前述した従来例のMCP半導体装置で必要とした４個のPSRAMチップ３０１を制御するための４個のチップイネーブル信号/CE(PS)1、/CE(PS)2、/CE(PS)3、/CE(PS)4に替えて、全体で128Mbit分のPSRAMの選択制御を行うためのチップイネーブル信号/CE(PS)を使い、電源／アドレス変換チップ３０３への入力信号としている。

さらに、図１１を参照して前述した従来例のMCP半導体装置では、アドレス信号は、32MbitのPSRAM用にA0〜A20(PS)の21本のみで足りたが、32MbitのPSRAMの４個分である合計128MbitのPSRAM用に上位アドレスA21、A22を外部から追加入力し、電源／アドレス変換チップ３０３への入力信号としている。

そして、電源／アドレス変換チップ３０３は、入力信号/CE(PS)、A21、A22に基づいてチップイネーブル信号/CEout11、/CEout12、/CEout13および/CEout14を生成し、それぞれ32Mbitの４個のPSRAMチップ３０１のチップイネーブル信号/CE(PS)として供給する。電源／アドレス変換チップ３０３と４個のPSRAMチップ３０１とはチップ間直接ボンディングにより配線されている。

その結果、図４のMCP半導体装置においては、電源／アドレス変換チップ３０３を使わない従来例の図１１のMCP半導体装置と比べて、アドレス／チップイネーブル関連の外部端子は、アドレス信号A21、A22の端子が２本、チップイネーブル信号/CE端子が１本（合計で３本）追加されている（図中、細い実線で囲む）。しかし、チップイネーブル信号/CE(PS)1、/CE(PS)2、/CE(PS)3、/CE(PS)4の端子は削減可能（図中、点線で囲む）になるので、全体の端子数として１本減少する。

また、電源関連の外部端子は、PSRAMチップ３０１用の電源電圧VDDQ(PS)1.8V用の外部端子とNAND Flashチップ３０２用の電源電圧VDD(N)1.8V用の外部端子の合計２個を削減可能（図中、破線で囲む）になる。したがって、MCPの外部端子の合計は、図１１のMCP半導体装置と比べて３本減少し、56端子となっている。

なお、前記した電源／アドレス変換チップ３０３で入力信号/CE(PS)、A21、A22に基づいて４個のチップイネーブル信号/CE(PS)を生成する処理は、従来例の図１１のMCP半導体装置を使用するシステム（MCPの外部）において行われていたことであり、あたかも入力信号/CE(PS)、A21、A22が追加信号として必要になったように思える。しかし、MCPに実装されるチップ内で全てのチップイネーブル信号の作成が可能になったという意味でシステム全体としては部品数の削減が実現される。

＜第３の実施形態＞
図５は、本発明のMCP半導体装置の第３の実施形態を概略的に示すブロック図である。このMCP半導体装置は、図１２を参照して前述した従来例のMCP半導体装置と比べて、電源／アドレス変換チップ４０４が追加されて実装されており、それに伴ってMCPの外部入力、外部端子、内部配線などが異なる。

このMCP半導体装置は、１つのMCP ４００ａ内に、32Mbitの１個のPSRAMチップ４０１および64Mbitの１個のPSRAMチップ４０２と、256Mbitの１個のNAND Flashチップ４０３と、電源／アドレス変換チップ４０４の合計４チップを実装している。ここで、各PSRAMチップ４０１、４０２とも、I/Oは16ビット、VDD=3.0V、VDDQ=1.8Vであり、NAND Flashチップ４０３のI/Oは16ビット（PSRAMチップ４０１、４０２と共通）、VDD=1.8Vである。

このMCP半導体装置においては、図１２のMCP半導体装置と同様に、16ビットのI/O端子は、２個のPSRAM４０１、４０２と１個のNAND Flashチップ４０３で共通に使用している。２個のPSRAM４０１、４０２に対して、アドレス信号A0〜A21(PS)や、チップセレクト信号/CS(PS)、出力イネーブル信号/OE(PS)、ライトイネーブル信号/WE(PS)、上位バイト指定信号/UB(PS)、下位バイト指定信号/LB(PS)などの制御信号は共通に使用されている。チップイネーブル信号/C(PS)はチップ毎に別の信号となっている。その他、NAND Flashチップ４０３で個別に使用している外部端子としては、チップイネーブル信号/CE(N)、ライトイネーブル信号/WE(N)、リードイネーブル信号/RE(N)などがある。

即ち、図５のMCP半導体装置において、外部から供給される電源電圧VDD(PS) 3.0Vが、２個のPSRAMチップ４０１、４０２の電源電圧VDD(PS) 3.0Vおよび電源／アドレス変換チップの電源電圧VD（入力）3.0Vとして入力する。そして、電源／アドレス変換チップ４０４で生成された電源電圧VDDQ（出力）1.8Vを２個のPSRAM４０１、４０２のI/O用の電源電圧VDDQ(PS)1.8VおよびNAND Flashチップ４０３用の電源電圧VDD(N)1.8Vとして直接供給している。この場合、電源／アドレス変換チップ４０４の電源電圧VDDQ（出力）1.8V用のパッドから２個のPSRAMチップ４０１、４０２上の電源電圧VDDQ(PS)1.8V用のパッドおよびNAND Flashチップ４０３上の電源電圧VDD(N)1.8V用のパッドへチップ間直接ボンディングにより配線されている。

また、図１２を参照して前述した従来例のMCP半導体装置で必要とした２個のPSRAMチップ４０１、４０２を制御するための２個のチップイネーブル信号/CE(PS)1、/CE(PS)2に替えて、全体で96Mbit分のPSRAMの選択制御を行うためのチップイネーブル信号/CE(PS)を使い、電源／アドレス変換チップへの入力信号としている。

さらに、図１２を参照して前述した従来例のMCP半導体装置では、アドレス信号は、32MbitのPSRAMチップ４０１用にA0〜A20(PS)の21本、あるいは64MbitのPSRAMチップ４０２用にA0〜A21(PS)の22本のみで足りたが、32MbitのPSRAMチップ４０１あるいは64MbitのPSRAMチップ４０２用に最上位アドレスA22を外部から追加入力し、電源／アドレス変換チップ４０４への入力信号としている。

そして、電源／アドレス変換チップ４０４は、入力信号/CE(PS)、A22に基づいてチップイネーブル信号/CEout9と/CEout10を生成し、それぞれ32MbitのPSRAMチップ４０１、64MbitのPSRAMチップ４０２のチップイネーブル信号/CE(PS)として供給する。電源／アドレス変換チップ４０４と２個のPSRAMチップ４０１、４０２とはチップ間直接ボンディングにより配線されている。

その結果、図５のMCP半導体装置においては、電源／アドレス変換チップ４０４を使わない従来例の図１２のMCP半導体装置と比べて、アドレス／チップイネーブル関連の外部端子は、アドレス信号A22の端子が１本、チップイネーブル信号/CE端子が１本（合計で２本）追加されている（図中、細い実線で囲む）が、チップイネーブル信号/CE(PS)1、/CE(PS)2の端子は２本削減可能（図中、点線で囲む）になるので、全体の端子数としては不変である。

また、電源関連の外部端子は、PSRAMチップ４０１、４０２用の電源電圧VDDQ(PS)1.8V用の外部端子とNAND Flashチップ４０３用の電源電圧VDD(N)1.8V用の外部端子の合計２個を削減可能（図中、破線で囲む）になる。したがって、MCPの外部端子の合計は、図１２のMCP半導体装置と比べて２本減少し、57端子となっている。

なお、前記した電源／アドレス変換チップ４０４で入力信号/CE(PS)、A22に基づいて２個のチップイネーブル信号/CE(PS)を生成する処理は、従来例の図１２のMCP半導体装置を使用するシステム（MCPの外部）において行われていたことであり、あたかも入力信号/CE(PS)、A22が追加信号として必要になったように思える。しかし、MCPに実装されるチップ内で全てのチップイネーブル信号の作成が可能になったという意味でシステム全体としては部品数の削減が実現される。

図６は、図５のMCP半導体装置の一実装例の内部を概略的に示す斜視図である。実装基板61は、上面に配線パターン（フレーム）62が形成され、裏面にも配線パターンが形成され、上面フレーム62と裏面の配線パターンがスルーホール配線を介して接続され、裏面に外部接続端子（例えばボールグリッドアレイ）が形成されている。この実装基板上に複数の半導体チップが適宜に接着剤やスペーサを介して積み重ねられている。本例では、チップ１（本例ではNAND Flashチップ）上に、チップ２（本例では64MbitのPSRAMチップ）、チップ３（本例では32MbitのPSRAMチップ）、電源／アドレス変換チップの順に積み重ねられている。ここで、通常、最下段のチップサイズが最も大きいチップ１から最上段のチップサイズが最も小さい電源／アドレス変換チップまで、チップサイズ順に搭載される。

そして、各チップ１，２，３の所定のパッド67と実装基板上面の所定のフレーム62との間がボンディングワイヤ68により接続されている。前記したようにチップ間の所定のパッド同士が直接にボンディングワイヤ68により接続された状態で、例えば樹脂により封止され、全体として小型、薄型のスタック構造のMCP半導体装置が構成されている。

＜第４の実施形態＞
以上の各実施形態においては、MCPに実装するチップとして、電源／アドレス変換チップの他にはメモリチップのみを実装する例を述べたが、特にこれに限定することはなく、例えばロジックLSIなどのチップを実装することも可能である。

＜第５の実施形態＞
以上の各実施形態においては、電源／アドレス変換チップを、他の機能を持たずに電源／アドレス変換機能のみを有する専用チップとして通常のメモリチップとは別にMCPに搭載する場合を述べたが、特にこれに限定することはなく、電源／アドレス変換チップの機能をメモリチップ、あるいは別の機能を持った他のチップ上に搭載してMCP内部で必要な接続を行うように実装することも可能である。この場合には、さらに、チップ数の削減、コストの低減、MCPの小型化も可能になる。

＜第６の実施形態＞
以上の各実施形態においては、電源／アドレス変換チップで生成した１つの電源電圧を複数のチップに共通に供給したが、これに限らず、電源／アドレス変換チップで生成した複数の異なる電源電圧を複数のチップに別々に供給するように構成してもよい。

＜第７の実施形態＞
以上の各実施形態において、電源／アドレス変換チップ上のパッドの数および配列は、MCP内の各チップ上のパッドとMCP配線基板上のフレームとの間、パッド間を配線するワイヤボンディング工程を容易化するために自由度を持たせるように工夫することが望ましい。

図７は、本発明のMCP半導体装置に搭載される電源／アドレス変換チップ上のパッドの数および配列の一例を示す平面図である。この電源／アドレス変換チップ７００は、出力信号/CEout1〜/CEout14のパッドを複数組設け、各組をチップ上の周辺部、例えば各辺（四辺）に対応して配設している。

このような電源／アドレス変換チップを他のチップと共にMCP半導体装置に搭載して実装する場合、MCPの電源電圧入力用のフレームの配置辺と電源／アドレス変換チップ上の電源電圧入力端子の配置辺が対向するように電源／アドレス変換チップの向きを決定する。これによって、電源／アドレス変換チップの電源電圧入力端子とMCPの電源電圧入力用のフレームとの間をワイヤでボンディング接続することが容易であり、電源／アドレス変換チップ上の各辺（四辺）に対応して配設されている出力信号/CEout1〜/CEout14のパッドのいずれかと他のチップ上のチップイネーブル制御信号/CE(PS)のパッドとの間をワイヤボンディング接続することが容易になる。

＜第８の実施形態＞
図８は、本発明のMCP半導体装置の第８の実施形態を概略的に示すブロック図である。このMCP半導体装置は、図９を参照して前述した従来例のMCP半導体装置と比べて、電源／アドレス変換チップ１０３が追加されて実装されており、それに伴ってMCPの外部入力、外部端子、内部配線などが異なる。

このMCP半導体装置は、１つのMCP１００ａ内に、128Mbitの１個のPSRAMチップ１０１と、256Mbitの１個のNAND Flashチップ１０２と、電源／アドレス変換チップ１０３の合計３チップを実装している。ここで、PSRAMチップ１０１のI/Oは16ビット、VDD=3.0V、VDDQ=1.8Vであり、NAND Flashチップ１０２のI/Oは16ビット（PSRAMチップ１０１と共通）、VDD=1.8Vである。

このMCP半導体装置においては、図９のMCP半導体装置と同様に、16ビットのI/O端子は、１個のPSRAMチップ１０１と１個のNAND Flashチップ１０２で共通に使用している。PSRAMチップ１０１で個別に使用している外部端子としては、アドレス信号A0〜A22(PS)や、チップセレクト信号/CS(PS)、出力イネーブル信号/OE(PS)、ライトイネーブル信号/WE(PS)、上位バイト指定信号/UB(PS)、下位バイト指定信号/LB(PS)などがある。NAND Flashチップ１０２で個別に使用している外部端子としては、チップイネーブル信号/CE(N)、ライトイネーブル信号/WE(N)、リードイネーブル信号/RE(N)などがある。

即ち、図８のMCP半導体装置において、外部から供給される電源電圧VDD(PS) 3.0Vが、PSRAMチップ１０１の電源電圧VDD(PS) 3.0Vおよび電源／アドレス変換チップ１０３の電源電圧VD（入力）3.0Vとして入力する。そして、電源／アドレス変換チップ１０３で生成された電源電圧VDDQ（出力）1.8VをPSRAMチップ１０１のI/O用の電源電圧VDDQ(PS)1.8VおよびNAND Flashチップ１０２用の電源電圧VDD(N)1.8Vとして直接供給している。この場合、電源／アドレス変換チップ１０３の電源電圧VDDQ（出力）1.8V用のパッドからPSRAMチップ１０１上の電源電圧VDDQ(PS)1.8V用のパッドおよびNAND Flashチップ１０２上の電源電圧VDD(N)1.8V用のパッドへチップ間直接ボンディングにより配線されている。

図８のMCP半導体装置においては、電源／アドレス変換チップ１０３を使わない従来例の図９のMCP半導体装置と比べて、電源関連の外部端子は、PSRAMチップ１０１用の電源電圧VDDQ(PS)1.8V用の外部端子とNAND Flashチップ１０２用の電源電圧VDD(N)1.8V用の外部端子の合計２個を削減可能（図中、破線で囲む）になる。したがって、MCPの外部端子の合計は、図９のMCP半導体装置と比べて２本減少し、56端子となっている。

本発明のMCP半導体装置の第１の実施形態を概略的に示すブロック図。図１中の電源／アドレス変換チップの一例を示すブロック図。図２中の／ＣＥ変換回路の一具体例を示す回路図。本発明のMCP半導体装置の第２の実施形態を概略的に示すブロック図。本発明のMCP半導体装置の第３の実施形態を概略的に示すブロック図。図５のMCP半導体装置の一実装例の内部を概略的に示す斜視図。図１中の電源／アドレス変換チップ上のパッドの数および配列の一例を示す平面図。本発明のMCP半導体装置の第８の実施形態を概略的に示すブロック図。 MCP半導体装置の第１の従来例を概略的に示すブロック図。 MCP半導体装置の第２の従来例を概略的に示すブロック図。 MCP半導体装置の第３の従来例を概略的に示すブロック図。 MCP半導体装置の第４の従来例を概略的に示すブロック図。

符号の説明

２００ａ…MCP、２０１…64MbitのPSRAMチップ、２０２…256MbitのNAND Flashチップ、２０３…電源／アドレス変換チップ。

Claims

少なくともチップイネーブル制御信号で制御される複数の半導体集積回路チップが１個のマルチチップパッケージに実装されたマルチチップパッケージ半導体装置において、
外部から供給された一つの電源電圧を昇圧あるいは降圧して新たな電源電圧を生成する電源電圧変換回路および前記複数の半導体集積回路チップに対応してチップイネーブル制御信号を生成するチップイネーブル生成回路を含んだ電源・チップイネーブル生成用の半導体集積回路チップを搭載し、生成した電源電圧およびチップイネーブル制御信号を別の半導体集積回路チップに供給することを特徴とするマルチチップパッケージ半導体装置。
前記電源・チップイネーブル生成用の半導体集積回路チップは、前記電源電圧変換回路および前記チップイネーブル生成回路の他に半導体メモリの機能を有することを特徴とする請求項１記載のマルチチップパッケージ半導体装置。
前記電源・チップイネーブル生成用の半導体集積回路チップは、１つのチップイネーブル信号入力および複数のアドレスビット信号入力に基づいて生成される前記複数のチップイネーブル制御信号を出力するための複数の出力パッドを有し、当該複数の出力パッドと前記複数の半導体集積回路チップのチップイネーブル信号入力パッドとはチップ間直接ボンディングにより配線されていることを特徴とする請求項１または２記載のマルチチップパッケージ半導体装置。