JP2007149919A - マルチチップモジュール - Google Patents

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Abstract

【課題】高機能又は高性能化を実現したマルチチップモジュールを提供する。
【解決手段】デジタル信号処理回路が搭載された第１半導体チップと、ダイナミック型ランダム・アクセス・メモリを構成する第２半導体チップと、不揮発性メモリを構成する第３半導体チップと、搭載基板とを積層構造に組み立ててマルチチップモジュールを構成する。上記第１半導体チップは、その裏面側に設けられたスペーサを介在させて最上層に配置する。上記第２半導体チップは、搭載基板上に配置させる。
【選択図】 図１

Description

この発明は、マルチチップモジュール（ＭＣＭ）に関し、特に、マイコンチップ、ＤＲＡＭチップ及び不揮発性メモリチップを１つの搭載基板に搭載することによって実質的に一つの半導体集積回路装置として一体構成にするマルチチップモジュールに適用して有効な技術に関するものである。
いわゆるマルチチップモジュール技術では、複数の半導体チップが複数の内部配線と複数の外部端子とを持つような搭載基板に搭載され、それら複数の半導体チップと搭載基板とが一体化された装置とされる。特開２００１−３４４９６７公報には、不揮発性メモリとＳＲＡＭ、ＤＲＡＭ及びこれらのメモリを制御する制御回路を積層構造にして、記憶容量が大きくかつデータ保持電流のメモリ装置を実現するものが提案されている。
特開２００１−３４４９６７公報
マルチチップモジュール（Multi Chip Module)技術においては、いわゆるベアチップと称されるような著しく小型の形態にされた複数の半導体チップを一つのパッケージの形態の半導体装置にされる。各チップ間は、相互に接続される配線距離を短くすることができるため、半導体装置の特性を向上させることができる。このように複数のチップを一つのパッケージとすることによって、実装面積を減少させて電子装置を小型化できる。前記特許文献１においては、メモリ装置に向けられており、ＭＣＭ（マルチチップモジュール）の特徴であるシステム全体としての機能の向上や更なる小型化に関して配慮が成されていない。
例えばマイコン用チップと、ダイナミック型ＲＡＭ（ＤＲＡＭ）及びフラッシュメモリ用チップのように、上記マイコン用チップでのデータ処理に密接に関連したものを選択するときには上記ＭＣＭの特徴を充分に生すことができる。このような組み合わせにより、いわゆるＳｉＰ（System in Package ）を実現することができる。このようなＳｉＰは、例えばデジタルスチルカメラや携帯電話用に好適なものとなる。
本願発明者においては、上記ＳｉＰの小型化のために搭載基板上に上記各チップを積層構造に組み立てた場合、個々のチップの持つ機能や動作マージンの相違によって、チップ間を密に結合させることが新たな問題を生じさせてしまうことに気が付いた。つまり、ＤＲＡＭは、微小な記憶電荷を高速に読み出すために動作マージンが小さくて外来ノイズの影響を受けやすい。一方、マイコン用チップは、デジタル信号の信号処理を行うので大きな電源ノイズを発生させ、基板バイアス電圧をも揺らすことになる。このため、ＤＲＡＭチップの表面にマイコン用チップを搭載すると、上記マイコン用チップで発生したノイズが基板−寄生容量を介してＤＲＡＭ側に伝えられて、ＤＲＡＭの動作マージンを悪化させてしまう。
本発明の目的は、高機能又は高性能化を実現したマルチチップモジュールを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、デジタル信号処理回路が搭載された第１半導体チップと、ダイナミック型ランダム・アクセス・メモリを構成する第２半導体チップと、不揮発性メモリを構成する第３半導体チップと、搭載基板とを積層構造に組み立ててマルチチップモジュールを構成する。上記第１半導体チップは、その裏面側に設けられたスペーサを介在させて最上層に配置する。上記第２半導体チップは、搭載基板上に配置させる。
スペーサによって第１半導体チップで発生したノイズの下層への伝達を禁止できる。第２チップは搭載基板上に配置されるので伝播ノイズが小さくできる。
図１には、この発明に係るＭＣＭ（ＳｉＰ）の一実施例の概略断面図が示され、図２にはその平面図が示されている。図１（Ａ）は、図２のＸ方向断面図であり、図１（Ｂ）は図２のＹ方向の断面図である。図１及び図２において、この実施例のＭＣＭにおいては、特に制限されないが、ＣＰＵ（中央処理装置）を含むような１チップマイクロコンピュータ機能を持つ特定用途向ＩＣ（以下、ＡＳＩＣという）６００と、ＮＯＲ型とＮＡＮＤ型の２種類からなる一括消去型の不揮発性メモリ（以下、ＦＬＡＳＨという）３００，４００及びダブル・データ・レート・シンクロナスＤＲＡＭ（Double Data Rate-Synchronous Dynamic Random Access Memory ；以下、ＤＤＲ−ＳＤＲＡＭという）２００が搭載基板上に積層構造に構成される。
上記ＮＯＲ型ＦＬＡＳＨ３００においては、図２のＸ方向の両側のチップ周辺に沿ってボンディングパッドが配置される。これに対して、その上に搭載されるＮＡＮＤ型ＦＬＡＳＨ４００は、上記ＮＯＲ型ＦＬＡＳＨ３００に対して９０°回転させて、同図のＹ方向の両側のチップ周辺に沿ってボンディングパッドが配置される。搭載基板１００に配置されるＮＯＲ型ＦＬＡＳＨ３００に対応した電極３０３は、Ｙ方向に分散されて配置され、ＮＡＮＤ型ＦＬＡＳＨ４００に対応した電極４０３は、Ｘ方向に分散されて配置される。搭載基板１００の４つの辺に沿って電極３０３と４０３を分散させることができる。これにより、ＮＯＲ型及びＮＡＮＤ型ＦＬＡＳＨ３００，４００のボンディングパッドと搭載基板１００に設けられる電極とを接続するボンディングワイヤ３０２，４０２を分散させることができる。
上記ＤＤＲ−ＳＤＲＡＭ２００は、特に制限されないが、同図のＹ方向の一端側チップ周辺に沿ってボンディングパッドが配置され、それに対応して搭載基板１００には電極が配置されてボンディングワイヤ２０２により接続される。そして、最上層のＡＳＩＣ６００は、４つの辺に沿って多数のボンディングが配置されており、これら多数のボンディングパッドに対応させるべく搭載基板１００においては最外周側に２列に分けて電極６０３が配置される。同図では、上記ＡＳＩＣ６００との接続を行うボンディングワイヤ６０２は、一部が代表として例示的に示されている。このように、合計４つの半導体チップに設けられるボンディングパッドが形成される辺が重なり合うことを極力避けて、搭載基板１００に設けられる電極６０２がチップ搭載部分を囲むように分散して配置させる。この結果、搭載基板１００のサイズを小さくすることができるとともにボンディングワイヤ同士のショートを未然に防止することができる。
ＤＤＲ−ＳＤＲＡＭ２００は、熱硬化性接着剤又は裏面に設けられたダイボンドフィルム２０１を用いて接着される。同様に、ＮＯＲ型ＦＬＡＳＨ３００、ＮＡＮＤ型ＦＬＡＳＨ４００、スペーサ５００及びＡＳＩＣ６００のそれぞれは、熱硬化性接着剤又は裏面に設けられたダイボンドフィルム３０１，４０１，５０１，６０１を用いてそれぞれ接着される。上記スペーサ５００は、特に制限されないが、スタックド構造の半導体チップとの熱膨張率を均等にするためにシリコン基板により形成される。図２において、上記スペーサ５００は省略され、ＡＳＩＣ６００の接続を行うボンディングワイヤ６０３も、代表的なもののみ示して他を省略して描かれている。
上記スペーサ５００は、以下の２つの機能を持つようにされる。上記のように大きな電源ノイズが伝えられるＡＳＩＣ６００の基板電位が寄生容量を介して下側の半導体チップに伝わるのを防止するというシールドの役割を果たす。また、その下側に設けられるＮＡＮＤ型ＦＬＡＳＨ４００のボンディングワイヤ４０２を配置する空間を確保する役割をも果たすものである。この際、上記ＡＳＩＣ６００の裏面側に設けられたダイボンドフィルム６０１は、下層側のＮＡＮＤ型ＦＬＡＳＨ４００に設けられるボンディングワイヤ４０２が上層側のＡＳＩＣ６００の裏面に接触しても電気絶縁性を維持させることにも利用できる。前記熱硬化性接着剤を用いてＡＳＩＣ６００をスペーサ５００に接着させる場合でも、熱硬化性接着剤をＡＳＩＣ６００の裏面全面に塗布することにより、上記電気絶縁性を持たせることが望ましい。
上記ＤＤＲ−ＳＤＲＡＭ２００、ＮＯＲ型ＦＬＡＳＨ３００、ＮＡＮＤ型ＦＬＡＳＨ４００、スペーサ５００及びＡＳＩＣ６００のそれらに設けられたボンディングワイヤを樹脂封止体７００より封止し、搭載基板１００の裏面側に外部端子としてのボール付けリフロー１０１がなされてＭＣＭが形成される。
上記搭載基板１００は、ガラスエポキシもしくはガラスからなるような絶縁基板と、かかる絶縁基板上に形成された多層配線構成からなるような比較的微細な内部配線と、複数の外部端子とを持つ。搭載基板１００は、上記半導体チップ搭載側の主面に、上記各半導体チップＤＤＲ−ＳＤＲＡＭ２００、ＮＯＲ型ＦＬＡＳＨ３００、ＮＡＮＤ型ＦＬＡＳＨ４００及びＡＳＩＣ６００にそれぞれ設けられたボンディングパッドとのワイヤ接続するための電極２０３、３０３、４０３及び６０３が形成される。これらの電極は、上記内部配線により、ＡＳＩＣと上記ＤＤＲ−ＳＤＲＡＭ２００、ＮＯＲ型ＦＬＡＳＨ３００、ＮＡＮＤ型ＦＬＡＳＨ４００との接続が行われる。
特に制限されないが、メモリテストを容易にする目的で、言い換えるならば、ＤＤＲ−ＳＤＲＡＭ２００、ＮＯＲ型ＦＬＡＳＨ３００、ＮＡＮＤ型ＦＬＡＳＨ４００をそれぞれ単独でメモリアクセスできるようにするために、ＡＳＩＣ側の選択信号端子と、メモリ側の選択信号端子を接続する配線等が設けられない。これらの配線は、ＭＣＭが実装基板上に搭載されることよって接続されて、ＡＳＩＣ６００に設けられたマイクロコンピュータによりＤＤＲ−ＳＤＲＡＭ２００、ＮＯＲ型ＦＬＡＳＨ３００、ＮＡＮＤ型ＦＬＡＳＨ４００へのアクセスが可能なようにされる。
この実施例のＭＣＭの組立工程の概略は、以下の通りである。
（１）各半導体チップが形成される半導体ウェハにダイボンドフィルムを貼り付けた後にダイシングを行う。
（２）ＤＤＲ−ＳＤＲＡＭを搭載基板上にダイボンドする。
（３）ＮＯＲ型ＦＬＡＳＨを上記ＤＤＲ−ＳＤＲＡＭ上にダイボンドする。
（４）ＮＡＮＤ型ＦＬＡＳＨを上記ＮＯＲ型ＦＬＡＳＨ上にダイボンドする。
（５）スペーサを上記ＮＡＮＤ型ＦＬＡＳＨの上にダイボンドする。
（６）ワイヤボンディング性向上を目的としてプラズマ処理を行う。
（７）ＤＤＲ−ＳＤＲＡＭに対してワイヤボンディングを行う。
（８）ＮＯＲ型ＦＬＡＳＨに対してワイヤボンディングを行う。
（９）ＮＡＮＤ型ＦＬＡＳＨに対してワイヤボンディングを行う。
（１０）ＡＳＩＣを上記スペーサの上にダイボンドする。
（１１）ＡＳＩＣに対してワイヤボンディングを行う。
（１２）モールドレジン密着性向上を目的としてプラズマ処理を行う。
（１３）モールド（封止）を行う。
（１４）レーザーマークを行う。
（１５）ボール付け（ボール搭載、リフロー、洗浄）を行う。
（１６）個片切断（多連基板）
（１７）梱包
（１８）払い出し
上記ＮＯＲ型ＦＬＡＳＨは、アプリケーションソフトウェア，プログラム等のコードデータ格納用メモリとして使用する。上記ＮＡＮＤ型ＦＬＡＳＨ４００は、ハードディスク等の代わりのデータストレージ用メモリとして使用する。上記ＮＯＲ型ＦＬＡＳＨは、最初に１回プログラムを書き込むだけであるためノイズレベルは小さい。ＮＡＮＤ型ＦＬＡＳＨ４００は、必要に応じ情報を書き込むためノイズレベルは中くらいである。ＤＤＲ−ＳＤＲＡＭ２００は、微細な信号電荷を扱うとともに高速動作のためノイズ耐性は非常に低く他チップの発生するノイズの影響を受けやすい。そして、マイコンは常に動作しておりフル振幅のデジタル信号で動作し、データの出力動作も行うのでノイズレベルは最も大きい。
上記実施例においては、各チップの機能や動作マージンの相違に着目し、最もノイズ耐性の低いＤＤＲ−ＳＤＲＡＭ２００は１段目（最下段）に搭載し、電源供給経路のインピーダンスを低下してその強化を行うとともにノイズレベルの小さい順にチップ積層して、上側からのノイズ伝播を小さくする。ノイズ発生源と見做されるようなＡＳＩＣ（マイコン）６００に対しては、スペーサ５００を介在させ、それをシールド材として利用して下層側へのノイズ伝播を防止する。上記ＡＳＩＣ（マイコン）６００は多ピンであるため、最上段に搭載してワイヤボンディング接続を行うことは都合がよい。このようなワイヤボンディングでの接続により、低コスト化（基板コスト、プロセスコスト）が可能となる。つまり、エリア・アレイ・パッド技術により上記ＡＳＩＣ６００を搭載基板に面付けする場合には、基板コスト、プロセスコストが高くなってしまう。上記のようにノイズ耐性低いＤＤＲ−ＳＤＲＡＭ２００に対して小さなノイズレベルしか発生しないＮＯＲ型ＦＬＡＳＨ３００、ＮＡＮＤ型ＦＬＡＳ及びスペーサ５００がそれぞれ介在してノイズ発生源であるＡＳＩＣ６００から離して配置されるＤＤＲ−ＳＤＲＡＭ２００の高速、安定動作を可能としＭＣＭ全体としての高機能又は高性能化を実現できる。
図３には、この発明に係るＳｉＰの他の一実施例の概略断面図が示され、図４にはその平面図が示されている。この実施例のＭＣＭでは、ＡＳＩＣ６００と、ＮＡＮＤ型ＦＬＡＳＨ４００及びＤＤＲ−ＳＤＲＡＭ２００の３つの半導体チップの組み合わせで構成される。この実施例は、前記図１、図２の実施例における下から２層目のＮＯＲ型ＦＬＡＳＨ３００を削除した形態に相当するものである。前記同様に図４では、スペーサ５００が省略されている。
この実施例のＭＣＭの組立工程の概略は、以下の通りである。
（１）各半導体チップが形成される半導体ウェハにダイボンドフィルムを貼り付けた後にダイシングを行う。
（２）ＤＤＲ−ＳＤＲＡＭを搭載基板上にダイボンドする。
（３）ＮＡＮＤ型ＦＬＡＳＨを上記ＮＯＲ型ＦＬＡＳＨ上にダイボンドする。
（４）スペーサを上記ＮＡＮＤ型ＦＬＡＳＨの上にダイボンドする。
（５）ワイヤボンディング性向上を目的としてプラズマ処理を行う。
（６）ＤＤＲ−ＳＤＲＡＭに対してワイヤボンディングを行う。
（７）ＮＡＮＤ型ＦＬＡＳＨに対してワイヤボンディングを行う。
（８）ＡＳＩＣを上記スペーサの上にダイボンドする。
（９）ＡＳＩＣに対してワイヤボンディングを行う。
（１０）モールドレジン密着性向上を目的としてプラズマ処理を行う。
（１１）モールド（封止）を行う。
（１２）レーザーマークを行う。
（１３）ボール付け（ボール搭載、リフロー、洗浄）を行う。
（１４）個片切断（多連基板）
（１５）梱包
（１６）払い出し
ＮＯＲ型ＦＬＡＳＨは、コスト的に高価なことからＮＯＲ型ＦＬＡＳＨレスでのシステム要求も多い。この実施例は、ＮＯＲ型ＦＬＡＳＨを除いた構成でのＳｉＰに向けられている。この実施例でも最もノイズ耐性の低いＤＤＲ−ＳＤＲＡＭ２００は、１段目（最下段）に搭載し、電源供給経路のインピーダンスを低下してその強化を行うとともにノイズレベルの比較的小さいＮＡＮＤ型ＦＬＡＳＨ４００をその上に搭載する。ノイズ発生源と見做されるようなＡＳＩＣ６００に対しては、スペーサ５００を介在させ、それをシールド材として利用して下層側へのノイズ伝播を防止する。上記ＡＳＩＣ６００は多ピンであるため、最上段に搭載してワイヤボンディング接続を行うことは都合がよい。このようなワイヤボンディングでの接続により、前記同様に低コスト化（基板コスト、プロセスコスト）が可能となる。
図５には、この発明に用いられるＮＯＲ型とＮＡＮＤ型ＦＬＡＳＨのメモリセルアレイ部の一実施例回路図が示されている。同図（Ａ）ＮＯＲ型は、ワード線とビット線の交点にスタックドゲート構造の不揮発性メモリセルの設けられる。上記メモリセルのコントロールゲートは、ワード線に接続される。メモリセルのドレインは、ビット線に接続される。そして、ソースはソース線に接続される。ＮＯＲ型はメモリ領域のどの部分をアクセスしても高速に読みだされる（ランダム・アクセス）となる。
図５（Ｂ）ＮＡＮＤ型は、ビット線とソース線の間にセレクト線で選択される選択ゲートとしてのＭＯＳＦＥＴを挟んでメモリセルが直列形態にされる。上記メモリセルのコントロールゲートは、各ワード線にそれぞれ接続される。この実施例のＮＡＮＤ型は、その直列に連なった構造のためにＮＯＲ型のようにランダム・アクセスすると読み出し速度が遅く、シリアルアクセスとして使われる。
図６には、図５のＮＯＲ型とＮＡＮＤ型ＦＬＡＳＨのメモリセルアレイ部の読み出し動作の波形図が示されている。図６（Ａ）ＮＯＲ型のようにアドレス及びアウトプットイネーブル信号／ＯＥに対応してデータが読みだされるというランダム・アクセスが行われる。これに対して、図６（Ｂ）ＮＡＮＤ型では、最初にシリアルリードコマンド００Ｈ、ページアドレス下位ＰＡ（１），上位ＰＡ（２）を入力し、その後に内部メモリ選択のファーストアクセスに数μ秒の後にクロック／ＲＥに同期してシリアルアクセスデータＤ０〜Ｄ２１１１が出力される。この連続したデータの量が多い程データ当たりのアクセス時間が短くなり、大量データの入出力に向いている。
上記ＮＡＮＤ型は、独立したアドレス端子を持たない。上記のようにデータ端子を利用してシリアルリードコマンド００Ｈの後にページアドレス下位ＰＡ（１），上位ＰＡ（２）として入力される。それ故、アドレス端子が不要である分だけ端子数が少なくできる。このため、前記図１〜図４のようにチップ両側に振り分けるのではなく、１つの辺に沿って設けられる。逆に、ＤＤＲ−ＳＤＲＡＭでは、前記図１〜図４のようにチップの１つの辺に集中して設けるのではなく、ＤＤＲ−ＳＤＲＡＭチップの両側にボンディングパッドを振り分けるようにしてもよい。つまり、ＮＡＮＤ型ＦＬＡＳＨ４００のボンディングパッドが１の辺に沿って配置され、ＤＤＲ−ＳＤＲＡＭ２００のボンディングパッドが両側のチップ周辺に振り分けた構成では、前記図２及び図４の平面図において、ボンディングパッドとボンディングワイヤに関して、ＤＤＲ−ＳＤＲＡＭ２００とＮＡＮＤ型ＦＬＡＳＨ４００とを入れ替えた構成とすればよい。
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、ＮＯＲ型ＦＬＡＳＨは１回限り書き込みの不揮発性メモリに置き換えるものであってもよい。また、ＤＤＲ−ＳＤＲＡＭを２個重ね合わせて記憶容量を増大させるようにするものであってもよい。上記ＤＤＲ−ＳＤＲＡＭはＳＤＲＡＭ又はＤＲＡＭであってもよい。この発明は、マルチチップモジュールを構成する半導体装置に広く利用できる。
この発明に係るＭＣＭ（ＳｉＰ）の一実施例を示す概略断面図である。 図１のＭＣＭの一実施例を示す平面図である。 この発明に係るＭＣＭ（ＳｉＰ）の他の一実施例を示す概略断面図である。 図３のＭＣＭの一実施例を示す平面図である。 この発明に用いられるＮＯＲ型とＮＡＮＤ型ＦＬＡＳＨのメモリセルアレイ部の一実施例を示す回路図である。 図５のＮＯＲ型とＮＡＮＤ型ＦＬＡＳＨのメモリセルアレイ部の読み出し動作の波形図である。
符号の説明
１００…搭載基板、１０１…ボール、２００…ＤＤＲ−ＳＤＲＡＭ、３００…ＮＯＲ型ＦＬＡＳＨ、４００…ＮＡＮＤ型ＦＬＡＳＨ、５００…スペーサ、６００…ＡＳＩＣ、２０１〜６０１…ダイボンドフィルム、２０２〜６０２…ボンディングワイヤ、２０３〜６０３…電極、７００…樹脂封止体。

Claims (7)

  1. デジタル信号処理回路が搭載された第１半導体チップと、ダイナミック型ランダム・アクセス・メモリを構成する第２半導体チップと、不揮発性メモリを構成する第３半導体チップと、搭載基板とが積層構造に組み立てられるマルチチップモジュールであって、
    上記第１半導体チップは、その裏面側に設けられたスペーサを介在させて最上層に配置され、
    上記第２半導体チップは、搭載基板上に配置されてなることを特徴とするマルチチップモジュール。
  2. 請求項１において、
    信号スペーサは、シリコンチップで構成されることを特徴とするマルチチップモジュール。
  3. 請求項２において、
    上記第３半導体チップは、ノア型とナンド型フラッシュメモリの２つの半導体チップであり、
    上記ノア型フラッシュメモリを構成する半導体チップが下層側に、上記ナンド型フラッシュメモリを構成する半導体チップが上側に配置されてなることを特徴とするマルチチップモジュール。
  4. 請求項３において、
    上記ノア型フラッシュメモリは、プログラムを含むコードデータ格納用であり、
    上記ナンド型フラッシュメモリは、データストレージ格納用であることを特徴とするマルチチップモジュール。
  5. 請求項４において、
    上記第１半導体チップないし第３半導体チップは、それぞれの半導体チップ表面の周辺部に設けられたボンディングパッドがボンディングワイヤにより上記搭載基板に設けられた電極と接続されるものであることを特徴とするマルチチップモジュール。
  6. 請求項５において、
    上記第１半導体メモリチップ、スペーサ及び第３半導体メモリチップのそれぞれ裏面には、ダイボンドフィルムが設けられて電気絶縁性を有するものとされることを特徴とするマルチチップモジュール。
  7. 請求項６において、
    上記第１半導体チップは、マイクロプロセッサを含み、
    上記第２半導体チップは、ＤＤＲ ＳＤＲＡＭチップであることを特徴とするマルチチップモジュール。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7834435B2 (en) * 2006-12-27 2010-11-16 Mediatek Inc. Leadframe with extended pad segments between leads and die pad, and leadframe package using the same
US8124461B2 (en) 2006-12-27 2012-02-28 Mediatek Inc. Method for manufacturing leadframe, packaging method for using the leadframe and semiconductor package product
KR100844406B1 (ko) * 2007-03-12 2008-07-08 한국과학기술원 Ｎｏｒ 플래시 메모리와 ｎａｎｄ 플래시 메모리를 이용한하이브리드 파일 시스템 및 데이터 연산 방법
JP6135533B2 (ja) * 2014-02-06 2017-05-31 日立金属株式会社 マルチモジュール

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001344967A (ja) * 2000-05-26 2001-12-14 Hitachi Ltd 半導体装置及びその動作方法
JP2002076251A (ja) * 2000-08-30 2002-03-15 Hitachi Ltd 半導体装置
JP2003007963A (ja) * 2001-06-20 2003-01-10 Hitachi Ltd 半導体記憶装置および製造方法
JP2004071947A (ja) * 2002-08-08 2004-03-04 Renesas Technology Corp 半導体装置
JP2004228323A (ja) * 2003-01-22 2004-08-12 Renesas Technology Corp 半導体装置
JP2005084935A (ja) * 2003-09-08 2005-03-31 Renesas Technology Corp メモリカード
WO2005059967A2 (en) * 2003-12-17 2005-06-30 Chippac, Inc. Multiple chip package module having inverted package stacked over die
JP2005183934A (ja) * 2003-11-28 2005-07-07 Nec Electronics Corp オフセット接合型マルチチップ半導体装置
JP2005317735A (ja) * 2004-04-28 2005-11-10 Elpida Memory Inc 半導体装置及びその製造方法
JP2005317830A (ja) * 2004-04-30 2005-11-10 Elpida Memory Inc 半導体装置、マルチチップパッケージ、およびワイヤボンディング方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5323060A (en) * 1993-06-02 1994-06-21 Micron Semiconductor, Inc. Multichip module having a stacked chip arrangement
US6392304B1 (en) * 1998-11-12 2002-05-21 United Memories, Inc. Multi-chip memory apparatus and associated method
US7247932B1 (en) * 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
JP4091838B2 (ja) * 2001-03-30 2008-05-28 富士通株式会社 半導体装置
US6900528B2 (en) * 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
DE10142120A1 (de) * 2001-08-30 2003-03-27 Infineon Technologies Ag Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
JP4615189B2 (ja) * 2003-01-29 2011-01-19 シャープ株式会社 半導体装置およびインターポーザチップ
US6943294B2 (en) * 2003-12-22 2005-09-13 Intel Corporation Integrating passive components on spacer in stacked dies
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001344967A (ja) * 2000-05-26 2001-12-14 Hitachi Ltd 半導体装置及びその動作方法
JP2002076251A (ja) * 2000-08-30 2002-03-15 Hitachi Ltd 半導体装置
JP2003007963A (ja) * 2001-06-20 2003-01-10 Hitachi Ltd 半導体記憶装置および製造方法
JP2004071947A (ja) * 2002-08-08 2004-03-04 Renesas Technology Corp 半導体装置
JP2004228323A (ja) * 2003-01-22 2004-08-12 Renesas Technology Corp 半導体装置
JP2005084935A (ja) * 2003-09-08 2005-03-31 Renesas Technology Corp メモリカード
JP2005183934A (ja) * 2003-11-28 2005-07-07 Nec Electronics Corp オフセット接合型マルチチップ半導体装置
WO2005059967A2 (en) * 2003-12-17 2005-06-30 Chippac, Inc. Multiple chip package module having inverted package stacked over die
JP2005317735A (ja) * 2004-04-28 2005-11-10 Elpida Memory Inc 半導体装置及びその製造方法
JP2005317830A (ja) * 2004-04-30 2005-11-10 Elpida Memory Inc 半導体装置、マルチチップパッケージ、およびワイヤボンディング方法

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