TW202201721A - 半導體記憶裝置 - Google Patents

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Abstract

實施方式之半導體記憶裝置具備：半導體基板，其具備第1面及第2面；第1電極及第2電極，其等設置於半導體基板之第1面側；第3電極及第4電極，其等設置於半導體基板之第2面側；第1貫通電極，其沿第1方向延伸且連接於第1電極及第3電極；第2貫通電極，其沿第1方向延伸且連接於第2電極及第4電極；以及第1絕緣層，其設置於半導體基板與第1貫通電極之間及半導體基板與第2貫通電極之間。又，第1絕緣層具備：第1部分，其設置於半導體基板與第1貫通電極之間；以及第2部分，其設置於半導體基板與第2貫通電極之間。進而，半導體基板於第2面側設置有：N型之第1雜質區域，其隔著第1部分而與第1貫通電極之外周面對向；以及N型之第2雜質區域，其隔著第2部分而與第2貫通電極之外周面對向，且與第1雜質區域相分離。又，於第1雜質區域與第2雜質區域之間，與第1雜質區域接觸而設置有P型之第3雜質區域。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
已知有一種半導體記憶裝置，其具備：半導體基板，其具備第1面及第2面；第1電極及第2電極，其等設置於半導體基板之第1面側；第3電極及第4電極，其等設置於半導體基板之第2面側；第1貫通電極，其沿與第1面及第2面交叉之第1方向延伸且於第1方向之一端連接於第1電極，於第1方向之另一端連接於第3電極；以及第2貫通電極，其沿第1方向延伸且於第1方向之一端連接於第2電極，於第1方向之另一端連接於第4電極。
實施方式提供一種可靠性較高之半導體記憶裝置。
一實施方式之半導體記憶裝置具備：半導體基板，其具備第1面及第2面；第1電極及第2電極，其等設置於半導體基板之第1面側；第3電極及第4電極，其等設置於半導體基板之第2面側；第1貫通電極，其沿與第1面及第2面交叉之第1方向延伸，且於第1方向之一端連接於第1電極，於第1方向之另一端連接於第3電極；第2貫通電極，其沿第1方向延伸，且於第1方向之一端連接於第2電極，於第1方向之另一端連接於第4電極；以及第1絕緣層，其設置於半導體基板與第1貫通電極之間及半導體基板與第2貫通電極之間。又，第1絕緣層具備：第1部分，其設置於半導體基板與第1貫通電極之間；以及第2部分，其設置於半導體基板與第2貫通電極之間。進而，半導體基板於第2面側設置有：N型之第1雜質區域，其隔著第1部分而與第1貫通電極之外周面對向；以及N型之第2雜質區域，其隔著第2部分而與第2貫通電極之外周面對向，且與第1雜質區域相分離。又，於第1雜質區域與第2雜質區域之間，與第1雜質區域接觸而設置有P型之第3雜質區域。
接下來，參照圖式對實施方式之半導體記憶裝置詳細地進行說明。再者，以下之實施方式只不過為一例，並不表示意圖限定本發明。又，以下之圖式係模式性的圖，為了方便說明，有時省略一部分構成等。又，有時對在複數個實施方式中共通之部分標註相同之符號並省略說明。
又，於本說明書中言及「半導體記憶裝置」之情形時，有時係指記憶體晶粒，亦有時係指記憶體晶片、記憶卡、SSD(Solid State Drive，固態驅動器)等包含控制晶粒之記憶體系統。進而，亦有時係指智慧型手機、平板終端、個人電腦等包含主電腦之構成。
又，於本說明書中，於言及第1構成「電性地連接」於第2構成之情形時，可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等而連接於第2構成。例如，於將3個電晶體串聯連接之情形時，即便第2個電晶體為斷開(OFF)狀態，第1個電晶體亦「電性地連接」於第3個電晶體。
又，於本說明書中，於言及第1構成於第2構成與第3構成「之間連接」之情形時，有時係指第1構成、第2構成及第3構成串聯連接，且第1構成設置於第2構成及第3構成之電流路徑上。
又，於本說明書中，有時將沿著特定面之方向稱為第1方向，將沿著該特定面與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與說明書中所例示之X方向、Y方向及Z方向之任一個方向對應，亦可不對應。
[第1實施方式]
圖1係表示第1實施方式之記憶體系統10之構成之模式性的框圖。
記憶體系統10根據自主電腦20發送之信號，進行用戶資料之讀出、寫入、抹除等。記憶體系統10例如係記憶體晶片、記憶卡、SSD或其他之能夠記憶用戶資料之系統。記憶體系統10具備：複數個記憶體晶粒MD1 ，其等記憶用戶資料；以及控制晶粒CD，其連接於該等複數個記憶體晶粒MD1 及主電腦20。控制晶粒CD例如具備處理器、RAM(Random Access Memory，隨機存取記憶體)等，且進行邏輯位址與物理位址之轉換、位元錯誤檢測/糾正、廢料收集(壓縮)、耗損平均等處理。
圖2係表示第1實施方式之記憶體晶粒MD1 之構成之模式性的框圖。再者，圖2圖示了複數個控制端子等。該等複數個控制端子存在表示為與高態有效信號(正邏輯信號)對應之控制端子之情形時、表示為與低態有效信號(負邏輯信號)對應之控制端子之情形時、以及表示為與高態有效信號及低態有效信號這兩者對應之控制端子之情形時。於圖2中，與低態有效信號對應之控制端子之符號包含上線(overline)。於本說明書中，與低態有效信號對應之控制端子之符號包含斜線(“/”)。
如圖2所示，記憶體晶粒MD1 具備記憶資料之記憶胞陣列MCA、及連接於記憶胞陣列MCA之周邊電路PC。周邊電路PC具備電壓產生電路VG、列解碼器RD、感測放大器模組SAM、及定序器SQC。又，周邊電路PC具備快取記憶體CM、位址暫存器ADR、指令暫存器CMR、及狀態暫存器STR。又，周邊電路PC具備輸入輸出控制電路I/O、及邏輯電路CTR。
記憶胞陣列MCA包含複數條位元線、複數條字元線、以及連接於該等複數條位元線及字元線之複數個記憶胞。該等複數個記憶胞記憶1位元或複數位元之資料。作為記憶胞陣列MCA，能夠應用各種構成。例如，記憶胞陣列MCA亦可為於閘極絕緣膜包含電荷儲存膜、強介電膜或其他記憶體膜之記憶體電晶體者。又，記憶胞陣列MCA亦可為包含GeSbTe等硫屬化物膜且硫屬化物膜之結晶狀態根據寫入動作而變化之相變記憶體。又，記憶胞陣列MCA亦可為包含對向配置之一對強磁性膜、及設置於該等強磁性膜之間之隧道絕緣膜，且上述強磁性膜之磁化方向根據寫入動作而變化之MRAM(Magnetoresistive Random Access Memory，磁阻式隨機存取記憶體)。又，記憶胞陣列MCA亦可為包含一對電極、及設置於該等電極之間之金屬氧化物等，且根據寫入動作而上述電極彼此經由氧缺陷等絲狀路徑等導通之ReRAM(Resistance Random Access Memory，阻變隨機存取記憶體)。又，記憶胞陣列MCA亦可為具備電容器及電晶體，且於寫入動作及讀出動作時進行對電容器之充放電之DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)。又，記憶胞陣列MCA亦可具有其他構成。
電壓產生電路VG例如包含穩壓器等降壓電路、電荷泵電路等升壓電路等。該等降壓電路、升壓電路等分別連接於供給電源電壓VCC 及接地電壓VSS 之端子。電壓產生電路VG例如根據來自定序器SQC之控制信號，產生於對記憶胞陣列MCA之讀出動作、寫入動作及抹除動作時施加至位元線、字元線等之複數種動作電壓，並同時輸出至複數條電壓供給線。自電壓供給線輸出之動作電壓根據來自定序器SQC之控制信號而適當調整。
列解碼器RD例如具備：位址解碼器，其將位址資料ADD中之列位址RA解碼；及開關電路，其根據位址解碼器之輸出信號使記憶胞陣列MCA中之字元線適當與電壓供給線導通。
感測放大器模組SAM具備連接於記憶胞陣列MCA中之複數條位元線之複數個感測放大器單元。感測放大器單元分別具備連接於位元線之感測電路及開關電路、以及連接於該等感測電路及開關電路之鎖存電路。鎖存電路鎖存自記憶胞讀出之讀出資料及寫入至記憶胞之寫入資料。感測電路於讀出動作等時，將與位元線之電壓或電流之大小對應之資料作為讀出資料鎖存於鎖存電路。開關電路於寫入動作等時，與鎖存於鎖存電路之寫入資料對應地，使與寫入資料之各位元對應之電壓供給線與位元線導通。
快取記憶體CM經由資料匯流排DBUS連接於感測放大器模組SAM內之鎖存電路。快取記憶體CM具備與感測放大器模組SAM內之複數個鎖存電路對應之複數個鎖存電路。於快取記憶體CM中鎖存與讀出資料及寫入資料對應之資料DAT。
再者，感測放大器模組SAM或快取記憶體CM具備未圖示之解碼電路及開關電路。解碼電路將保存於位址暫存器ADR之行位址CA解碼。開關電路亦可為根據解碼電路之輸出信號，而使與行位址CA對應之鎖存電路與匯流排DB導通者。又，開關電路亦可為根據解碼電路之輸出信號，而使與行位址CA對應之位元線與感測放大器單元導通者。
定序器SQC將保存於指令暫存器CMR之指令資料CMD依次解碼，並對列解碼器RD、感測放大器模組SAM、及電壓產生電路VG輸出內部控制信號。又，定序器SQC適當將表示自身狀態之狀態資料ST輸出至狀態暫存器STR。又，定序器SQC產生就緒/忙碌信號，並輸出至端子RY/(/BY)。
輸入輸出控制電路I/O具備資料信號輸入輸出端子DQ0～DQ7、時脈信號輸入輸出端子DQS、/DQS、以及連接於資料信號輸入輸出端子DQ0～DQ7之比較器等輸入電路及OCD(Off Chip Driver，晶片外驅動器)電路等輸出電路。又，輸入輸出電路I/O具備連接於該等輸入電路及輸出電路之移位暫存器、以及緩衝電路。輸入電路、輸出電路、移位暫存器及緩衝電路分別連接於供給電源電壓VCCQ 及接地電壓VSS 之端子。經由資料信號輸入輸出端子DQ0～DQ7輸入之資料根據來自邏輯電路CTR之內部控制信號，自緩衝電路輸出至快取記憶體CM、位址暫存器ADR或指令暫存器CMR。又，經由資料信號輸入輸出端子DQ0～DQ7輸出之資料根據來自邏輯電路CTR之內部控制信號，而自快取記憶體CM或狀態暫存器STR輸入至緩衝電路。
邏輯電路CTR經由外部控制端子/CE、CLE、ALE、/WE、RE、/RE自控制晶粒CD接收外部控制信號，並根據外部控制信號對輸入輸出控制電路I/O輸出內部控制信號。
圖3係表示第1實施方式之記憶體系統10之構成例之模式性的剖視圖。
再者，於以下之說明中，表示記憶體系統10具備8個記憶體晶粒MD1A ～MD1H 作為上述記憶體晶粒MD1 之例。但是，此種構成只不過為例示，所安裝之記憶體晶粒MD1 之數量能夠適當調整。
又，於以下之說明中，將相對於圖3所例示之安裝基板103之正面平行之特定方向稱為X方向，將相對於該正面平行且與X方向垂直之方向稱為Y方向，將相對於該正面垂直之方向稱為Z方向。
本實施方式之記憶體系統10具備支持基板101、積層於支持基板101之複數個記憶體晶粒MD1A ～MD1H 、及將該等複數個記憶體晶粒MD1A ～MD1H 密封之樹脂構件102。又，本實施方式之記憶體系統10具備連接於記憶體晶粒MD1H 之控制晶粒CD、及安裝該等構成之安裝基板103。
支持基板101例如亦可為引線框架等金屬板。支持基板101之材料例如可為銅(Cu)等，亦可為42合金(Fe-Ni系合金)等。又，亦可於支持基板101設置有將支持基板101與記憶體晶粒MD1A 連接之絕緣性之接著劑104。
複數個記憶體晶粒MD1A ～MD1H 分別以正面成為安裝基板103側、背面成為與安裝基板103相反側之方式配置。又，複數個記憶體晶粒MD1A ～MD1H 排列於Z方向。又，複數個記憶體晶粒MD1A ～MD1H 分別具備：複數個貫通導電部106，其等自記憶體晶粒MD1B ～MD1H 之背面(圖3中之上表面)以至正面(圖3中之下表面)設置；背面電極107，其連接於該等複數個貫通電極之背面側之端部(圖3中之上端部)；及正面電極108，其連接於該等複數個貫通電極之正面側之端部(圖3中之下端部)。再者，記憶體晶粒MD1A 可具有貫通導電部106及背面電極107，亦可不具有貫通導電部106及背面電極107。該等複數個記憶體晶粒MD1A ～MD1H 經由貫通導電部106、背面電極107及正面電極108而相互電性地連接。
再者，如參照圖2所說明般，記憶體晶粒MD1A ～MD1H 具備複數個端子。圖3之貫通導電部106作為該等複數個端子之任一者發揮功能。例如，該等複數個貫通導電部106中之一部分作為供給電源電壓VCC 、電源電壓VCCQ 或接地電壓VSS 之端子發揮功能。又，該等複數個貫通導電部106中之一部分作為資料信號輸入輸出端子DQ0～DQ7發揮功能。又，該等複數個貫通導電部106中之一部分作為時脈信號輸入輸出端子DQS、/DQS發揮功能。又，該等複數個貫通導電部106中之一部分作為外部控制端子/CE、CLE、ALE、/WE、RE、/RE發揮功能。又，該等複數個貫通導電部106中之一部分作為端子RY/(/BY)發揮功能。
又，記憶體晶粒MD1H 之正面(圖3中之下表面)具備設置於記憶體晶粒MD1H 之正面之連接配線109、與正面電極108及連接配線109對應地設置之連接電極110、設置於連接配線109之焊墊電極111。
控制晶粒CD以正面成為與安裝基板103相反側、背面成為安裝基板103側之方式配置。控制晶粒CD具備設置於正面(圖3中之上表面)之複數個連接電極112a、112b。該等複數個連接電極分別連接於設置於記憶體晶粒MD1H 之連接電極110。控制晶粒CD經由複數個連接電極112a而與複數個記憶體晶粒MD1A ～MD1H 電性地連接。又，控制晶粒CD經由複數個連接電極112b而與主電腦20(圖1)電性地連接。
於安裝基板103之正面(圖3中之上表面)設置有印刷配線113、以及覆蓋安裝基板103之正面及印刷配線113之側面之阻焊劑114。印刷配線113經由凸塊電極115連接於設置於記憶體晶粒MD1H 之正面之焊墊電極111。
於安裝基板103之背面(圖3中之下表面)設置有印刷配線116、以及覆蓋安裝基板103之背面及印刷配線116之側面之阻焊劑117。印刷配線116與設置於正面之印刷配線113電性地連接。又，於印刷配線116之一部分設置有凸塊電極118。
再者，設置於安裝基板103之正面側之支持基板101、記憶體晶粒MD1A ～MD1H 及控制晶粒CD藉由樹脂構件119而密封。
再者，圖3所示之構成只不過為例示，具體之構成能夠適當調整。例如，於圖3所示之例中，記憶體晶粒MD1A ～MD1H 及控制晶粒CD設置於安裝基板103。於此種構成中，複數個記憶體晶粒MD1 及控制晶粒CD包含於一個封裝內。然而，控制晶粒CD亦可包含於與記憶體晶粒MD1 不同之封裝。
圖4A係表示記憶體晶粒MD1 之構成例之模式性的仰視圖。
如圖4A所示，記憶體晶粒MD1 具備半導體基板200。於圖示之例中，於半導體基板200設置有排列於X方向之2個記憶胞陣列區域RMCA 。又，於該等記憶胞陣列區域RMCA 之間設置有貫通電極區域RTSV 。又，於半導體基板200之Y方向之端部設置有沿X方向延伸之周邊電路區域RPC 。
圖4B係表示記憶體晶粒MD1 之構成例之模式性的剖視圖。圖4B中表示了將圖4A所示之構成沿著A-A'線、B-B'線、C-C'線切斷且自箭頭方向觀察之剖面。
如圖4B所示，記憶體晶粒MD1 具備設置於半導體基板200之正面之元件層LD 、及設置於元件層LD 之正面側保護層LP 。
半導體基板200例如係包括包含硼(B)或其他P型雜質之P型矽(Si)之半導體基板。於半導體基板200之正面(圖4B中之上表面)例如設置有包含磷(P)、砷(As)或其他N型雜質之N型阱區域200N、包含硼(B)或其他P型雜質之P型阱區域200P、及絕緣區域200I。
例如，於半導體基板200之正面(圖4B中之上表面)中與記憶胞陣列區域RMCA 對應之部分，形成有包含N型阱區域200N及P型阱區域200P之雙重阱構造。P型阱區域200P作為記憶胞陣列MCA(圖2)之一部分發揮功能。
又，例如，於半導體基板200之正面(圖4B中之上表面)中與周邊電路區域RPC 對應之部分，存在由電晶體Tr、電容器等構成之周邊電路PC。
又，例如，於半導體基板200之正面(圖4B中之上表面)中與貫通電極區域RTSV 對應之部分，亦可設置有絕緣區域200ITSV 。又，於半導體基板200之背面(圖4B中之下表面)中與貫通電極區域RTSV 對應之部分，設置有N型之雜質區域200NTSV 。雜質區域200NTSV 沿著半導體基板200之背面設置。N型之雜質區域200NTSV 例如包含磷(P)、砷(As)或其他N型之雜質。又，於半導體基板200中與貫通電極區域RTSV 對應之部分，設置有自上述絕緣區域200ITSV 以至上述雜質區域200NTSV 貫通半導體基板200之貫通孔HTSV1 。又，於該貫通孔HTSV1 之內周面設置有氧化矽(SiO2 )等絕緣層201。又，於該貫通孔HTSV1 之內部，介隔絕緣層201設置有基板貫通電極202。基板貫通電極202作為上述貫通導電部106(圖3、圖4A)之一部分發揮功能。
於元件層LD 之記憶胞陣列區域RMCA ，設置有排列於Y方向之複數個記憶體區塊BLK。記憶體區塊BLK具備排列於Z方向之複數個導電層210、沿Z方向延伸之複數個半導體層220、以及分別設置於複數個導電層210與複數個半導體層220之間之複數個閘極絕緣膜230。導電層210係沿X方向延伸之大致板狀之導電層。導電層210亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。半導體層220沿X方向及Y方向以特定之圖案排列。半導體層220例如係多晶矽(Si)等半導體層。閘極絕緣膜230例如具備氧化矽(SiO2 )等隧道絕緣膜、氮化矽(SiN)等電荷儲存膜、及氧化矽(SiO2 )等阻擋絕緣膜。再者，閘極絕緣膜230亦可具備多晶矽等浮動閘極來代替氮化矽(SiN)等電荷儲存膜。
又，於元件層LD 之記憶胞陣列區域RMCA ，設置有沿Z方向延伸且連接於半導體基板200之正面之導電層240。又，於該導電層240與半導體基板200之連接部分，設置有N型之雜質區域241。導電層240例如設置於記憶體區塊BLK之間。導電層240例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。對N型之雜質區域241例如注入有磷(P)、砷(As)或其他N型之雜質。
於元件層LD 之周邊電路區域RPC 及貫通電極區域RTSV ，設置有設置於半導體基板200之正面之複數個絕緣層251、設置於複數個絕緣層251之正面之複數個半導體層252、設置於複數個半導體層252之正面之複數個絕緣層253、設置於複數個絕緣層253之正面之複數個導電層254、及設置於複數個導電層254之正面之複數個絕緣層255。絕緣層251例如包含氧化矽(SiO2 )等。半導體層252例如包含多晶矽(Si)等。絕緣層253例如包含氧化矽(SiO2 )等。導電層254例如包含多晶矽(Si)與鎢(W)等金屬膜之積層膜等。絕緣層255例如包含氮化矽(SiN)等。
於該等構成(絕緣層251、半導體層252、絕緣層253、導電層254、絕緣層255)中設置於周邊電路區域RPC 者之至少一部分作為電晶體Tr之一部分發揮功能。此種半導體層252與半導體基板200之除絕緣區域200I以外之區域對向。又，此種導電層254連接於半導體層252。
又，於該等構成(絕緣層251、半導體層252、絕緣層253、導電層254、絕緣層255)中設置於貫通電極區域RTSV 者之至少一部分作為上述貫通導電部106(圖3、圖4A)之一部分發揮功能。此種半導體層252例如與半導體基板200之絕緣區域200ITSV 對向。又，此種導電層254連接於半導體層252。
又，於元件層LD 之周邊電路區域RPC 及貫通電極區域RTSV ，設置有沿Z方向延伸且連接於導電層254之接點CS1 、及沿Z方向延伸且連接於半導體基板200之正面之接點CS2 。又，於接點CS2 與半導體基板200之連接部分設置有雜質區域256。接點CS1 、CS2 例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。可對雜質區域256例如注入磷(P)、砷(As)或其他N型之雜質，亦可注入硼(B)或其他P型之雜質。
該等構成(接點CS1 、接點CS2 )中設置於周邊電路區域RPC 者之至少一部分與上述電晶體Tr一起作為上述周邊電路PC(圖2)之一部分發揮功能。
又，該等構成(接點CS2 )中設置於貫通電極區域RTSV 者之至少一部分作為上述貫通導電部106(圖3、圖4A)之一部分發揮功能。
又，於元件層LD 之記憶胞陣列區域RMCA 、周邊電路區域RPC 及貫通電極區域RTSV ，設置有設置於較記憶體區塊BLK、導電層240等靠記憶體晶粒MD1 之正面側(圖4B之上方)之金屬配線層M0、M1、M2。金屬配線層M0具備複數條配線m0。該等複數條配線m0亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。金屬配線層M1具備複數條配線m1。該等複數條配線m1亦可包含氮化鈦(TiN)等障壁導電膜及銅(Cu)等金屬膜之積層膜等。金屬配線層M2具備複數條配線m2。該等複數條配線m2亦可包含氮化鈦(TiN)等障壁導電膜及鋁(Al)等金屬膜之積層膜等。
金屬配線層M0中之複數條配線m0中設置於記憶胞陣列區域RMCA 之配線m0MCA 連接於導電層240。金屬配線層M1中之複數條配線m1中設置於記憶胞陣列區域RMCA 之配線m1MCA 連接於半導體層220。
又，金屬配線層M0、M1、M2中之複數條配線m0、m1、m2中設置於周邊電路區域RPC 之配線m0PC 、m1PC 、m2PC 連接於接點CS1 、CS2 。該等配線m0PC 、m1PC 、m2PC 與上述電晶體Tr一起作為上述周邊電路PC(圖2)之一部分發揮功能。
又，金屬配線層M0、M1、M2中之複數條配線m0、m1、m2中設置於貫通電極區域RTSV 之配線m0TSV 、m1TSV 、m2TSV 連接於接點CS1 。該等配線m0TSV 、m1TSV 、m2TSV 作為上述貫通導電部106(圖3、圖4A)之一部分發揮功能。又，雖然省略圖示，但是該等構成中之一部分連接於配線m0PC 、m1PC 、m2PC 。
正面側保護層LP 具備設置於元件層LD 之正面(圖4B中之上表面)之無機系保護膜261、及設置於該無機系保護膜261之正面之有機系保護膜262。無機系保護膜261例如包含氧化矽(SiO2 )、氮化矽(SiN)或包含該等之積層膜。有機系保護膜262例如包含聚醯亞胺系之樹脂、或酚系之樹脂。
例如，於正面側保護層LP 中與貫通電極區域RTSV 對應之部分，設置有貫通無機系保護膜261及有機系保護膜262之貫通孔HTSV2 。又，於該貫通孔HTSV2 之內部設置有參照圖3所說明之正面電極108。
圖4C係表示記憶體晶粒MD1 之構成例之模式性的俯視圖。圖4C表示了將圖4A所示之構成顛倒後觀察之剖面。圖5係表示記憶體晶粒MD1 之構成例之模式性的剖視圖。圖5表示了將圖4A所示之構成沿著D-D'線切斷且自箭頭方向觀察之剖面。
如圖5所示，於本實施方式之記憶體晶粒MD1 之貫通電極區域RTSV ，設置有相分離配置之複數個貫通導電部106。又，於半導體基板200之背面(圖5中之下表面)，與該等複數個貫通導電部106對應地設置有複數個雜質區域200NTSV 。該等複數個雜質區域200NTSV 相互分離而配置。又，該等複數個雜質區域200NTSV 分別介隔絕緣層201而與基板貫通電極202之外周面對向。又，如圖4C所示，該等複數個雜質區域200NTSV 分別以於半導體基板200之背面中遍及全周包圍基板貫通電極202之外周面之方式設置。
圖6及圖7係表示記憶體晶粒MD1 之構成例之模式性的剖視圖。圖6表示了由圖5之E所示之部分之放大圖。圖7表示由圖6之F所示之部分之放大圖。
例如，如圖6所示，本實施方式之絕緣層201具備氧化矽(SiO2 )等絕緣層311、氮化矽(SiN)等絕緣層312、氧化矽(SiO2 )等絕緣層313。絕緣層311、絕緣層312及絕緣層313設置於半導體基板200之背面。又，絕緣層313具備設置於貫通孔HTSV1 之內周面之部分，該貫通孔HTSV1 設置於半導體基板200。
又，例如，如圖6所示，本實施方式之基板貫通電極202具備氮化鈦(TiN)等障壁導電層321、銅(Cu)等晶種層322、及鎳(Ni)等金屬層323。該等構成沿著設置於半導體基板200之貫通孔HTSV1 之內周面沿Z方向延伸。又，例如，如圖7所示，該等構成連接於元件層LD 中之配線m0TSV 、m1TSV 、m2TSV 等構成。
又，例如，如圖6所示，本實施方式之背面電極107具備銅(Cu)等基底金屬層371、及包含錫(Sn)等之凸塊電極372。該等構成設置於基板貫通電極202之記憶體晶粒MD1 之背面側之面(圖6中之下表面)。
又，例如，如圖6所示，本實施方式之正面電極108具備氮化鈦(TiN)等障壁導電層381、包含鎳(Ni)等之凸塊電極382、及金(Au)等金屬層383。障壁導電層381沿著貫通孔HTSV2 之內周面及底面設置。凸塊電極382填埋於貫通孔HTSV2 之內部。金屬層383覆蓋凸塊電極382之圖6中之上表面。
接下來，參照圖8～圖17，對本實施方式之記憶體晶粒MD1 之製造方法進行說明。圖8～圖17係用以對該製造方法進行說明之模式性的剖視圖。圖8～圖12表示了與圖5對應之部分。圖13～圖17表示了與圖6對應之部分。
圖8所示之構造具備半導體基板200A、設置於半導體基板200A之正面之元件層LD 、設置於元件層LD 之正面之正面側保護層LP 、設置於正面側保護層LP 之正面電極108、覆蓋正面側保護層LP 及正面電極108之接著劑層S1、以及經由接著劑層S1連接於正面側保護層LP 及正面電極108之支持基板S2。半導體基板200A基本上與參照圖4A等所說明之半導體基板200相同地構成。然而，半導體基板200A具有大於半導體基板200之厚度。又，於半導體基板200A之背面未設置雜質區域200NTSV 。又，於半導體基板200A未設置貫通孔HTSV1 。
於本實施方式之製造方法中，如圖9所示，削掉半導體基板200A之背面之一部分，使半導體基板200A之Z方向之厚度變小。
接下來，如圖10所示，於半導體基板200A之背面塗佈抗蝕劑R1。又，藉由光微影法等方法進行圖案化，於抗蝕劑R1形成開口op1。
接下來，如圖11所示，經由開口op1對半導體基板200A之背面注入磷(P)、砷(As)或其他N型之雜質。藉此，於半導體基板200A之背面形成雜質區域200NTSV 。
接下來，如圖12所示，剝離抗蝕劑R1。
接下來，如圖13所示，於半導體基板200A之背面形成絕緣層311及絕緣層312。該工序例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)等方法而進行。
接下來，如圖14所示，於半導體基板200A之背面塗佈抗蝕劑R2。又，藉由光微影法等方法而進行圖案化，於抗蝕劑R2形成開口op2。
接下來，如圖15所示，經由開口op2，於半導體基板200A形成貫通孔HTSV1 。該工序例如藉由RIE(Reactive Ion Etching，反應性離子蝕刻)等方法而進行。藉由該工序而形成半導體基板200。
接下來，如圖16所示，剝離抗蝕劑R2。
接下來，如圖17所示，於絕緣層312之正面(圖17中之下表面)以及貫通孔HTSV1 之內周面及底面形成絕緣層313。該工序例如藉由CVD等方法而進行。藉由該工序，形成絕緣層201。
然後，於貫通孔HTSV1 之內部形成基板貫通電極202(圖6)，於基板貫通電極202之一端(圖6中之下表面)形成背面電極107，藉此形成如參照圖4A至圖7所說明之記憶體晶粒MD1 。又，將已形成之記憶體晶粒MD1 於支持基板101(圖3)積層複數個，將該等構成搭載於安裝基板103(圖3)，藉由樹脂構件119(圖3)而密封，藉此形成如參照圖3所說明之記憶體系統10。
此處，於此種記憶體系統10之製造工序中，存在絕緣層313(圖6)中設置於半導體基板200之背面與貫通孔HTSV1 之交界附近之部分(由圖6之G所示之部分)產生裂痕之情形。此處，例如於對半導體基板200供給接地電壓VSS ，對基板貫通電極202供給大於接地電壓VSS 之電壓之情形時，有於半導體基板200與基板貫通電極202之間產生洩漏電流之虞。
因此，於本實施方式中，於半導體基板200之背面與貫通孔HTSV1 之交界附近，設置有N型之雜質區域200NTSV 。根據此種構成，即使絕緣層313之上述部分產生裂痕，亦藉由空乏層而將雜質區域200NTSV 與半導體基板200之其他部分電性地切斷，從而能夠抑制上述洩漏電流。
又，於本實施方式中，例如參照圖4C及圖5所說明，於半導體基板200之背面，設置有與複數個基板貫通電極202對應之複數個雜質區域200NTSV 。根據此種構成，例如，即便於供給接地電壓VSS 之基板貫通電極202之附近產生絕緣層313之裂痕，且供給電源電壓VCC 或電源電壓VCCQ 之基板貫通電極202之附近產生絕緣層313之裂痕之情形時，亦可使各雜質區域200NTSV 為電性獨立之狀態。藉此，能夠抑制基板貫通電極202之間之洩漏電流。
[第2實施方式]
圖18及圖19係表示第2實施方式之記憶體系統之構成例之模式性的剖視圖。圖19表示了由圖18之H所示之部分之放大圖。
本實施方式之記憶體系統基本上與第1實施方式之記憶體系統10相同地構成。但是，本實施方式之記憶體系統具備記憶體晶粒MD2 來代替記憶體晶粒MD1 。記憶體晶粒MD2 基本上與記憶體晶粒MD1 相同地構成。但是，本實施方式之記憶體晶粒MD2 具備半導體基板200'來代替半導體基板200。本實施方式之半導體基板200'基本上與半導體基板200相同地構成。但是，未於本實施方式之半導體基板200'之背面設置雜質區域200NTSV 。又，於形成於本實施方式之半導體基板200'之貫通孔HTSV1 之內周面設置有雜質區域200NTSV '。雜質區域200NTSV '沿著貫通孔HTSV1 之內周面沿Z方向延伸。再者，該雜質區域200NTSV '沿著基板貫通電極202之外周面沿Z方向延伸。
接下來，參照圖20～圖26，對本實施方式之記憶體晶粒MD2 之製造方法進行說明。圖20～圖26係用以對該製造方法進行說明之模式性的剖視圖。圖20～圖26表示了與圖19對應之部分。
本實施方式之製造方法至參照圖9所說明之工序為止，與第1實施方式之製造方法相同。
於本實施方式之製造方法中，如圖20所示，於半導體基板200A之背面形成絕緣層311及絕緣層312。該工序例如藉由CVD等方法而進行。
接下來，如圖21所示，於半導體基板200A之背面塗佈抗蝕劑R2。又，藉由光微影法等方法而進行圖案化，於抗蝕劑R2形成開口op2。
接下來，如圖22所示，經由開口op2而於半導體基板200A形成貫通孔HTSV1 。該工序例如藉由RIE等方法而進行。
接下來，如圖23及圖24所示，經由開口op2對貫通孔HTSV1 之內周面注入磷(P)、砷(As)或其他N型之雜質。於該工序中，對半導體基板200A之背面自傾斜方向(與Z方向交叉之方向)注入雜質。於該工序中，例如亦可將注入雜質之工序、與以Z軸為中心使半導體基板200A旋轉之工序交替地進行複數次。又，於該工序中，例如，亦可一面以Z軸為中心使半導體基板200A旋轉一面注入雜質。藉由該工序，形成半導體基板200'。
接下來，如圖25所示，剝離抗蝕劑R2。
接下來，如圖26所示，於絕緣層312之正面(圖26中之下表面)、以及貫通孔HTSV1 之內周面及底面形成絕緣層313。該工序例如藉由CVD等方法而進行。藉由該工序而形成絕緣層201。
然後，於貫通孔HTSV1 之內部形成基板貫通電極202(圖18、圖19)，於基板貫通電極202之一端(圖18、圖19中之下表面)形成背面電極107，藉此，形成如參照圖18、圖19所說明之記憶體晶粒MD2 。又，將已形成之記憶體晶粒MD2 於支持基板101(圖3)積層複數個，將該等構成搭載於安裝基板103(圖3)，藉由樹脂構件119(圖3)而密封，藉此形成第2實施方式之記憶體系統。
於第2實施方式中，亦與第1實施方式相同地，能夠抑制基板貫通電極202、與半導體基板200'之除雜質區域200NTSV '以外之區域之間的洩漏電流。
又，於第2實施方式中，亦與第1實施方式相同地，能夠抑制基板貫通電極202之間之洩漏電流。
又，於第1實施方式中，例如，於參照圖10所說明之工序中於半導體基板200A之背面形成使用於雜質之注入之抗蝕劑R1，於參照圖14所說明之工序中於半導體基板200A之背面形成使用於貫通孔HTSV1 之形成之抗蝕劑R2。另一方面，於第2實施方式中，例如參照圖21～圖24所說明，雜質之注入及貫通孔HTSV1 之形成均使用抗蝕劑R2。根據第2實施方式之方法，存在藉由省略抗蝕劑R1之塗佈工序及圖案化工序，而能夠較第1實施方式之方法廉價地製造半導體記憶裝置之情形。
[第3實施方式]
圖27係表示第3實施方式之記憶體系統之構成例之模式性的剖視圖。
本實施方式之記憶體系統基本上與第1實施方式之記憶體系統10相同地構成。但是，本實施方式之記憶體系統具備記憶體晶粒MD3 來代替記憶體晶粒MD1 。記憶體晶粒MD3 基本上與記憶體晶粒MD1 相同地構成。但是，本實施方式之記憶體晶粒MD3 具備半導體基板200''來代替半導體基板200。本實施方式之半導體基板200''基本上與半導體基板200相同地構成。但是，未於本實施方式之半導體基板200''之背面設置雜質區域200NTSV 。又，於本實施方式之半導體基板200''之背面及貫通孔HTSV1 之內周面設置有雜質區域200NTSV ''。雜質區域200NTSV ''具備與雜質區域200NTSV 相同地形成之背面部200n1 、及與雜質區域200NTSV '相同地形成之貫通孔部200n2 。
本實施方式之製造方法至參照圖15所說明之工序為止，與第1實施方式之製造方法相同。於本實施方式之製造方法中，對圖15所示之構造，與第2實施方式之製造方法相同地進行參照圖23等所說明之工序以後之工序。
於第3實施方式中，亦與第1實施方式相同地，能夠抑制基板貫通電極202、與半導體基板200''之除雜質區域200NTSV ''以外之區域之間的洩漏電流。
又，於第3實施方式中，與第1實施方式相同地，能夠抑制基板貫通電極202之間之洩漏電流。
又，第3實施方式之雜質區域200NTSV ''具備與雜質區域200NTSV 相同地形成之背面部200n1 、及與雜質區域200NTSV '相同地形成之貫通孔部200n2 。因此，於如上所述之裂痕朝向半導體基板200''之正面側延伸之情形時，朝向半導體基板200''之背面側延伸之情形時，均能夠較佳地抑制洩漏電流。
[其他實施方式]
以上，對第1實施方式～第3實施方式之半導體記憶裝置進行了說明。然而，該等實施方式之半導體記憶裝置只不過為例示，具體之構成、動作等能夠適當調整。
例如參照圖4C及圖5所說明，於第1實施方式中，設置於半導體基板200之背面之複數個雜質區域200NTSV 相互分離而配置。然而，例如圖28所示，當於X方向或Y方向上相鄰之2個以上之基板貫通電極202均作為供給電源電壓VCC 之端子發揮功能之情形時，與該等基板貫通電極202對應之雜質區域200NTSV '''亦可設為共通之區域。再者，例如，如圖29所示，與此種基板貫通電極202對應之配線m0TSV 、m1TSV 、m2TSV 之至少一者亦可相互連接。關於供給電源電壓VCCQ 之端子、及供給接地電壓VSS 之端子亦相同。
又，如參照圖4C等所說明，於第1實施方式中，關於設置於記憶體晶粒MD1 之所有基板貫通電極202，表示了設置與該等對應之雜質區域200NTSV 之示例。然而，例如圖30及圖31所示，關於複數個基板貫通電極202中作為供給接地電壓VSS 之端子發揮功能者，亦可省略與該等對應之雜質區域200NTSV 。
又，於第1實施方式～第3實施方式中，對半導體基板200、200'、200''係P型之半導體基板，雜質區域200NTSV 、200NTSV '、200NTSV ''係N型之雜質區域之示例進行了說明。然而，例如，亦可設置N型之半導體基板來代替P型之半導體基板，設置P型之雜質區域來代替N型之雜質區域。
例如，圖32所例示之記憶體晶粒MDN 基本上與第1實施方式之記憶體晶粒MD1 相同地構成。但是，記憶體晶粒MDN 具備半導體基板400來代替半導體基板200。半導體基板400基本上與半導體基板200相同地構成。但是，半導體基板400係N型之半導體基板而並非P型之半導體基板。又，未於半導體基板400之背面設置雜質區域200NTSV 。又，於半導體基板400之背面設置有雜質區域400PTSV 。雜質區域400PTSV 基本上與第1實施方式之雜質區域200NTSV 相同地構成。但是，雜質區域400PTSV 係P型之雜質區域而並非N型之雜質區域。再者，於圖示之例中，雜質區域400PTSV 設置於與第1實施方式之雜質區域200NTSV 相同之範圍。然而，例如，亦可將雜質區域400PTSV 設置於與第2實施方式之雜質區域200NTSV '或第3實施方式之雜質區域200NTSV ''相同之範圍。
對本發明之幾個實施方式進行了說明，但該等實施方式係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他各種方式實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施方式或其變化包含在發明之範圍或主旨中，並且包含在申請專利範圍中所記載之發明及其均等範圍中。 [相關申請案]
本申請案享有以日本專利申請案2020-43028號(申請日：2020年3月12日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
10:記憶體系統 20:主電腦 101:支持基板 102:樹脂構件 103:安裝基板 104:接著劑 106:貫通導電部 107:背面電極 108:正面電極 109:連接配線 110:連接電極 111:焊墊電極 112a:連接電極 112b:連接電極 113:印刷配線 114:阻焊劑 115:凸塊電極 116:印刷配線 117:阻焊劑 118:凸塊電極 119:樹脂構件 200:半導體基板 200':半導體基板 200'':半導體基板 200A:半導體基板 200ITSV :絕緣區域 200n1 :背面部 200n2 :貫通孔部 200NTSV :N型之雜質區域 200NTSV ':雜質區域 200NTSV '':雜質區域 200NTSV ''':雜質區域 201:絕緣層 202:基板貫通電極 210:導電層 220:半導體層 230:閘極絕緣膜 240:導電層 241:N型之雜質區域 251:絕緣層 252:半導體層 253:絕緣層 254:導電層 255:絕緣層 261:無機系保護膜 262:有機系保護膜 311:絕緣層 312:絕緣層 313:絕緣層 321:障壁導電層 322:晶種層 323:金屬層 371:基底金屬層 372:凸塊電極 381:障壁導電層 382:凸塊電極 383:金屬層 400:半導體基板 400PTSV :雜質區域 ADD:位址資料 ADR:位址暫存器 ALE:外部控制端子 BLK:記憶體區塊 CA:行位址 CD:控制晶粒 /CE:外部控制端子 CLE:外部控制端子 CM:快取記憶體 CMD:指令資料 CMR:指令暫存器 CS1 :接點 CS2 :接點 CTR:邏輯電路 DAT:資料 DB:匯流排 DBUS:資料匯流排 DQ0～DQ7:資料信號輸入輸出端子 DQS:時脈信號輸入輸出端子 /DQS:時脈信號輸入輸出端子 HTSV1 :貫通孔 HTSV2 :貫通孔 I/O:輸入輸出控制電路 LD :元件層 LP :正面側保護層 M0:金屬配線層 m0MCA :配線 m0PC :配線 m0TSV :配線 M1:金屬配線層 m1MCA :配線 m1PC :配線 m1TSV :配線 M2:金屬配線層 m2PC :配線 m2TSV :配線 MCA:記憶胞陣列 MD1 :記憶體晶粒 MD1A ～MD1H :記憶體晶粒 MD2 :記憶體晶粒 MD3 :記憶體晶粒 MD4 :記憶體晶粒 MD5 :記憶體晶粒 MDN :記憶體晶粒 op1:開口 op2開口 PC:周邊電路 R2:抗蝕劑 RA:列位址 RD:列解碼器 RE:外部控制端子 /RE:外部控制端子 RMCA :記憶胞陣列區域 RPC :周邊電路區域 RTSV :貫通電極區域 RY/(/BY):端子 S1:接著劑層 S2:支持基板 SAM:感測放大器模組 SQC:定序器 STR:狀態暫存器 VCC :電源電壓 VCCQ :電源電壓 VSS :接地電壓 VG:電壓產生電路 /WE:外部控制端子
圖1係表示第1實施方式之記憶體系統10之構成之模式性的框圖。 圖2係表示第1實施方式之記憶體晶粒MD1 之構成之模式性的框圖。 圖3係表示第1實施方式之記憶體系統10之構成例之模式性的剖視圖。 圖4A係表示記憶體晶粒MD1 之構成例之模式性的仰視圖。 圖4B係表示記憶體晶粒MD1 之構成例之模式性的剖視圖。 圖4C係表示記憶體晶粒MD1 之構成例之模式性的俯視圖。 圖5係表示記憶體晶粒MD1 之構成例之模式性的剖視圖。 圖6係表示記憶體晶粒MD1 之構成例之模式性的剖視圖。 圖7係表示記憶體晶粒MD1 之構成例之模式性的剖視圖。 圖8～17係用以對記憶體晶粒MD1 之製造方法進行說明之模式性的剖視圖。 圖18係表示第2實施方式之記憶體晶粒MD2 之構成例之模式性的剖視圖。 圖19係表示記憶體晶粒MD2 之構成例之模式性的剖視圖。 圖20～26係用以對記憶體晶粒MD2 之製造方法進行說明之模式性的剖視圖。 圖27係表示第3實施方式之記憶體晶粒MD3 之構成例之模式性的剖視圖。 圖28係表示其他實施方式之記憶體晶粒MD4 之構成例之模式性的俯視圖。 圖29係表示記憶體晶粒MD4 之構成例之模式性的剖視圖。 圖30係表示其他實施方式之記憶體晶粒MD5 之構成例之模式性的俯視圖。 圖31係表示記憶體晶粒MD5 之構成例之模式性的剖視圖。 圖32係表示記憶體晶粒MDN 之構成例之模式性的剖視圖。
106:貫通導電部
107:背面電極
108:正面電極
200:半導體基板
200ITSV:絕緣區域
200NTSV:N型之雜質區域
201:絕緣層
202:基板貫通電極
LD:元件層
LP:正面側保護層
MD1:記憶體晶粒
RTSV:貫通電極區域

Claims (20)

  1. 一種半導體記憶裝置，其具備： 半導體基板，其具備第1面及第2面； 第1電極及第2電極，其等設置於上述半導體基板之第1面側； 第3電極及第4電極，其等設置於上述半導體基板之第2面側； 第1貫通電極，其沿與上述第1面及上述第2面相交叉之第1方向延伸， 且於上述第1方向之一端連接於上述第1電極，於上述第1方向之另一端連接於上述第3電極； 第2貫通電極，其沿上述第1方向延伸，且於上述第1方向之一端連接於上述第2電極， 於上述第1方向之另一端連接於上述第4電極；及 第1絕緣層，其設置於上述半導體基板與上述第1貫通電極之間及 上述半導體基板與上述第2貫通電極之間；且 上述第1絕緣層具備： 第1部分，其設置於上述半導體基板與上述第1貫通電極之間；及 第2部分，其設置於上述半導體基板與上述第2貫通電極之間； 上述半導體基板於上述第2面側設置有： N型之第1雜質區域，其隔著上述第1部分而與上述第1貫通電極之外周面對向；及 N型之第2雜質區域，其隔著上述第2部分而與上述第2貫通電極之外周面對向，且與上述N型之第1雜質區域相分離；且 於上述N型之第1雜質區域與上述N型之第2雜質區域之間，與上述N型之第1雜質區域接觸而設置有P型之第3雜質區域。
  2. 如請求項1之半導體記憶裝置，其中 上述N型之第1雜質區域於自上述第1方向觀察時，於上述半導體基板之上述第2面側包圍上述第1貫通電極之外周； 上述N型之第2雜質區域於自上述第1方向觀察時，於上述半導體基板之上述第2面側包圍上述第2貫通電極之外周。
  3. 如請求項1之半導體記憶裝置，其中 上述P型之第3雜質區域與上述N型之第2雜質區域接觸。
  4. 如請求項1之半導體記憶裝置，其中 上述P型之第3雜質區域與上述第1絕緣層接觸。
  5. 如請求項1之半導體記憶裝置，其中 上述第2貫通電極係與上述第1貫通電極相分離而設置。
  6. 如請求項1之半導體記憶裝置，其中 上述半導體基板於上述第1面側設置有： 第1絕緣區域，其於自上述第1方向觀察時，隔著上述第1部分包圍上述第1貫通電極；及 第2絕緣區域，其於自上述第1方向觀察時，隔著上述第2部分包圍上述第2貫通電極，且與上述第1絕緣區域相分離。
  7. 如請求項1之半導體記憶裝置，其中 上述半導體基板於上述第1面側， 進而具有第1絕緣區域，上述第1絕緣區域於自上述第1方向觀察時，隔著上述第1部分包圍上述第1貫通電極；且 上述N型之第1雜質區域自上述第1貫通電極之上述第2面側至上述第1絕緣區域為止沿著外周面延伸。
  8. 如請求項7之半導體記憶裝置，其中 上述半導體基板於上述第1面側， 進而具有第2絕緣區域，上述第2絕緣區域於自上述第1方向觀察時，隔著上述第2部分包圍上述第2貫通電極；且 上述N型之第2雜質區域自上述第2貫通電極之上述第2面側至上述第2絕緣區域為止沿著外周面延伸。
  9. 如請求項1之半導體記憶裝置，其具備： 電路區域，其具有設置於上述半導體基板之上述第1面側之複數個電晶體； 第1電壓供給線，其對上述電路區域供給第1電壓； 第2電壓供給線，其對上述電路區域供給第2電壓； 第1信號供給線，其對上述電路區域供給第1信號；及 第2信號供給線，其對上述電路區域供給第2信號；且 上述第1電極連接於：上述第1電壓供給線、上述第2電壓供給線、上述第1信號供給線及上述第2信號供給線中之任一者； 上述第2電極連接於：上述第1電壓供給線、上述第2電壓供給線、上述第1信號供給線及上述第2信號供給線中之除連接於上述第1電極者以外之任一者。
  10. 如請求項1之半導體記憶裝置，其具備： 第5電極，其設置於上述半導體基板之上述第1面側； 第6電極，其設置於上述半導體基板之上述第2面側；及 第3貫通電極，其沿上述第1方向延伸，且於上述第1方向之一端連接於上述第5電極，於上述第1方向之另一端連接於上述第6電極；且 上述第1絕緣層具備設置於上述半導體基板與上述第3貫通電極之間之第3部分， 上述N型之第1雜質區域隔著上述第3部分而與上述第3貫通電極之外周面對向， 上述第1貫通電極設置於上述第2貫通電極與上述第3貫通電極之間。
  11. 如請求項10之半導體記憶裝置，其具備： 電路區域，其具有設置於上述半導體基板之上述第1面側之複數個電晶體； 第1電壓供給線，其對上述電路區域供給第1電壓； 第2電壓供給線，其對上述電路區域供給第2電壓； 第1信號供給線，其對上述電路區域供給第1信號；及 第2信號供給線，其對上述電路區域供給第2信號；且 上述第1電極連接於：上述第1電壓供給線、上述第2電壓供給線、上述第1信號供給線及上述第2信號供給線中之任一者； 上述第2電極連接於：上述第1電壓供給線、上述第2電壓供給線、上述第1信號供給線及上述第2信號供給線中之除連接於上述第1電極者以外之任一者； 上述第5電極電性地連接於上述第1電極。
  12. 一種半導體記憶裝置，其具備： 半導體基板，其具備第1面及第2面； 第1電極及第2電極，其等設置於上述半導體基板之第1面側； 第3電極及第4電極，其等設置於上述半導體基板之第2面側； 第1貫通電極，其沿與上述第1面及上述第2面相交叉之第1方向延伸， 且於上述第1方向之一端連接於上述第1電極，於上述第1方向之另一端連接於上述第3電極； 第2貫通電極，其沿上述第1方向延伸，且於上述第1方向之一端連接於上述第2電極， 於上述第1方向之另一端連接於上述第4電極；及 第1絕緣層，其設置於：上述半導體基板與上述第1貫通電極之間及 上述半導體基板與上述第2貫通電極之間；且 上述第1絕緣層具備： 第1部分，其設置於上述半導體基板與上述第1貫通電極之間；及 第2部分，其設置於上述半導體基板與上述第2貫通電極之間； 上述半導體基板具備： N型之第1雜質區域，其隔著上述第1部分而與上述第1貫通電極之外周面對向； N型之第2雜質區域，其隔著上述第2部分而與上述第2貫通電極之外周面對向，且與N型之上述第1雜質區域相分離； P型之第3雜質區域，其處於上述N型之第1雜質區域與上述N型之第2雜質區域之間，且與上述N型之第1雜質區域接觸； 第1絕緣區域，其於上述第1面側，自上述第1方向觀察時，隔著上述第1部分包圍上述第1貫通電極；及 第2絕緣區域，其於上述第1面側，自上述第1方向觀察時，隔著上述第2部分包圍上述第2貫通電極，且與上述第1絕緣區域相分離；且 上述N型之第1雜質區域自上述第1貫通電極之上述第2面側至上述第1絕緣區域為止沿著外周面延伸， 上述N型之第2雜質區域自上述第2貫通電極之上述第2面側至上述第2絕緣區域為止沿著外周面延伸。
  13. 如請求項12之半導體記憶裝置，其中 上述N型之第1雜質區域於自上述第1方向觀察時，於上述半導體基板之上述第2面側包圍上述第1貫通電極之外周； 上述N型之第2雜質區域於自上述第1方向觀察時，於上述半導體基板之上述第2面側包圍上述第2貫通電極之外周。
  14. 如請求項12之半導體記憶裝置，其中 上述P型之第3雜質區域與上述N型之第2雜質區域接觸。
  15. 如請求項12之半導體記憶裝置，其中 上述P型之第3雜質區域與上述第1絕緣層接觸。
  16. 如請求項12之半導體記憶裝置，其中 上述第2貫通電極係與上述第1貫通電極相分離而設置。
  17. 如請求項12之半導體記憶裝置，其具備： 電路區域，其具有設置於上述半導體基板之上述第1面側之複數個電晶體； 第1電壓供給線，其對上述電路區域供給第1電壓； 第2電壓供給線，其對上述電路區域供給第2電壓； 第1信號供給線，其對上述電路區域供給第1信號；及 第2信號供給線，其對上述電路區域供給第2信號；且 上述第1電極連接於：上述第1電壓供給線、上述第2電壓供給線、上述第1信號供給線及上述第2信號供給線中之任一者， 上述第2電極連接於：上述第1電壓供給線、上述第2電壓供給線、上述第1信號供給線及上述第2信號供給線中之除連接於上述第1電極者以外之任一者。
  18. 一種半導體記憶裝置，其具備： 半導體基板，其具備第1面及第2面； 第1電極及第2電極，其等設置於上述半導體基板之第1面側； 第3電極及第4電極，其等設置於上述半導體基板之第2面側； 第1貫通電極，其沿與上述第1面及上述第2面相交叉之第1方向延伸， 且於上述第1方向之一端連接於上述第1電極， 於上述第1方向之另一端連接於上述第3電極； 第2貫通電極，其沿上述第1方向延伸，且於上述第1方向之一端連接於上述第2電極， 於上述第1方向之另一端連接於上述第4電極；及 第1絕緣層，其設置於上述半導體基板與上述第1貫通電極之間及 上述半導體基板與上述第2貫通電極之間；且 上述第1絕緣層具備： 第1部分，其設置於上述半導體基板與上述第1貫通電極之間；及 第2部分，其設置於上述半導體基板與上述第2貫通電極之間； 上述半導體基板於上述第2面側具備： N型之第1雜質區域，其隔著上述第1部分而與上述第1貫通電極之外周面對向；及 P型之第2雜質區域，其與上述N型之第1雜質區域接觸；且 上述第2貫通電極與上述N型之第1雜質區域相分離。
  19. 如請求項18之半導體記憶裝置，其具備： 電路區域，其具有設置於上述半導體基板之上述第1面側之複數個電晶體； 第1電壓供給線，其對上述電路區域供給作為接地電壓之第1電壓； 第2電壓供給線，其對上述電路區域供給第2電壓；及 信號供給線，其對上述電路區域供給第1信號；且 上述第1電極連接於上述第2電壓供給線或上述信號供給線， 上述第2電極連接於上述第1電壓供給線。
  20. 請求項18之半導體記憶裝置，其中 上述半導體基板於上述第2面側具備N型之第3雜質區域，上述N型之第3雜質區域隔著上述第2部分而與上述第2貫通電極之外周面對向。
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