CN113394196A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN113394196A
CN113394196A CN202110204196.6A CN202110204196A CN113394196A CN 113394196 A CN113394196 A CN 113394196A CN 202110204196 A CN202110204196 A CN 202110204196A CN 113394196 A CN113394196 A CN 113394196A
Authority
CN
China
Prior art keywords
electrode
semiconductor substrate
supply line
impurity region
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110204196.6A
Other languages
English (en)
Other versions
CN113394196B (zh
Inventor
瀬户基司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN113394196A publication Critical patent/CN113394196A/zh
Application granted granted Critical
Publication of CN113394196B publication Critical patent/CN113394196B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

实施方式的半导体存储装置具备：半导体衬底，具备第1面及第2面；第1电极及第2电极，设置在半导体衬底的第1面侧；第3电极及第4电极，设置在半导体衬底的第2面侧；第1贯通电极，沿第1方向延伸且连接于第1电极及第3电极；第2贯通电极，沿第1方向延伸且连接于第2电极及第4电极；以及第1绝缘层，设置在半导体衬底与第1贯通电极之间及半导体衬底与第2贯通电极之间。另外，第1绝缘层具备：第1部分，设置在半导体衬底与第1贯通电极之间；以及第2部分，设置在半导体衬底与第2贯通电极之间。进而，半导体衬底在第2面侧设置着：N型的第1杂质区域，隔着第1部分而与第1贯通电极的外周面对向；以及N型的第2杂质区域，隔着第2部分而与第2贯通电极的外周面对向，且与第1杂质区域相分离。另外，在第1杂质区域与第2杂质区域之间，与第1杂质区域接触而设置着P型的第3杂质区域。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2020-43028号(申请日：2020年3月12日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本实施方式关于一种半导体存储装置。
背景技术
已知有一种半导体存储装置，具备：半导体衬底，具备第1面及第2面；第1电极及第2电极，设置在半导体衬底的第1面侧；第3电极及第4电极，设置在半导体衬底的第2面侧；第1贯通电极，沿与第1面及第2面交叉的第1方向延伸且在第1方向的一端连接于第1电极，在第1方向的另一端连接于第3电极；以及第2贯通电极，沿第1方向延伸且在第1方向的一端连接于第2电极，在第1方向的另一端连接于第4电极。
发明内容
实施方式提供一种可靠性较高的半导体存储装置。
一实施方式的半导体存储装置具备：半导体衬底，具备第1面及第2面；第1电极及第2电极，设置在半导体衬底的第1面侧；第3电极及第4电极，设置在半导体衬底的第2面侧；第1贯通电极，沿与第1面及第2面交叉的第1方向延伸，且在第1方向的一端连接于第1电极，在第1方向的另一端连接于第3电极；第2贯通电极，沿第1方向延伸，且在第1方向的一端连接于第2电极，在第1方向的另一端连接于第4电极；以及第1绝缘层，设置在半导体衬底与第1贯通电极之间及半导体衬底与第2贯通电极之间。另外，第1绝缘层具备：第1部分，设置在半导体衬底与第1贯通电极之间；以及第2部分，设置在半导体衬底与第2贯通电极之间。进而，半导体衬底在第2面侧设置着：N型的第1杂质区域，隔着第1部分而与第1贯通电极的外周面对向；以及N型的第2杂质区域，隔着第2部分而与第2贯通电极的外周面对向，且与第1杂质区域相分离。另外，在第1杂质区域与第2杂质区域之间，与第1杂质区域接触而设置着P型的第3杂质区域。
附图说明
图1是表示第1实施方式的存储器系统10的构成的示意性的框图。
图2是表示第1实施方式的存储器裸片MD1的构成的示意性的框图。
图3是表示第1实施方式的存储器系统10的构成例的示意性的剖视图。
图4A是表示存储器裸片MD1的构成例的示意性的仰视图。
图4B是表示存储器裸片MD1的构成例的示意性的剖视图。
图4C是表示存储器裸片MD1的构成例的示意性的俯视图。
图5是表示存储器裸片MD1的构成例的示意性的剖视图。
图6是表示存储器裸片MD1的构成例的示意性的剖视图。
图7是表示存储器裸片MD1的构成例的示意性的剖视图。
图8～17是用来对存储器裸片MD1的制造方法进行说明的示意性的剖视图。
图18是表示第2实施方式的存储器裸片MD2的构成例的示意性的剖视图。
图19是表示存储器裸片MD2的构成例的示意性的剖视图。
图20～26是用来对存储器裸片MD2的制造方法进行说明的示意性的剖视图。
图27是表示第3实施方式的存储器裸片MD3的构成例的示意性的剖视图。
图28是表示其它实施方式的存储器裸片MD4的构成例的示意性的俯视图。
图29是表示存储器裸片MD4的构成例的示意性的剖视图。
图30是表示其它实施方式的存储器裸片MD5的构成例的示意性的俯视图。
图31是表示存储器裸片MD5的构成例的示意性的剖视图。
图32是表示存储器裸片MDN的构成例的示意性的剖视图。
具体实施方式
接下来，参照附图对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只不过为一例，并不表示意图限定本发明。另外，以下的附图是示意性的图，为了方便说明，有时省略一部分构成等。另外，有时对在多个实施方式中共通的部分标注相同的符号并省略说明。
另外，在本说明书中言及“半导体存储装置”的情况下，有时是指存储器裸片，也有时是指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制裸片的存储器系统。进而，也有时是指智能手机、平板终端、个人计算机等包含主机的构成。
另外，在本说明书中，在言及第1构成“电连接”于第2构成的情况下，可为第1构成直接连接于第2构成，也可为第1构成经由配线、半导体构件或晶体管等而连接于第2构成。例如，在将3个晶体管串联连接的情况下，即便第2个晶体管为断开(OFF)状态，第1个晶体管也“电连接”于第3个晶体管。
另外，在本说明书中，在言及第1构成在第2构成与第3构成“之间连接”的情况下，有时是指第1构成、第2构成及第3构成串联连接，且第1构成设置在第2构成及第3构成的电流路径上。
另外，在本说明书中，有时将沿着特定面的方向称为第1方向，将沿着该特定面与第1方向交叉的方向称为第2方向，将与该特定面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可与说明书中所例示的X方向、Y方向及Z方向的任一个方向对应，也可不对应。
[第1实施方式]
图1是表示第1实施方式的存储器系统10的构成的示意性的框图。
存储器系统10根据从主机20发送的信号，进行用户数据的读出、写入、抹除等。存储器系统10例如是存储器芯片、存储卡、SSD或其它的能够存储用户数据的系统。存储器系统10具备：多个存储器裸片MD1，存储用户数据；以及控制裸片CD，连接于这些多个存储器裸片MD1及主机20。控制裸片CD例如具备处理器、RAM(Random Access Memory，随机存取存储器)等，且进行逻辑地址与物理地址的转换、比特错误检测/纠正、垃圾回收(压缩)、损耗均衡等处理。
图2是表示第1实施方式的存储器裸片MD1的构成的示意性的框图。此外，图2图示了多个控制端子等。这些多个控制端子存在表示为与高态有效信号(正逻辑信号)对应的控制端子的情况、表示为与低态有效信号(负逻辑信号)对应的控制端子的情况、以及表示为与高态有效信号及低态有效信号这两者对应的控制端子的情况。在图2中，与低态有效信号对应的控制端子的符号包含上线(overline)。在本说明书中，与低态有效信号对应的控制端子的符号包含斜杠(“/”)。
如图2所示，存储器裸片MD1具备存储数据的存储单元阵列MCA、及连接于存储单元阵列MCA的周边电路PC。周边电路PC具备电压产生电路VG、行解码器RD、感测放大器模块SAM、及序列发生器SQC。另外，周边电路PC具备高速缓冲存储器CM、地址寄存器ADR、指令寄存器CMR、及状态寄存器STR。另外，周边电路PC具备输入输出控制电路I/O、及逻辑电路CTR。
存储单元阵列MCA包含多条位线、多条字线、以及连接于这些多条位线及字线的多个存储单元。这些多个存储单元存储1比特或多比特的数据。作为存储单元阵列MCA，能够应用各种构成。例如，存储单元阵列MCA也可在栅极绝缘膜包含电荷蓄积膜、强介电膜或其它存储器膜的存储器晶体管。另外，存储单元阵列MCA也可为包含GeSbTe等硫属化物膜且硫属化物膜的结晶状态根据写入动作而变化的相变存储器。另外，存储单元阵列MCA也可为包含对向配置的一对强磁性膜、及设置在这些强磁性膜之间的隧道绝缘膜，且所述强磁性膜的磁化方向根据写入动作而变化的MRAM(Magnetoresistive Random Access Memory，磁阻式随机存取存储器)。另外，存储单元阵列MCA也可为包含一对电极、及设置在这些电极之间的金属氧化物等，且根据写入动作而所述电极彼此经由氧缺陷等丝状路径等导通的ReRAM(Resistance Random Access Memory，阻变随机存取存储器)。另外，存储单元阵列MCA也可为具备电容器及晶体管，且在写入动作及读出动作时进行对电容器的充放电的DRAM(Dynamic Random Access Memory，动态随机存取存储器)。另外，存储单元阵列MCA也可具有其它构成。
电压产生电路VG例如包含稳压器等降压电路、电荷泵电路等升压电路等。这些降压电路、升压电路等分别连接于供给电源电压VCC及接地电压VSS的端子。电压产生电路VG例如根据来自序列发生器SQC的控制信号，产生在对存储单元阵列MCA的读出动作、写入动作及抹除动作时施加至位线、字线等的多种动作电压，并同时输出至多条电压供给线。从电压供给线输出的动作电压根据来自序列发生器SQC的控制信号而适当调整。
行解码器RD例如具备：地址解码器，将地址数据ADD中的行地址RA解码；及开关电路，根据地址解码器的输出信号使存储单元阵列MCA中的字线适当与电压供给线导通。
感测放大器模块SAM具备连接于存储单元阵列MCA中的多条位线的多个感测放大器单元。感测放大器单元分别具备连接于位线的感测电路及开关电路、以及连接于这些感测电路及开关电路的锁存电路。锁存电路锁存从存储单元读出的读出数据及写入至存储单元的写入数据。感测电路在读出动作等时，将与位线的电压或电流的大小对应的数据作为读出数据锁存在锁存电路。开关电路在写入动作等时，与锁存在锁存电路的写入数据对应地，使与写入数据的各比特对应的电压供给线与位线导通。
高速缓冲存储器CM经由数据总线DBUS连接于感测放大器模块SAM内的锁存电路。高速缓冲存储器CM具备与感测放大器模块SAM内的多个锁存电路对应的多个锁存电路。在高速缓冲存储器CM中锁存与读出数据及写入数据对应的数据DAT。
此外，感测放大器模块SAM或高速缓冲存储器CM具备未图示的解码电路及开关电路。解码电路将保存在地址寄存器ADR的列地址CA解码。开关电路也可为根据解码电路的输出信号，而使与列地址CA对应的锁存电路与总线DB导通者。另外，开关电路也可为根据解码电路的输出信号，而使与列地址CA对应的位线与感测放大器单元导通者。
序列发生器SQC将保存在指令寄存器CMR的指令数据CMD依次解码，并对行解码器RD、感测放大器模块SAM、及电压产生电路VG输出内部控制信号。另外，序列发生器SQC适当将表示自身状态的状态数据ST输出至状态寄存器STR。另外，序列发生器SQC产生就绪/忙碌信号，并输出至端子RY/(/BY)。
输入输出控制电路I/O具备数据信号输入输出端子DQ0～DQ7、时钟信号输入输出端子DQS、/DQS、以及连接于数据信号输入输出端子DQ0～DQ7的比较器等输入电路及OCD(Off Chip Driver，芯片外驱动器)电路等输出电路。另外，输入输出电路I/O具备连接于这些输入电路及输出电路的移位寄存器、以及缓冲电路。输入电路、输出电路、移位寄存器及缓冲电路分别连接于供给电源电压VCCQ及接地电压VSS的端子。经由数据信号输入输出端子DQ0～DQ7输入的数据根据来自逻辑电路CTR的内部控制信号，从缓冲电路输出至高速缓冲存储器CM、地址寄存器ADR或指令寄存器CMR。另外，经由数据信号输入输出端子DQ0～DQ7输出的数据根据来自逻辑电路CTR的内部控制信号，而从高速缓冲存储器CM或状态寄存器STR输入至缓冲电路。
逻辑电路CTR经由外部控制端子/CE、CLE、ALE、/WE、RE、/RE从控制裸片CD接收外部控制信号，并根据外部控制信号对输入输出控制电路I/O输出内部控制信号。
图3是表示第1实施方式的存储器系统10的构成例的示意性的剖视图。
此外，在以下的说明中，表示存储器系统10具备8个存储器裸片MD1A～MD1H作为所述存储器裸片MD1的例。但是，这样的构成只不过为例示，所安装的存储器裸片MD1的数量能够适当调整。
另外，在以下的说明中，将相对于图3所例示的安装衬底103的正面平行的特定方向称为X方向，将相对于该正面平行且与X方向垂直的方向称为Y方向，将相对于该正面垂直的方向称为Z方向。
本实施方式的存储器系统10具备支持衬底101、积层在支持衬底101的多个存储器裸片MD1A～MD1H、及将这些多个存储器裸片MD1A～MD1H密封的树脂构件102。另外，本实施方式的存储器系统10具备连接于存储器裸片MD1H的控制裸片CD、及安装这些构成的安装衬底103。
支持衬底101例如也可为引线框架等金属板。支持衬底101的材料例如可为铜(Cu)等，也可为42合金(Fe-Ni系合金)等。另外，也可在支持衬底101设置着将支持衬底101与存储器裸片MD1A连接的绝缘性的接着剂104。
多个存储器裸片MD1A～MD1H分别以正面成为安装衬底103侧、背面成为与安装衬底103相反侧的方式配置。另外，多个存储器裸片MD1A～MD1H排列在Z方向。另外，多个存储器裸片MD1A～MD1H分别具备：多个贯通导电部106，从存储器裸片MD1B～MD1H的背面(图3中的上表面)以至正面(图3中的下表面)设置；背面电极107，连接于这些多个贯通电极的背面侧的端部(图3中的上端部)；及正面电极108，其连接于这些多个贯通电极的正面侧的端部(图3中的下端部)。此外，存储器裸片MD1A可具有贯通导电部106及背面电极107，也可不具有贯通导电部106及背面电极107。这些多个存储器裸片MD1A～MD1H经由贯通导电部106、背面电极107及正面电极108而相互电连接。
此外，像参照图2所说明的一样，存储器裸片MD1A～MD1H具备多个端子。图3的贯通导电部106作为这些多个端子的任一个端子发挥功能。例如，这些多个贯通导电部106中的一部分作为供给电源电压VCC、电源电压VCCQ或接地电压VSS的端子发挥功能。另外，这些多个贯通导电部106中的一部分作为数据信号输入输出端子DQ0～DQ7发挥功能。另外，这些多个贯通导电部106中的一部分作为时钟信号输入输出端子DQS、/DQS发挥功能。另外，这些多个贯通导电部106中的一部分作为外部控制端子/CE、CLE、ALE、/WE、RE、/RE发挥功能。另外，这些多个贯通导电部106中的一部分作为端子RY/(/BY)发挥功能。
另外，存储器裸片MD1H的正面(图3中的下表面)具备设置在存储器裸片MD1H的正面的连接配线109、与正面电极108及连接配线109对应地设置的连接电极110、设置在连接配线109的焊垫电极111。
控制裸片CD以正面成为与安装衬底103相反侧、背面成为安装衬底103侧的方式配置。控制裸片CD具备设置在正面(图3中的上表面)的多个连接电极112a、112b。这些多个连接电极分别连接于设置在存储器裸片MD1H的连接电极110。控制裸片CD经由多个连接电极112a而与多个存储器裸片MD1A～MD1H电连接。另外，控制裸片CD经由多个连接电极112b而与主机20(图1)电连接。
在安装衬底103的正面(图3中的上表面)设置着印刷配线113、以及覆盖安装衬底103的正面及印刷配线113的侧面的阻焊剂114。印刷配线113经由凸块电极115连接于设置在存储器裸片MD1H的正面的焊垫电极111。
在安装衬底103的背面(图3中的下表面)设置着印刷配线116、以及覆盖安装衬底103的背面及印刷配线116的侧面的阻焊剂117。印刷配线116与设置在正面的印刷配线113电连接。另外，在印刷配线116的一部分设置着凸块电极118。
此外，设置在安装衬底103的正面侧的支持衬底101、存储器裸片MD1A～MD1H及控制裸片CD利用树脂构件119而密封。
此外，图3所示的构成只不过为例示，具体的构成能够适当调整。例如，在图3所示的例中，存储器裸片MD1A～MD1H及控制裸片CD设置在安装衬底103。在这样的构成中，多个存储器裸片MD1及控制裸片CD包含在一个封装内。然而，控制裸片CD也可包含在与存储器裸片MD1不同的封装。
图4A是表示存储器裸片MD1的构成例的示意性的仰视图。
如图4A所示，存储器裸片MD1具备半导体衬底200。在图示的例中，在半导体衬底200设置着排列在X方向的2个存储单元阵列区域RMCA。另外，在这些存储单元阵列区域RMCA之间设置着贯通电极区域RTSV。另外，在半导体衬底200的Y方向的端部设置着沿X方向延伸的周边电路区域RPC。
图4B是表示存储器裸片MD1的构成例的示意性的剖视图。图4B中表示了将图4A所示的构成沿着A-A'线、B-B'线、C-C'线切断且从箭头方向观察的截面。
如图4B所示，存储器裸片MD1具备设置在半导体衬底200的正面的元件层LD、及设置在元件层LD的正面侧保护层LP。
半导体衬底200例如是包括包含硼(B)或其它P型杂质的P型硅(Si)的半导体衬底。在半导体衬底200的正面(图4B中的上表面)例如设置着包含磷(P)、砷(As)或其它N型杂质的N型阱区域200N、包含硼(B)或其它P型杂质的P型阱区域200P、及绝缘区域200I。
例如，在半导体衬底200的正面(图4B中的上表面)中与存储单元阵列区域RMCA对应的部分，形成有包含N型阱区域200N及P型阱区域200P的双重阱构造。P型阱区域200P作为存储单元阵列MCA(图2)的一部分发挥功能。
另外，例如，在半导体衬底200的正面(图4B中的上表面)中与周边电路区域RPC对应的部分，存在由晶体管Tr、电容器等构成的周边电路PC。
另外，例如，在半导体衬底200的正面(图4B中的上表面)中与贯通电极区域RTSV对应的部分，也可设置着绝缘区域200ITSV。另外，在半导体衬底200的背面(图4B中的下表面)中与贯通电极区域RTSV对应的部分，设置着N型的杂质区域200NTSV。杂质区域200NTSV沿着半导体衬底200的背面设置。N型的杂质区域200NTSV例如包含磷(P)、砷(As)或其它N型的杂质。另外，在半导体衬底200中与贯通电极区域RTSV对应的部分，设置着从所述绝缘区域200ITSV以至所述杂质区域200NTSV贯通半导体衬底200的贯通孔HTSV1。另外，在该贯通孔HTSV1的内周面设置着氧化硅(SiO2)等绝缘层201。另外，在该贯通孔HTSV1的内部，介隔绝缘层201设置着衬底贯通电极202。衬底贯通电极202作为所述贯通导电部106(图3、图4A)的一部分发挥功能。
在元件层LD的存储单元阵列区域RMCA，设置着排列在Y方向的多个存储器区块BLK。存储器区块BLK具备排列在Z方向的多个导电层210、沿Z方向延伸的多个半导体层220、以及分别设置在多个导电层210与多个半导体层220之间的多个栅极绝缘膜230。导电层210是沿X方向延伸的大致板状的导电层。导电层210也可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。半导体层220沿X方向及Y方向以特定的图案排列。半导体层220例如是多晶硅(Si)等半导体层。栅极绝缘膜230例如具备氧化硅(SiO2)等隧道绝缘膜、氮化硅(SiN)等电荷蓄积膜、及氧化硅(SiO2)等阻挡绝缘膜。此外，栅极绝缘膜230也可具备多晶硅等浮动栅极来代替氮化硅(SiN)等电荷蓄积膜。
另外，在元件层LD的存储单元阵列区域RMCA，设置着沿Z方向延伸且连接于半导体衬底200的正面的导电层240。另外，在该导电层240与半导体衬底200的连接部分，设置着N型的杂质区域241。导电层240例如设置在存储器区块BLK之间。导电层240例如也可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。对N型的杂质区域241例如注入着磷(P)、砷(As)或其它N型的杂质。
在元件层LD的周边电路区域RPC及贯通电极区域RTSV，设置着设置在半导体衬底200的正面的多个绝缘层251、设置在多个绝缘层251的正面的多个半导体层252、设置在多个半导体层252的正面的多个绝缘层253、设置在多个绝缘层253的正面的多个导电层254、及设置在多个导电层254的正面的多个绝缘层255。绝缘层251例如包含氧化硅(SiO2)等。半导体层252例如包含多晶硅(Si)等。绝缘层253例如包含氧化硅(SiO2)等。导电层254例如包含多晶硅(Si)与钨(W)等金属膜的积层膜等。绝缘层255例如包含氮化硅(SiN)等。
在这些构成(绝缘层251、半导体层252、绝缘层253、导电层254、绝缘层255)中设置在周边电路区域RPC者的至少一部分作为晶体管Tr的一部分发挥功能。这样的半导体层252与半导体衬底200的除绝缘区域200I以外的区域对向。另外，这样的导电层254连接于半导体层252。
另外，在这些构成(绝缘层251、半导体层252、绝缘层253、导电层254、绝缘层255)中设置在贯通电极区域RTSV者的至少一部分作为所述贯通导电部106(图3、图4A)的一部分发挥功能。这样的半导体层252例如与半导体衬底200的绝缘区域200ITSV对向。另外，这样的导电层254连接于半导体层252。
另外，在元件层LD的周边电路区域RPC及贯通电极区域RTSV，设置着沿Z方向延伸且连接于导电层254的接点CS1、及沿Z方向延伸且连接于半导体衬底200的正面的接点CS2。另外，在接点CS2与半导体衬底200的连接部分设置着杂质区域256。接点CS1、CS2例如也可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。可对杂质区域256例如注入磷(P)、砷(As)或其它N型的杂质，也可注入硼(B)或其它P型的杂质。
这些构成(接点CS1、接点CS2)中设置在周边电路区域RPC者的至少一部分与所述晶体管Tr一起作为所述周边电路PC(图2)的一部分发挥功能。
另外，这些构成(接点CS2)中设置在贯通电极区域RTSV者的至少一部分作为所述贯通导电部106(图3、图4A)的一部分发挥功能。
另外，在元件层LD的存储单元阵列区域RMCA、周边电路区域RPC及贯通电极区域RTSV，设置着设置在比存储器区块BLK、导电层240等靠存储器裸片MD1的正面侧(图4B的上方)的金属配线层M0、M1、M2。金属配线层M0具备多条配线m0。这些多条配线m0也可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。金属配线层M1具备多条配线m1。这些多条配线m1也可包含氮化钛(TiN)等障壁导电膜及铜(Cu)等金属膜的积层膜等。金属配线层M2具备多条配线m2。这些多条配线m2也可包含氮化钛(TiN)等障壁导电膜及铝(Al)等金属膜的积层膜等。
金属配线层M0中的多条配线m0中设置在存储单元阵列区域RMCA的配线m0MCA连接于导电层240。金属配线层M1中的多条配线m1中设置在存储单元阵列区域RMCA的配线m1MCA连接于半导体层220。
另外，金属配线层M0、M1、M2中的多条配线m0、m1、m2中设置在周边电路区域RPC的配线m0PC、m1PC、m2PC连接于接点CS1、CS2。这些配线m0PC、m1PC、m2PC与所述晶体管Tr一起作为所述周边电路PC(图2)的一部分发挥功能。
另外，金属配线层M0、M1、M2中的多条配线m0、m1、m2中设置在贯通电极区域RTSV的配线m0TSV、m1TSV、m2TSV连接于接点CS1。这些配线m0TSV、m1TSV、m2TSV作为所述贯通导电部106(图3、图4A)的一部分发挥功能。另外，虽然省略图示，但是这些构成中的一部分连接于配线m0PC、m1PC、m2PC。
正面侧保护层LP具备设置在元件层LD的正面(图4B中的上表面)的无机系保护膜261、及设置在该无机系保护膜261的正面的有机系保护膜262。无机系保护膜261例如包含氧化硅(SiO2)、氮化硅(SiN)或包含这些的积层膜。有机系保护膜262例如包含聚酰亚胺系的树脂、或酚系的树脂。
例如，在正面侧保护层LP中与贯通电极区域RTSV对应的部分，设置着贯通无机系保护膜261及有机系保护膜262的贯通孔HTSV2。另外，在该贯通孔HTSV2的内部设置着参照图3所说明的正面电极108。
图4C是表示存储器裸片MD1的构成例的示意性的俯视图。图4C表示了将图4A所示的构成颠倒后观察的截面。图5是表示存储器裸片MD1的构成例的示意性的剖视图。图5表示了将图4A所示的构成沿着D-D'线切断且从箭头方向观察的截面。
如图5所示，在本实施方式的存储器裸片MD1的贯通电极区域RTSV，设置着相分离配置的多个贯通导电部106。另外，在半导体衬底200的背面(图5中的下表面)，与这些多个贯通导电部106对应地设置着多个杂质区域200NTSV。这些多个杂质区域200NTSV相互分离而配置。另外，这些多个杂质区域200NTSV分别介隔绝缘层201而与衬底贯通电极202的外周面对向。另外，如图4C所示，这些多个杂质区域200NTSV分别以在半导体衬底200的背面中遍及全周包围衬底贯通电极202的外周面的方式设置。
图6及图7是表示存储器裸片MD1的构成例的示意性的剖视图。图6表示了由图5的E所示的部分的放大图。图7表示由图6的F所示的部分的放大图。
例如，如图6所示，本实施方式的绝缘层201具备氧化硅(SiO2)等绝缘层311、氮化硅(SiN)等绝缘层312、氧化硅(SiO2)等绝缘层313。绝缘层311、绝缘层312及绝缘层313设置在半导体衬底200的背面。另外，绝缘层313具备设置在贯通孔HTSV1的内周面的部分，该贯通孔HTSV1设置在半导体衬底200。
另外，例如，如图6所示，本实施方式的衬底贯通电极202具备氮化钛(TiN)等障壁导电层321、铜(Cu)等晶种层322、及镍(Ni)等金属层323。这些构成沿着设置在半导体衬底200的贯通孔HTSV1的内周面沿Z方向延伸。另外，例如，如图7所示，这些构成连接于元件层LD中的配线m0TSV、m1TSV、m2TSV等构成。
另外，例如，如图6所示，本实施方式的背面电极107具备铜(Cu)等基底金属层371、及包含锡(Sn)等的凸块电极372。这些构成设置在衬底贯通电极202的存储器裸片MD1的背面侧的面(图6中的下表面)。
另外，例如，如图6所示，本实施方式的正面电极108具备氮化钛(TiN)等障壁导电层381、包含镍(Ni)等的凸块电极382、及金(Au)等金属层383。障壁导电层381沿着贯通孔HTSV2的内周面及底面设置。凸块电极382填埋在贯通孔HTSV2的内部。金属层383覆盖凸块电极382的图6中的上表面。
接下来，参照图8～图17，对本实施方式的存储器裸片MD1的制造方法进行说明。图8～图17是用来对该制造方法进行说明的示意性的剖视图。图8～图12表示了与图5对应的部分。图13～图17表示了与图6对应的部分。
图8所示的构造具备半导体衬底200A、设置在半导体衬底200A的正面的元件层LD、设置在元件层LD的正面的正面侧保护层LP、设置在正面侧保护层LP的正面电极108、覆盖正面侧保护层LP及正面电极108的接着剂层S1、以及经由接着剂层S1连接于正面侧保护层LP及正面电极108的支持衬底S2。半导体衬底200A基本上与参照图4A等所说明的半导体衬底200相同地构成。然而，半导体衬底200A具有大于半导体衬底200的厚度。另外，在半导体衬底200A的背面未设置杂质区域200NTSV。另外，在半导体衬底200A未设置贯通孔HTSV1。
在本实施方式的制造方法中，如图9所示，削掉半导体衬底200A的背面的一部分，使半导体衬底200A的Z方向的厚度变小。
接下来，如图10所示，在半导体衬底200A的背面涂布抗蚀剂R1。另外，通过光刻法等方法进行图案化，在抗蚀剂R1形成开口op1。
接下来，如图11所示，经由开口op1对半导体衬底200A的背面注入磷(P)、砷(As)或其它N型的杂质。由此，在半导体衬底200A的背面形成杂质区域200NTSV。
接下来，如图12所示，剥离抗蚀剂R1。
接下来，如图13所示，在半导体衬底200A的背面形成绝缘层311及绝缘层312。该工序例如通过CVD(Chemical Vapor Deposition，化学气相沉积)等方法而进行。
接下来，如图14所示，在半导体衬底200A的背面涂布抗蚀剂R2。另外，通过光刻法等方法而进行图案化，在抗蚀剂R2形成开口op2。
接下来，如图15所示，经由开口op2，在半导体衬底200A形成贯通孔HTSV1。该工序例如通过RIE(Reactive Ion Etching，反应性离子蚀刻)等方法而进行。通过该工序而形成半导体衬底200。
接下来，如图16所示，剥离抗蚀剂R2。
接下来，如图17所示，在绝缘层312的正面(图17中的下表面)以及贯通孔HTSV1的内周面及底面形成绝缘层313。该工序例如通过CVD等方法而进行。通过该工序，形成绝缘层201。
然后，在贯通孔HTSV1的内部形成衬底贯通电极202(图6)，在衬底贯通电极202的一端(图6中的下表面)形成背面电极107，由此形成如参照图4A至图7所说明的存储器裸片MD1。另外，将已形成的存储器裸片MD1在支持衬底101(图3)积层多个，将这些构成搭载在安装衬底103(图3)，通过树脂构件119(图3)而密封，由此形成如参照图3所说明的存储器系统10。
此处，在这样的存储器系统10的制造工序中，存在绝缘层313(图6)中设置在半导体衬底200的背面与贯通孔HTSV1的交界附近的部分(由图6的G所示的部分)产生裂痕的情况。此处，例如在对半导体衬底200供给接地电压VSS，对衬底贯通电极202供给大于接地电压VSS的电压的情况下，有在半导体衬底200与衬底贯通电极202之间产生泄漏电流的可能性。
因此，在本实施方式中，在半导体衬底200的背面与贯通孔HTSV1的交界附近，设置着N型的杂质区域200NTSV。根据这样的构成，即使绝缘层313的所述部分产生裂痕，也通过耗尽层而将杂质区域200NTSV与半导体衬底200的其它部分电切断，从而能够抑制所述泄漏电流。
另外，在本实施方式中，例如，如参照图4C及图5所说明，在半导体衬底200的背面，设置着与多个衬底贯通电极202对应的多个杂质区域200NTSV。根据这样的构成，例如，即便在供给接地电压VSS的衬底贯通电极202的附近产生绝缘层313的裂痕，且供给电源电压VCC或电源电压VCCQ的衬底贯通电极202的附近产生绝缘层313的裂痕的情况下，也可使各杂质区域200NTSV为电独立的状态。由此，能够抑制衬底贯通电极202之间的泄漏电流。
[第2实施方式]
图18及图19是表示第2实施方式的存储器系统的构成例的示意性的剖视图。图19表示了由图18的H所示的部分的放大图。
本实施方式的存储器系统基本上与第1实施方式的存储器系统10相同地构成。但是，本实施方式的存储器系统具备存储器裸片MD2来代替存储器裸片MD1。存储器裸片MD2基本上与存储器裸片MD1相同地构成。但是，本实施方式的存储器裸片MD2具备半导体衬底200'来代替半导体衬底200。本实施方式的半导体衬底200'基本上与半导体衬底200相同地构成。但是，未在本实施方式的半导体衬底200'的背面设置杂质区域200NTSV。另外，在形成在本实施方式的半导体衬底200'的贯通孔HTSV1的内周面设置着杂质区域200NTSV'。杂质区域200NTSV'沿着贯通孔HTSV1的内周面沿Z方向延伸。此外，该杂质区域200NTSV'沿着衬底贯通电极202的外周面沿Z方向延伸。
接下来，参照图20～图26，对本实施方式的存储器裸片MD2的制造方法进行说明。图20～图26是用来对该制造方法进行说明的示意性的剖视图。图20～图26表示了与图19对应的部分。
本实施方式的制造方法至参照图9所说明的工序为止，与第1实施方式的制造方法相同。
在本实施方式的制造方法中，如图20所示，在半导体衬底200A的背面形成绝缘层311及绝缘层312。该工序例如通过CVD等方法而进行。
接下来，如图21所示，在半导体衬底200A的背面涂布抗蚀剂R2。另外，通过光刻法等方法而进行图案化，在抗蚀剂R2形成开口op2。
接下来，如图22所示，经由开口op2而在半导体衬底200A形成贯通孔HTSV1。该工序例如通过RIE等方法而进行。
接下来，如图23及图24所示，经由开口op2对贯通孔HTSV1的内周面注入磷(P)、砷(As)或其它N型的杂质。在该工序中，对半导体衬底200A的背面从倾斜方向(与Z方向交叉的方向)注入杂质。在该工序中，例如也可将注入杂质的工序、与以Z轴为中心使半导体衬底200A旋转的工序交替地进行复数次。另外，在该工序中，例如，也可一边以Z轴为中心使半导体衬底200A旋转一边注入杂质。通过该工序，形成半导体衬底200'。
接下来，如图25所示，剥离抗蚀剂R2。
接下来，如图26所示，在绝缘层312的正面(图26中的下表面)、以及贯通孔HTSV1的内周面及底面形成绝缘层313。该工序例如通过CVD等方法而进行。通过该工序而形成绝缘层201。
然后，在贯通孔HTSV1的内部形成衬底贯通电极202(图18、图19)，在衬底贯通电极202的一端(图18、图19中的下表面)形成背面电极107，由此，形成如参照图18、图19所说明的存储器裸片MD2。另外，将已形成的存储器裸片MD2在支持衬底101(图3)积层多个，将这些构成搭载在安装衬底103(图3)，通过树脂构件119(图3)而密封，由此形成第2实施方式的存储器系统。
在第2实施方式中，也与第1实施方式相同地，能够抑制衬底贯通电极202、与半导体衬底200'的除杂质区域200NTSV'以外的区域之间的泄漏电流。
另外，在第2实施方式中，也与第1实施方式相同地，能够抑制衬底贯通电极202之间的泄漏电流。
另外，在第1实施方式中，例如，在参照图10所说明的工序中在半导体衬底200A的背面形成使用在杂质的注入的抗蚀剂R1，在参照图14所说明的工序中在半导体衬底200A的背面形成使用在贯通孔HTSV1的形成的抗蚀剂R2。另一方面，在第2实施方式中，例如，如参照图21～图24所说明，杂质的注入及贯通孔HTSV1的形成均使用抗蚀剂R2。根据第2实施方式的方法，存在通过省略抗蚀剂R1的涂布工序及图案化工序，而能够比第1实施方式的方法廉价地制造半导体存储装置的情况。
[第3实施方式]
图27是表示第3实施方式的存储器系统的构成例的示意性的剖视图。
本实施方式的存储器系统基本上与第1实施方式的存储器系统10相同地构成。但是，本实施方式的存储器系统具备存储器裸片MD3来代替存储器裸片MD1。存储器裸片MD3基本上与存储器裸片MD1相同地构成。但是，本实施方式的存储器裸片MD3具备半导体衬底200”来代替半导体衬底200。本实施方式的半导体衬底200”基本上与半导体衬底200相同地构成。但是，未在本实施方式的半导体衬底200”的背面设置杂质区域200NTSV。另外，在本实施方式的半导体衬底200”的背面及贯通孔HTSV1的内周面设置着杂质区域200NTSV”。杂质区域200NTSV”具备与杂质区域200NTSV相同地形成的背面部200n1、及与杂质区域200NTSV'相同地形成的贯通孔部200n2。
本实施方式的制造方法至参照图15所说明的工序为止，与第1实施方式的制造方法相同。在本实施方式的制造方法中，对图15所示的构造，与第2实施方式的制造方法相同地进行参照图23等所说明的工序以后的工序。
在第3实施方式中，也与第1实施方式相同地，能够抑制衬底贯通电极202、与半导体衬底200”的除杂质区域200NTSV”以外的区域之间的泄漏电流。
另外，在第3实施方式中，与第1实施方式相同地，能够抑制衬底贯通电极202之间的泄漏电流。
另外，第3实施方式的杂质区域200NTSV”具备与杂质区域200NTSV相同地形成的背面部200n1、及与杂质区域200NTSV'相同地形成的贯通孔部200n2。因此，在如上所述的裂痕朝向半导体衬底200”的正面侧延伸的情况下，朝向半导体衬底200”的背面侧延伸的情况下，均能够较佳地抑制泄漏电流。
[其它实施方式]
以上，对第1实施方式～第3实施方式的半导体存储装置进行了说明。然而，这些实施方式的半导体存储装置只不过为例示，具体的构成、动作等能够适当调整。
例如，如参照图4C及图5所说明，在第1实施方式中，设置在半导体衬底200的背面的多个杂质区域200NTSV相互分离而配置。然而，例如，如图28所示，当在X方向或Y方向上相邻的2个以上的衬底贯通电极202均作为供给电源电压VCC的端子发挥功能的情况下，与这些衬底贯通电极202对应的杂质区域200NTSV”'也可设为共通的区域。此外，例如，如图29所示，与这样的衬底贯通电极202对应的配线m0TSV、m1TSV、m2TSV的至少一者也可相互连接。关于供给电源电压VCCQ的端子、及供给接地电压VSS的端子也相同。
另外，如参照图4C等所说明，在第1实施方式中，关于设置在存储器裸片MD1的所有衬底贯通电极202，表示了设置与这些对应的杂质区域200NTSV的示例。然而，例如，如图30及图31所示，关于多个衬底贯通电极202中作为供给接地电压VSS的端子发挥功能的衬底贯通电极202，也可省略与这些对应的杂质区域200NTSV。
另外，在第1实施方式～第3实施方式中，对半导体衬底200、200'、200”是P型的半导体衬底，杂质区域200NTSV、200NTSV'、200NTSV”是N型的杂质区域的示例进行了说明。然而，例如，也可设置N型的半导体衬底来代替P型的半导体衬底，设置P型的杂质区域来代替N型的杂质区域。
例如，图32所例示的存储器裸片MDN基本上与第1实施方式的存储器裸片MD1相同地构成。但是，存储器裸片MDN具备半导体衬底400来代替半导体衬底200。半导体衬底400基本上与半导体衬底200相同地构成。但是，半导体衬底400是N型的半导体衬底而并非P型的半导体衬底。另外，未在半导体衬底400的背面设置杂质区域200NTSV。另外，在半导体衬底400的背面设置着杂质区域400PTSV。杂质区域400PTSV基本上与第1实施方式的杂质区域200NTSV相同地构成。但是，杂质区域400PTSV是P型的杂质区域而并非N型的杂质区域。此外，在图示的例中，杂质区域400PTSV设置在与第1实施方式的杂质区域200NTSV相同的范围。然而，例如，也可将杂质区域400PTSV设置在与第2实施方式的杂质区域200NTSV'或第3实施方式的杂质区域200NTSV”相同的范围。
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，可在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及其均等范围中。

Claims (20)

1.一种半导体存储装置，其特征在于具备：
半导体衬底，具备第1面及第2面；
第1电极及第2电极，设置在所述半导体衬底的第1面侧；
第3电极及第4电极，设置在所述半导体衬底的第2面侧；
第1贯通电极，沿与所述第1面及所述第2面相交叉的第1方向延伸，
且在所述第1方向的一端连接于所述第1电极，在所述第1方向的另一端连接于所述第3电极；
第2贯通电极，沿所述第1方向延伸，且在所述第1方向的一端连接于所述第2电极，
在所述第1方向的另一端连接于所述第4电极；以及
第1绝缘层，设置在所述半导体衬底与所述第1贯通电极之间及
所述半导体衬底与所述第2贯通电极之间；且
所述第1绝缘层具备：
第1部分，设置在所述半导体衬底与所述第1贯通电极之间；以及
第2部分，设置在所述半导体衬底与所述第2贯通电极之间；
所述半导体衬底在所述第2面侧设置有：
N型的第1杂质区域，隔着所述第1部分而与所述第1贯通电极的外周面对向；以及
N型的第2杂质区域，隔着所述第2部分而与所述第2贯通电极的外周面对向，且与所述N型的第1杂质区域相分离；且
在所述N型的第1杂质区域与所述N型的第2杂质区域之间，与所述N型的第1杂质区域接触而设置有P型的第3杂质区域。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述N型的第1杂质区域在从所述第1方向观察时，在所述半导体衬底的所述第2面侧包围所述第1贯通电极的外周；
所述N型的第2杂质区域在从所述第1方向观察时，在所述半导体衬底的所述第2面侧包围所述第2贯通电极的外周。
3.根据权利要求1所述的半导体存储装置，其特征在于：
所述P型的第3杂质区域与所述N型的第2杂质区域接触。
4.根据权利要求1所述的半导体存储装置，其特征在于：
所述P型的第3杂质区域与所述第1绝缘层接触。
5.根据权利要求1所述的半导体存储装置，其特征在于：
所述第2贯通电极与所述第1贯通电极相分离而设置。
6.根据权利要求1所述的半导体存储装置，其特征在于：
所述半导体衬底在所述第1面侧设置有：
第1绝缘区域，在从所述第1方向观察时，隔着所述第1部分包围所述第1贯通电极；以及
第2绝缘区域，在从所述第1方向观察时，隔着所述第2部分包围所述第2贯通电极，且与所述第1绝缘区域相分离。
7.根据权利要求1所述的半导体存储装置，其特征在于：
所述半导体衬底在所述第1面侧，
进而具有第1绝缘区域，所述第1绝缘区域在从所述第1方向观察时，隔着所述第1部分包围所述第1贯通电极；且
所述N型的第1杂质区域从所述第1贯通电极的所述第2面侧到所述第1绝缘区域为止沿着外周面延伸。
8.根据权利要求7所述的半导体存储装置，其特征在于：
所述半导体衬底在所述第1面侧，
进而具有第2绝缘区域，所述第2绝缘区域在从所述第1方向观察时，隔着所述第2部分包围所述第2贯通电极；且
所述N型的第2杂质区域从所述第2贯通电极的所述第2面侧到所述第2绝缘区域为止沿着外周面延伸。
9.根据权利要求1所述的半导体存储装置，其特征在于具备：
电路区域，具有设置在所述半导体衬底的所述第1面侧的多个晶体管；
第1电压供给线，对所述电路区域供给第1电压；
第2电压供给线，对所述电路区域供给第2电压；
第1信号供给线，对所述电路区域供给第1信号；以及
第2信号供给线，对所述电路区域供给第2信号；且
所述第1电极连接于：所述第1电压供给线、所述第2电压供给线、所述第1信号供给线及所述第2信号供给线中的任一者；
所述第2电极连接于：所述第1电压供给线、所述第2电压供给线、所述第1信号供给线及所述第2信号供给线中的除连接于所述第1电极者以外的任一者。
10.根据权利要求1所述的半导体存储装置，其特征在于具备：
第5电极，设置在所述半导体衬底的所述第1面侧；
第6电极，设置在所述半导体衬底的所述第2面侧；以及
第3贯通电极，沿所述第1方向延伸，且在所述第1方向的一端连接于所述第5电极，在所述第1方向的另一端连接于所述第6电极；且
所述第1绝缘层具备设置在所述半导体衬底与所述第3贯通电极之间的第3部分，
所述N型的第1杂质区域隔着所述第3部分而与所述第3贯通电极的外周面对向，
所述第1贯通电极设置在所述第2贯通电极与所述第3贯通电极之间。
11.根据权利要求10所述的半导体存储装置，其特征在于具备：
电路区域，具有设置在所述半导体衬底的所述第1面侧的多个晶体管；
第1电压供给线，对所述电路区域供给第1电压；
第2电压供给线，对所述电路区域供给第2电压；
第1信号供给线，对所述电路区域供给第1信号；以及
第2信号供给线，对所述电路区域供给第2信号；且
所述第1电极连接于：所述第1电压供给线、所述第2电压供给线、所述第1信号供给线及所述第2信号供给线中的任一者；
所述第2电极连接于：所述第1电压供给线、所述第2电压供给线、所述第1信号供给线及所述第2信号供给线中的除连接于所述第1电极者以外的任一者；
所述第5电极电连接于所述第1电极。
12.一种半导体存储装置，其特征在于具备：
半导体衬底，具备第1面及第2面；
第1电极及第2电极，设置在所述半导体衬底的第1面侧；
第3电极及第4电极，设置在所述半导体衬底的第2面侧；
第1贯通电极，沿与所述第1面及所述第2面相交叉的第1方向延伸，
且在所述第1方向的一端连接于所述第1电极，在所述第1方向的另一端连接于所述第3电极；
第2贯通电极，沿所述第1方向延伸，且在所述第1方向的一端连接于所述第2电极，
在所述第1方向的另一端连接于所述第4电极；以及
第1绝缘层，设置在：所述半导体衬底与所述第1贯通电极之间及
所述半导体衬底与所述第2贯通电极之间；且
所述第1绝缘层具备：
第1部分，设置在所述半导体衬底与所述第1贯通电极之间；以及
第2部分，设置在所述半导体衬底与所述第2贯通电极之间；
所述半导体衬底具备：
N型的第1杂质区域，隔着所述第1部分而与所述第1贯通电极的外周面对向；
N型的第2杂质区域，隔着所述第2部分而与所述第2贯通电极的外周面对向，且与所述N型的第1杂质区域相分离；
P型的第3杂质区域，处在所述N型的第1杂质区域与所述N型的第2杂质区域之间，且与所述N型的第1杂质区域接触；
第1绝缘区域，在所述第1面侧，从所述第1方向观察时，隔着所述第1部分包围所述第1贯通电极；以及
第2绝缘区域，在所述第1面侧，从所述第1方向观察时，隔着所述第2部分包围所述第2贯通电极，且与所述第1绝缘区域相分离；且
所述N型的第1杂质区域从所述第1贯通电极的所述第2面侧到所述第1绝缘区域为止沿着外周面延伸，
所述N型的第2杂质区域从所述第2贯通电极的所述第2面侧到所述第2绝缘区域为止沿着外周面延伸。
13.根据权利要求12所述的半导体存储装置，其特征在于：
所述N型的第1杂质区域在从所述第1方向观察时，在所述半导体衬底的所述第2面侧包围所述第1贯通电极的外周；
所述N型的第2杂质区域在从所述第1方向观察时，在所述半导体衬底的所述第2面侧包围所述第2贯通电极的外周。
14.根据权利要求12所述的半导体存储装置，其特征在于：
所述P型的第3杂质区域与所述N型的第2杂质区域接触。
15.根据权利要求12所述的半导体存储装置，其特征在于：
所述P型的第3杂质区域与所述第1绝缘层接触。
16.根据权利要求12所述的半导体存储装置，其特征在于：
所述第2贯通电极与所述第1贯通电极相分离而设置。
17.根据权利要求12所述的半导体存储装置，其特征在于具备：
电路区域，具有设置在所述半导体衬底的所述第1面侧的多个晶体管；
第1电压供给线，对所述电路区域供给第1电压；
第2电压供给线，对所述电路区域供给第2电压；
第1信号供给线，对所述电路区域供给第1信号；以及
第2信号供给线，对所述电路区域供给第2信号；且
所述第1电极连接于：所述第1电压供给线、所述第2电压供给线、所述第1信号供给线及所述第2信号供给线中的任一者，
所述第2电极连接于：所述第1电压供给线、所述第2电压供给线、所述第1信号供给线及所述第2信号供给线中的除连接于所述第1电极者以外的任一者。
18.一种半导体存储装置，其特征在于具备：
半导体衬底，具备第1面及第2面；
第1电极及第2电极，设置在所述半导体衬底的第1面侧；
第3电极及第4电极，设置在所述半导体衬底的第2面侧；
第1贯通电极，沿与所述第1面及所述第2面相交叉的第1方向延伸，
且在所述第1方向的一端连接于所述第1电极，
在所述第1方向的另一端连接于所述第3电极；
第2贯通电极，沿所述第1方向延伸，且在所述第1方向的一端连接于所述第2电极，
在所述第1方向的另一端连接于所述第4电极；以及
第1绝缘层，设置在所述半导体衬底与所述第1贯通电极之间及
所述半导体衬底与所述第2贯通电极之间；且
所述第1绝缘层具备：
第1部分，设置在所述半导体衬底与所述第1贯通电极之间；以及
第2部分，设置在所述半导体衬底与所述第2贯通电极之间；
所述半导体衬底在所述第2面侧具备：
N型的第1杂质区域，隔着所述第1部分而与所述第1贯通电极的外周面对向；以及
P型的第2杂质区域，与所述N型的第1杂质区域接触；且
所述第2贯通电极与所述N型的第1杂质区域相分离。
19.根据权利要求18所述的半导体存储装置，其特征在于具备：
电路区域，具有设置在所述半导体衬底的所述第1面侧的多个晶体管；
第1电压供给线，对所述电路区域供给作为接地电压的第1电压；
第2电压供给线，对所述电路区域供给第2电压；以及
信号供给线，对所述电路区域供给第1信号；且
所述第1电极连接于所述第2电压供给线或所述信号供给线，
所述第2电极连接于所述第1电压供给线。
20.根据权利要求18所述的半导体存储装置，其特征在于：
所述半导体衬底在所述第2面侧具备N型的第3杂质区域，所述N型的第3杂质区域隔着所述第2部分而与所述第2贯通电极的外周面对向。
CN202110204196.6A 2020-03-12 2021-02-23 半导体存储装置 Active CN113394196B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020043028A JP7341927B2 (ja) 2020-03-12 2020-03-12 半導体記憶装置
JP2020-043028 2020-03-12

Publications (2)

Publication Number Publication Date
CN113394196A true CN113394196A (zh) 2021-09-14
CN113394196B CN113394196B (zh) 2024-09-03

Family

ID=77617269

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110204196.6A Active CN113394196B (zh) 2020-03-12 2021-02-23 半导体存储装置

Country Status (4)

Country Link
US (1) US11450682B2 (zh)
JP (1) JP7341927B2 (zh)
CN (1) CN113394196B (zh)
TW (1) TW202201721A (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005252283A (ja) * 1996-07-10 2005-09-15 Fujitsu Ltd 半導体装置とその製造方法
US20090108464A1 (en) * 2007-10-29 2009-04-30 Elpida Memory, Inc. Semiconductor device and method for manufacturing the same
JP2010278181A (ja) * 2009-05-28 2010-12-09 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US20130168832A1 (en) * 2012-01-04 2013-07-04 Kabushiki Kaisha Toshiba Semiconductor device
JP2013157498A (ja) * 2012-01-31 2013-08-15 Renesas Electronics Corp 半導体装置及びその製造方法
US20150132950A1 (en) * 2012-08-03 2015-05-14 Deok-Young Jung Semiconductor packages, methods of manufacturing the same, and semiconductor package structures including the same
US20160133742A1 (en) * 2014-11-10 2016-05-12 Rohm Co., Ltd. Semiconductor device having trench gate structure and method for manufacturing the semiconductor device
JP2017005057A (ja) * 2015-06-08 2017-01-05 ローム株式会社 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3602745B2 (ja) 1999-06-30 2004-12-15 株式会社東芝 半導体装置
US7767493B2 (en) 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
JP2007115896A (ja) 2005-10-20 2007-05-10 Sanyo Electric Co Ltd 化合物半導体装置
JP5524462B2 (ja) 2008-08-06 2014-06-18 シャープ株式会社 半導体装置
US8518764B2 (en) 2011-10-24 2013-08-27 Freescale Semiconductor, Inc. Semiconductor structure having a through substrate via (TSV) and method for forming
KR102013770B1 (ko) 2012-08-30 2019-08-23 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
JP6068954B2 (ja) 2012-11-28 2017-01-25 浜松ホトニクス株式会社 フォトダイオードアレイ
JP2014107469A (ja) 2012-11-29 2014-06-09 Tokyo Electron Ltd 半導体装置の製造方法及び製造装置
JP5982312B2 (ja) * 2013-03-22 2016-08-31 株式会社東芝 半導体装置
JP6479579B2 (ja) 2015-05-29 2019-03-06 東芝メモリ株式会社 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005252283A (ja) * 1996-07-10 2005-09-15 Fujitsu Ltd 半導体装置とその製造方法
US20090108464A1 (en) * 2007-10-29 2009-04-30 Elpida Memory, Inc. Semiconductor device and method for manufacturing the same
JP2010278181A (ja) * 2009-05-28 2010-12-09 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US20130168832A1 (en) * 2012-01-04 2013-07-04 Kabushiki Kaisha Toshiba Semiconductor device
JP2013157498A (ja) * 2012-01-31 2013-08-15 Renesas Electronics Corp 半導体装置及びその製造方法
US20150132950A1 (en) * 2012-08-03 2015-05-14 Deok-Young Jung Semiconductor packages, methods of manufacturing the same, and semiconductor package structures including the same
US20160133742A1 (en) * 2014-11-10 2016-05-12 Rohm Co., Ltd. Semiconductor device having trench gate structure and method for manufacturing the semiconductor device
JP2017005057A (ja) * 2015-06-08 2017-01-05 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
JP2021145048A (ja) 2021-09-24
CN113394196B (zh) 2024-09-03
US11450682B2 (en) 2022-09-20
US20210288062A1 (en) 2021-09-16
TW202201721A (zh) 2022-01-01
JP7341927B2 (ja) 2023-09-11

Similar Documents

Publication Publication Date Title
US10460771B2 (en) Semiconductor chip module and semiconductor package including the same
JP3980807B2 (ja) 半導体装置及び半導体モジュール
US9666240B2 (en) Semiconductor device with decreased overlapping area between redistribution lines and signal lines
CN117062440A (zh) 半导体存储装置
US11881465B2 (en) Semiconductor storage device with transistors of peripheral circuits on two chips
US11652056B2 (en) Semiconductor memory device and electronic system including the same
US9312241B2 (en) Semiconductor device
TW202209630A (zh) 半導體記憶裝置
JP2022035158A (ja) 半導体記憶装置
US20230083158A1 (en) Semiconductor device
US11538506B2 (en) Semiconductor device and semiconductor package including the semiconductor device
CN113394196A (zh) 半导体存储装置
TWI776477B (zh) 半導體記憶裝置
US11515254B2 (en) Semiconductor chip including penetrating electrodes, and semiconductor package including the semiconductor chip
US20090039529A1 (en) Integrated Circuit Having a Plurality of Connection Pads and Integrated Circuit Package
US12080666B2 (en) Semiconductor storage device with bonding electrodes
US11594471B2 (en) Semiconductor chip including through electrode, and semiconductor package including the same
US20240194606A1 (en) Semiconductor structure, three-dimensional memory, memory system, and electronic device
US20240234373A9 (en) Memory device and semiconductor package including the same
US20220246196A1 (en) Semiconductor storage device
CN117255563A (zh) 半导体装置及半导体装置的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant