JP2021145048A - 半導体記憶装置 - Google Patents

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Abstract

【課題】信頼性の高い半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１面及び第２面を備える半導体基板と、半導体基板の第１面側に設けられた複数のトランジスタと、半導体基板の第１面側に設けられた第１電極及び第２電極と、半導体基板の第２面側に設けられた第３電極及び第４電極と、第１方向に延伸し第１電極及び第３電極に接続された第１貫通電極と、第１方向に延伸し第２電極及び第４電極に接続された第２貫通電極と、半導体基板及び第１貫通電極の間に設けられた第１絶縁層と、半導体基板及び第２貫通電極の間に設けられた第２絶縁層と、を備える。また、半導体基板の第２面は、第１絶縁層を介して第１貫通電極の外周面に対向する第１不純物領域と、第２絶縁層を介して第２貫通電極の外周面に対向し、第１不純物領域から離間する第２不純物領域と、を備える。【選択図】図５

Description

本実施形態は、半導体記憶装置に関する。
第１面及び第２面を備える半導体基板と、半導体基板の第１面側に設けられた複数のトランジスタと、半導体基板の第１面側に設けられた第１電極及び第２電極と、半導体基板の第２面側に設けられた第３電極及び第４電極と、第１面及び第２面と交差する第１方向に延伸し第１方向の一端において第１電極に接続され第１方向の他端において第３電極に接続された第１貫通電極と、第１方向に延伸し第１方向の一端において第２電極に接続され第１方向の他端において第４電極に接続された第２貫通電極と、を備える半導体記憶装置が知られている。
特開２０１６−２２５４７８号公報
信頼性の高い半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１面及び第２面を備える半導体基板と、半導体基板の第１面側に設けられた複数のトランジスタと、半導体基板の第１面側に設けられた第１電極及び第２電極と、半導体基板の第２面側に設けられた第３電極及び第４電極と、第１面及び第２面と交差する第１方向に延伸し、第１方向の一端において第１電極に接続され、第１方向の他端において第３電極に接続された第１貫通電極と、第１方向に延伸し、第１方向の一端において第２電極に接続され、第１方向の他端において第４電極に接続された第２貫通電極と、半導体基板及び第１貫通電極の間に設けられた第１絶縁層と、半導体基板及び第２貫通電極の間に設けられた第２絶縁層と、を備える。また、半導体基板の第２面は、第１絶縁層を介して第１貫通電極の外周面に対向する第１不純物領域と、第２絶縁層を介して第２貫通電極の外周面に対向し、第１不純物領域から離間する第２不純物領域と、を備える。
第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。 第１実施形態に係るメモリダイＭＤ１の構成を示す模式的なブロック図である。 第１実施形態に係るメモリシステム１０の構成例を示す模式的な断面図である。 メモリダイＭＤ１の構成例を示す模式的な下面図である。 メモリダイＭＤ１の構成例を示す模式的な断面図である。 メモリダイＭＤ１の構成例を示す模式的な上面図である。 メモリダイＭＤ１の構成例を示す模式的な断面図である。 メモリダイＭＤ１の構成例を示す模式的な断面図である。 メモリダイＭＤ１の構成例を示す模式的な断面図である。 メモリダイＭＤ１の製造方法について説明するための模式的な断面図である。 メモリダイＭＤ１の製造方法について説明するための模式的な断面図である。 メモリダイＭＤ１の製造方法について説明するための模式的な断面図である。 メモリダイＭＤ１の製造方法について説明するための模式的な断面図である。 メモリダイＭＤ１の製造方法について説明するための模式的な断面図である。 メモリダイＭＤ１の製造方法について説明するための模式的な断面図である。 メモリダイＭＤ１の製造方法について説明するための模式的な断面図である。 メモリダイＭＤ１の製造方法について説明するための模式的な断面図である。 メモリダイＭＤ１の製造方法について説明するための模式的な断面図である。 メモリダイＭＤ１の製造方法について説明するための模式的な断面図である。 第２実施形態に係るメモリダイＭＤ２の構成例を示す模式的な断面図である。 メモリダイＭＤ２の構成例を示す模式的な断面図である。 メモリダイＭＤ２の製造方法について説明するための模式的な断面図である。 メモリダイＭＤ２の製造方法について説明するための模式的な断面図である。 メモリダイＭＤ２の製造方法について説明するための模式的な断面図である。 メモリダイＭＤ２の製造方法について説明するための模式的な断面図である。 メモリダイＭＤ２の製造方法について説明するための模式的な断面図である。 メモリダイＭＤ２の製造方法について説明するための模式的な断面図である。 メモリダイＭＤ２の製造方法について説明するための模式的な断面図である。 第３実施形態に係るメモリダイＭＤ３の構成例を示す模式的な断面図である。 その他の実施形態に係るメモリダイＭＤ４の構成例を示す模式的な上面図である。 メモリダイＭＤ４の構成例を示す模式的な断面図である。 その他の実施形態に係るメモリダイＭＤ５の構成例を示す模式的な上面図である。 メモリダイＭＤ５の構成例を示す模式的な断面図である。 メモリダイＭＤＮの構成例を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、明細書中で例示されるＸ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
［第１実施形態］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤ１と、これら複数のメモリダイＭＤ１及びホストコンピュータ２０に接続されるコントロールダイＣＤと、を備える。コントロールダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
図２は、第１実施形態に係るメモリダイＭＤ１の構成を示す模式的なブロック図である。尚、図２には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図２において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。
図２に示す様に、メモリダイＭＤ１は、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
メモリセルアレイＭＣＡは、複数のビット線、複数のワード線、並びに、これら複数のビット線及びワード線に接続された複数のメモリセルを含む。これら複数のメモリセルは、１ビット又は複数ビットのデータを記憶する。メモリセルアレイＭＣＡとしては、種々の構成を適用可能である。例えば、メモリセルアレイＭＣＡは、ゲート絶縁膜に電荷蓄積膜、強誘電体膜又はその他のメモリ膜を含むメモリトランジスタを含むものであっても良い。また、メモリセルアレイＭＣＡは、ＧｅＳｂＴｅ等のカルコゲナイド膜を含み、書込動作に応じてカルコゲナイド膜の結晶状態が変化する相変化メモリであっても良い。また、メモリセルアレイＭＣＡは、対向配置された一対の強磁性膜と、これら強磁性膜の間に設けられたトンネル絶縁膜と、を含み、書込動作に応じて上記強磁性膜の磁化方向が変化するＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であっても良い。また、メモリセルアレイＭＣＡは、一対の電極と、これら電極の間に設けられた金属酸化物等と、を含み、書込動作に応じて酸素欠陥等のフィラメント等を介して上記電極同士が導通するＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であっても良い。また、メモリセルアレイＭＣＡは、キャパシタ及びトランジスタを備え、書込動作及び読出動作に際してキャパシタへの充放電を行うＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であっても良い。また、メモリセルアレイＭＣＡは、その他の構成を有していても良い。
電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路、チャージポンプ回路等の昇圧回路等を含む。これら降圧回路、昇圧回路等は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳが供給される端子に接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従い、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線、ワード線等に印加される複数通りの動作電圧を生成し、複数の電圧供給線に同時に出力する。電圧供給線から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
ロウデコーダＲＤは、例えば、アドレスデータＡＤＤ中のロウアドレスＲＡをデコードするアドレスデコーダと、アドレスデコーダの出力信号に応じてメモリセルアレイＭＣＡ中のワード線を適宜電圧供給線と導通させるスイッチ回路と、を備える。
センスアンプモジュールＳＡＭは、メモリセルアレイＭＣＡ中の複数のビット線に接続された複数のセンスアンプユニットを備える。センスアンプユニットは、それぞれ、ビット線に接続されたセンス回路及びスイッチ回路と、これらセンス回路及びスイッチ回路に接続されたラッチ回路と、を備える。ラッチ回路は、メモリセルから読み出された読出データ及びメモリセルに書き込まれる書込データをラッチする。センス回路は、読出動作等に際して、ビット線の電圧又は電流の大きさに応じたデータを読出データとしてラッチ回路にラッチする。スイッチ回路は、書込動作等に際し、ラッチ回路にラッチされた書込データに対応して、書込データの各ビットに対応する電圧供給線をビット線と導通させる。
キャッシュメモリＣＭは、データバスＤＢＵＳを介して、センスアンプモジュールＳＡＭ内のラッチ回路に接続されている。キャッシュメモリＣＭは、センスアンプモジュールＳＡＭ内の複数のラッチ回路に対応する複数のラッチ回路を備える。キャッシュメモリＣＭには、読出データ及び書込データに対応するデータＤＡＴがラッチされる。
尚、センスアンプモジュールＳＡＭ又はキャッシュメモリＣＭは、図示しないデコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲに保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路をバスＤＢと導通させるものであっても良い。また、スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するビット線をセンスアンプユニットと導通させるものであっても良い。
シーケンサＳＱＣは、コマンドレジスタＣＭＲに保持されたコマンドデータＣＭＤを順次デコードし、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＳＴをステータスレジスタＳＴＲに出力する。また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／（／ＢＹ）に出力する。
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０〜ＤＱ７と、クロック信号入出力端子ＤＱＳ，／ＤＱＳと、データ信号入出力端子ＤＱ０〜ＤＱ７に接続されたコンパレータ等の入力回路及びＯＣＤ（Ｏｆｆ Ｃｈｉｐ Ｄｒｉｖｅｒ）回路等の出力回路と、を備える。また、入出力回路Ｉ／Ｏは、これら入力回路及び出力回路に接続されたシフトレジスタと、バッファ回路と、を備える。入力回路、出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子に接続されている。データ信号入出力端子ＤＱ０〜ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ信号入出力端子ＤＱ０〜ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
論理回路ＣＴＲは、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントロールダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
図３は、第１実施形態に係るメモリシステム１０の構成例を示す模式的な断面図である。
尚、以下の説明では、メモリシステム１０が、上述のメモリダイＭＤ１として８つのメモリダイＭＤ１Ａ〜ＭＤ１Ｈを備える例を示す。ただし、この様な構成は例示に過ぎず、実装されるメモリダイＭＤ１の数は適宜調整可能である。
また、以下の説明では、図３に例示する実装基板１０３の表面に対して平行な所定の方向をＸ方向、この表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、この表面に対して垂直な方向をＺ方向と呼ぶ。
本実施形態に係るメモリシステム１０は、支持基板１０１と、支持基板１０１に積層された複数のメモリダイＭＤ１Ａ〜ＭＤ１Ｈと、これら複数のメモリダイＭＤ１Ａ〜ＭＤ１Ｈを封止する樹脂部材１０２と、を備える。また、本実施形態に係るメモリシステム１０は、メモリダイＭＤ１Ｈに接続されたコントロールダイＣＤと、これらの構成を実装する実装基板１０３を備える。
支持基板１０１は、例えば、リードフレーム等の金属板であっても良い。支持基板１０１の材料は、例えば、銅（Ｃｕ）等であってもよいし、４２アロイ（Ｆｅ−Ｎｉ系合金）等であってもよい。また、支持基板１０１には、支持基板１０１とメモリダイＭＤ１Ａとを接続する絶縁性の接着剤１０４が設けられていても良い。
複数のメモリダイＭＤ１Ａ〜ＭＤ１Ｈは、それぞれ、表面が実装基板１０３側、裏面が実装基板１０３と反対側となる様に配置されている。また、複数のメモリダイＭＤ１Ａ〜ＭＤ１Ｈは、Ｚ方向に並んでいる。また、複数のメモリダイＭＤ１Ａ〜ＭＤ１Ｈは、それぞれ、メモリダイＭＤ１Ｂ〜ＭＤ１Ｈの裏面（図３における上面）から表面（図３における下面）にかけて設けられた複数の貫通導電部１０６と、これら複数の貫通電極の裏面側の端部（図３における上端部）に接続された裏面電極１０７と、これら複数の貫通電極の表面側の端部（図３における下端部）に接続された表面電極１０８と、を備える。尚、メモリダイＭＤ１Ａは、貫通導電部１０６及び裏面電極１０７を有していても良いし、有していなくともよい。これら複数のメモリダイＭＤ１Ａ〜ＭＤ１Ｈは、貫通導電部１０６、裏面電極１０７及び表面電極１０８を介して、お互いに電気的に接続されている。
尚、メモリダイＭＤ１Ａ〜ＭＤ１Ｈは、図２を参照して説明した様に、複数の端子を備える。図３の貫通導電部１０６は、これら複数の端子のいずれかとして機能する。例えば、これら複数の貫通導電部１０６のうちの一部は、電源電圧ＶＣＣ、電源電圧ＶＣＣＱ又は接地電圧ＶＳＳが供給される端子として機能する。また、これら複数の貫通導電部１０６のうちの一部は、データ信号入出力端子ＤＱ０〜ＤＱ７として機能する。また、これら複数の貫通導電部１０６のうちの一部は、クロック信号入出力端子ＤＱＳ，／ＤＱＳとして機能する。また、これら複数の貫通導電部１０６のうちの一部は、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥとして機能する。また、これら複数の貫通導電部１０６のうちの一部は、端子ＲＹ／（／ＢＹ）として機能する。
また、メモリダイＭＤ１Ｈの表面（図３における下面）は、メモリダイＭＤ１Ｈの表面に設けられた接続配線１０９と、表面電極１０８及び接続配線１０９に対応して設けられた接続電極１１０と、接続配線１０９に設けられたパッド電極１１１と、を備える。
コントロールダイＣＤは、表面が実装基板１０３と反対側、裏面が実装基板１０３側となる様に配置されている。コントロールダイＣＤは、表面（図３における上面）に設けられた複数の接続電極１１２ａ，１１２ｂを備える。これら複数の接続電極は、それぞれ、メモリダイＭＤ１Ｈに設けられた接続電極１１０に接続されている。コントロールダイＣＤは、複数の接続電極１１２ａを介して複数のメモリダイＭＤ１Ａ〜ＭＤ１Ｈと電気的に接続される。また、コントロールダイＣＤは、複数の接続電極１１２ｂを介してホストコンピュータ２０（図１）と電気的に接続される。
実装基板１０３の表面（図３における上面）には、プリント配線１１３と、実装基板１０３の表面及びプリント配線１１３の側面を覆うソルダーレジスト１１４と、が設けられている。プリント配線１１３は、バンプ電極１１５を介して、メモリダイＭＤ１Ｈの表面に設けられたパッド電極１１１に接続されている。
実装基板１０３の裏面（図３における下面）には、プリント配線１１６と、実装基板１０３の裏面及びプリント配線１１６の側面を覆うソルダーレジスト１１７と、が設けられている。プリント配線１１６は、表面に設けられたプリント配線１１３と電気的に接続されている。また、プリント配線１１６の一部には、パンプ電極１１８が設けられている。
尚、実装基板１０３の表面側に設けられた支持基板１０１、メモリダイＭＤ１Ａ〜ＭＤ１Ｈ及びコントロールダイＣＤは、樹脂部材１１９によって封止されている。
尚、図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図３に示す例では、メモリダイＭＤ１Ａ〜ＭＤ１Ｈ及びコントロールダイＣＤが実装基板１０３に設けられている。この様な構成では、複数のメモリダイＭＤ１及びコントロールダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントロールダイＣＤは、メモリダイＭＤ１とは別のパッケージに含まれていても良い。
図４Ａは、メモリダイＭＤ１の構成例を示す模式的な下面図である。
図４Ａに示す様に、メモリダイＭＤ１は、半導体基板２００を備える。図示の例において、半導体基板２００にはＸ方向に並ぶ２つのメモリセルアレイ領域ＲＭＣＡが設けられる。また、これらメモリセルアレイ領域ＲＭＣＡの間には、貫通電極領域ＲＴＳＶが設けられる。また、半導体基板２００のＹ方向の端部には、Ｘ方向に延伸する周辺回路領域ＲＰＣが設けられている。
図４Ｂは、メモリダイＭＤ１の構成例を示す模式的な断面図である。図４Ｂには、図４Ａに示す構成をＡ−Ａ´線、Ｂ−Ｂ´線、Ｃ−Ｃ´線に沿って切断し、矢印の方向に見た断面を示している。
図４Ｂに示す様に、メモリダイＭＤ１は、半導体基板２００の表面に設けられたデバイス層ＬＤと、デバイス層ＬＤに設けられた表面側保護層ＬＰと、を備える。
半導体基板２００は、例えば、ホウ素（Ｂ）又はその他のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板２００の表面（図４Ｂにおける上面）には、例えば、リン（Ｐ）、ヒ素（Ａｓ）又はその他のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）又はその他のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、絶縁領域２００Ｉと、が設けられている。
例えば、半導体基板２００の表面（図４Ｂにおける上面）のうち、メモリセルアレイ領域ＲＭＣＡに対応する部分には、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐを含む二重ウェル構造が形成されている。Ｐ型ウェル領域２００Ｐは、メモリセルアレイＭＣＡ（図２）の一部として機能する。
また、例えば、半導体基板２００の表面（図４Ｂにおける上面）のうち、周辺回路領域ＲＰＣに対応する部分には、トランジスタＴｒやキャパシタなどで構成された周辺回路ＰＣがある。
また、例えば、半導体基板２００の表面（図４Ｂにおける上面）のうち、貫通電極領域ＲＴＳＶに対応する部分には、絶縁領域２００ＩＴＳＶが設けられていても良い。また、半導体基板２００の裏面（図４Ｂにおける下面）のうち、貫通電極領域ＲＴＳＶに対応する部分には、Ｎ型の不純物領域２００ＮＴＳＶが設けられている。不純物領域２００ＮＴＳＶは、半導体基板２００の裏面に沿って設けられている。Ｎ型の不純物領域２００ＮＴＳＶは、例えば、リン（Ｐ）、ヒ素（Ａｓ）又はその他のＮ型の不純物を含む。また、半導体基板２００のうち、貫通電極領域ＲＴＳＶに対応する部分には、上記絶縁領域２００ＩＴＳＶから上記不純物領域２００ＮＴＳＶにかけて半導体基板２００を貫通する貫通孔ＨＴＳＶ１が設けられている。また、この貫通孔ＨＴＳＶ１の内周面には、酸化シリコン（ＳｉＯ２）等の絶縁層２０１が設けられている。また、この貫通孔ＨＴＳＶ１の内部には、絶縁層２０１を介して、基板貫通電極２０２が設けられている。基板貫通電極２０２は、上記貫通導電部１０６（図３、図４Ａ）の一部として機能する。
デバイス層ＬＤのメモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、Ｚ方向に並ぶ複数の導電層２１０と、Ｚ方向に延伸する複数の半導体層２２０と、複数の導電層２１０及び複数の半導体層２２０の間にそれぞれ設けられた複数のゲート絶縁膜２３０と、を備える。導電層２１０は、Ｘ方向に延伸する略板状の導電層である。導電層２１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。半導体層２２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層２２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。ゲート絶縁膜２３０は、例えば、酸化シリコン（ＳｉＯ２）等のトンネル絶縁膜、窒化シリコン（ＳｉＮ）等の電荷蓄積膜、及び、酸化シリコン（ＳｉＯ２）等のブロック絶縁膜を備える。尚、ゲート絶縁膜２３０は、窒化シリコン（ＳｉＮ）等の電荷蓄積膜のかわりに、多結晶シリコン等のフローティングゲートを備えていても良い。
また、デバイス層ＬＤのメモリセルアレイ領域ＲＭＣＡには、Ｚ方向に延伸し半導体基板２００の表面に接続された導電層２４０が設けられている。また、この導電層２４０と半導体基板２００との接続部分には、Ｎ型の不純物領域２４１が設けられている。導電層２４０は、例えば、メモリブロックＢＬＫの間に設けられている。導電層２４０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。Ｎ型の不純物領域２４１には、例えば、リン（Ｐ）、ヒ素（Ａｓ）又はその他のＮ型の不純物が注入されている。
デバイス層ＬＤの周辺回路領域ＲＰＣ及び貫通電極領域ＲＴＳＶには、半導体基板２００の表面に設けられた複数の絶縁層２５１と、複数の絶縁層２５１の表面に設けられた複数の半導体層２５２と、複数の半導体層２５２の表面に設けられた複数の絶縁層２５３と、複数の絶縁層２５３の表面に設けられた複数の導電層２５４と、複数の導電層２５４の表面に設けられた複数の絶縁層２５５と、が設けられている。絶縁層２５１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。半導体層２５２は、例えば、多結晶シリコン（Ｓｉ）等を含む。絶縁層２５３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。導電層２５４は、例えば、多結晶シリコン（Ｓｉ）とタングステン（Ｗ）等の金属膜との積層膜等を含む。絶縁層２５５は、例えば、窒化シリコン（ＳｉＮ）等を含む。
これらの構成（絶縁層２５１、半導体層２５２、絶縁層２５３、導電層２５４、絶縁層２５５）のうち、周辺回路領域ＲＰＣに設けられたものの少なくとも一部は、トランジスタＴｒの一部として機能する。この様な半導体層２５２は、半導体基板２００の絶縁領域２００Ｉ以外の領域と対向する。また、この様な導電層２５４は、半導体層２５２に接続されている。
また、これらの構成（絶縁層２５１、半導体層２５２、絶縁層２５３、導電層２５４、絶縁層２５５）のうち、貫通電極領域ＲＴＳＶに設けられたものの少なくとも一部は、上記貫通導電部１０６（図３、図４Ａ）の一部として機能する。この様な半導体層２５２は、例えば、半導体基板２００の絶縁領域２００ＩＴＳＶと対向する。また、この様な導電層２５４は、半導体層２５２に接続されている。
また、デバイス層ＬＤの周辺回路領域ＲＰＣ及び貫通電極領域ＲＴＳＶには、Ｚ方向に延伸し導電層２５４に接続されたコンタクトＣＳ１と、Ｚ方向に延伸し半導体基板２００の表面に接続されたコンタクトＣＳ２と、が設けられている。また、コンタクトＣＳ２と半導体基板２００との接続部分には、不純物領域２５６が設けられている。コンタクトＣＳ１，ＣＳ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。不純物領域２５６には、例えば、リン（Ｐ）、ヒ素（Ａｓ）又はその他のＮ型の不純物が注入されていても良いし、ホウ素（Ｂ）又はその他のＰ型の不純物が注入されていても良い。
これらの構成（コンタクトＣＳ１、コンタクトＣＳ２）のうち、周辺回路領域ＲＰＣに設けられたものの少なくとも一部は、上記トランジスタＴｒと共に、上記周辺回路ＰＣ（図２）の一部として機能する。
また、これらの構成（コンタクトＣＳ２）のうち、貫通電極領域ＲＴＳＶに設けられたものの少なくとも一部は、上記貫通導電部１０６（図３、図４Ａ）の一部として機能する。
また、デバイス層ＬＤのメモリセルアレイ領域ＲＭＣＡ、周辺回路領域ＲＰＣ及び貫通電極領域ＲＴＳＶには、メモリブロックＢＬＫ、導電層２４０等よりもメモリダイＭＤ１の表面側（図４Ｂの上方）に設けられた金属配線層Ｍ０，Ｍ１，Ｍ２が設けられている。金属配線層Ｍ０は、複数の配線ｍ０を備える。これら複数の配線ｍ０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。金属配線層Ｍ１は、複数の配線ｍ１を備える。これら複数の配線ｍ１は、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。金属配線層Ｍ２は、複数の配線ｍ２を備える。これら複数の配線ｍ２は、窒化チタン（ＴｉＮ）等のバリア導電膜及びアルミニウム（Ａｌ）等の金属膜の積層膜等を含んでいても良い。
金属配線層Ｍ０中の複数の配線ｍ０のうち、メモリセルアレイ領域ＲＭＣＡに設けられた配線ｍ０ＭＣＡは、導電層２４０に接続されている。金属配線層Ｍ１中の複数の配線ｍ１のうち、メモリセルアレイ領域ＲＭＣＡに設けられた配線ｍ１ＭＣＡは、半導体層２２０に接続されている。
また、金属配線層Ｍ０，Ｍ１，Ｍ２中の複数の配線ｍ０，ｍ１，ｍ２のうち、周辺回路領域ＲＰＣに設けられた配線ｍ０ＰＣ，ｍ１ＰＣ，ｍ２ＰＣは、コンタクトＣＳ１，ＣＳ２に接続されている。これらの配線ｍ０ＰＣ，ｍ１ＰＣ，ｍ２ＰＣは、上記トランジスタＴｒと共に、上記周辺回路ＰＣ（図２）の一部として機能する。
また、金属配線層Ｍ０，Ｍ１，Ｍ２中の複数の配線ｍ０，ｍ１，ｍ２のうち、貫通電極領域ＲＴＳＶに設けられた配線ｍ０ＴＳＶ，ｍ１ＴＳＶ，ｍ２ＴＳＶは、コンタクトＣＳ１に接続されている。これらの配線ｍ０ＴＳＶ，ｍ１ＴＳＶ，ｍ２ＴＳＶは、上記貫通導電部１０６（図３、図４Ａ）の一部として機能する。また、図示は省略するものの、これらの構成のうちの一部は、配線ｍ０ＰＣ，ｍ１ＰＣ，ｍ２ＰＣに接続されている。
表面側保護層ＬＰは、デバイス層ＬＤの表面（図４Ｂにおける上面）に設けられた無機系保護膜２６１と、この無機系保護膜２６１の表面に設けられた有機系保護膜２６２と、を備える。無機系保護膜２６１は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）又はこれらを含む積層膜を含む。有機系保護膜２６２は、例えば、ポリイミド系の樹脂、又は、フェノール系の樹脂を含む。
例えば、表面側保護層ＬＰのうち、貫通電極領域ＲＴＳＶに対応する部分には、無機系保護膜２６１及び有機系保護膜２６２を貫通する貫通孔ＨＴＳＶ２が設けられている。また、この貫通孔ＨＴＳＶ２の内部には、図３を参照して説明した表面電極１０８が設けられている。
図４Ｃは、メモリダイＭＤ１の構成例を示す模式的な上面図である。図４Ｃには、図４Ａに示す構成を裏返して見た断面を示している。図５は、メモリダイＭＤ１の構成例を示す模式的な断面図である。図５には、図４Ａに示す構成をＤ−Ｄ´線に沿って切断し、矢印の方向に見た断面を示している。
図５に示す様に、本実施形態に係るメモリダイＭＤ１の貫通電極領域ＲＴＳＶには、離間して配置された複数の貫通導電部１０６が設けられている。また、半導体基板２００の裏面（図５における下面）には、これら複数の貫通導電部１０６に対応して、複数の不純物領域２００ＮＴＳＶが設けられている。これら複数の不純物領域２００ＮＴＳＶは、お互いに離間して配置されている。また、これら複数の不純物領域２００ＮＴＳＶは、それぞれ、絶縁層２０１を介して基板貫通電極２０２の外周面と対向する。また、図４Ｃに示す様に、これら複数の不純物領域２００ＮＴＳＶは、それぞれ、半導体基板２００の裏面において、基板貫通電極２０２の外周面を全周に亘って囲う様に設けられている。
図６及び図７は、メモリダイＭＤ１の構成例を示す模式的な断面図である。図６には、図５のＥで示した部分の拡大図を示している。図７には、図６のＦで示した部分の拡大図を示している。
例えば図６に示す様に、本実施形態に係る絶縁層２０１は、酸化シリコン（ＳｉＯ２）等の絶縁層３１１と、窒化シリコン（ＳｉＮ）等の絶縁層３１２と、酸化シリコン（ＳｉＯ２）等の絶縁層３１３と、を備える。絶縁層３１１、絶縁層３１２及び絶縁層３１３は、半導体基板２００の裏面に設けられている。また、絶縁層３１３は、半導体基板２００に設けられた貫通孔ＨＴＳＶ１の内周面に設けられた部分を備える。
また、例えば図６に示す様に、本実施形態に係る基板貫通電極２０２は、窒化チタン（ＴｉＮ）等のバリア導電層３２１と、銅（Ｃｕ）等のシード層３２２と、ニッケル（Ｎｉ）等の金属層３２３と、を備える。これらの構成は、半導体基板２００に設けられた貫通孔ＨＴＳＶ１の内周面に沿ってＺ方向に延伸する。また、これらの構成は、例えば図７に示す様に、デバイス層ＬＤ中の配線ｍ０ＴＳＶ，ｍ１ＴＳＶ，ｍ２ＴＳＶ等の構成に接続されている。
また、例えば図６に示す様に、本実施形態に係る裏面電極１０７は、銅（Ｃｕ）等の下地金属層３７１と、スズ（Ｓｎ）等を含むバンプ電極３７２と、を備える。これらの構成は、基板貫通電極２０２のメモリダイＭＤ１の裏面側の面（図６における下面）に設けられている。
また、例えば図６に示す様に、本実施形態に係る表面電極１０８は、窒化チタン（ＴｉＮ）等のバリア導電層３８１と、ニッケル（Ｎｉ）等を含むバンプ電極３８２と、金（Ａｕ）等の金属層３８３と、を備える。バリア導電層３８１は、貫通孔ＨＴＳＶ２の内周面及び底面に沿って設けられている。バンプ電極３８２は、貫通孔ＨＴＳＶ２の内部に埋め込まれている。金属層３８３は、バンプ電極３８２の、図６における上面を覆う。
次に、図８〜図１７を参照し、本実施形態に係るメモリダイＭＤ１の製造方法について説明する。図８〜図１７は、同製造方法について説明するための模式的な断面図である。図８〜図１２は、図５に対応する部分を示している。図１３〜図１７は、図６に対応する部分を示している。
図８に示す構造は、半導体基板２００Ａと、半導体基板２００Ａの表面に設けられたデバイス層ＬＤと、デバイス層ＬＤの表面に設けられた表面側保護層ＬＰと、表面側保護層ＬＰに設けられた表面電極１０８と、表面側保護層ＬＰ及び表面電極１０８を覆う接着剤層Ｓ１と、接着剤層Ｓ１を介して表面側保護層ＬＰ及び表面電極１０８に接続された支持基板Ｓ２と、を備える。半導体基板２００Ａは、基本的には図４Ａ等を参照して説明した半導体基板２００と同様に構成されている。しかしながら、半導体基板２００Ａは、半導体基板２００よりも大きい厚みを有する。また、半導体基板２００Ａの裏面には、不純物領域２００ＮＴＳＶが設けられていない。また、半導体基板２００Ａには、貫通孔ＨＴＳＶ１が設けられていない。
本実施形態に係る製造方法では、図９に示す様に、半導体基板２００Ａの裏面の一部を削り、半導体基板２００ＡのＺ方向の厚みを小さくする。
次に、図１０に示す様に、半導体基板２００Ａの裏面に、レジストＲ１を塗布する。また、フォトリソグラフィー等の方法によってパターニングを行い、レジストＲ１に開口ｏｐ１を形成する。
次に、図１１に示す様に、開口ｏｐ１を介して、半導体基板２００Ａの裏面にリン（Ｐ）、ヒ素（Ａｓ）又はその他のＮ型の不純物を注入する。これにより、半導体基板２００Ａの裏面に、不純物領域２００ＮＴＳＶが形成される。
次に、図１２に示す様に、レジストＲ１を剥離する。
次に、図１３に示す様に、半導体基板２００Ａの裏面に、絶縁層３１１及び絶縁層３１２を形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。
次に、図１４に示す様に、半導体基板２００Ａの裏面に、レジストＲ２を塗布する。また、フォトリソグラフィー等の方法によってパターニングを行い、レジストＲ２に開口ｏｐ２を形成する。
次に、図１５に示す様に、開口ｏｐ２を介して、半導体基板２００Ａに貫通孔ＨＴＳＶ１を形成する。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行われる。この工程により、半導体基板２００が形成される。
次に、図１６に示す様に、レジストＲ２を剥離する。
次に、図１７に示す様に、絶縁層３１２の表面（図１７における下面）、並びに、貫通孔ＨＴＳＶ１の内周面及び底面に、絶縁層３１３を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。この工程により、絶縁層２０１が形成される。
その後、貫通孔ＨＴＳＶ１の内部に基板貫通電極２０２（図６）を形成し、基板貫通電極２０２の一端（図６における下面）に裏面電極１０７を形成することにより、図４Ａから図７を参照して説明した様なメモリダイＭＤ１が形成される。また、形成されたメモリダイＭＤ１を支持基板１０１（図３）に複数積層し、これらの構成を実装基板１０３（図３）に搭載し、樹脂部材１１９（図３）によって封止することにより、図３を参照して説明した様なメモリシステム１０が形成される。
ここで、この様なメモリシステム１０の製造工程では、絶縁層３１３（図６）のうち、半導体基板２００の裏面と貫通孔ＨＴＳＶ１との境界近傍に設けられた部分（図６のＧで示した部分）にクラックが生じてしまう場合がある。ここで、例えば半導体基板２００に接地電圧ＶＳＳが供給されており、基板貫通電極２０２に接地電圧ＶＳＳよりも大きい電圧が供給されていた場合、半導体基板２００と基板貫通電極２０２との間で、リーク電流が発生してしまう恐れがある。
そこで、本実施形態においては、半導体基板２００の裏面と貫通孔ＨＴＳＶ１との境界近傍に、Ｎ型の不純物領域２００ＮＴＳＶを設けている。この様な構成によれば、もし絶縁層３１３の上記部分にクラックが発生したとしても、空乏層によって不純物領域２００ＮＴＳＶと半導体基板２００のその他の部分とを電気的に切り離して、上記リーク電流を抑制することが可能である。
また、本実施形態においては、例えば図４Ｃ及び図５を参照して説明した様に、半導体基板２００の裏面に、複数の基板貫通電極２０２に対応する複数の不純物領域２００ＮＴＳＶを設けている。この様な構成によれば、例えば、接地電圧ＶＳＳが供給される基板貫通電極２０２の近傍において絶縁層３１３のクラックが発生し、且つ、電源電圧ＶＣＣまたは、電源電圧ＶＣＣＱが供給される基板貫通電極２０２の近傍において絶縁層３１３のクラックが発生してしまった場合であっても、各不純物領域２００ＮＴＳＶを電気的に独立な状態とすることが出来る。これにより、基板貫通電極２０２の間でのリーク電流を抑制することが可能である。
［第２実施形態］
図１８及び図１９は、第２実施形態に係るメモリシステムの構成例を示す模式的な断面図である。図１９には、図１８のＨで示した部分の拡大図を示している。
本実施形態に係るメモリシステムは、基本的には第１実施形態に係るメモリシステム１０と同様に構成されている。ただし、本実施形態に係るメモリシステムは、メモリダイＭＤ１のかわりにメモリダイＭＤ２を備えている。メモリダイＭＤ２は、基本的にはメモリダイＭＤ１と同様に構成されている。ただし、本実施形態に係るメモリダイＭＤ２は、半導体基板２００のかわりに半導体基板２００´を備えている。本実施形態に係る半導体基板２００´は、基本的には半導体基板２００と同様に構成されている。ただし、本実施形態に係る半導体基板２００´の裏面には、不純物領域２００ＮＴＳＶが設けられていない。また、本実施形態に係る半導体基板２００´に形成された貫通孔ＨＴＳＶ１の内周面には、不純物領域２００ＮＴＳＶ´が設けられている。不純物領域２００ＮＴＳＶ´は、貫通孔ＨＴＳＶ１の内周面に沿ってＺ方向に延伸する。尚、この不純物領域２００ＮＴＳＶ´は、基板貫通電極２０２の外周面に沿ってＺ方向に延伸する。
次に、図２０〜図２６を参照し、本実施形態に係るメモリダイＭＤ２の製造方法について説明する。図２０〜図２６は、同製造方法について説明するための模式的な断面図である。図２０〜図２６は、図１９に対応する部分を示している。
本実施形態に係る製造方法は、図９を参照して説明した工程までは、第１実施形態に係る製造方法と同様である。
本実施形態に係る製造方法では、図２０に示す様に、半導体基板２００Ａの裏面に、絶縁層３１１及び絶縁層３１２を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、図２１に示す様に、半導体基板２００Ａの裏面に、レジストＲ２を塗布する。また、フォトリソグラフィー等の方法によってパターニングを行い、レジストＲ２に開口ｏｐ２を形成する。
次に、図２２に示す様に、開口ｏｐ２を介して、半導体基板２００Ａに貫通孔ＨＴＳＶ１を形成する。この工程は、例えば、ＲＩＥ等の方法によって行われる。
次に、図２３及び図２４に示す様に、開口ｏｐ２を介して、貫通孔ＨＴＳＶ１の内周面にリン（Ｐ）、ヒ素（Ａｓ）又はその他のＮ型の不純物を注入する。この工程では、不純物が、半導体基板２００Ａの裏面に対して斜め方向（Ｚ方向と交差する方向）から注入される。この工程では、例えば、不純物を注入する工程と、Ｚ軸を中心として半導体基板２００Ａを回転させる工程と、を複数回ずつ交互に行っても良い。また、この工程では、例えば、Ｚ軸を中心として半導体基板２００Ａを回転させながら不純物を注入しても良い。この工程により、半導体基板２００´が形成される。
次に、図２５に示す様に、レジストＲ２を剥離する。
次に、図２６に示す様に、絶縁層３１２の表面（図２６における下面）、並びに、貫通孔ＨＴＳＶ１の内周面及び底面に、絶縁層３１３を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。この工程により、絶縁層２０１が形成される。
その後、貫通孔ＨＴＳＶ１の内部に基板貫通電極２０２（図１８、図１９）を形成し、基板貫通電極２０２の一端（図１８、図１９における下面）に裏面電極１０７を形成することにより、図１８、図１９を参照して説明した様なメモリダイＭＤ２が形成される。また、形成されたメモリダイＭＤ２を支持基板１０１（図３）に複数積層し、これらの構成を実装基板１０３（図３）に搭載し、樹脂部材１１９（図３）によって封止することにより、第２実施形態に係るメモリシステムが形成される。
第２実施形態においても、第１実施形態と同様に、基板貫通電極２０２と、半導体基板２００´の不純物領域２００ＮＴＳＶ´以外の領域との間のリーク電流を抑制することが可能である。
また、第２実施形態においても、第１実施形態と同様に、基板貫通電極２０２の間でのリーク電流を抑制することが可能である。
また、第１実施形態においては、例えば図１０を参照して説明した工程において半導体基板２００Ａの裏面に不純物の注入に使用するレジストＲ１を形成し、図１４を参照して説明した工程において半導体基板２００Ａの裏面に貫通孔ＨＴＳＶ１の形成に使用するレジストＲ２を形成していた。一方、第２実施形態においては、例えば図２１〜図２４を参照して説明した様に、不純物の注入にも貫通孔ＨＴＳＶ１の形成にもレジストＲ２を使用している。第２実施形態に係る方法によれば、レジストＲ１の塗布工程及びパターニング工程の省略により、第１実施形態に係る方法よりも安価に半導体記憶装置を製造可能な場合がある。
［第３実施形態］
図２７は、第３実施形態に係るメモリシステムの構成例を示す模式的な断面図である。
本実施形態に係るメモリシステムは、基本的には第１実施形態に係るメモリシステム１０と同様に構成されている。ただし、本実施形態に係るメモリシステムは、メモリダイＭＤ１のかわりにメモリダイＭＤ３を備えている。メモリダイＭＤ３は、基本的にはメモリダイＭＤ１と同様に構成されている。ただし、本実施形態に係るメモリダイＭＤ３は、半導体基板２００のかわりに半導体基板２００´´を備えている。本実施形態に係る半導体基板２００´´は、基本的には半導体基板２００と同様に構成されている。ただし、本実施形態に係る半導体基板２００´´の裏面には、不純物領域２００ＮＴＳＶが設けられていない。また、本実施形態に係る半導体基板２００´´の裏面及び貫通孔ＨＴＳＶ１の内周面には、不純物領域２００ＮＴＳＶ´´が設けられている。不純物領域２００ＮＴＳＶ´´は、不純物領域２００ＮＴＳＶと同様に形成された裏面部２００ｎ１と、不純物領域２００ＮＴＳＶ´と同様に形成された貫通孔部２００ｎ２と、を備える。
本実施形態に係る製造方法は、図１５を参照して説明した工程までは、第１実施形態に係る製造方法と同様である。本実施形態に係る製造方法では、図１５に示す構造に対して、図２３等を参照して説明した工程以降の工程を、第２実施形態に係る製造方法と同様に行う。
第３実施形態においても、第１実施形態と同様に、基板貫通電極２０２と、半導体基板２００´´の不純物領域２００ＮＴＳＶ´´以外の領域との間のリーク電流を抑制することが可能である。
また、第３実施形態においても、第１実施形態と同様に、基板貫通電極２０２の間でのリーク電流を抑制することが可能である。
また、第３実施形態に係る不純物領域２００ＮＴＳＶ´´は、不純物領域２００ＮＴＳＶと同様に形成された裏面部２００ｎ１と、不純物領域２００ＮＴＳＶ´と同様に形成された貫通孔部２００ｎ２と、を備える。従って、上述の様なクラックが半導体基板２００´´の表面側に向かって延伸した場合にも、半導体基板２００´´の裏面側に向かって延伸した場合にも、好適にリーク電流を抑制可能である。
［その他の実施形態］
以上、第１実施形態〜第３実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
例えば、図４Ｃ及び図５を参照して説明した様に、第１実施形態においては、半導体基板２００の裏面に設けられた複数の不純物領域２００ＮＴＳＶが、お互いに離間して配置されていた。しかしながら、例えば、図２８に示す様に、Ｘ方向又はＹ方向において隣り合う２以上の基板貫通電極２０２がどちらも電源電圧ＶＣＣを供給する端子として機能する場合、これらの基板貫通電極２０２に対応する不純物領域２００ＮＴＳＶ´´´については、共通の領域としても良い。尚、例えば図２９に示す様に、この様な基板貫通電極２０２に対応する配線ｍ０ＴＳＶ，ｍ１ＴＳＶ，ｍ２ＴＳＶの少なくとも一つは、お互いに接続されていても良い。電源電圧ＶＣＣＱを供給する端子、及び、接地電圧ＶＳＳを供給する端子についても同様である。
また、図４Ｃ等を参照して説明した様に、第１実施形態においては、メモリダイＭＤ１に設けられた全ての基板貫通電極２０２について、これらに対応する不純物領域２００ＮＴＳＶを設ける例を示した。しかしながら、例えば図３０及び図３１に示す様に、複数の基板貫通電極２０２のうち、接地電圧ＶＳＳを供給する端子として機能するものについては、これらに対応する不純物領域２００ＮＴＳＶを省略しても良い。
また、第１実施形態〜第３実施形態においては、半導体基板２００，２００´，２００´´がＰ型の半導体基板であり、不純物領域２００ＮＴＳＶ，２００ＮＴＳＶ´，２００ＮＴＳＶ´´がＮ型の不純物領域である例について説明した。しかしながら、例えば、Ｐ型の半導体基板のかわりにＮ型の半導体基板を設け、Ｎ型の不純物領域のかわりにＰ型の不純物領域を設けることも可能である。
例えば、図３２に例示するメモリダイＭＤＮは、基本的には第１実施形態に係るメモリダイＭＤ１と同様に構成されている。ただし、メモリダイＭＤＮは、半導体基板２００のかわりに半導体基板４００を備えている。半導体基板４００は、基本的には半導体基板２００と同様に構成されている。ただし、半導体基板４００は、Ｐ型ではなくＮ型の半導体基板である。また、半導体基板４００の裏面には、不純物領域２００ＮＴＳＶが設けられていない。また、半導体基板４００の裏面には、不純物領域４００ＰＴＳＶが設けられている。不純物領域４００ＰＴＳＶは、基本的には第１実施形態に係る不純物領域２００ＮＴＳＶと同様に構成されている。ただし、不純物領域４００ＰＴＳＶは、Ｎ型ではなくＰ型の不純物領域である。尚、図示の例では、不純物領域４００ＰＴＳＶが第１実施形態に係る不純物領域２００ＮＴＳＶと同様の範囲に設けられている。しかしながら、例えば、不純物領域４００ＰＴＳＶを第２実施形態に係る不純物領域２００ＮＴＳＶ´又は第３実施形態に係る不純物領域２００ＮＴＳＶ´´と同様の範囲に設けることも可能である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０１…支持基板、１０２…樹脂部材、１０３…実装基板、１０４…接着剤、１０６…貫通導電部、１０７…裏面電極、１０８…表面電極、１０９…接続配線、１１０…接続電極、１１１…パッド電極、１１２ａ…接続電極、１１２ｂ…接続電極、１１３…プリント配線、１１４…ソルダーレジスト、１１５…パンプ電極、１１６…プリント配線、１１７…ソルダーレジスト、１１８…パンプ電極、１１９…樹脂部材、２００…半導体基板、２００Ａ…半導体基板、２００Ｉ…絶縁領域、２００ＩＴＳＶ…絶縁領域、２００Ｎ…Ｎ型ウェル領域、２００ＮＴＳＶ…不純物領域、２００Ｐ…Ｐ型ウェル領域、２０１…絶縁層、２０２…基板貫通電極、ＨＴＳＶ１…貫通孔、ＭＤ１…メモリダイ。

Claims (11)

  1. 第１面及び第２面を備える半導体基板と、
    前記半導体基板の第１面側に設けられた複数のトランジスタと、
    前記半導体基板の第１面側に設けられた第１電極及び第２電極と、
    前記半導体基板の第２面側に設けられた第３電極及び第４電極と、
    前記第１面及び前記第２面と交差する第１方向に延伸し、前記第１方向の一端において前記第１電極に接続され、前記第１方向の他端において前記第３電極に接続された第１貫通電極と、
    前記第１方向に延伸し、前記第１方向の一端において前記第２電極に接続され、前記第１方向の他端において前記第４電極に接続された第２貫通電極と、
    前記半導体基板及び前記第１貫通電極の間に設けられた第１絶縁層と、
    前記半導体基板及び前記第２貫通電極の間に設けられた第２絶縁層と
    を備え、
    前記半導体基板の第２面は、
    前記第１絶縁層を介して前記第１貫通電極の外周面に対向する第１不純物領域と、
    前記第２絶縁層を介して前記第２貫通電極の外周面に対向し、前記第１不純物領域から離間する第２不純物領域と
    を備える
    半導体記憶装置。
  2. 前記第１不純物領域は、前記半導体基板の第２面において前記第１貫通電極の外周面を全周に亘って囲い、
    前記第２不純物領域は、前記半導体基板の第２面において前記第２貫通電極の外周面を全周に亘って囲う
    請求項１記載の半導体記憶装置。
  3. 前記第１不純物領域は、前記半導体基板の第２面に沿って設けられ、
    前記第２不純物領域は、前記半導体基板の第２面に沿って設けられている
    請求項１又は２記載の半導体記憶装置。
  4. 前記第１不純物領域は、前記第１貫通電極の外周面に沿って前記第１方向に延伸し、
    前記第２不純物領域は、前記第２貫通電極の外周面に沿って前記第１方向に延伸する
    請求項１又は２記載の半導体記憶装置。
  5. 前記第１不純物領域は、
    前記半導体基板の第２面に沿って設けられた第１部分と、
    前記第１貫通電極の外周面に沿って前記第１方向に延伸する第２部分と
    を備え、
    前記第２不純物領域は、
    前記半導体基板の第２面に沿って設けられた第３部分と、
    前記第２貫通電極の外周面に沿って前記第１方向に延伸する第４部分と
    を備える
    請求項１又は２記載の半導体記憶装置。
  6. 前記半導体基板はＰ型の不純物を含み、
    前記第１不純物領域はＮ型の不純物を含み、
    前記第２不純物領域はＮ型の不純物を含む
    請求項１〜５のいずれか１項記載の半導体記憶装置。
  7. 前記半導体基板はＮ型の不純物を含み、
    前記第１不純物領域はＰ型の不純物を含み、
    前記第２不純物領域はＰ型の不純物を含む
    請求項１〜５のいずれか１項記載の半導体記憶装置。
  8. 前記複数のトランジスタに第１電圧を供給する第１電圧供給線と、
    前記複数のトランジスタに第２電圧を供給する第２電圧供給線と、
    前記複数のトランジスタに第１信号を供給する第１信号供給線と、
    前記複数のトランジスタに第２信号を供給する第２信号供給線と
    を備え、
    前記第１電極は、前記第１電圧供給線、前記第２電圧供給線、前記第１信号供給線及び前記第２信号供給線のうちのいずれかに接続され、
    前記第２電極は、前記第１電圧供給線、前記第２電圧供給線、前記第１信号供給線及び前記第２信号供給線のうちの、前記第１電極に接続されたもの以外のいずれかに接続されている
    請求項１〜７のいずれか１項記載の半導体記憶装置。
  9. 前記半導体基板の第１面側に設けられた第５電極と、
    前記半導体基板の第２面側に設けられた第６電極と、
    前記第１方向に延伸し、前記第１方向の一端において前記第５電極に接続され、前記第１方向の他端において前記第６電極に接続された第３貫通電極と、
    前記半導体基板及び前記第３貫通電極の間に設けられた第３絶縁層と
    を備える請求項１〜８のいずれか１項記載の半導体記憶装置。
  10. 前記第１不純物領域は、前記第３絶縁層を介して前記第３貫通電極の外周面に対向する
    請求項９記載の半導体記憶装置。
  11. 前記複数のトランジスタに第１電圧を供給する第１電圧供給線と、
    前記複数のトランジスタに第２電圧を供給する第２電圧供給線と、
    前記複数のトランジスタに第１信号を供給する第１信号供給線と、
    前記複数のトランジスタに第２信号を供給する第２信号供給線と
    を備え、
    前記第１電極は、前記第１電圧供給線、前記第２電圧供給線、前記第１信号供給線及び前記第２信号供給線のうちのいずれかに接続され、
    前記第２電極は、前記第１電圧供給線、前記第２電圧供給線、前記第１信号供給線及び前記第２信号供給線のうちの、前記第１電極に接続されたもの以外のいずれかに接続され、
    前記第５電極は、前記第１電極に電気的に接続されている
    請求項９又は１０記載の半導体記憶装置。
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