JP2022035158A - 半導体記憶装置 - Google Patents

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bonded
chip
wiring
bonding pad
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English (en)
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潤一 柴田
Junichi Shibata
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Kioxia Corp
Original Assignee
Kioxia Corp
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Abstract

【課題】高速に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板、複数のトランジスタ、第１配線、及び、複数の第１貼合電極を備える第１チップと、メモリセルアレイ、及び、複数の第２貼合電極を備える第２チップと、を備える。第１チップ又は第２チップは、複数のボンディングパッド電極を備える。複数の第２貼合電極は、第１方向から見てメモリセルアレイと重なりメモリセルアレイと複数のトランジスタとの間の電流経路に設けられた複数の第３貼合電極と、この様な電流経路に設けられていない複数の第４貼合電極と、を含む。第１配線は、複数のボンディングパッド電極のいずれかに、いずれのトランジスタをも経由せずに電気的に接続され、複数の第４貼合電極のうちの少なくとも一つに、いずれのトランジスタをも経由せずに電気的に接続されている。【選択図】図１１

Description

本実施形態は、半導体記憶装置に関する。
半導体基板、複数のトランジスタ、及び、複数の第１貼合電極を備える第１チップと、メモリセルアレイ、及び、複数の第１貼合電極に貼合された複数の第２貼合電極を備える第２チップと、を備える半導体記憶装置が知られている。
特開２０１８－０２６５１８号公報
高速に動作する半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、半導体基板、複数のトランジスタ、第１配線、及び、複数の第１貼合電極を備える第１チップと、メモリセルアレイ、及び、複数の第１貼合電極に貼合された複数の第２貼合電極を備える第２チップと、を備える。第１チップ及び第２チップの一方は、ボンディングワイヤに接続可能な複数のボンディングパッド電極を備える。複数の第２貼合電極は、半導体基板の表面と交差する第１方向から見てメモリセルアレイと重なる位置に設けられ、メモリセルアレイと複数のトランジスタとの間の電流経路に設けられた複数の第３貼合電極と、第１方向から見てメモリセルアレイと重なる位置に設けられ、メモリセルアレイと複数のトランジスタとの間の電流経路に設けられていない複数の第４貼合電極と、を含む。第１配線は、複数のボンディングパッド電極のいずれかに、複数のトランジスタのいずれをも経由せずに電気的に接続され、複数の第４貼合電極のうちの少なくとも一つに、複数のトランジスタのいずれをも経由せずに電気的に接続されている。
一の実施形態に係る半導体記憶装置は、半導体基板、複数のトランジスタ、第１配線、及び、複数の第１貼合電極を備える第１チップと、メモリセルアレイ、及び、複数の第１貼合電極に貼合された複数の第２貼合電極を備える第２チップと、を備える。第１チップ及び第２チップの一方は、ボンディングワイヤに接続可能な複数のボンディングパッド電極を備える。複数の第２貼合電極は、半導体基板の表面と交差する第１方向から見て、メモリセルアレイと重ならず、複数のボンディングパッド電極のうちのいずれかと重なる位置に設けられた複数の第３貼合電極と、第１方向から見て、メモリセルアレイと重ならず、複数のボンディングパッド電極のうちのいずれとも重ならない位置に設けられた複数の第４貼合電極と、を含む。第１配線は、複数のボンディングパッド電極のいずれかに、複数のトランジスタのいずれをも経由せずに電気的に接続され、複数の第４貼合電極のうちの少なくとも一つに、複数のトランジスタのいずれをも経由せずに電気的に接続されている。
一の実施形態に係る半導体記憶装置は、半導体基板、複数のトランジスタ、第１配線、及び、複数の第１貼合電極を備える第１チップと、メモリセルアレイ、及び、複数の第１貼合電極に貼合された複数の第２貼合電極を備える第２チップと、を備える。第１チップ及び第２チップの一方は、ボンディングワイヤに接続可能な複数のボンディングパッド電極を備える。第１配線は、複数のボンディングパッド電極のいずれかに、複数のトランジスタのいずれをも経由せずに電気的に接続され、複数の第１貼合電極及び複数の第２貼合電極のうち、第１配線とボンディングパッド電極との間の電流経路に位置しないものに、複数のトランジスタのいずれをも経由せずに電気的に接続されている。
第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。 同メモリシステム１０の構成例を示す模式的な側面図である。 同構成例を示す模式的な平面図である。 第１実施形態に係るメモリダイＭＤの構成を示す模式的な斜視図である。 チップＣＭの構成例を示す模式的な底面図である。 チップＣＭの構成例を示す模式的な底面図である。 チップＣＰの構成例を示す模式的な平面図である。 図６のＡ－Ａ´線に対応する模式的な断面図である。 図６のＢ－Ｂ´線に対応する模式的な断面図である。 図９の一部の構成の模式的な拡大図である。 メモリダイＭＤの構成を示す模式的な断面図である。 配線ｍＴの構成例を示す模式的な平面図である。 配線ｍＴの構成例を示す模式的な断面図である。 配線ｍＴの構成例を示す模式的な断面図である。 メモリダイＭＤの一部の構成例を示す模式的な回路図である。 メモリダイＭＤの一部の構成例を示す模式的な回路図である。 メモリダイＭＤの一部の構成例を示す模式的な回路図である。 メモリダイＭＤの構成を示す模式的な断面図である。 メモリダイＭＤの構成を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、半導体基板を基準とする。例えば、上記Ｚ方向に沿って半導体基板から離れる向きを上と、Ｚ方向に沿って半導体基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の半導体基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の半導体基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
図２は、本実施形態に係るメモリシステム１０の構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。
図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはボンディングパッド電極ＰＸが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接着されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはボンディングパッド電極ＰＸが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着されている。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはボンディングパッド電極ＰＸが設けられている。
図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のボンディングパッド電極ＰＸを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のボンディングパッド電極ＰＸは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層され、これらの構成がボンディングワイヤＢによって接続されている。この様な構成では、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれていても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されていても良い。
［メモリダイＭＤの構造］
図４は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図４に示す通り、メモリダイＭＤは、メモリセルアレイＭＣＡを含むチップＣＭと、周辺回路を含むチップＣＰと、を備える。
チップＣＭの上面には、複数のボンディングパッド電極ＰＸが設けられている。また、チップＣＭの下面には、複数の貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の貼合電極ＰＩ１が設けられる面を表面と呼び、複数のボンディングパッド電極ＰＸが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の貼合電極ＰＩ１は、複数の貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の貼合電極ＰＩ２に貼合可能な位置に配置される。貼合電極ＰＩ１と貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。ボンディングパッド電極ＰＸは、図２及び図３を参照して説明したパッド電極Ｐとして機能する。
尚、図４の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
図５は、チップＣＭの構成例を示す模式的な底面図である。図６は、チップＣＭの構成例を示す模式的な底面図であり、複数の貼合電極ＰＩ１が設けられたチップＣＭの表面よりも内部の構造を示している。図７は、チップＣＰの構成例を示す模式的な平面図である。図８は、図６のＡ－Ａ´線に対応する模式的な断面図である。図９は、図６のＢ－Ｂ´線に対応する模式的な断面図である。図１０は、図９の一部の構成の模式的な拡大図である。
［チップＣＭの構造］
チップＣＭは、例えば図６に示す様に、Ｘ及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡを備える。メモリセルアレイ領域ＲＭＣＡは、メモリセルが設けられるメモリホール領域ＲＭＨと、メモリホール領域ＲＭＨに対してＸ方向の一方側（例えば、図６における左側）及び他方側（例えば、図６における右側）に設けられたフックアップ領域ＲＨＵと、を備える。また、チップＣＭは、４つのメモリセルアレイ領域ＲＭＣＡの外側の領域（図示の例では、Ｙ方向に並ぶ２つのメモリセルアレイ領域ＲＭＣＡの間の領域、メモリセルアレイ領域ＲＭＣＡとチップＣＭのＹ方向の端部との間の領域、及び、メモリセルアレイ領域ＲＭＣＡとチップＣＭのＸ方向の端部との間の領域）に設けられた周辺領域ＲＰを備える。また、周辺領域ＲＰの一部には、複数のボンディングパッド電極ＰＸ（図２～図４）に対応して設けられた入出力回路領域ＲＩＯが設けられている。
尚、図示の例では、フックアップ領域ＲＨＵがメモリホール領域ＲＭＨに対してＸ方向の一方側及び他方側に設けられている。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、フックアップ領域ＲＨＵは、メモリセルアレイ領域ＲＭＣＡのＸ方向の中央位置又は中央近傍の位置に設けられていても良い。
チップＣＭは、例えば図８及び図９に示す様に、基体層ＬＳＢと、基体層ＬＳＢの下方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの下方に設けられた複数の配線層１４０，１５０，１６０と、を備える。
［チップＣＭの基体層ＬＳＢの構造］
例えば図８に示す様に、基体層ＬＳＢは、半導体層１００と、半導体層１００の上面に設けられた絶縁層１０１と、絶縁層１０１の上面に設けられた絶縁層１０２と、を備える。また、例えば図９に示す様に、入出力回路領域ＲＩＯには、絶縁層１０１と絶縁層１０２との間に設けられたボンディングパッド電極ＰＸが設けられている。
半導体層１００は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入されたシリコン（Ｓｉ）等の半導体層である。尚、半導体層１００と絶縁層１０１との間には、例えば、タングステン（Ｗ）等の金属又はタングステンシリサイド（ＷＳｉ）等のシリサイドが設けられていても良い。尚、半導体層１００は、Ｘ方向又はＹ方向においてお互いに離間する複数の領域に設けられている。例えば、半導体層１００は、図６を参照して説明した４つのメモリセルアレイ領域ＲＭＣＡに対応する４つの領域に、それぞれ設けられている。
絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁材料からなる絶縁層である。絶縁層１０１は、例えば図８及び図９に示す様に、半導体層１００の上面及び側面、並びに、メモリセルアレイ層ＬＭＣＡに含まれる酸化シリコン（ＳｉＯ２）等の絶縁層１０３の上面を、全面にわたって覆っている。
絶縁層１０２は、例えば、ポリイミド等の絶縁材料からなるパッシベーション層である。
ボンディングパッド電極ＰＸは、例えばアルミニウム（Ａｌ）等の導電性材料を含む。ボンディングパッド電極ＰＸは、例えば図９に示す様に、絶縁層１０１を介して半導体層１００の上面に設けられた外部接続領域１０４と、メモリセルアレイ層ＬＭＣＡに含まれる絶縁層１０３の上面に設けられた内部接続領域１０５と、を備える。
外部接続領域１０４は、ボンディングワイヤＢ（図２、図３）に接続される領域である。絶縁層１０２のうち、外部接続領域１０４に対応する部分の少なくとも一部には、開口が設けられている。外部接続領域１０４は、この開口を介してメモリダイＭＤの外側の領域に露出している。
内部接続領域１０５は、メモリセルアレイ層ＬＭＣＡに含まれるコンタクト１１２に接続される領域である。尚、内部接続領域１０５は、外部接続領域１０４よりも下方に設けられている。
［チップＣＭのメモリセルアレイ層ＬＭＣＡの構造］
例えば図９に示す様に、メモリセルアレイ層ＬＭＣＡのメモリセルアレイ領域ＲＭＣＡには、メモリセルアレイＭＣＡが設けられている。メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫと、これら複数のメモリブロックＢＬＫの間にそれぞれ設けられた酸化シリコン（ＳｉＯ２）等のブロック間絶縁層１０６と、を備える。
メモリブロックＢＬＫのメモリホール領域ＲＭＨに含まれる部分は、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０（図１０）と、を備える。
導電層１１０は、例えば図８に示す様に、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１１１が設けられている。これら複数の導電層１１０は、例えば、ワード線及びこれに接続された複数のメモリセルのゲート電極等として機能する。
半導体層１２０は、例えば、複数のメモリセルのチャネル領域等として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば、略円柱状の形状を有する。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われており、導電層１１０と対向している。
半導体層１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む図示しない不純物領域が設けられている。この不純物領域は、コンタクト１２１及びコンタクト１２２を介してビット線ＢＬに接続される。
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む図示しない不純物領域が設けられている。この不純物領域は、半導体層１００に接続されている。
ゲート絶縁膜１３０（図１０）は、半導体層１２０の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜１３０は、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図１０には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
メモリブロックＢＬＫのフックアップ領域ＲＨＵに含まれる部分は、例えば図８に示す様に、Ｚ方向に並ぶ複数の導電層１１０のＸ方向における端部と、Ｚ方向に延伸する複数のコンタクト１１２と、を備える。
導電層１１０は、フックアップ領域ＲＨＵにおいて、略階段状の構造を形成している。即ち、下方に設けられた導電層１１０ほどＸ方向の端部における位置がメモリホール領域ＲＭＨに近く、上方に設けられた導電層１１０ほどＸ方向の端部における位置がメモリホール領域ＲＭＨから遠い。
コンタクト１１２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含む。コンタクト１１２は、例えば、略円柱状の形状を有する。複数のコンタクト１１２は、上端において、それぞれ異なる導電層１１０に接続されている。また、複数のコンタクト１１２は、下端において、それぞれ異なる配線１４１に接続されている。
また、メモリセルアレイ層ＬＭＣＡの入出力回路領域ＲＩＯは、例えば図９に示す様に、Ｚ方向に延伸する複数のコンタクト１１２を備える。これら複数のコンタクト１１２の上端は、上述の通り、それぞれボンディングパッド電極ＰＸの内部接続領域１０５の下面に接続されている。また、複数のコンタクト１１２は、下端において、それぞれ配線１４１に接続されている。
［チップＣＭの配線層１４０，１５０，１６０の構造］
配線層１４０，１５０，１６０に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に電気的に接続される。
配線層１４０は、複数の配線１４１を含む。これら複数の配線１４１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線１４１のうちの一部は、ビット線ＢＬとして機能する。ビット線ＢＬは、例えば、図８に示す様にＸ方向に並び、図９に示す様にＹ方向に延伸する。また、これら複数のビット線ＢＬは、それぞれ、複数の半導体層１２０に接続されている。
配線層１５０は、複数の配線１５１を含む。これら複数の配線１５１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
配線層１６０は、複数の貼合電極ＰＩ１を含む。これら複数の貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
ここで、図５に示す様に、フックアップ領域ＲＨＵには、複数の貼合電極ＰＩ１が設けられている。これら複数の貼合電極ＰＩ１は、図８を参照して説明したコンタクト１１２を介して、導電層１１０に電気的に接続されている。
また、図５に示す様に、メモリホール領域ＲＭＨには、領域Ｒ１と、領域Ｒ２と、が設けられている。領域Ｒ１は、Ｚ方向から見て、後述するセンスアンプモジュール領域ＲＳＡＭ（図７）と重なる領域である。領域Ｒ２は、Ｚ方向から見て、後述するセンスアンプモジュール領域ＲＳＡＭ（図７）と重ならない領域である。
図５に示す様に、領域Ｒ１には、複数の貼合電極ＰＩ１が設けられている。これら複数の貼合電極ＰＩ１は、ビット線ＢＬに電気的に接続されている。
また、図５に示す様に、領域Ｒ２にも、複数の貼合電極ＰＩ１が設けられている。
また、図５に示す様に、入出力回路領域ＲＩＯには、複数の貼合電極ＰＩ１が設けられている。これら複数の貼合電極ＰＩ１は、図９を参照して説明したコンタクト１１２を介して、ボンディングパッド電極ＰＸに電気的に接続されている。
また、図５に示す様に、周辺領域ＲＰの入出力回路領域ＲＩＯ以外の領域にも、複数の貼合電極ＰＩ１が設けられている。
［チップＣＰの構造］
チップＣＰは、例えば図７に示す様に、４つのメモリセルアレイ領域ＲＭＣＡ（図６）に対応する位置に設けられた４つの回路領域ＲＰＣを備える。回路領域ＲＰＣは、メモリホール領域ＲＭＨ（図６）の一部に対応する位置に設けられたセンスアンプモジュール領域ＲＳＡＭと、２つのフックアップ領域ＲＨＵに対応する位置に設けられたロウデコーダ領域ＲＲＤと、を備える。また、チップＣＰは、チップＣＭの周辺領域ＲＰ（図６）に対応して設けられた周辺領域ＲＰと、チップＣＭの複数の入出力回路領域ＲＩＯ（図６）に対応して設けられた複数の入出力回路領域ＲＩＯと、を備える。
また、チップＣＰは、例えば図８及び図９に示す様に、半導体基板２００と、半導体基板２００の上方に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられた複数の配線層２２０，２３０，２４０，２５０と、を備える。
［チップＣＰの半導体基板２００の構造］
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板２００の表面には、半導体基板領域２００Ｓと、絶縁領域２００Ｉと、が設けられている。
［チップＣＰのトランジスタ層ＬＴＲの構造］
半導体基板２００の上面には、絶縁層２００Ｇを介して、電極層２１０が設けられている。電極層２１０は、半導体基板２００の表面と対向する複数の電極２１１を含む。また、半導体基板２００の各領域及び電極層２１０に含まれる複数の電極２１１は、それぞれ、コンタクト２０１に接続されている。
半導体基板２００の半導体基板領域２００Ｓは、周辺回路を構成する複数のトランジスタＴｒのチャネル領域等として機能する。
電極層２１０に含まれる複数の電極２１１は、それぞれ、周辺回路を構成する複数のトランジスタＴｒのゲート電極等として機能する。電極２１１は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層と、この半導体層の上面に設けられたタングステン（Ｗ）等の金属層と、を備える。
コンタクト２０１は、Ｚ方向に延伸し、下端において半導体基板２００又は電極２１１の上面に接続されている。コンタクト２０１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
尚、半導体基板２００に設けられた複数のトランジスタＴｒは、それぞれ、周辺回路の一部を構成する。
例えば、ロウデコーダ領域ＲＲＤ（図７）に設けられた複数のトランジスタＴｒは、複数の導電層１１０のいずれかに選択的に電圧を転送するロウデコーダの一部を構成する。ロウデコーダを構成する複数のトランジスタＴｒのうちの一部は、他のトランジスタＴｒを介さずに導電層１１０に接続されるワード線スイッチとして機能する。
また、例えば、センスアンプモジュール領域ＲＳＡＭ（図７）に設けられた複数のトランジスタＴｒは、複数のビット線ＢＬの電圧又は電流を測定し、且つ、複数のビット線ＢＬのいずれかに選択的に電圧を転送するセンスアンプモジュールの一部を構成する。センスアンプモジュールを構成する複数のトランジスタＴｒのうちの一部は、他のトランジスタＴｒを介さずにビット線ＢＬに接続されるビット線スイッチとして機能する。
また、例えば、入出力回路領域ＲＩＯ（図７）に設けられた複数のトランジスタＴｒは、複数のボンディングパッド電極ＰＸの一部を介してユーザデータ、コマンドデータ又はアドレスデータの入出力を行う入出力回路として機能する。入出力回路を構成する複数のトランジスタＴｒのうちの一部は、他のトランジスタＴｒを介さずにボンディングパッド電極ＰＸに接続されるプルアップ回路の一部、プルダウン回路の一部、又は、コンパレータの一部として機能する。
［チップＣＰの配線層２２０，２３０，２４０，２５０の構造］
配線層２２０，２３０，２４０，２５０に含まれる複数の配線は、例えば、トランジスタ層ＬＴＲ中の構成及びチップＣＭ中の構成の少なくとも一方に電気的に接続される。
配線層２２０は、複数の配線２２１を含む。これら複数の配線２２１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
配線層２３０は、複数の配線２３１を含む。これら複数の配線２３１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
配線層２４０は、複数の配線２４１を含む。これら複数の配線２４１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
配線層２５０は、複数の貼合電極ＰＩ２を含む。これら複数の貼合電極ＰＩ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
ここで、図７に示す様に、ロウデコーダ領域ＲＲＤには、複数の貼合電極ＰＩ２が設けられている。これら複数の貼合電極ＰＩ２は、図９を参照して説明したコンタクト２０１を介して、ロウデコーダを構成するトランジスタＴｒに電気的に接続されている。また、貼合電極Ｐｉ１を介して導電層１１０に電気的に接続されている。
また、図７に示す様に、センスアンプモジュール領域ＲＳＡＭには、複数の貼合電極ＰＩ２が設けられている。これら複数の貼合電極ＰＩ２は、図９を参照して説明したコンタクト２０１を介して、センスアンプモジュールを構成するトランジスタＴｒに電気的に接続されている。また、貼合電極Ｐｉ１を介してビット線ＢＬに電気的に接続されている。
また、図７に示す様に、回路領域ＲＰＣ中の、Ｚ方向から見て上記領域Ｒ２（図５）と重なる領域Ｒ３にも、複数の貼合電極ＰＩ２が設けられている。
また、図７に示す様に、入出力回路領域ＲＩＯには、複数の貼合電極ＰＩ２が設けられている。これら複数の貼合電極ＰＩ２は、図９を参照して説明したコンタクト２０１を介して、入出力回路を構成するトランジスタＴｒに電気的に接続されている。また、貼合電極Ｐｉ１を介してボンディングパッド電極ＰＸに電気的に接続されている。
また、図７に示す様に、周辺領域ＲＰの入出力回路領域ＲＩＯ以外の領域にも、複数の貼合電極ＰＩ２が設けられている。
［メモリダイＭＤの放熱構造］
メモリダイＭＤに対して読出動作、書込動作、消去動作等を実行すると、チップＣＰ中のトランジスタＴｒが発熱する。ここで、トランジスタＴｒの温度は、所定の大きさ以下に抑えることが望ましい。そこで、メモリダイＭＤにおいては、トランジスタＴｒの温度を監視し、この温度が所定のしきい値に到達した場合には、メモリダイＭＤの動作速度を抑制している。
この様な構成においては、メモリダイＭＤを、長時間にわたって高速に動作させることが難しい場合がある。
そこで、本実施形態に係るメモリダイＭＤは、トランジスタＴｒの熱を効率的にメモリダイＭＤの外部に放出するための放熱構造を備えている。この放熱構造は、例えば図１１に示す様に、トランジスタＴｒの近傍に設けられた配線ｍＴと、メモリダイＭＤ中のいずれのトランジスタＴｒをも経由せずに配線ｍＴに電気的に接続されたボンディングパッド電極ＰＸＴと、メモリダイＭＤ中のいずれのトランジスタＴｒをも経由せずに配線ｍＴに電気的に接続された貼合電極ＰＩ１Ｔ，ＰＩ２Ｔと、を備えている。
この様な構造によれば、トランジスタＴｒで発生した熱を、その近傍の配線ｍＴによって吸収し、ボンディングパッド電極ＰＸＴ及びボンディングワイヤＢ（図２、図３）を介して、メモリシステム１０の外部に放出することが可能である。
また、この様な構造によれば、比較的吸熱性に優れた銅（Ｃｕ）等の材料を含み、且つ、比較的体積が大きい複数の貼合電極ＰＩ１Ｔ，ＰＩ２Ｔを利用して、トランジスタＴｒで発生した熱を、効率よく吸収することが可能である。
以下、放熱構造中の配線ｍＴ、ボンディングパッド電極ＰＸＴ及び貼合電極ＰＩ１Ｔ，ＰＩ２Ｔについて説明する。
［配線ｍＴ］
配線ｍＴは、上述した複数の配線２２１のうちの一つである。
配線ｍＴは、比較的発熱量の大きいトランジスタＴｒの近傍に設けることが望ましい。この様なトランジスタＴｒとしては、例えば、チャージポンプ回路ＣＣＰ（図１２）を構成するトランジスタＴｒや、入出力回路ＣＩＯ（図１２）を構成するトランジスタＴｒ等が挙げられる。チャージポンプ回路ＣＣＰを構成するトランジスタＴｒは、例えば、図１２に示す様に、上述した領域Ｒ３に設けられる場合がある。この場合には、配線ｍＴを領域Ｒ３に設けることが望ましい。また、チャージポンプ回路ＣＣＰを構成するトランジスタＴｒは、例えば、図１２に示す様に、周辺領域ＲＰの入出力回路領域ＲＩＯ以外の領域に設けられる場合がある。この場合には、配線ｍＴをこの様な領域に設けることが望ましい。また、入出力回路を構成するトランジスタＴｒは、例えば、図１２に示す様に、入出力回路領域ＲＩＯに設けられる場合がある。この様な場合には、配線ｍＴを入出力回路領域ＲＩＯに設けることが望ましい。
また、配線ｍＴは、例えば図１３に示す様に、コンタクト２０１を介して半導体基板２００の半導体基板領域２００Ｓに接続されていても良い。また、半導体基板領域２００Ｓ上のこの様な領域は、例えば、トランジスタＴｒの一部等としては機能しない領域であっても良い。
また、配線ｍＴは、例えば図１４に示す様に、いずれかの電極２１１に接続されていても良い。また、この様な電極２１１は、例えば、トランジスタＴｒの一部等としては機能しない領域であっても良い。
図１３又は図１４に例示した様な構成によれば、配線ｍＴとトランジスタＴｒとの距離を実質的に小さくすることが可能である。また、半導体基板２００は熱を伝導するため、トランジスタＴｒで発生した熱を、半導体基板２００経由でも吸収することが可能である。これにより、より効率的に熱を吸収することが可能である。
［ボンディングパッド電極ＰＸＴ］
ボンディングパッド電極ＰＸＴは、上述した複数のボンディングパッド電極ＰＸのうちの一つである。
例えば、上述した複数のボンディングパッド電極ＰＸは、接地電圧の供給に利用されるもの、接地電圧よりも大きい動作電圧の供給に利用されるもの、データ又はクロック信号の入力に利用されるもの、メモリダイＭＤの制御に利用されるもの、等を含んでいる。ボンディングパッド電極ＰＸＴは、例えば、接地電圧の供給に利用される複数のボンディングパッド電極ＰＸのうちの一つである。
［貼合電極ＰＩ１Ｔ，ＰＩ２Ｔ］
貼合電極ＰＩ１Ｔ，ＰＩ２Ｔは、上述した複数の貼合電極ＰＩ１，ＰＩ２のうちの一つである。
例えば図５に示す様に、チップＣＭの表面には、複数の貼合電極ＰＩ１が設けられている。また、例えば図７に示す様に、チップＣＰの表面には、複数の貼合電極ＰＩ２が設けられている。これら複数の貼合電極ＰＩ１，ＰＩ２のうちの一部は、上述の通り、メモリセルアレイＭＣＡ中の構成（例えば、導電層１１０、ビット線ＢＬ及び半導体層１００）とトランジスタＴｒとの間の電流経路に設けられている。また、これら複数の貼合電極ＰＩ１，ＰＩ２のうちの一部は、上述の通り、ボンディングパッド電極ＰＸとトランジスタＴｒとの間の電流経路に設けられている。本実施形態においては、これらの貼合電極ＰＩ１，ＰＩ２以外の複数の貼合電極ＰＩ１，ＰＩ２の少なくとも一部が、貼合電極ＰＩ１Ｔとして利用される。
貼合電極ＰＩ１Ｔとして利用される貼合電極ＰＩ１としては、例えば、図５の領域Ｒ２に設けられた複数の貼合電極ＰＩ１の少なくとも一部、又は、周辺領域ＲＰの入出力回路領域ＲＩＯ以外の領域に設けられた複数の貼合電極ＰＩ１の少なくとも一部が挙げられる。
貼合電極ＰＩ２Ｔとして利用される貼合電極ＰＩ２としては、例えば、図７の領域Ｒ３に設けられた複数の貼合電極ＰＩ２の少なくとも一部、又は、周辺領域ＲＰの入出力回路領域ＲＩＯ以外の領域に設けられた複数の貼合電極ＰＩ２の少なくとも一部が挙げられる。
また、上述の通り、貼合電極ＰＩ１Ｔ，ＰＩ２Ｔは、メモリダイＭＤ中のいずれのトランジスタＴｒをも経由せずに、配線ｍＴ及びボンディングパッド電極ＰＸＴに電気的に接続される。
ここで、複数の貼合電極ＰＩ１Ｔ，ＰＩ２Ｔの少なくとも一部は、例えば図１５に例示する様に、配線ｍＴとボンディングパッド電極ＰＸＴとの間の電流経路に設けられていても良い。
この場合には、例えば図１５及び図１１に示す様に、複数の貼合電極ＰＩ１Ｔの少なくとも一部の上面にいずれかのコンタクト電極の下端が接続され、このコンタクト電極を介してこの貼合電極ＰＩ１Ｔがいずれかの配線１５１，１４１に電気的に接続されても良い。また、この貼合電極ＰＩ１Ｔに貼合された貼合電極ＰＩ２Ｔの下面にいずれかのコンタクト電極の上端が接続され、このコンタクト電極を介してこの貼合電極ＰＩ２Ｔがいずれかの配線２４１，２３１に電気的に接続されても良い。
また、複数の貼合電極ＰＩ１Ｔ，ＰＩ２Ｔの少なくとも一部は、例えば図１６又は図１７に例示する様に、配線ｍＴとボンディングパッド電極ＰＸＴとの間の電流経路に設けられていなくても良い。
この場合には、例えば図１６及び図１８に示す様に、複数の貼合電極ＰＩ１Ｔの少なくとも一部の上面に接続されるコンタクト電極が省略されても良い。また、この貼合電極ＰＩ１Ｔに貼合された貼合電極ＰＩ２Ｔの下面にいずれかのコンタクト電極の上端が接続され、このコンタクト電極を介してこの貼合電極ＰＩ２Ｔがいずれかの配線２４１，２３１に電気的に接続されても良い。
また、この場合には、例えば図１７及び図１９に示す様に、複数の貼合電極ＰＩ１Ｔの少なくとも一部の上面にいずれかのコンタクト電極の下端が接続され、このコンタクト電極を介してこの貼合電極ＰＩ１Ｔがいずれかの配線１５１，１４１に電気的に接続されても良い。また、この貼合電極ＰＩ１Ｔに貼合された貼合電極ＰＩ２Ｔの下面に接続されるコンタクト電極が省略されても良い。
［その他の実施形態］
以上、第１実施形態に係る半導体記憶装置について説明した。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
例えば、第１実施形態においては、チップＣＭが３層の配線層１４０，１５０，１６０を備えており、チップＣＰが４層の配線層２２０，２３０，２４０，２５０を備えていた。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、チップＣＭに設けられる配線層の数は４層以上であっても良いし、チップＣＰに設けられる配線層の数は５層以上であっても良い。
また、例えば第１実施形態においては、ボンディングパッド電極ＰＸが、メモリセルアレイＭＣＡを含むチップＣＭに設けられていた。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、ボンディングパッド電極ＰＸは、周辺回路を含むチップＣＰに設けられても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＣＭ，ＣＰ…チップ、ＭＣＡ…メモリセルアレイ、ＰＸ…ボンディングパッド電極、ｍＴ…配線、ＰＩ１，ＰＩ２…貼合電極。

Claims (7)

  1. 半導体基板、複数のトランジスタ、第１配線、及び、複数の第１貼合電極を備える第１チップと、
    メモリセルアレイ、及び、前記複数の第１貼合電極に貼合された複数の第２貼合電極を備える第２チップと
    を備え、
    前記第１チップ及び前記第２チップの一方は、ボンディングワイヤに接続可能な複数のボンディングパッド電極を備え、
    前記複数の第２貼合電極は、
    前記半導体基板の表面と交差する第１方向から見て前記メモリセルアレイと重なる位置に設けられ、前記メモリセルアレイと前記複数のトランジスタとの間の電流経路に設けられた複数の第３貼合電極と、
    前記第１方向から見て前記メモリセルアレイと重なる位置に設けられ、前記メモリセルアレイと前記複数のトランジスタとの間の電流経路に設けられていない複数の第４貼合電極と
    を含み、
    前記第１配線は、
    前記複数のボンディングパッド電極のいずれかに、前記複数のトランジスタのいずれをも経由せずに電気的に接続され、
    前記複数の第４貼合電極のうちの少なくとも一つに、前記複数のトランジスタのいずれをも経由せずに電気的に接続されている
    半導体記憶装置。
  2. 半導体基板、複数のトランジスタ、第１配線、及び、複数の第１貼合電極を備える第１チップと、
    メモリセルアレイ、及び、前記複数の第１貼合電極に貼合された複数の第２貼合電極を備える第２チップと
    を備え、
    前記第１チップ及び前記第２チップの一方は、ボンディングワイヤに接続可能な複数のボンディングパッド電極を備え、
    前記複数の第２貼合電極は、
    前記半導体基板の表面と交差する第１方向から見て、前記メモリセルアレイと重ならず、前記複数のボンディングパッド電極のうちのいずれかと重なる位置に設けられた複数の第３貼合電極と、
    前記第１方向から見て、前記メモリセルアレイと重ならず、前記複数のボンディングパッド電極のうちのいずれとも重ならない位置に設けられた複数の第４貼合電極と
    を含み、
    前記第１配線は、
    前記複数のボンディングパッド電極のいずれかに、前記複数のトランジスタのいずれをも経由せずに電気的に接続され、
    前記複数の第４貼合電極のうちの少なくとも一つに、前記複数のトランジスタのいずれをも経由せずに電気的に接続されている
    半導体記憶装置。
  3. 半導体基板、複数のトランジスタ、第１配線、及び、複数の第１貼合電極を備える第１チップと、
    メモリセルアレイ、及び、前記複数の第１貼合電極に貼合された複数の第２貼合電極を備える第２チップと
    を備え、
    前記第１チップ及び前記第２チップの一方は、ボンディングワイヤに接続可能な複数のボンディングパッド電極を備え、
    前記第１配線は、
    前記複数のボンディングパッド電極のいずれかに、前記複数のトランジスタのいずれをも経由せずに電気的に接続され、
    前記複数の第１貼合電極及び前記複数の第２貼合電極のうち、前記第１配線と前記ボンディングパッド電極との間の電流経路に位置しないものに、前記複数のトランジスタのいずれをも経由せずに電気的に接続されている
    半導体記憶装置。
  4. 前記複数のボンディングパッド電極は、
    接地電圧が供給される第１ボンディングパッド電極と、
    前記接地電圧よりも大きい駆動電圧が供給される第２ボンディングパッド電極と、
    信号が供給される第３ボンディングパッド電極と
    を備え、
    前記第１配線は、前記第１ボンディングパッド電極に、前記複数のトランジスタのいずれをも経由せずに電気的に接続されている
    請求項１～３のいずれか１項記載の半導体記憶装置。
  5. 前記第１チップは複数の配線層を備え、
    前記第１配線は、前記複数の配線層のうち、前記半導体基板に最も近い配線層に含まれている
    請求項１～４のいずれか１項記載の半導体記憶装置。
  6. 前記第１配線と前記半導体基板との間に設けられ、前記第１配線及び前記半導体基板に接続された第１コンタクト電極を備える
    請求項５記載の半導体記憶装置。
  7. 前記第１配線と前記半導体基板との間に設けられ、前記半導体基板に対向する第１電極と、
    前記第１配線と前記第１電極との間に設けられ、前記第１配線及び前記第１電極に接続された第２コンタクト電極と
    を備える請求項５又は６記載の半導体記憶装置。
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