TW202209621A - 半導體記憶裝置 - Google Patents

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柴田潤一
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日商鎧俠股份有限公司
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Abstract

實施形態，係提供一種高速動作之半導體記憶裝置。 實施形態之半導體記憶裝置，係具備有：第1晶片，係具備半導體基板、和複數之電晶體、和第1配線、以及複數之第1貼合電極；和第2晶片，係具備記憶體胞陣列、以及複數之第2貼合電極。第1晶片或第2晶片，係具備有複數之接合墊片電極。複數之第2貼合電極，係包含有：複數之第3貼合電極，係在從第1方向作觀察時，與記憶體胞陣列相重疊，並且被設置於記憶體胞陣列與複數之電晶體之間之電流路徑上；和複數之第4貼合電極，係並未被設置於此種電流路徑上。第1配線，係並不經由任一之電晶體地而被與複數之接合墊片電極之任一者作電性連接，並且並不經由任一之電晶體地而被與複數之第4貼合電極中之至少一個作電性連接。

Description

半導體記憶裝置
本實施形態，係有關於半導體記憶裝置。 [關連申請案] 本申請案，係享受以日本專利申請2020-139279號(申請日：2020年8月20日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。
周知有下述一般之半導體記憶裝置，其係具備有：第1晶片，係具備半導體基板、和複數之電晶體、以及複數之第1貼合電極；和第2晶片，係具備記憶體胞陣列、以及被與複數之第1貼合電極作了貼合之複數之第2貼合電極。
實施形態，係提供一種高速動作之半導體記憶裝置。 其中一個實施形態之半導體記憶裝置，係具備有：第1晶片，係具備半導體基板、和複數之電晶體、和第1配線、以及複數之第1貼合電極；和第2晶片，係具備記憶體胞陣列、以及被與複數之第1貼合電極作了貼合之複數之第2貼合電極。第1晶片以及第2晶片之其中一者，係具備有能夠與接合線作連接之複數之接合墊片電極。複數之第2貼合電極，係包含有：複數之第3貼合電極，係在從與半導體基板之表面相交叉之第1方向作觀察時，被設置於與記憶體胞陣列相重疊之位置處，並且被設置於記憶體胞陣列與複數之電晶體之間之電流路徑上；和複數之第4貼合電極，係在從第1方向作觀察時，被設置於與記憶體胞陣列相重疊之位置處，並且並未被設置在記憶體胞陣列與複數之電晶體之間之電流路徑上。第1配線，係並不經由複數之電晶體之任一者地而被與複數之接合墊片電極之任一者作電性連接，並且並不經由複數之電晶體之任一者地而被與複數之第4貼合電極中之至少一個作電性連接。 其中一個實施形態之半導體記憶裝置，係具備有：第1晶片，係具備半導體基板、和複數之電晶體、和第1配線、以及複數之第1貼合電極；和第2晶片，係具備記憶體胞陣列、以及被與複數之第1貼合電極作了貼合之複數之第2貼合電極。第1晶片以及第2晶片之其中一者，係具備有能夠與接合線作連接之複數之接合墊片電極。複數之第2貼合電極，係包含有：複數之第3貼合電極，係在從與半導體基板之表面相交叉之第1方向作觀察時，並不與記憶體胞陣列相重疊地而被設置於與複數之接合墊片電極中之任一者相重疊之位置處；和複數之第4貼合電極，係在從第1方向作觀察時，並不與記憶體胞陣列相重疊地而被設置於並不與複數之接合墊片電極中之任一者相重疊之位置處。第1配線，係並不經由複數之電晶體之任一者地而被與複數之接合墊片電極之任一者作電性連接，並且並不經由複數之電晶體之任一者地而被與複數之第4貼合電極中之至少一個作電性連接。 其中一個實施形態之半導體記憶裝置，係具備有：第1晶片，係具備半導體基板、和複數之電晶體、和第1配線、以及複數之第1貼合電極；和第2晶片，係具備記憶體胞陣列、以及被與複數之第1貼合電極作了貼合之複數之第2貼合電極。第1晶片以及第2晶片之其中一者，係具備有能夠與接合線作連接之複數之接合墊片電極。第1配線，係並不經由複數之電晶體之任一者地而被與複數之接合墊片電極之任一者作電性連接，並且並不經由複數之電晶體之任一者地而被與複數之第1貼合電極以及複數之第2貼合電極中之並未位置在第1配線與接合墊片電極之間之電流路徑上者作電性連接。
接著，參照圖面，對實施形態之半導體記憶裝置作詳細說明。另外，以下之實施形態，係僅為其中一例，而並非為對於本發明之範圍作限定者。又，以下之圖面，係為示意性者，為了便於說明，係會有將一部分之構成等作省略的情況。又，針對複數之實施形態，對於共通的部分，係會有附加相同之元件符號並省略其說明的情況。 又，在本說明書中，在提及「半導體記憶裝置」的情況時，係會有指記憶體晶粒的情形，也會有指記憶體晶片、記憶卡、SSD(固態硬碟，Solid State Drive)等之包含有控制器晶粒之記憶體系統的情形。進而，也會有指智慧型手機、平板型終端、個人電腦等之包含有主機電腦之構成的情形。 又，在本說明書中，當提到第1構成為與第2構成「電性連接」的情況時，係可指第1構成為與第2構成直接作連接，亦可指第1構成為經由配線、半導體構件或電晶體等而與第2構成作連接。例如，在將3個的電晶體串聯地作了連接的情況時，就算是第2個的電晶體乃身為OFF狀態，第1個的電晶體和第3個的電晶體亦係被「電性連接」。 又，在本說明書中，當提到第1構成為在第2構成與第3構成「之間而被作連接」的情況時，係會有指第1構成、第2構成以及第3構成為被串聯地作連接並且第2構成為經由第1構成而被與第3構成作連接的情況。 又，在本說明書中，當提到電路等將2個的配線等「導通」的情況時，例如，係會有代表「此電路等係包含電晶體等，此電晶體等係被設置於2個的配線之間之電流路徑上，此電晶體等係成為ON狀態」的情形。 又，在本說明書中，係將相對於基板之上面而為平行的特定之方向稱作X方向，並將相對於基板之上面而為平行並且與X方向相垂直之方向稱作Y方向，並且將相對於基板之上面而為垂直之方向稱作Z方向。 又，在本說明書中，係會有將沿著特定之面的方向稱作第1方向，並將與此沿著特定之面之第1方向相交叉的方向稱作第2方向，並且將與此特定之面相交叉之方向稱作第3方向的情形。此些之第1方向、第2方向以及第3方向，係可與X方向、Y方向以及Z方向之任一者相對應，亦可並未相互對應。 又，在本說明書中，「上」或「下」等之表現，係設為以半導體基板作為基準。例如，若是將沿著上述Z方向而從半導體基板遠離之方向稱作上，則係將沿著Z方向而接近半導體基板之方向稱作下。又，當針對某一構成而提到下面或下端的情況時，係指此構成之半導體基板側之面或端部，當提到上面或上端的情況時，係指此構成之與半導體基板相反側之面或端部。又，係將與X方向或Y方向相交叉之面稱作側面等。 [第1實施形態] [記憶體系統10] 第1圖，係為對於第1實施形態的記憶體系統10之構成作展示的示意性之區塊圖。 記憶體系統10，係因應於從主機電腦20所送訊而來之訊號，而進行使用者資料之讀出、寫入、刪除等。記憶體系統10，例如，係身為記憶體晶片、記憶卡、SSD或者是其他之能夠記憶使用者資料之系統。記憶體系統10，係具備有：記憶使用者資料之複數之記憶體晶粒MD、和被與此些之複數之記憶體晶粒MD以及主機電腦20作連接之控制器晶粒CD。控制器晶粒CD，例如，係具備有處理器、RAM等，並進行邏輯位址與物理位址之轉換、位元錯誤檢測/訂正、垃圾資料回收(資料壓實)、耗損平均等之處理。 第2圖，係為對於本實施形態之記憶體系統10之構成例作展示之示意性之側面圖。第3圖，係為對於該構成例作展示的示意性之平面圖。為了便於說明，在第2圖以及第3圖中係將一部分之構成省略。 如同第2圖中所示一般，本實施形態之記憶體系統10，係具備有：安裝基板MSB、和被層積於安裝基板MSB處的複數之記憶體晶粒MD、和被層積於記憶體晶粒MD處的控制器晶粒CD。在安裝基板MSB之上面中的Y方向之端部之區域處，係被設置有接合墊片電極PX ，其他之一部分之區域，係經由接著劑等而被接著於記憶體晶粒MD之下面處。在記憶體晶粒MD之上面中的Y方向之端部之區域處，係被設置有接合墊片電極PX ，其他之區域，係經由接著劑等而被接著於其他之記憶體晶粒MD或者是控制器晶粒CD之下面處。在控制器晶粒CD之上面中的Y方向之端部之區域處，係被設置有接合墊片電極PX 。 如同第3圖中所示一般，安裝基板MSB、複數之記憶體晶粒MD、以及控制器晶粒CD，係分別具備有在X方向上而並排的複數之接合墊片電極PX 。被設置在安裝基板MSB、複數之記憶體晶粒MD以及控制器晶粒CD處的複數之接合墊片電極PX ，係分別經由接合線B而被相互作連接。 另外，第2圖以及第3圖中之此種構成，係僅為例示，而可對於具體性之構成適當作調整。例如，在第2圖以及第3圖所示之例中，在複數之記憶體晶粒MD上係被層積有控制器晶粒CD，此些之構成係經由接合線B而被相互作連接。在此種構成中，複數之記憶體晶粒MD以及控制器晶粒CD係被包含於1個的封裝內。然而，控制器晶粒CD係亦可被包含於與記憶體晶粒MD相異之封裝內。又，複數之記憶體晶粒MD以及控制器晶粒CD，係亦可並非經由接合線B而是經由貫通電極等而被相互作連接。 [記憶體晶粒MD之構造] 第4圖，係為對於本實施形態之半導體記憶裝置的構成例作展示之示意性的分解立體圖。如同第4圖中所示一般，記憶體晶粒MD，係具備有：包含記憶體胞陣列MCA之晶片CM 、和包含周邊電路之晶片CP 。 在晶片CM 之上面，係被設置有複數之接合墊片電極PX 。又，在晶片CM 之下面，係被設置有複數之貼合電極PI1 。又，在晶片CP 之上面，係被設置有複數之貼合電極PI2 。以下，針對晶片CM ，係將被設置有複數之貼合電極PI1 之面稱作表面，並將被設置有複數之接合墊片電極PX 之面稱作背面。又，針對晶片CP ，係將被設置有複數之貼合電極PI2 之面稱作表面，並將與表面相反側之面稱作背面。在圖示之例中，晶片CP 之表面係被設置在較晶片CP 之背面而更上方處，晶片CM 之背面係被設置在較晶片CM 之表面而更上方處。 晶片CM 以及晶片CP ，係以使晶片CM 之表面與晶片CP 之表面相對向的方式而被作配置。複數之貼合電極PI1 ，係分別與複數之貼合電極PI2 相互對應地而被作設置，並被配置在可貼合於複數之貼合電極PI2 處之位置處。貼合電極PI1 和貼合電極PI2 ，係作為用以將晶片CM 和晶片CP 相貼合並且作電性導通的貼合電極而起作用。接合墊片電極PX ，係作為參照第2圖以及第3圖而作了說明的墊片電極P而起作用。 另外，在第4圖之例中，晶片CM 之角部a1、a2、a3、a4，係分別與晶片CP 之角部b1、b2、b3、b4相對應。 第5圖，係為對於晶片CM 之構成例作展示的示意性之底面圖。第6圖，係為對於晶片CM 之構成例作展示的示意性之底面圖，並對於較被設置有複數之貼合電極PI1 的晶片CM 之表面而更內部的構造作展示。第7圖，係為對於晶片CP 之構成例作展示的示意性之平面圖。第8圖，係為對應於第6圖之A-A’線的示意性之剖面圖。第9圖，係為對應於第6圖之B-B’線的示意性之剖面圖。第10圖，係為第9圖之一部分之構成的示意性之擴大圖。 [晶片CM 之構造] 晶片CM ，例如係如同第6圖中所示一般，具備有在X方向以及Y方向上而並排之4個的記憶體胞陣列區域RMCA 。記憶體胞陣列區域RMCA ，係具備有：記憶體胞所被作設置的記憶體洞區域RMH 、和相對於記憶體洞區域RMH 而被設置於X方向之其中一側(例如，第6圖中之左側)以及另外一側(例如，第6圖中之右側)處的佈線區域RHU 。又，晶片CM ，係具備有：被設置在4個的記憶體胞陣列區域RMCA 之外側之區域(在圖示之例中，係為在Y方向上而並排之2個的記憶體胞陣列區域RMCA 之間之區域、記憶體胞陣列區域RMCA 與晶片CM 之Y方向之端部之間之區域、以及記憶體胞陣列區域RMCA 與晶片CM 之X方向之端部之間之區域)處的周邊區域RP 。又，在周邊區域RP 之一部分處，係被設置有與複數之接合墊片電極PX (第2圖～第4圖)相對應地而被作設置之輸入輸出電路區域RIO 。 另外，在圖示之例中，佈線區域RHU 係相對於記憶體洞區域RMH 而被設置於X方向之其中一側以及另外一側處。然而，此種構成，係僅為例示，而可對於具體性之構成適當作調整。例如，佈線區域RHU ，係亦可被設置在記憶體胞陣列區域RMCA 之X方向之中央位置或者是中央近旁之位置處。 晶片CM ，例如係如同第8圖以及第9圖中所示一般，具備有基體層LSB 、和被設置在基體層LSB 之下方處之記憶體胞陣列層LMCA 、和被設置在記憶體胞陣列層LMCA 之下方處之複數之配線層140、150、160。 [晶片CM 之基體層LSB 之構造] 例如如同第8圖中所示一般，基體層LSB ，係具備有半導體層100、和被設置於半導體層100之上面處的絕緣層101、和被設置於絕緣層101之上面處的絕緣層102。又，例如如同在第9圖中所示一般，在輸入輸出電路區域RIO 處，係被設置有被設置在絕緣層101與絕緣層102之間的接合墊片電極PX 。 半導體層100，例如，係身為被植入有磷(P)等之N型之雜質或者是硼(B)等之P型之雜質的矽(Si)等之半導體層。另外，在半導體層100與絕緣層101之間，例如，係亦可被設置有鎢(W)等之金屬或者是矽化鎢(WSi)等之矽化物。另外，半導體層100，係被設置於在X方向或Y方向上而相互分離的複數之區域中。例如，半導體層100，係分別被設置在與參照第6圖所作了說明之4個的記憶體胞陣列區域RMCA 相對應之4個的區域中。 絕緣層101，例如係為由氧化矽(SiO2 )等之絕緣材料所成之絕緣層。絕緣層101，例如係如同第8圖以及第9圖中所示一般，將半導體層100之上面以及側面還有被包含於記憶體胞陣列層LMCA 中之氧化矽(SiO2 )等之絕緣層103之上面，涵蓋全面地來作覆蓋。 絕緣層102，例如係為由聚醯亞胺等之絕緣材料所成之鈍化層。 接合墊片電極PX ，例如係包含鋁(Al)等之導電性材料。接合墊片電極PX ，例如係如同第9圖中所示一般，具備有隔著絕緣層101而被設置於半導體層100之上面的外部連接區域104、和被設置在被包含於記憶體胞陣列層LMCA 中的絕緣層103之上面的內部連接區域105。 外部連接區域104，係身為被與接合線B(第2圖、第3圖)作連接之區域。在絕緣層102之中之與外部連接區域104相對應之部分的至少一部分處，係被設置有開口。外部連接區域104，係經由此開口而露出於記憶體晶粒MD之外側的區域處。 內部連接區域105，係身為被與被包含於記憶體胞陣列層LMCA 中的接點112作連接之區域。另外，內部連接區域105，係被設置在較外部連接區域104而更下方處。 [晶片CM 之記憶體胞陣列層LMCA 之構造] 例如，如同第9圖中所示一般，在記憶體胞陣列層LMCA 之記憶體胞陣列區域RMCA 處，係被設置有記憶體胞陣列MCA。記憶體胞陣列MCA，係具備有在Y方向上而並排之複數之記憶體塊BLK、和分別被設置於此些之複數之記憶體塊BLK之間的氧化矽(SiO2 )等之塊間絕緣層106。 記憶體塊BLK之被包含於記憶體洞區域RMH 中的部分，係具備有在Z方向上而並排的複數之導電層110、和在Z方向上而延伸之複數之半導體層120、和分別被設置在複數之導電層110以及複數之半導體層120之間的複數之閘極絕緣膜130(第10圖)。 導電層110，例如係如同第8圖中所示一般，身為於X方向上而延伸之略板狀之導電層。導電層110，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及鎢(W)等之金屬膜的層積膜等。又，導電層110，例如，係亦可包含有包含磷(P)或硼(B)等的雜質之多晶矽等。於在Z方向上而並排的複數之導電層110之間，係被設置有氧化矽(SiO2 )等之絕緣層111。此些之複數之導電層110，例如，係作為字元線以及被與此作連接的複數之記憶體胞之閘極電極等而起作用。 半導體層120，例如，係作為複數之記憶體胞之通道區域等而起作用。半導體層120，例如，係身為多晶矽(Si)等之半導體層。半導體層120，例如係具有略圓柱狀之形狀。又，半導體層120之外周面，係分別被導電層110所包圍，並與導電層110相對向。 在半導體層120之下端部處，係被設置有包含磷(P)等之N型雜質之未圖示之雜質區域。此雜質區域，係經由接點121以及接點122而被與位元線BL作連接。 在半導體層120之上端部處，係被設置有包含磷(P)等之N型雜質或硼(B)等之P型雜質的未圖示之雜質區域。此雜質區域，係被與半導體層100作連接。 閘極絕緣膜130(第10圖)，係具有將半導體層120之外周面作覆蓋的略有底圓筒狀之形狀。閘極絕緣膜130，係具備有被層積於半導體層120以及導電層110之間之穿隧絕緣膜131、電荷積蓄膜132以及阻隔絕緣膜133。穿隧絕緣膜131以及阻隔絕緣膜133，例如，係為氧化矽(SiO2 )等之絕緣膜。電荷積蓄膜132，例如，係為氮化矽(Si3 N4 )等之能夠積蓄電荷之膜。穿隧絕緣膜131、電荷積蓄膜132以及阻隔絕緣膜133，係具有略圓筒狀之形狀，並沿著半導體層120之外周面而在Z方向上延伸。 另外，在第10圖中，係針對使閘極絕緣膜130具備有氮化矽等之電荷積蓄膜132之例作了展示。然而，閘極絕緣膜130，例如，係亦可具備有包含N型或P型之雜質的多晶矽等之浮動閘極。 記憶體塊BLK之被包含於佈線區域RHU 中的部分，例如係如同第8圖中所示一般，具備有在Z方向上而並排的複數之導電層110的於X方向上之端部、和在Z方向上而延伸之複數之接點112。 導電層110，係在佈線區域RHU 中，而形成略階梯狀之構造。亦即是，被設置在越下方處之導電層110，其之在X方向之端部處的位置係越接近記憶體洞區域RMH ，被設置在越上方處之導電層110，其之在X方向之端部處的位置係越遠離記憶體洞區域RMH 。 接點112，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及鎢(W)等之金屬膜的層積膜等。接點112，例如係具有略圓柱狀之形狀。複數之接點112，係在上端處，分別被與相異之導電層110作連接。又，複數之接點112，係在下端處，分別被與相異之配線141作連接。 又，記憶體胞陣列層LMCA 之輸入輸出區域RIO ，例如係如同第9圖中所示一般，具備有於Z方向上而延伸的複數之接點112。此些之複數之接點112之上端，係分別被與接合墊片電極PX 之內部連接區域115之下面作連接。又，複數之接點112，係在下端處分別被與配線141作連接。 [晶片CM 之配線層140、150、160之構造] 被包含於配線層140、150、160中的複數之配線，例如，係被與記憶體胞陣列層LMCA 中之構成以及晶片CP 中之構成的至少其中一者作電性連接。 配線層140，係包含複數之配線141。此些之複數之配線141，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及銅(Cu)等之金屬膜的層積膜等。另外，複數之配線141之中之一部分，係作為位元線BL而起作用。位元線BL，例如係如同第8圖中所示一般，在X方向上並排，並如同第9圖中所示一般，在Y方向上延伸。又，此些之複數之位元線BL，係分別被與複數之半導體層120作連接。 配線層150，係包含複數之配線151。此些之複數之配線151，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及銅(Cu)等之金屬膜的層積膜等。 配線層160，係包含複數之貼合電極PI1 。此些之複數之貼合電極PI1 ，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及銅(Cu)等之金屬膜的層積膜等。 在此，如同第5圖中所示一般，在佈線區域RHU 處，係被設置有複數之貼合電極PI1 。此些之複數之貼合電極PI1 ，係經由參照第8圖而作了說明的接點112，而被與導電層110作電性連接。 又，如同第5圖中所示一般，在記憶體洞區域RMH 處，係被設置有區域R1和區域R2。區域R1，係身為從Z方向作觀察時會與後述之感測放大模組區域RSAM (第7圖)相重疊的區域。區域R2，係身為從Z方向作觀察時並不會與後述之感測放大模組區域RSAM (第7圖)相重疊的區域。 如同第5圖中所示一般，在區域R1處，係被設置有複數之貼合電極PI1 。此些之複數之貼合電極PI1 ，係被與位元線BL作電性連接。 又，如同第5圖中所示一般，在區域R2處，亦係被設置有複數之貼合電極PI1 。 又，如同第5圖中所示一般，在輸入輸出電路區域RIO 處，係被設置有複數之貼合電極PI1 。此些之複數之貼合電極PI1 ，係經由參照第9圖而作了說明的接點112，而被與接合墊片電極PX 作電性連接。 又，如同第5圖中所示一般，在周邊區域RP 之輸入輸出電路區域RIO 以外的區域處，亦係被設置有複數之貼合電極PI1 。 [晶片CP 之構造] 晶片CP ，例如係如同第7圖中所示一般，具備有被設置在與4個的記憶體胞陣列區域RMCA (第6圖)相對應的位置處之4個的電路區域RPC 。電路區域RPC ，係具備有被設置在與記憶體洞區域RMH (第6圖)之一部分相對應之位置處的感測放大模組區域RSAM 、和被設置在與2個的佈線區域RHU 相對應之位置處的行解碼器區域RRD 。又，晶片CP ，係具備有與晶片CM 之周邊區域RP (第6圖)相對應地而被作了設置之周邊區域RP 、和與晶片CM 之複數之輸入輸出電路區域RIO (第6圖)相對應地而被作了設置之複數之輸入輸出電路區域RIO 。 又，晶片CP ，例如係如同第8圖以及第9圖中所示一般，具備有半導體基板200、和被設置在半導體基板200之上方處的電晶體層LTR 、和被設置在電晶體層LTR 之上方處的複數之配線層220、230、240、250。 [晶片CP 之半導體基板200之構造] 半導體基板200，例如，係身為由包含有硼(B)等之P型之雜質的P型之矽(Si)所成之半導體基板。在半導體基板200之表面上，係被設置有半導體基板區域200S、和絕緣區域200I。 [晶片CP 之電晶體層LTR 之構造] 在半導體基板200之上面處，係隔著絕緣層200G而被設置有電極層210。電極層210，係包含有與半導體基板200之表面相對向的複數之電極211。又，被包含於半導體基板200之各區域以及電極層210中的複數之電極211，係被與接點201作連接。 半導體基板200之半導體基板區域200S，係作為構成周邊電路之複數之電晶體Tr之通道區域等而起作用。 被包含於電極層210中之複數之電極211，係分別作為構成周邊電路之複數之電晶體Tr之閘極電極等而起作用。電極211，例如，係具備有包含磷(P)等之N型之雜質或者是硼(B)等之P型之雜質的多晶矽(Si)等之半導體層、和被設置在此半導體層之上面處的鎢(W)等之金屬層。 接點201，係朝向Z方向延伸，並在下端處被與半導體基板200或電極211之上面作連接。接點201，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及鎢(W)等之金屬膜的層積膜等。 另外，被設置在半導體基板200處之複數之電晶體Tr，係分別構成周邊電路之一部分。 例如，被設置在行解碼器區域RRD (第7圖)處的複數之電晶體Tr，係構成對於複數之導電層110之其中一者而選擇性地傳輸電壓之行解碼器之一部分。構成行解碼器之複數之電晶體Tr之中之一部分，係作為並不經由其他之電晶體Tr地而被與導電層110作連接的字元線開關而起作用。 又，例如，被設置在感測放大器模組區域RSAM (第7圖)處的複數之電晶體Tr，係構成對於複數之位元線BL之電壓或電流作測定並且對於複數之位元線BL之其中一者而選擇性地傳輸電壓之感測放大器模組之一部分。構成感測放大器模組之複數之電晶體Tr之中之一部分，係作為並不經由其他之電晶體Tr地而被與位元線BL作連接的位元線開關而起作用。 又，例如，被設置在輸入輸出電路區域RIO (第7圖)處的複數之電晶體Tr，係作為經由複數之接合墊片電極PX 之一部分而進行使用者資料、指令資料或者是位址資料之輸入輸出的輸入輸出電路而起作用。構成輸入輸出電路之複數之電晶體Tr之中之一部分，係作為並不經由其他之電晶體Tr地而被與接合墊片電極PX 作連接的上拉電路之一部分、下拉電路之一部分或者是比較器之一部分而起作用。 [晶片CP 之配線層220、230、240、250之構造] 被包含於配線層220、230、240、250中的複數之配線，例如，係被與電晶體層LTR 中之構成以及晶片CM 中之構成的至少其中一者作電性連接。 配線層220，係包含複數之配線221。此些之複數之配線221，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及銅(Cu)等之金屬膜的層積膜等。 配線層230，係包含複數之配線231。此些之複數之配線231，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及銅(Cu)等之金屬膜的層積膜等。 配線層240，係包含複數之配線241。此些之複數之配線241，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及銅(Cu)等之金屬膜的層積膜等。 配線層250，係包含複數之貼合電極PI2 。此些之複數之貼合電極PI2 ，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及銅(Cu)等之金屬膜的層積膜等。 在此，如同第7圖中所示一般，在行解碼器區域RRD 處，係被設置有複數之貼合電極PI2 。此些之複數之貼合電極PI2 ，係經由參照第9圖而作了說明的接點201，而被與構成行解碼器之電晶體Tr作電性連接。又，係經由貼合電極Pi1 而被與導電層110作電性連接。 又，如同第7圖中所示一般，在感測放大器模組區域RSAM 處，係被設置有複數之貼合電極PI2 。此些之複數之貼合電極PI2 ，係經由參照第9圖而作了說明的接點201，而被與構成感測放大器模組之電晶體Tr作電性連接。又，係經由貼合電極Pi1 而被與位元線BL作電性連接。 又，如同第7圖中所示一般，在電路區域RPC 中之從Z方向作觀察時會與上述區域R2(第5圖)相重疊的區域R3處，亦係被設置有複數之貼合電極PI2 。 又，如同第7圖中所示一般，在輸入輸出電路區域RIO 處，係被設置有複數之貼合電極PI2 。此些之複數之貼合電極PI2 ，係經由參照第9圖而作了說明的接點201，而被與構成輸入輸出電路之電晶體Tr作電性連接。又，係經由貼合電極Pi1 而被與接合墊片電極PX 作電性連接。 又，如同第7圖中所示一般，在周邊區域RP 之輸入輸出電路區域RIO 以外的區域處，亦係被設置有複數之貼合電極PI2 。 [記憶體晶粒MD之散熱構造] 若是對於記憶體晶粒MD而實行讀出動作、寫入動作、刪除動作等，則晶片CP 中之電晶體Tr係會發熱。在此，電晶體Tr之溫度，係希望能夠抑制在特定之大小以下。因此，在記憶體晶粒MD處，係對於電晶體Tr之溫度作監視，當此溫度到達了特定之臨限值的情況時，係對於記憶體晶粒MD之動作速度作抑制。 在此種構成中，係會有難以使記憶體晶粒MD涵蓋長時間地而以高速來動作的情況。 因此，本實施形態之記憶體晶粒MD，係具備有用以將電晶體Tr之熱有效率地放出至記憶體晶粒MD之外部的散熱構造。此散熱構造，例如係如同第11圖中所示一般，具備有被設置在電晶體Tr之近旁處之配線mT 、和並不經由記憶體晶粒MD中之任一者之電晶體Tr地而被與配線mT 作了電性連接之接合墊片電極PXT 、和並不經由記憶體晶粒MD中之任一者之電晶體Tr地而被與配線mT 作了電性連接的貼合電極PI1T 、PI2T 。 若依據此種構造，則係能夠將在電晶體Tr處所產生的熱藉由其之近旁之配線mT 來作吸收，並經由接合墊片電極PXT 以及接合線B(第2圖、第3圖)來放出至記憶體系統10之外部。 又，若依據此種構造，則係可利用包含有吸熱性較為優良之銅(Cu)等之材料並且體積為較大的複數之貼合電極PI1T 、PI2T ，來將在電晶體Tr處所產生的熱有效率地作吸收。 以下，針對散熱構造中之配線mT 、接合墊片電極PXT 以及貼合電極PI1T 、PI2T 作說明。 [配線mT ] 配線mT ，係為上述之複數之配線221之中之一者。 配線mT ，較理想，係設置在發熱量為較大的電晶體Tr之近旁處。作為此種電晶體Tr，例如，係可列舉出構成電荷泵電路CCP (第12圖)之電晶體Tr、或者是構成輸入輸出電路CIO (第12圖)之電晶體Tr等。構成電荷泵電路CCP 之電晶體Tr，例如，係如同第12圖中所示一般，會有被設置在上述之區域R3處的情況。於此情況，係以將配線mT 設置在區域R3處為理想。又，構成電荷泵電路CCP 之電晶體Tr，例如，係如同第12圖中所示一般，會有被設置在周邊區域RP 之輸入輸出電路區域RIO 以外之區域處的情況。於此情況，係以將配線mT 設置在此種區域處為理想。又，構成輸入輸出電路之電晶體Tr，例如，係如同第12圖中所示一般，會有被設置在輸入輸出電路區域RIO 處的情況。於此種情況，係以將配線mT 設置在輸入輸出電路區域RIO 處為理想。 又，配線mT ，例如係亦可如同第13圖中所示一般，經由接點201而被與半導體基板200之半導體基板區域200S作連接。又，半導體基板區域200S上之此種區域，例如，係亦可身為並不作為電晶體Tr之一部分等而起作用的區域。 又，配線mT ，例如係如同第14圖中所示一般，亦可被與其中一者之電極211作連接。又，此種電極211，例如，係亦可身為並不作為電晶體Tr之一部分等而起作用的區域。 若依據第13圖或第14圖中所例示一般之構成，則係能夠將配線mT 與電晶體Tr之間之距離實質性地縮小。又，由於半導體基板200係會傳導熱，因此，係亦能夠將在電晶體Tr處所產生的熱經由半導體基板200來作吸收。藉由此，係能夠更有效率地吸收熱。 [接合墊片電極PXT ] 接合墊片電極PXT ，係身為上述之複數之接合墊片電極PX 之中之一個。 例如，上述之複數之接合墊片電極PX ，係包含有被利用在接地電壓之供給中者、被利用在較接地電壓而更大的動作電壓之供給中者、被利用在資料或時脈訊號之輸入中者、被利用在記憶體晶粒MD之控制中者等。接合墊片電極PXT ，例如，係身為被利用在接地電壓之供給中的複數之接合墊片電極PX 之中之一個。 [貼合電極PI1T 、PI2T ] 貼合電極PI1T 、PI2T ，係身為上述之複數之貼合電極PI1 、PI2 之中之一個。 例如，如同第5圖中所示一般，在晶片CM 之表面處，係被設置有複數之貼合電極PI1 。又，例如如同第7圖中所示一般，在晶片CP 之表面處，係被設置有複數之貼合電極PI2 。此些之複數之貼合電極PI1 、PI2 之中之一部分，係如同上述一般，被設置在記憶體胞陣列MCA中之構成(例如，導電層110、位元線BL以及半導體層100)與電晶體Tr之間的電流路徑上。又，此些之複數之貼合電極PI1 、PI2 之中之一部分，係如同上述一般，被設置在接合墊片電極PX 與電晶體Tr之間的電流路徑上。在本實施形態中，此些之貼合電極PI1 、PI2 以外的複數之貼合電極PI1 、PI2 之至少一部分，係作為貼合電極PI1T 而被作利用。 作為被作為貼合電極PI1T 而利用的貼合電極PI1 ，例如，係可列舉出被設置在第5圖之區域R2處的複數之貼合電極PI1 之至少一部分、或者是被設置在周邊區域RP 之輸入輸出電路區域RIO 以外之區域處的複數之貼合電極PI1 之至少一部分。 作為被作為貼合電極PI2T 而利用的貼合電極PI2 ，例如，係可列舉出被設置在第7圖之區域R3處的複數之貼合電極PI2 之至少一部分、或者是被設置在周邊區域RP 之輸入輸出電路區域RIO 以外之區域處的複數之貼合電極PI2 之至少一部分。 又，如同上述一般，貼合電極PI1T 、PI2T ，係並不經由記憶體晶粒MD中之任一者之電晶體Tr地而被與配線mT 以及接合墊片電極PXT 作電性連接。 在此，複數之貼合電極PI1T 、PI2T 之至少一部分，例如係如同在第15圖中所例示一般，亦可被設置在配線mT 與接合墊片電極PXT 之間之電流路徑上。 於此情況，例如如同在第15圖以及第11圖中所示一般，係亦可在複數之貼合電極PI1T 之至少一部分的上面處被連接有任一個的接點電極之下端，並經由此接點電極來使此貼合電極PI1T 被與任一個的配線151、141作電性連接。又，係亦可在被與此貼合電極PI1T 作了貼合的貼合電極PI2T 之下面處，被連接有任一個的接點電極之上端，並經由此接點電極來使此貼合電極PI2T 被與任一個的配線241、231作電性連接。 又，複數之貼合電極PI1T 、PI2T 之至少一部分，例如係如同在第16圖或第17圖中所例示一般，亦可並未被設置在配線mT 與接合墊片電極PXT 之間之電流路徑上。 於此情況，例如如同在第16圖以及第18圖中所示一般，係亦可將被與複數之貼合電極PI1T 之至少一部分的上面作連接的接點電極省略。又，係亦可在被與此貼合電極PI1T 作了貼合的貼合電極PI2T 之下面處，被連接有任一個的接點電極之上端，並經由此接點電極來使此貼合電極PI2T 被與任一個的配線241、231作電性連接。 又，於此情況，例如如同在第17圖以及第19圖中所示一般，係亦可在複數之貼合電極PI1T 之至少一部分的上面處被連接有任一個的接點電極之下端，並經由此接點電極來使此貼合電極PI1T 被與任一個的配線151、141作電性連接。又，係亦可將被連接於被與此貼合電極PI1T 作了貼合的貼合電極PI2T 之下面處的接點電極省略。 [其他實施形態] 以上，係針對第1實施形態之半導體記憶裝置而作了說明。然而，此種構成，係僅為例示，而可對於具體性之構成適當作調整。 例如，在第1實施形態中，晶片CM 係具備有3層的配線層140、150、160，晶片CP 係具備有4層的配線層220、230、240、250。然而，此種構成，係僅為例示，而可對於具體性之構成適當作調整。例如，被設置在晶片CM 處之配線層之數量，係亦可為4層以上，被設置在晶片CP 處之配線層之數量，係亦可為5層以上。 又，例如，在第1實施形態中，接合墊片電極PX 係被設置在包含記憶體胞陣列MCA之晶片CM 處。然而，此種構成，係僅為例示，而可對於具體性之構成適當作調整。例如，接合墊片電極PX 係亦可被設置在包含周邊電路之晶片CP 處。 [其他] 雖係針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅為作為例子所提示者，而並非為對於發明之範圍作限定者。此些之新穎的實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態或其變形，係亦被包含於發明之範圍或要旨中，並且亦被包含在申請專利範圍中所記載的發明及其均等之範圍內。
CM ,CP :晶片 MCA:記憶體胞陣列 PX :接合墊片電極 mT :配線 PI1 ,PI2 :貼合電極
[第1圖]係為對於第1實施形態的記憶體系統10之構成作展示的示意性之區塊圖。 [第2圖]係為對於該記憶體系統10之構成例作展示的示意性之側面圖。 [第3圖]係為對於該構成例作展示的示意性之平面圖。 [第4圖]係為對於第1實施形態的記憶體晶粒(die)MD之構成作展示的示意性之立體圖。 [第5圖]係為對於晶片CM 之構成例作展示的示意性之底面圖。 [第6圖]係為對於晶片CM 之構成例作展示的示意性之底面圖。 [第7圖]係為對於晶片CP 之構成例作展示的示意性之平面圖。 [第8圖]係為對應於第6圖之A-A’線的示意性之剖面圖。 [第9圖]係為對應於第6圖之B-B’線的示意性之剖面圖。 [第10圖]係為第9圖之一部分之構成的示意性之擴大圖。 [第11圖]係為對於記憶體晶粒MD之構成作展示的示意性之剖面圖。 [第12圖]係為對於配線mT 之構成例作展示的示意性之平面圖。 [第13圖]係為對於配線mT 之構成例作展示的示意性之剖面圖。 [第14圖]係為對於配線mT 之構成例作展示的示意性之剖面圖。 [第15圖]係為對於記憶體晶粒MD之一部分的構成例作展示之示意性之電路圖。 [第16圖]係為對於記憶體晶粒MD之一部分的構成例作展示之示意性之電路圖。 [第17圖]係為對於記憶體晶粒MD之一部分的構成例作展示之示意性之電路圖。 [第18圖]係為對於記憶體晶粒MD之構成作展示的示意性之剖面圖。 [第19圖]係為對於記憶體晶粒MD之構成作展示的示意性之剖面圖。
100:半導體層
101:絕緣層
102:絕緣層
103:絕緣層
104:外部連接區域
105:內部連接區域
106:塊間絕緣層
110:導電層
112:接點
120:半導體層
121:接點
122:接點
140:配線層
141:配線
150:配線層
151:配線
160:配線層
200:半導體基板
200I:絕緣區域
201:接點
210:電極層
211:電極
220:配線層
221:配線
230:配線層
231:配線
240:配線層
241:配線
250:配線層
CM ,CP :晶片
MCA:記憶體胞陣列
mT :配線
BL:位元線
BLK:記憶體塊
PI1T :貼合電極
PI2T :貼合電極
PXT :接合墊片電極
LSB :基體層
LMCA :記憶體胞陣列層
LTR :電晶體層
RIO :輸入輸出電路區域
RMH :記憶體洞區域
RSAM (R2):感測放大模組區域
Tr:電晶體

Claims (7)

  1. 一種半導體記憶裝置，係具備有： 第1晶片，係具備半導體基板、和複數之電晶體、和第1配線、以及複數之第1貼合電極；和 第2晶片，係具備記憶體胞陣列、以及被與前述複數之第1貼合電極作貼合之複數之第2貼合電極， 前述第1晶片以及前述第2晶片之其中一者，係具備有能夠與接合線作連接之複數之接合墊片電極， 前述複數之第2貼合電極，係包含有： 複數之第3貼合電極，係在從與前述半導體基板之表面相交叉之第1方向作觀察時，被設置於與前述記憶體胞陣列相重疊之位置處，並且被設置於前述記憶體胞陣列與前述複數之電晶體之間之電流路徑上；和 複數之第4貼合電極，係在從前述第1方向作觀察時，被設置於與前述記憶體胞陣列相重疊之位置處，並且並未被設置於前述記憶體胞陣列與前述複數之電晶體之間之電流路徑上， 前述第1配線，係 並不經由前述複數之電晶體之任一者地而被與前述複數之接合墊片電極之任一者作電性連接， 並且並不經由前述複數之電晶體之任一者地而被與前述複數之第4貼合電極中之至少一個作電性連接。
  2. 一種半導體記憶裝置，係具備有： 第1晶片，係具備半導體基板、和複數之電晶體、和第1配線、以及複數之第1貼合電極；和 第2晶片，係具備記憶體胞陣列、以及被與前述複數之第1貼合電極作貼合之複數之第2貼合電極， 前述第1晶片以及前述第2晶片之其中一者，係具備有能夠與接合線作連接之複數之接合墊片電極， 前述複數之第2貼合電極，係包含有： 複數之第3貼合電極，係在從與前述半導體基板之表面相交叉之第1方向作觀察時，並不與前述記憶體胞陣列相重疊地，而被設置於與前述複數之接合墊片電極之中之任一者相重疊之位置處；和 複數之第4貼合電極，係在從前述第1方向作觀察時，並不與前述記憶體胞陣列相重疊地，而被設置於不會與前述複數之接合墊片電極之中之任一者相重疊之位置處， 前述第1配線，係 並不經由前述複數之電晶體之任一者地而被與前述複數之接合墊片電極之任一者作電性連接， 並且並不經由前述複數之電晶體之任一者地而被與前述複數之第4貼合電極中之至少一個作電性連接。
  3. 一種半導體記憶裝置，係具備有： 第1晶片，係具備半導體基板、和複數之電晶體、和第1配線、以及複數之第1貼合電極；和 第2晶片，係具備記憶體胞陣列、以及被與前述複數之第1貼合電極作貼合之複數之第2貼合電極， 前述第1晶片以及前述第2晶片之其中一者，係具備有能夠與接合線作連接之複數之接合墊片電極， 前述第1配線，係 並不經由前述複數之電晶體之任一者地而被與前述複數之接合墊片電極之任一者作電性連接， 並且並不經由前述複數之電晶體之任一者地而被與前述複數之第1貼合電極以及前述複數之第2貼合電極中之並未位置在前述第1配線與前述接合墊片電極之間之電流路徑上者作電性連接。
  4. 如請求項1～3中之任一項所記載之半導體記憶裝置，其中， 前述複數之接合墊片電極，係具備有： 第1接合墊片電極，係被供給有接地電壓；和 第2接合墊片電極，係被供給有較前述接地電壓而更大之驅動電壓；和 第3接合墊片電極，係被供給有訊號， 前述第1配線，係並不經由前述複數之電晶體之任一者地而被與前述第1接合墊片電極作電性連接。
  5. 如請求項1～3中之任一項所記載之半導體記憶裝置，其中， 前述第1晶片，係具備有複數之配線層， 前述第1配線，係被包含於前述複數之配線層之中的最為接近前述半導體基板之配線層中。
  6. 如請求項5所記載之半導體記憶裝置，其中，係具備有： 第1接點電極，係被設置於前述第1配線與前述半導體基板之間，並被與前述第1配線以及前述半導體基板作連接。
  7. 如請求項5所記載之半導體記憶裝置，其中，係具備有： 第1電極，係被設置於前述第1配線與前述半導體基板之間，並與前述半導體基板相對向；和 第2接點電極，係被設置於前述第1配線與前述第1電極之間，並被與前述第1配線以及前述第1電極作連接。
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