KR20220042932A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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KR20220042932A
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region
cell
circuit region
circuits
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KR1020200126370A
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김지원
안재호
황성민
임준성
성석강
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삼성전자주식회사
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Abstract

반도체 장치는 복수의 하부 회로를 포함하는 제1 주변회로 영역과, 상기 제1 주변회로 영역으로부터 수직 방향으로 이격되어 있고, 복수의 상부 회로를 포함하는 제2 주변회로 영역과, 복수의 워드 라인을 포함하고, 상기 수직 방향에서 상기 제1 주변회로 영역과 상기 제2 주변회로 영역과의 사이에 개재되어 있는 셀 영역을 포함하고, 상기 복수의 워드 라인은 상기 복수의 하부 회로 중에서 선택되는 제1 하부 회로에 연결되도록 구성된 제1 워드 라인과, 상기 복수의 상부 회로 중에서 선택되는 제1 상부 회로에 연결되도록 구성된 제2 워드 라인을 포함한다.

Description

반도체 장치 및 이를 포함하는 전자 시스템 {Semiconductor device and electronic system}
본 발명의 기술적 사상은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것으로, 특히 불휘발성 수직형 메모리 소자를 구비한 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시키기 위하여 3 차원적으로 배열되는 메모리 셀들을 구비한 수직형 메모리 소자를 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 3 차원적으로 배열되는 메모리 셀들을 구비한 반도체 장치에서 집적도 향상을 위하여 워드 라인의 적층 수가 증가되고 메모리 셀들에 연결되는 트랜지스터들의 개수가 증가하여도 이에 수반하여 주변회로 영역이 차지하는 면적이 증가하는 것을 억제하고 배선 설계의 자유도를 향상시킴으로써 고집적화 및 평면 사이즈 축소에 유리한 구조를 가지는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 3 차원적으로 배열되는 메모리 셀들을 구비한 반도체 장치에서 집적도 향상을 위하여 워드 라인의 적층 수가 증가되고 메모리 셀들에 연결되는 트랜지스터들의 개수가 증가하여도 이에 수반하여 주변회로 영역이 차지하는 면적이 증가하는 것을 억제하고 배선 설계의 자유도를 향상시킴으로써 고집적화 및 평면 사이즈 축소에 유리한 구조를 가지는 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 장치는 복수의 하부 회로를 포함하는 제1 주변회로 영역과, 상기 제1 주변회로 영역으로부터 수직 방향으로 이격되어 있고, 복수의 상부 회로를 포함하는 제2 주변회로 영역과, 복수의 워드 라인을 포함하고, 상기 수직 방향에서 상기 제1 주변회로 영역과 상기 제2 주변회로 영역과의 사이에 개재되어 있는 셀 영역을 포함하고, 상기 복수의 워드 라인은 상기 복수의 하부 회로 중에서 선택되는 제1 하부 회로에 연결되도록 구성된 제1 워드 라인과, 상기 복수의 상부 회로 중에서 선택되는 제1 상부 회로에 연결되도록 구성된 제2 워드 라인을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 장치는 제1 주변회로 기판, 복수의 하부 회로, 및 복수의 하부 도전 라인을 포함하는 제1 주변회로 영역과, 상기 제1 주변회로 영역 상에 배치된 셀 기판, 상기 셀 기판 상에 배치된 복수의 게이트 라인, 상기 복수의 게이트 라인에 연결된 복수의 도전성 패드 영역, 및 복수의 제1 본딩 메탈 패드를 포함하는 셀 영역과, 상기 셀 영역을 사이에 두고 상기 제1 주변회로 영역으로부터 수직 방향으로 이격되고, 제2 주변회로 기판, 복수의 상부 회로, 복수의 상부 도전 라인, 및 상기 복수의 제1 본딩 메탈 패드에 본딩되어 있는 복수의 제2 본딩 메탈 패드를 포함하는 제2 주변회로 영역을 포함하고, 상기 복수의 게이트 라인은 상기 복수의 하부 회로 중에서 선택되는 제1 하부 회로에 연결되도록 구성된 제1 게이트 라인과, 상기 복수의 상부 회로 중에서 선택되는 제1 상부 회로에 연결되도록 구성된 제2 게이트 라인을 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 전자 시스템은 메인 기판과, 상기 메인 기판 상의 반도체 장치와, 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 콘트롤러를 포함하고, 상기 반도체 장치는 복수의 하부 회로를 포함하는 제1 주변회로 영역과, 상기 제1 주변회로 영역으로부터 수직 방향으로 이격되어 있고, 복수의 상부 회로를 포함하는 제2 주변회로 영역과, 복수의 워드 라인을 포함하고, 상기 수직 방향에서 상기 제1 주변회로 영역과 상기 제2 주변회로 영역과의 사이에 개재되어 있는 셀 영역을 포함하고, 상기 복수의 워드 라인은 상기 복수의 하부 회로 중에서 선택되는 제1 하부 회로에 연결되도록 구성된 제1 워드 라인과, 상기 복수의 상부 회로 중에서 선택되는 제1 상부 회로에 연결되도록 구성된 제2 워드 라인을 포함한다.
본 발명의 기술적 사상에 의하면, 3 차원적으로 배열되는 메모리 셀들을 구비한 반도체 장치에서 집적도 향상을 위하여 워드 라인의 적층 수가 증가되고, 이에 따라 메모리 셀들에 연결되는 트랜지스터들의 개수가 증가하여도 이에 수반하여 주변회로 영역이 차지하는 면적이 증가하는 것을 억제할 수 있으며 배선 설계의 자유도를 향상시킬 수 있다. 따라서, 고집적화 및 평면 사이즈 축소에 유리한 구조를 가지는 반도체 장치 및 전자 시스템을 제공할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 블록도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 일부 영역의 개략적인 평면도이다.
도 5a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 셀 영역의 일부 구성 요소들을 보여주는 평면 레이아웃이고, 도 5b는 도 5a에 예시한 반도체 장치의 일부 영역들의 단면도이다.
도 6a 내지 도 6d는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치에 포함되는 게이트 유전막을 보다 상세히 설명하기 위한 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 10a는 도 9에 예시한 제1 메모리 셀 블록의 일부 영역에서의 구성 요소들의 평면 레이아웃이고, 도 10b는 도 9에 예시한 제1 메모리 셀 블록의 일부 영역에서의 구성 요소들의 단면도이다.
도 11a는 도 9에 예시한 제2 메모리 셀 블록의 일부 영역에서의 구성 요소들의 평면 레이아웃이고, 도 11b 및 도 11c는 각각 도 9에 예시한 제2 메모리 셀 블록의 일부 영역에서의 구성 요소들의 단면도이다.
도 12는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 13은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 14는 도 13의 II - II' 선 단면을 따르는 구성을 개략적으로 도시한 단면도이다.
도 15a 내지 도 15g는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치(10)의 블록도이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 메모리 셀 어레이(20)는 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)을 포함한다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)은 각각 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 블록(BLK1, BLK2, ..., BLKp)은 비트 라인(BL), 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 제어 로직(38), 및 공통 소스 라인 드라이버(39)를 포함할 수 있다. 주변 회로(30)는 반도체 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 메모리 셀 어레이(20)로부터 독출된 데이터의 오류를 정정하기 위한 오류 정정 회로, 입출력 인터페이스 등 다양한 회로들을 더 포함할 수도 있다.
메모리 셀 어레이(20)는 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)에 연결될 수 있고, 비트 라인(BL)을 통해 페이지 버퍼(34)에 연결될 수 있다. 메모리 셀 어레이(20)에서, 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)에 포함된 복수의 메모리 셀은 각각 플래쉬 메모리 셀일 수 있다. 메모리 셀 어레이(20)는 3 차원 메모리 셀 어레이를 포함할 수 있다. 상기 3 차원 메모리 셀 어레이는 복수의 낸드(NAND) 스트링을 포함할 수 있으며, 복수의 낸드 스트링은 각각 수직으로 적층된 복수의 워드 라인(WL)에 연결된 복수의 메모리 셀을 포함할 수 있다.
주변 회로(30)는 반도체 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 장치(10)의 외부에 있는 장치와 데이터(DATA)를 송수신할 수 있다.
로우 디코더(32)는 외부로부터의 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(32)는 선택된 메모리 셀 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(34)는 비트 라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(34)는 프로그램 동작 시에는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있으며, 독출 동작 시에는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다. 페이지 버퍼(34)는 제어 로직(38)으로부터 제공되는 제어 신호(PCTL)에 따라 동작할 수 있다.
데이터 입출력 회로(36)는 복수의 데이터 라인(DLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 데이터 입출력 회로(36)는 프로그램 동작시 메모리 콘트롤러(도시 생략)로부터 데이터(DATA)를 수신하고, 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼(34)에 제공할 수 있다. 데이터 입출력 회로(36)는 독출 동작시 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼(34)에 저장된 독출 데이터(DATA)를 상기 메모리 콘트롤러에 제공할 수 있다.
데이터 입출력 회로(36)는 입력되는 어드레스 또는 명령어를 제어 로직(38) 또는 로우 디코더(32)에 전달할 수 있다. 주변 회로(30)는 ESD(Electro Static Discharge) 회로 및 풀-업/풀-다운 드라이버(pull-up/pull-down driver)를 더 포함할 수 있다.
제어 로직(38)은 상기 메모리 콘트롤러로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직(38)은 로우 어드레스(R_ADDR)를 로우 디코더(32)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(36)에 제공할 수 있다. 제어 로직(38)은 제어 신호(CTRL)에 응답하여 반도체 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들면, 제어 로직(38)은 프로그램 동작 또는 소거 동작 등의 메모리 동작 수행시 워드 라인(WL) 및 비트 라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
공통 소스 라인 드라이버(39)는 공통 소스 라인(CSL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 공통 소스 라인 드라이버(39)는 제어 로직(38)의 제어를 기초로 공통 소스 라인(CSL)에 공통 소스 전압(예를 들면, 전원 전압) 또는 접지 전압을 인가할 수 있다.
예시적인 실시예들에서, 주변 회로(30)는 복수의 MOS 트랜지스터를 포함할 수 있으며, 상기 복수의 MOS 트랜지스터는 이들의 동작 전압의 크기에 따라 분류되어 복수의 트랜지스터 영역에 분산 배치될 수 있다. 예를 들면, 주변 회로(30)는 복수의 저전압 MOS 트랜지스터가 형성되는 저전압 영역과, 복수의 고전압 MOS 트랜지스터가 형성되는 고전압 영역을 포함할 수 있다. 또한, 주변 회로(30)는 상기 저전압 영역에 배치되는 MOS 트랜지스터의 동작 전압보다 크고 상기 고전압 영역에 배치되는 MOS 트랜지스터의 동작 전압보다 작은 동작 전압을 가지는 MOS 트랜지스터가 배치되는 다양한 영역들을 포함할 수 있다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치(10)의 개략적인 사시도이다.
도 2를 참조하면, 반도체 장치(10)는 수직 방향(Z 방향)으로 순차적으로 오버랩되어 있는 제1 주변 회로 구조물(PCS1), 셀 어레이 구조물(CAS). 및 제2 주변 회로 구조물(PCS2)을 포함한다. 셀 어레이 구조물(CAS)은 도 1을 참조하여 설명한 메모리 셀 어레이(20)를 포함할 수 있다. 제1 주변 회로 구조물(PCS1) 및 제2 주변 회로 구조물(PCS2)은 셀 어레이 구조물(CAS)을 사이에 두고 수직 방향(Z 방향)으로 이격되어 있을 수 있다. 제1 주변 회로 구조물(PCS1) 및 제2 주변 회로 구조물(PCS2)은 도 1을 참조하여 설명한 주변 회로(30)를 포함할 수 있다. 도 1에 예시한 주변 회로(30)를 구성하는 다양한 회로들은 제1 주변 회로 구조물(PCS1) 및 제2 주변 회로 구조물(PCS2)에 분산되어 배치될 수 있다.
예시적인 실시예들에서, 주변 회로(30)에 포함된 로우 디코더(32)를 구성하는 회로들은 제1 주변 회로 구조물(PCS1) 및 제2 주변 회로 구조물(PCS2)에 분산되어 배치될 수 있다. 다른 예시적인 실시예들에서, 주변 회로(30)에 포함된 페이지 버퍼(34)를 구성하는 회로들은 제1 주변 회로 구조물(PCS1) 및 제2 주변 회로 구조물(PCS2)에 분산되어 배치될 수 있다.
또 다른 예시적인 실시예들에서, 제1 주변 회로 구조물(PCS1) 및 제2 주변 회로 구조물(PCS2) 중 하나는 복수의 저전압 MOS 트랜지스터가 형성되는 저전압 영역을 포함하고, 제1 주변 회로 구조물(PCS1) 및 제2 주변 회로 구조물(PCS2) 중 다른 하나는 복수의 고전압 MOS 트랜지스터가 형성되는 고전압 영역을 포함할 수 있다. 또 다른 예시적인 실시예들에서, 제1 주변 회로 구조물(PCS1) 및 제2 주변 회로 구조물(PCS2)은 각각 상기 저전압 영역에 배치되는 MOS 트랜지스터의 동작 전압보다 크고 상기 고전압 영역에 배치되는 MOS 트랜지스터의 동작 전압보다 작은 동작 전압을 가지는 MOS 트랜지스터가 배치되는 다양한 영역들을 포함할 수 있다.
예시적인 실시예들에서, 제1 주변 회로 구조물(PCS1)과 셀 어레이 구조물(CAS)은 제1 연결 구조물을 통해 연결되어 있고, 셀 어레이 구조물(CAS)과 제2 주변 회로 구조물(PCS2)은 제2 연결 구조물을 통해 연결되어 있는 구조를 가질 수 있다. 상기 제1 연결 구조물은 제1 주변 회로 구조물(PCS1)과 셀 어레이 구조물(CAS)과의 사이의 물리적 연결 및 전기적 연결을 제공할 수 있다. 상기 제1 연결 구조물을 통해 제1 주변 회로 구조물(PCS1)과 셀 어레이 구조물(CAS)과의 사이의 전기적 연결 및 데이터 전송이 이루어질 수 있다. 상기 제2 연결 구조물은 셀 어레이 구조물(CAS)과 제2 주변 회로 구조물(PCS2)과의 사이의 물리적 연결 및 전기적 연결을 제공할 수 있다. 상기 제2 연결 구조물을 통해 셀 어레이 구조물(CAS)과 제2 주변 회로 구조물(PCS2)과의 사이의 전기적 연결 및 데이터 전송이 이루어질 수 있다. 상기 제1 연결 구조물 및 상기 제2 연결 구조물은 각각 금속-금속 본딩 구조물, TSV(through silicon via), BVS(back via stack), 유테틱 본딩(eutectic bonding) 구조물, BGA 본딩(ball grid array bonding) 구조물, 복수의 배선 라인, 복수의 콘택 플러그, 또는 이들의 조합으로 이루어지는 연결부를 포함할 수 있다. 예시적인 실시예들에서, 상기 금속-금속 본딩 구조물은 구리(Cu), 알루미늄(Al), 텅스텐(W), 또는 이들의 조합을 포함할 수 있다.
셀 어레이 구조물(CAS)은 복수의 타일(tile)(24)을 포함할 수 있다. 복수의 타일(24)은 각각 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)을 포함할 수 있다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)은 각각 3 차원적으로 배열된 메모리 셀들을 포함할 수 있다. 예시적인 실시예들에서, 2 개의 타일(24)은 1 개의 매트(mat)를 구성할 수 있으나, 이에 한정되는 것은 아니다. 도 1을 참조하여 설명한 메모리 셀 어레이(20)는 복수의 매트, 예를 들면 4 개의 매트를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 메모리 셀 어레이(MCA)의 등가 회로도이다. 도 3에는 수직 채널 구조를 갖는 수직형 낸드(NAND) 플래시 메모리 소자의 등가 회로도가 예시되어 있다. 도 1 및 도 2에 예시한 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)은 각각 도 3에 예시한 회로 구성을 가지는 메모리 셀 어레이(MCA)를 포함할 수 있다.
도 3을 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트 라인(BL)(BL1, BL2, …, BLm), 복수의 워드 라인(WL)(WL1, WL2, …, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다. 복수의 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(MS)이 형성될 수 있다. 도 3에는 복수의 메모리 셀 스트링(MS)이 각각 1 개의 접지 선택 라인(GSL)과 2 개의 스트링 선택 라인(SSL)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예들 들면, 복수의 메모리 셀 스트링(MS)은 각각 1 개의 스트링 선택 라인(SSL)을 포함할 수도 있다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 각각 워드 라인(WL)에 연결될 수 있다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치(100)의 일부 영역의 개략적인 평면도이다.
도 4를 참조하면, 반도체 장치(100)는 도전성 플레이트(110) 상에 배치된 셀 어레이 구조물(CAS)을 포함할 수 있다. 도전성 플레이트(110) 및 셀 어레이 구조물(CAS)은 도 1에 예시한 반도체 장치(10)의 메모리 셀 어레이(20)를 구성할 수 있다. 도전성 플레이트(110)는 도 3에 예시한 공통 소스 라인(CSL)의 기능을 수행할 수 있다. 도전성 플레이트(110)는 셀 어레이 구조물(CAS)을 지지할 수 있다. 본 명세서에서, 용어 "도전성 플레이트"는 "플레이트 CSL"로 칭해질 수도 있으며, "도전성 플레이트" 및 "플레이트 CSL"은 동일한 의미로 사용될 수 있다.
셀 어레이 구조물(CAS)은 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)을 포함할 수 있다. 예시적인 실시예들에서, 도전성 플레이트(110)는 셀 어레이 구조물(CAS)에 공통 소스 전압이 전달되는 경로를 제공할 수 있다.
도 4에 예시한 셀 어레이 구조물(CAS)의 하부에는 제1 주변 회로 구조물(PCS1)(도 2 참조)이 배치되고, 셀 어레이 구조물(CAS)의 상부에는 제2 주변 회로 구조물(PCS2)(도 2 참조)이 배치될 수 있다. 도 1을 참조하여 설명한 주변 회로(30)를 구성하는 복수의 회로 각각은 제1 주변 회로 구조물(PCS1) 및 제2 주변 회로 구조물(PCS2) 중에서 선택되는 적어도 하나에 배치될 수 있다.
셀 어레이 구조물(CAS)은 도전성 플레이트(110) 위에서 수직 방향(Z 방향)으로 순차적으로 적층된 복수의 게이트 라인(130)을 포함할 수 있다. 복수의 게이트 라인(130)은 도전성 플레이트(110)로부터의 거리가 멀어질수록 X-Y 평면에서의 면적이 점차 감소될 수 있다.
복수의 게이트 라인(130)은 제1 수평 방향(X 방향)으로 길게 연장되는 복수의 워드 라인 컷 영역(WLC)에 의해 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)으로 나누어질 수 있다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp) 각각에 포함된 복수의 게이트 라인(130)은 게이트 스택(GS)을 구성할 수 있다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)은 각각 1 개의 게이트 스택(GS)을 포함하는 메모리 스택(MST)을 포함할 수 있다. 복수의 메모리 스택(MST) 각각에서, 복수의 게이트 라인(130)은 도 3에 예시한 접지 선택 라인(GSL), 복수의 워드 라인(WL), 및 스트링 선택 라인(SSL)을 구성할 수 있다.
도 5a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치(100)의 셀 영역(CELL)의 일부 구성 요소들을 보여주는 평면 레이아웃이다. 도 5b는 반도체 장치(100)의 제1 주변회로 영역(PE1), 셀 영역(CELL), 및 제2 주변회로 영역(PE2) 각각의 일부 영역들의 단면도이다.
도 5a 및 도 5b를 참조하면, 반도체 장치(100)는 제1 주변회로 영역(PE1), 셀 영역(CELL), 및 제2 주변회로 영역(PE2)을 포함할 수 있다. 셀 영역(CELL)은 메모리 셀 영역(MEC), 연결 영역(CON), 및 패드 본딩 영역(PA)을 포함하는 셀 기판(102)을 포함할 수 있다. 도 5b에서, 셀 영역(CELL) 중 메모리 셀 영역(MEC) 상의 구성은 도 5a의 A1 - A1' 선 단면 구성에 대응하고, 연결 영역(CON) 상의 구성은 도 5a의 A2 - A2' 선 단면 구성에 대응할 수 있다.
도 5a 및 도 5b에 예시한 제1 주변회로 영역(PE1), 셀 영역(CELL), 및 제2 주변회로 영역(PE2)은 도 4에 예시한 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp) 중에서 선택되는 어느 하나의 메모리 셀 블록에 포함된 것일 수 있다. 도 2에 예시한 제1 주변 회로 구조물(PCS1)은 제1 주변회로 영역(PE1)을 포함하고, 도 2에 예시한 제2 주변 회로 구조물(PCS2)은 제2 주변회로 영역(PE2)을 포함하고, 도 2에 예시한 셀 어레이 구조물(CAS)은 셀 영역(CELL)을 포함할 수 있다.
예시적인 실시예들에서, 반도체 장치(100)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 형성된 제1 주변회로 영역(PE1) 및 셀 영역(CELL)을 포함하는 제1 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 형성된 제2 주변회로 영역(PE2)을 포함하는 제2 칩을 제작한 후, 상기 제1 칩과 상기 제2 칩을 본딩(bonding) 방식에 의해 서로 연결하여 얻어진 것일 수 있다. 예를 들면, 상기 본딩 방식은 제1 주변회로 영역(PE1) 및 셀 영역(CELL)을 포함하는 제1 칩의 최상부 메탈층에 형성된 제1 본딩 메탈 패드(178)와, 제2 주변회로 영역(PE2)을 포함하는 제2 칩의 최상부 메탈층에 형성된 제2 본딩 메탈 패드(278)를 서로 전기적으로 연결 가능하게 되도록 본딩하는 방식을 의미할 수 있다. 예시적인 실시예들에서, 제1 본딩 메탈 패드(178) 및 제2 본딩 메탈 패드(278)가 구리(Cu)로 이루어진 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 예시적인 실시예들에서, 제1 본딩 메탈 패드(178) 및 제2 본딩 메탈 패드(278) 각각은 알루미늄(Al) 또는 텅스텐(W)으로 이루어질 수 있다.
제1 주변회로 영역(PE1)은 제1 주변회로 기판(212)과 복수의 하부 회로(CT1)를 포함할 수 있다. 복수의 하부 회로(CT1)는 제1 주변회로 기판(212)과 셀 영역(CELL)과의 사이에 형성될 수 있다. 제1 주변회로 기판(212)은 반도체 물질, 예컨대 Ⅳ 족 반도체 물질, Ⅲ-Ⅴ 족 화합물 반도체 물질, 또는 Ⅱ-Ⅵ 족 화합물 물질을 포함할 수 있다. 복수의 하부 회로(CT1)는 도 1을 참조하여 설명한 주변 회로(30)에 포함된 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 제어 로직(38), 및 공통 소스 라인 드라이버(39) 중 적어도 일부를 포함할 수 있다. 예시적인 실시예들에서, 복수의 하부 회로(CT1)는 저항(resistor), 커패시터 등과 같은 단위 소자들을 더 포함할 수 있다.
제1 주변회로 기판(212)에는 복수의 제1 활성 영역(AC1)을 정의하는 제1 소자분리막(214)이 형성될 수 있다. 복수의 제1 활성 영역(AC1) 상에는 복수의 제1 트랜지스터(TR1)가 형성되고, 제1 주변회로 기판(212) 및 복수의 제1 트랜지스터(TR1) 상에는 복수의 하부 도전성 플러그(216) 및 복수의 하부 도전 라인(218)이 배치될 수 있다. 복수의 하부 도전성 플러그(216) 및 복수의 하부 도전 라인(218)은 제1 주변회로 영역(PE1)의 배선 구조물을 구성할 수 있다.
복수의 제1 트랜지스터(TR1), 복수의 하부 도전성 플러그(216), 및 복수의 하부 도전 라인(218) 각각은 제1 주변회로 영역(PE1)에 형성된 복수의 하부 회로(CT1) 중 일부를 구성할 수 있다. 복수의 제1 트랜지스터(TR1) 각각은 복수의 배선 구조물을 통해 셀 영역(CELL)과 전기적으로 연결 가능하게 구성될 수 있다. 상기 복수의 배선 구조물은 도 5b를 참조하여 후술하는 제2 콘택 구조물(CTS2) 및 연결 콘택 플러그(164)를 포함할 수 있다. 복수의 제1 트랜지스터(TR1)는 각각 제1 게이트 유전막(PD1), 제1 게이트 전극(PG1), 및 한 쌍의 제1 소스/드레인 영역(PSD1)을 포함할 수 있다. 복수의 하부 도전성 플러그(216)는 각각 복수의 제1 트랜지스터(TR1) 및 복수의 하부 도전 라인(218) 중에서 선택되는 일부를 수직 방향(Z 방향)으로 연결하도록 구성될 수 있다. 제1 층간절연막(219)은 복수의 제1 트랜지스터(TR1), 복수의 하부 도전성 플러그(216), 및 복수의 하부 도전 라인(218)을 덮을 수 있다.
셀 영역(CELL)은 제1 주변회로 영역(PE1)과 수직 방향(Z 방향)으로 오버랩되도록 배치될 수 있다. 셀 영역(CELL)은 제1 주변회로 영역(PE1)에 인접하게 배치된 셀 기판(102) 및 도전성 플레이트(110)를 포함한다. 셀 기판(102)은 제1 주변회로 영역(PE1)의 제1 층간절연막(219) 위에 형성될 수 있다. 도전성 플레이트(110)는 셀 기판(102) 위에 형성될 수 있다. 예시적인 실시예들에서, 셀 기판(102)의 저면은 제1 층간절연막(219)의 최상면에 접할 수 있다. 도전성 플레이트(110)는 셀 기판(102) 상에서 X-Y 평면을 따르는 수평 방향으로 연장될 수 있다. 셀 기판(102)은 반도체 기판으로 이루어질 수 있다. 도전성 플레이트(110)는 금속 막, 반도체 막, 또는 이들의 조합을 포함할 수 있다.
셀 영역(CELL)의 최상부에는 복수의 제1 본딩 메탈 패드(178)가 배치될 수 있다. 셀 영역(CELL)에서 복수의 제1 본딩 메탈 패드(178) 각각은 층간절연막(150, 160)으로 절연될 수 있다. 층간절연막(150, 160)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
셀 영역(CELL)의 상부에는 제2 주변회로 영역(PE2)이 배치될 수 있다. 제2 주변회로 영역(PE2)은 제1 주변회로 영역(PE1) 및 셀 영역(CELL)과 수직 방향(Z 방향)으로 오버랩되도록 배치될 수 있다. 제2 주변회로 영역(PE2)은 셀 영역(CELL)을 사이에 두고 제1 주변회로 영역(PE1)과 수직 방향(Z 방향)으로 이격될 수 있다.
제2 주변회로 영역(PE2)은 제2 주변회로 기판(222)과 복수의 상부 회로(CT2)를 포함할 수 있다. 복수의 상부 회로(CT2)는 제2 주변회로 기판(222)과 셀 영역(CELL)과의 사이에 형성될 수 있다. 제2 주변회로 기판(222)은 반도체 물질, 예컨대 Ⅳ 족 반도체 물질, Ⅲ-Ⅴ족 화합물 반도체 물질, 또는 Ⅱ-Ⅵ 족 화합물 물질을 포함할 수 있다. 복수의 상부 회로(CT2)는 도 1을 참조하여 설명한 주변 회로(30)에 포함된 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 제어 로직(38), 및 공통 소스 라인 드라이버(39) 중 적어도 일부를 포함할 수 있다. 예시적인 실시예들에서, 복수의 상부 회로(CT2)는 저항, 커패시터 등과 같은 단위 소자들을 더 포함할 수 있다.
제2 주변회로 기판(222)에는 복수의 제2 활성 영역(AC2)을 정의하는 제2 소자분리막(224)이 형성될 수 있다. 복수의 제2 활성 영역(AC2) 상에는 복수의 제2 트랜지스터(TR2)가 형성되고, 제2 주변회로 기판(222) 및 복수의 제2 트랜지스터(TR2) 상에는 복수의 상부 도전성 플러그(226) 및 복수의 상부 도전 라인(228)이 배치될 수 있다. 복수의 상부 도전성 플러그(226) 및 복수의 상부 도전 라인(228)은 제2 주변회로 영역(PE2)의 배선 구조물을 구성할 수 있다.
복수의 상부 도전성 플러그(226)는 각각 복수의 제2 트랜지스터(TR2) 및 복수의 상부 도전 라인(228) 중에서 선택되는 일부를 수직 방향(Z 방향)으로 연결하도록 구성될 수 있다. 복수의 제2 트랜지스터(TR2)는 각각 제2 게이트 유전막(PD2), 제2 게이트 전극(PG2), 및 한 쌍의 제2 소스/드레인 영역(PSD2)을 포함할 수 있다. 복수의 제2 트랜지스터(TR2), 복수의 상부 도전성 플러그(226), 및 복수의 상부 도전 라인(228) 각각은 제2 주변회로 영역(PE2)에 형성된 복수의 상부 회로(CT2) 중 일부를 구성할 수 있다.
제2 주변회로 영역(PE2)은 복수의 상부 도전성 플러그(226) 및 복수의 상부 도전 라인(228)으로 이루어지는 배선 구조물 상에 배치된 복수의 제2 본딩 메탈 패드(278)를 포함할 수 있다. 복수의 제2 본딩 메탈 패드(278)는 셀 영역(CELL)에 포함된 복수의 제1 본딩 메탈 패드(178)와 본딩되어 복수의 제1 본딩 메탈 패드(178)와 전기적으로 서로 연결 가능하게 구성될 수 있다. 복수의 제1 본딩 메탈 패드(178) 및 복수의 제2 본딩 메탈 패드(278)는 복수의 본딩 구조물(BS)을 구성할 수 있다.
제2 층간절연막(229)은 복수의 제2 트랜지스터(TR2), 복수의 상부 도전성 플러그(226), 복수의 상부 도전 라인(228), 및 복수의 제2 본딩 메탈 패드(278)를 덮을 수 있다.
예시적인 실시예들에서, 제1 주변회로 영역(PE1)에 있는 복수의 하부 도전성 플러그(216) 및 복수의 하부 도전 라인(218)과, 제2 주변회로 영역(PE2)에 있는 복수의 상부 도전성 플러그(226) 및 복수의 상부 도전 라인(228)은 각각 텅스텐, 알루미늄, 구리, 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1 소자분리막(214) 및 제2 소자분리막(224)은 각각 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 제1 층간절연막(219) 및 제2 층간절연막(229)은 각각 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 본딩 구조물(BS)을 구성하는 복수의 제1 본딩 메탈 패드(178) 및 복수의 제2 본딩 메탈 패드(278)는 각각 구리, 알루미늄, 또는 텅스텐으로 이루어질 수 있다.
셀 영역(CELL)에서 도전성 플레이트(110) 상에 메모리 셀 어레이(MCA)가 배치될 수 있다. 도 5a 및 도 5b에는 메모리 셀 영역(MEC)의 일측에 배치된 연결 영역(CON)만 도시되어 있으나, 메모리 셀 영역(MEC)의 제1 수평 방향(X 방향) 양측에 각각 연결 영역(CON)이 배치될 수 있다.
셀 기판(102)의 메모리 셀 영역(MEC) 및 연결 영역(CON) 상에는 게이트 스택(GS)이 배치되어 있다. 게이트 스택(GS)은 복수의 게이트 라인(130)과 복수의 게이트 라인(130)에 일체로 연결된 복수의 도전성 패드 영역(112)을 포함할 수 있다. 게이트 스택(GS) 중 메모리 셀 영역(MEC) 상에 배치된 부분은 메모리 셀 어레이(MCA)를 구성할 수 있다. 메모리 셀 어레이(MCA)는 수직 방향(Z 방향)으로 적층된 48 개, 64 개, 96 개, 또는 128 개의 게이트 라인(130)을 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 게이트 스택(GS)에 포함된 복수의 게이트 라인(130)은 메모리 셀 영역(MEC) 상에 배치되고 셀 기판(102)과 평행한 수평 방향으로 연장되고 수직 방향(Z 방향)에서 상호 오버랩되어 있을 수 있다. 복수의 게이트 라인(130)은 도 3에 예시한 복수의 워드 라인(WL), 접지 선택 라인(GSL), 및 스트링 선택 라인(SSL)을 포함할 수 있다.
셀 영역(CELL)에서 게이트 스택(GS)에 포함된 복수의 도전성 패드 영역(112)은 연결 영역(CON) 상에 배치되고 계단형 연결부를 구성할 수 있다. 복수의 도전성 패드 영역(112) 각각은 복수의 게이트 라인(130) 중에서 선택되는 하나의 게이트 라인(130)과 일체로 연결될 수 있다.
도 5a에 예시한 바와 같이, 복수의 워드 라인 컷 영역(WLC)이 셀 기판(102)상에서 제1 수평 방향(X 방향)으로 연장될 수 있다. 복수의 워드 라인 컷 영역(WLC)은 제1 수평 방향(X 방향)에 수직인 제2 수평 방향(Y 방향)에서 게이트 스택(GS)의 폭을 한정할 수 있다. 복수의 워드 라인 컷 영역(WLC)은 워드 라인 컷 구조물(192)로 채워질 수 있다. 워드 라인 컷 구조물(192)은 절연막, 폴리실리콘, 금속막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 워드 라인 컷 구조물(192)은 실리콘 산화막, 실리콘 질화막, 폴리실리콘막, 텅스텐막 또는 이들의 조합으로 이루어질 수 있으나, 워드 라인 컷 구조물(192)을 구성하는 물질이 이들에 한정되는 것은 아니다.
메모리 셀 어레이(MCA)에서, 제2 수평 방향(Y 방향)에서 이웃하는 2 개의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷 영역(SSLC)을 사이에 두고 상호 이격될 수 있다. 스트링 선택 라인 컷 영역(SSLC)은 절연막(170)으로 채워질 수 있다. 절연막(170)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 스트링 선택 라인 컷 영역(SSLC)의 적어도 일부는 에어갭(air gap)으로 채워질 수도 있다. 본 명세서에서 사용되는 용어 "에어"는 대기 또는 제조 공정 중에 존재할 수 있는 다른 가스들을 의미할 수 있다.
복수의 게이트 라인(130) 및 복수의 도전성 패드 영역(112)은 각각 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 게이트 라인(130) 및 복수의 도전성 패드 영역(112)은 각각 텅스텐, 니켈, 코발트, 탄탈륨, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 5b에 예시한 바와 같이, 셀 영역(CELL)은 복수의 게이트 라인(130) 각각의 상면 및 저면을 덮는 복수의 절연막(156)을 포함할 수 있다. 복수의 절연막(156) 중 셀 기판(102)에 가장 가까운 절연막(156)은 다른 절연막(156)보다 더 작은 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 복수의 절연막(156)은 실리콘 산화물, 실리콘 질화물, 또는 SiON으로 이루어질 수 있다.
메모리 셀 영역(MEC) 상에서 도전성 플레이트(110) 상에 복수의 채널 구조물(180)이 복수의 게이트 라인(130) 및 복수의 절연막(156)을 관통하여 수직 방향(Z 방향)으로 길게 연장될 수 있다. 복수의 채널 구조물(180)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라 소정 간격을 사이에 두고 상호 이격되어 배열될 수 있다.
복수의 채널 구조물(180)은 각각 게이트 유전막(182), 채널 영역(184), 매립 절연막(186), 및 드레인 영역(188)을 포함할 수 있다. 채널 영역(184)은 도핑된 폴리실리콘 및/또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 채널 영역(184)은 실린더 형상을 가질 수 있다. 채널 영역(184)의 내부 공간은 매립 절연막(186)으로 채워질 수 있다. 매립 절연막(186)은 절연 물질로 이루어질 수 있다. 예를 들면, 매립 절연막(186)은 실리콘 산화물, 실리콘 질화물, SiON, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서 매립 절연막(186)은 생략 가능하며, 이 경우 채널 영역(184)은 내부 공간이 없는 필라(pillar) 구조를 가질 수 있다. 드레인 영역(188)은 불순물이 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 드레인 영역(188)을 구성할 수 있는 금속의 예로서 텅스텐, 니켈, 코발트, 탄탈륨 등을 들 수 있다.
복수의 드레인 영역(188)은 중간 절연막(187)에 의해 상호 절연될 수 있다. 중간 절연막(187)은 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 5b에서, 채널 구조물(180)이 게이트 유전막(182)을 포함하고, 게이트 유전막(182)은 채널 영역(184)을 따라 수직 방향(Z 방향)으로 길게 연장되는 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 다양한 변형 및 변경이 가능하다.
도 6a는 도 5b에 예시한 게이트 유전막(182)을 보다 상세히 설명하기 위한 단면도로서, 도 5b에서 "BX"로 표시한 영역을 확대하여 도시한 것이다.
도 6a를 참조하면, 게이트 유전막(182)은 채널 영역(184)으로부터 순차적으로 형성된 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)을 포함하는 구조를 가질 수 있다. 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)의 상대적인 두께는 도 6a에 예시한 바에 한정되지 않고 다양하게 변형될 수 있다.
터널링 유전막(TD)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(CS)은 채널 영역(184)으로부터 터널링 유전막(TD)을 통과한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 유전막(BD)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
도 6b 내지 도 6d는 도 6a에 예시한 게이트 유전막(182) 대신 채용 가능한 게이트 유전막(182A, 182B, 182C)의 예시적인 구조를 보여주는 단면도들이다. 도 6b 내지 도 6d에는 각각 도 5b에서 "BX"로 표시한 영역에 대응하는 영역의 단면 구성이 예시되어 있다.
예시적인 실시예들에서, 도 5a 및 도 5b에 예시한 반도체 장치(100)는 게이트 유전막(182) 대신 도 6b에 예시한 게이트 유전막(182A)을 포함할 수 있다. 게이트 유전막(182A)은 도 6a에 예시한 게이트 유전막(182)과 대체로 동일한 구성을 가진다. 단, 게이트 유전막(182A)은 블로킹 유전막(BD) 대신 제1 블로킹 유전막(BD1) 및 제2 블로킹 유전막(BD2)을 포함한다. 제1 블로킹 유전막(BD1)은 채널 영역(184)과 나란히 연장되고, 제2 블로킹 유전막(BD2)은 게이트 라인(130)을 포위하도록 배치될 수 있다. 제1 블로킹 유전막(BD1) 및 제2 블로킹 유전막(BD2)은 각각 실리콘 산화물, 실리콘 질화물, 또는 금속 산화물로 이루어질 수 있다. 예를 들면, 제1 블로킹 유전막(BD1)은 실리콘 산화막으로 이루어지고, 제2 블로킹 유전막(BD2)은 실리콘 산화막보다 유전율이 큰 금속 산화막으로 이루어질 수 있다.
다른 예시적인 실시예들에서, 도 5a 및 도 5b에 예시한 반도체 장치(100)는 게이트 유전막(182) 대신 도 6c에 예시한 게이트 유전막(182B)을 포함할 수 있다. 게이트 유전막(182B)은 게이트 라인(130) 중 채널 영역(184)에 대면하는 표면과 절연막(156)에 대면하는 표면들을 덮도록 형성될 수 있다. 게이트 유전막(182B)은 채널 영역(184)으로부터 순차적으로 형성된 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)을 포함할 수 있다.
또 다른 예시적인 실시예들에서, 도 5a 및 도 5b에 예시한 반도체 장치(100)는 게이트 유전막(182) 대신 도 6d에 예시한 게이트 유전막(182C)을 포함할 수 있다. 게이트 유전막(182C)은 게이트 라인(130)과 채널 영역(184)과의 사이에 개재되어 게이트 라인(130)의 측벽을 덮고, 게이트 라인(130)의 저면 및 상면은 덮지 않을 수 있다. 게이트 유전막(182C)은 채널 영역(184)으로부터 순차적으로 형성된 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)을 포함할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치에 포함될 수 있는 게이트 유전막의 구성 및 형상은 도 6a 내지 도 6d에 예시한 게이트 유전막(182, 182A, 182B, 182C)에만 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
다시 도 5a 및 도 5b를 참조하면, 셀 영역(CELL)의 연결 영역(CON) 상에서 계단형 연결부를 구성하는 복수의 도전성 패드 영역(112)은 수평 방향(예를 들면 X 방향)에서 셀 기판(102)으로부터 멀어짐에 따라 점차 감소되는 폭을 가질 수 있다. 예시적인 실시예들에서, 연결 영역(CON) 상에서 복수의 도전성 패드 영역(112)를 관통하는 복수의 더미 채널 구조물(도시 생략)이 배치될 수 있다. 상기 복수의 더미 채널 구조물은 게이트 스택(GS) 각각의 에지 부분들과, 복수의 도전성 패드 영역(112)을 지지하여, 이들 부분이 휘어지거나 부러지는 등 원하지 않는 구조적 변형이 발생되는 문제를 방지하는 역할을 할 수 있다.
셀 영역(CELL)에서 복수의 채널 구조물(180) 상에는 복수의 비트 라인(BL)이 배치될 수 있다. 복수의 채널 구조물(180)과 복수의 비트 라인(BL)과의 사이에는 복수의 비트 라인 콘택 패드(194)가 개재될 수 있다. 복수의 채널 구조물(180) 각각의 드레인 영역(188)은 비트 라인 콘택 패드(194)를 통해 복수의 비트 라인(BL) 중 대응하는 하나의 비트 라인(BL)에 연결될 수 있다. 복수의 비트 라인 콘택 패드(194)는 상부 절연막(193)에 의해 상호 절연될 수 있다. 복수의 비트 라인(BL)은 층간절연막(195)에 의해 상호 절연될 수 있다. 복수의 비트 라인 콘택 패드(194) 및 복수의 비트 라인(BL)은 각각 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 비트 라인 콘택 패드(194) 및 복수의 비트 라인(BL)은 각각 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합으로 이루어질 수 있다. 상부 절연막(193) 및 층간절연막(195)은 각각 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
셀 영역(CELL)에서 셀 기판(102)과 중간 절연막(187)과의 사이에는 복수의 도전성 패드 영역(112)를 덮는 연결부 절연막(114)이 배치되어 있다. 연결부 절연막(114)은 복수의 도전성 패드 영역(112)을 덮을 수 있다. 연결부 절연막(114)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
연결 영역(CON) 상에서 복수의 도전성 패드 영역(112) 위에는 복수의 제1 콘택 구조물(CTS1) 및 복수의 제2 콘택 구조물(CTS2)이 배치될 수 있다. 복수의 제1 콘택 구조물(CTS1) 및 복수의 제2 콘택 구조물(CTS2) 상에는 복수의 배선층(ML)이 배치될 수 있다. 복수의 배선층(ML)은 복수의 비트 라인(BL)과 동일 레벨에 형성될 수 있다.
복수의 제1 콘택 구조물(CTS1)은 각각 수직 방향(Z 방향)으로 길게 연장된콘택 플러그(116)를 포함할 수 있다. 콘택 플러그(116)의 측벽은 절연 플러그(115)로 포위될 수 있다. 제1 콘택 구조물(CTS1)의 콘택 플러그(116)는 도전성 패드 영역(112)에 전기적으로 연결 가능하게 배치될 수 있다. 콘택 플러그(116)는 층간절연막(195) 위에 형성된 배선층(ML)에 연결될 수 있다.
복수의 제2 콘택 구조물(CTS2)은 각각 수직 방향(Z 방향)으로 길게 연장된 제1 콘택 플러그(126A) 및 제2 콘택 플러그(126B)를 포함할 수 있다. 제1 콘택 플러그(126A) 및 제2 콘택 플러그(126B) 각각의 측벽은 절연 플러그(115)로 포위될 수 있다. 제2 콘택 구조물(CTS2)의 제1 콘택 플러그(126A)는 도전성 패드 영역(112)에 전기적으로 연결 가능하게 배치될 수 있다. 제1 콘택 플러그(126A) 및 제2 콘택 플러그(126B)는 각각 층간절연막(195) 위에 형성된 배선층(ML)에 연결될 수 있다.
복수의 게이트 라인(130) 중 일부의 게이트 라인(130)은 도전성 패드 영역(112), 제1 콘택 구조물(CTS1), 및 본딩 구조물(BS)을 통해 제2 주변회로 영역(PE2)에 포함된 복수의 상부 회로(CT2) 중에서 선택되는 어느 하나의 상부 회로(CT2)에 연결될 수 있다. 복수의 게이트 라인(130) 중 다른 일부의 게이트 라인(130)은 도전성 패드 영역(112) 및 제2 콘택 구조물(CTS2)을 통해 제1 주변회로 영역(PE1)에 포함된 복수의 하부 회로(CT1) 중에서 선택되는 어느 하나의 하부 회로(CT1)에 연결될 수 있다.
셀 영역(CELL)의 연결 영역(CON) 상에는 관통 전극 영역(TA)을 한정하는 댐 구조물(DM)이 배치될 수 있다. 댐 구조물(DM)은 셀 기판(102) 상에서 연결부 절연막(114), 복수의 도전성 패드 영역(112), 복수의 절연막(156), 및 도전성 플레이트(110)를 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 댐 구조물(DM)은 실리콘 산화막, 실리콘 질화막, 폴리실리콘막, 또는 이들의 조합으로 이루어질 수 있다.
댐 구조물(DM)에 의해 한정되는 관통 전극 영역(TA)의 일부는 절연 아일랜드(INS)로 채워질 수 있다. 절연 아일랜드(INS)는 댐 구조물(DM)을 사이에 두고 복수의 도전성 패드 영역(112)으로부터 수평 방향으로 이격될 수 있다. 절연 아일랜드(INS)는 절연막(156) 및 희생 절연막(PL)이 하나씩 교대로 복수 회 적층된 다중 절연막으로 이루어질 수 있다. 절연 아일랜드(INS)에서, 절연막(156)은 실리콘 산화막으로 이루어지고, 희생 절연막(PL)은 실리콘 질화막으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 절연 아일랜드(INS)는 단일 절연막으로 이루어질 수도 있다. 댐 구조물(DM)에 의해 한정되는 관통 전극 영역(TA)에서 절연 아일랜드(INS)의 상부는 연결부 절연막(114)의 일부, 중간 절연막(187)의 일부, 상부 절연막(193)의 일부, 및 층간절연막(195)의 일부로 채워질 수 있다.
댐 구조물(DM)에 의해 한정되는 관통 전극 영역(TA)에서 복수의 제2 콘택 플러그(126B)는 각각 절연 아일랜드(INS), 연결부 절연막(114), 중간 절연막(187), 상부 절연막(193), 및 층간절연막(195)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 제2 콘택 플러그(126B)는 각각 층간절연막(195) 위에 형성된 배선층(ML)에 연결될 수 있다.
셀 영역(CELL)은 셀 기판(102) 및 도전성 플레이트(110)를 관통하는 복수의 절연 플러그(104)를 포함할 수 있다. 복수의 절연 플러그(104) 중 일부 절연 플러그(104)는 댐 구조물(DM)에 의해 한정되는 관통 전극 영역(TA)과 수직으로 오버랩되도록 배치될 수 있다. 복수의 제2 콘택 플러그(126B)는 각각 절연 플러그(104)를 관통하여 제1 주변회로 영역(PE1)의 내부까지 수직 방향(Z 방향)으로 길게 연장될 수 있다. 복수의 제2 콘택 플러그(126B)는 각각 절연 플러그(104) 및 절연 아일랜드(INS)로 포위되는 부분을 포함할 수 있다. 복수의 제2 콘택 플러그(126B)는 각각 제1 주변회로 영역(PE1)에 포함된 주변 회로에 연결되도록 구성될 수 있다.
복수의 제2 콘택 구조물(CTS2)을 구성하는 제1 콘택 플러그(126A) 및 제2 콘택 플러그(126B)는 각각 배선층(ML)을 통해 연결 배선층(CML)에 연결될 수 있다. 제1 콘택 플러그(126A) 및 제2 콘택 플러그(126B)는 배선층(ML) 및 연결 배선층(CML)을 통해 상호 연결될 수 있다. 복수의 제2 콘택 플러그(126B) 각각의 일부 영역은 제1 주변회로 영역(PE1)에서 제1 층간절연막(219)에 의해 포위될 수 있다.
도 5a 및 도 5b에는 제2 콘택 구조물(CTS2)에 포함된 제1 콘택 플러그(126A) 및 제2 콘택 플러그(126B)가 도전성 패드 영역(112) 상에서 제1 수평 방향(X 방향)을 따라 서로 인접해 있는 구성을 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 제2 콘택 구조물(CTS2)에 포함된 제1 콘택 플러그(126A) 및 제2 콘택 플러그(126B)는 필요에 따라 다양하게 배치될 수 있다.
예시적인 실시예들에서, 제1 주변회로 영역(PE1)에 있는 복수의 하부 회로(CT1)는 도 1을 참조하여 설명한 로우 디코더(32)를 구성하는 회로의 일부를 포함하고, 구성하고, 제2 주변회로 영역(PE2)에 있는 복수의 상부 회로(CT2)는 도 1을 참조하여 설명한 로우 디코더(32)를 구성하는 회로의 다른 일부를 포함할 수 있다.
복수의 게이트 라인(130) 중 일부의 게이트 라인(130)은 제1 콘택 구조물(CTS1) 및 본딩 구조물(BS)을 통해 제2 주변회로 영역(PE2)에 포함된 복수의 상부 회로(CT2) 중 로우 디코더(32)를 구성하는 회로에 연결될 수 있다. 복수의 게이트 라인(130) 중 다른 일부의 게이트 라인(130)은 제2 콘택 구조물(CTS2)을 통해 제1 주변회로 영역(PE1)에 포함된 복수의 상부 회로(CT2) 중 로우 디코더(32)를 구성하는 회로에 연결될 수 있다. 복수의 제1 콘택 구조물(CTS1)은 각각 도전성 패드 영역(112)으로부터 연결부 절연막(114), 중간 절연막(187), 및 상부 절연막(193)을 관통하여 셀 기판(102)으로부터 멀어지도록 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 배선층(ML)은 각각 복수의 콘택 플러그(116) 및 복수의 제1 콘택 플러그(126A) 중에서 선택되는 하나를 통해 복수의 도전성 패드 영역(112) 중에서 선택되는 하나의 도전성 패드 영역(112)에 전기적으로 연결 가능하게 구성될 수 있다. 복수의 배선층(ML)은 층간절연막(195)에 의해 상호 절연될 수 있다.
셀 영역(CELL)에서, 셀 기판(102)의 패드 본딩 영역(PA) 상에는 복수의 공통 소스 라인 콘택 플러그(162)가 배치될 수 있다. 복수의 공통 소스 라인 콘택 플러그(162) 각각의 일단부는 배선층(172)에 연결되고 복수의 공통 소스 라인 콘택 플러그(162) 각각의 타단부는 도전성 플레이트(110)에 연결될 수 있다. 예시적인 실시예들에서, 배선층(172)은 복수의 배선층(ML)과 동일 레벨에 형성될 수 있으나, 이에 한정되는 것은 아니다. 복수의 공통 소스 라인 콘택 플러그(162)는 각각 금속, 금속 화합물, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 복수의 배선층(ML) 및 복수의 배선층(172)은 각각 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 비트 라인(BL), 복수의 배선층(ML), 및 복수의 배선층(172)은 동일한 물질로 이루어질 수 있다.
제2 주변회로 영역(PE2)에서 제2 주변회로 기판(222) 상에 입출력 패드(296)가 배치될 수 있다. 제2 주변회로 기판(222) 중 셀 영역(CELL)에 대면하는 상면의 반대측인 저면은 주변회로 절연막(290)으로 덮일 수 있다. 입출력 패드(296)는 주변회로 절연막(290) 상에 형성될 수 있다. 입출력 패드(296)는 주변회로 절연막(290) 및 제2 주변회로 기판(222)을 관통하는 입출력 콘택 플러그(294)를 통해 제2 주변회로 영역(PE2)에 배치된 복수의 제2 트랜지스터(TR2) 중 적어도 하나와 연결될 수 있다. 제2 주변회로 기판(222)과 입출력 콘택 플러그(294)와의 사이에는 절연 스페이서(292)가 개재될 수 있다. 입출력 패드(296) 및 입출력 콘택 플러그(294)는 금속, 예를 들면 알루미늄 또는 텅스텐으로 이루어질 수 있다. 주변회로 절연막(290) 및 절연 스페이서(292)는 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 도시하지는 않았으나, 제1 주변회로 영역(PE1)에서 제1 주변회로 기판(212)의 저면 상에도 입출력 패드(296)에 대하여 설명한 바와 동일 또는 유사한 구조를 가지는 하측 입출력 패드(도시 생략)가 배치될 수 있다. 상기 하측 입출력 패드는 제1 주변회로 기판(212)을 관통하는 하측 입출력 콘택 플러그(도시 생략)를 통해 제1 주변회로 영역(PE1)에 배치되는 복수의 제1 트랜지스터(TR1) 중 적어도 하나와 연결될 수 있다.
셀 영역(CELL)에서 연결 콘택 플러그(164)가 셀 기판(102) 및 도전성 플레이트(110)로부터 수평 방향(예를 들면 X 방향)으로 이격된 위치에 배치될 수 있다. 연결 콘택 플러그(164)는 절연 플러그(104) 및 층간절연막(160)을 관통하여 수직 방향(Z 방향)으로 길게 연장될 수 있다. 연결 콘택 플러그(164) 중 제2 주변회로 영역(PE2)에 인접한 일단부는 배선층(172), 제1 상부 배선층(174), 제2 상부 배선층(176), 및 제1 본딩 메탈 패드(178)를 통해 제2 주변회로 영역(PE2)에 있는 상부 회로(CT2)에 연결되도록 구성될 수 있다. 연결 콘택 플러그(164)의 타단부는 제1 주변회로 영역(PE1)의 내부까지 연장되고 제1 주변회로 영역(PE1)의 복수의 하부 도전성 플러그(216) 및 복수의 하부 도전 라인(218)을 통해 적어도 하나의 제1 트랜지스터(TR1)에 연결되도록 구성될 수 있다. 연결 콘택 플러그(164)의 일부 영역은 제1 주변회로 영역(PE1)에서 제1 층간절연막(219)에 의해 포위될 수 있다.
셀 영역(CELL)에서, 복수의 비트 라인(BL), 복수의 배선층(ML), 및 복수의 배선층(172) 상에 배치된 복수의 제1 상부 배선층(174) 및 복수의 제2 상부 배선층(176)은 셀 영역(CELL)의 배선 구조물(MS)을 구성할 수 있다. 도 5b에는 배선 구조물(MS)이 복수의 제1 상부 배선층(174) 및 복수의 제2 상부 배선층(176)을 포함하는 2 층의 배선 구조물로 이루어지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 배선 구조물(MS)은 복수의 제1 상부 배선층(174) 또는 복수의 제2 상부 배선층(176)으로 이루어지는 단일 층의 배선 구조물, 또는 적어도 3 층의 다층 배선 구조물로 이루어질 수도 있다.
셀 영역(CELL)의 연결 영역(CON) 상에서 복수의 제1 콘택 구조물(CTS1)은 각각 배선층(ML), 및 본딩 구조물(BS)을 통해 제2 주변회로 영역(PE2)에 있는 상부 회로(CT2)에 연결되도록 구성될 수 있다.
복수의 제2 콘택 구조물(CTS2)은 각각 도전성 패드 영역(112)으로부터 연결부 절연막(114), 중간 절연막(187), 상부 절연막(193), 및 층간절연막(195)을 관통하여 셀 기판(102)으로부터 멀어지도록 수직 방향(Z 방향)으로 연장될 수 있다.
셀 영역(CELL)에서 복수의 공통 소스 라인 콘택 플러그(162) 및 연결 콘택 플러그(164)는 각각 배선층(172), 배선 구조물(MS), 및 본딩 구조물(BS)을 통해 제2 주변회로 영역(PE2)에 있는 상부 회로(CT2)에 연결되도록 구성될 수 있다. 예를 들면, 복수의 공통 소스 라인 콘택 플러그(162)는 제2 주변회로 영역(PE2)에 있는 공통 소스 라인 드라이버(39)(도 1 참조)에 연결될 수 있다.
예시적인 실시예들에서, 복수의 제1 콘택 구조물(CTS1)에 포함된 복수의 콘택 플러그(116)와, 복수의 제2 콘택 구조물(CTS2)에 포함된 복수의 제1 콘택 플러그(126A) 및 복수의 제2 콘택 플러그(126B)와, 연결 배선층(CML)과, 복수의 공통 소스 라인 콘택 플러그(162)와, 연결 콘택 플러그(164)와, 배선 구조물(MS)에 포함된 복수의 제1 상부 배선층(174) 및 복수의 제2 상부 배선층(176)은 각각 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합으로 이루어질 수 있다. 복수의 절연 플러그(115)는 실리콘 질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다.
제1 주변회로 영역(PE1)에 있는 복수의 제1 트랜지스터(TR1)와 제2 주변회로 영역(PE2)에 있는 복수의 제2 트랜지스터(TR2)는 각각 복수의 회로(CT1, CT2)를 구성할 수 있다. 복수의 회로(CT1, CT2)는 도 1을 참조하여 설명한 주변 회로(30)에 포함된 회로들, 예를 들면 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 제어 로직(38), 및 공통 소스 라인 드라이버(39)를 포함할 수 있다. 예시적인 실시예들에서, 제1 주변회로 영역(PE1) 및 제2 주변회로 영역(PE2) 각각에는 저항, 커패시터 등과 같은 단위 소자들이 더 배치될 수 있다.
제1 주변회로 영역(PE1)에서 복수의 제1 트랜지스터(TR1)는 복수의 하부 도전성 플러그(216) 및 복수의 하부 도전 라인(218)으로 이루어지는 배선 구조물을 통해 셀 영역(CELL)의 메모리 셀 어레이(MCA)와 전기적으로 연결 가능하게 구성될 수 있다. 제2 주변회로 영역(PE2)에서 복수의 제2 트랜지스터(TR2)는 복수의 상부 도전성 플러그(226) 및 복수의 상부 도전 라인(228) 으로 이루어지는 배선 구조물과 복수의 본딩 구조물(BS)을 통해 셀 영역(CELL)의 메모리 셀 어레이(MCA)와 전기적으로 연결 가능하게 구성될 수 있다.
셀 영역(CELL)에서 채널 구조물(180)은 비트 라인 콘택 패드(194), 비트 라인(BL), 제1 상부 배선층(174) 및 제2 상부 배선층(176)을 포함하는 배선 구조물(MS), 및 본딩 구조물(BS)을 통해 제2 주변회로 영역(PE2)에 포함된 복수의 상부 회로(CT2)와 전기적으로 연결되도록 구성될 수 있다. 예를 들면, 채널 구조물(180)은 제2 주변회로 영역(PE2)에 포함된 페이지 버퍼(34)(도 1 참조)와 전기적으로 연결되도록 구성될 수 있다. 복수의 제2 트랜지스터(TR2) 중 페이지 버퍼(34)를 구성하는 제2 트랜지스터(TR2)는 복수의 상부 도전성 플러그(226) 및 복수의 상부 도전 라인(228)을 통해 본딩 구조물(BS)에 연결될 수 있다.
예시적인 실시예들에서, 제1 주변회로 영역(PE1) 및 제2 주변회로 영역(PE2)은 각각 복수의 제1 및 제2 트랜지스터(TR1, TR2)의 동작 전압에 따라 구분되는 복수의 트랜지스터 영역을 포함할 수 있다. 예시적인 실시예들에서, 상기 복수의 트랜지스터 영역은 약 1.0 V 내지 약 10 V의 비교적 낮은 동작 전압을 가지는 저전압 트랜지스터들을 포함하는 영역과, 약 10 V 초과의 비교적 높은 동작 전압을 가지는 고전압 트랜지스터들을 포함하는 영역을 포함할 수 있다. 다른 예시적인 실시예들에서, 제1 주변회로 영역(PE1)에 포함된 복수의 제1 트랜지스터(TR1)의 각각의 동작 전압은 제2 주변회로 영역(PE2)에 포함된 복수의 제2 트랜지스터(TR2) 각각의 동작 전압과 다를 수 있다.
제1 주변회로 영역(PE1) 및 제2 주변회로 영역(PE2)에 포함된 복수의 제1 및 제2 트랜지스터(TR1, TR2)에서, 고속 동작이 요구되는 저전압 트랜지스터는 도 1을 참조하여 상술한 데이터 입출력 회로(36)를 구성할 수 있다. 도 1을 참조하여 상술한 주변 회로(30)에 포함된 회로들은 제1 주변회로 영역(PE1) 및 제2 주변회로 영역(PE2)에 포함된 복수의 제1 및 제2 트랜지스터(TR1, TR2)를 포함하고, 복수의 제1 및 제2 트랜지스터(TR1, TR2) 중 일부 트랜지스터들은 고전압 트랜지스터일 수 있다. 상기 고전압 트랜지스터는 고전압을 발생시키거나 고전압을 전달하는 트랜지스터로서, 예를 들면, 도 1을 참조하여 상술한 로우 디코더(32), 페이지 버퍼(34), 및 공통 소스 라인 드라이버(39)를 구성할 수 있다. 예시적인 실시예들에서, 도 1에 예시한 로우 디코더(32)는 전원 전압보다 더 높은 고전압을 외부로부터 제공받는 고전압 스위치를 포함할 수 있다. 예를 들면, 도 1에 예시한 메모리 셀 어레이(20)에 포함된 메모리 셀의 프로그램이나 소거 동작시에는 약 20 V의 고전압이 사용될 수 있다. 그리고, 이와 같은 고전압을 제어하기 위하여 상기 고전압 스위치에는 외부로부터 고전압이 제공될 수 있다. 로우 디코더(32)는 제1 주변회로 영역(PE1)에 포함된 복수의 제1 트랜지스터(TR1)와, 제2 주변회로 영역(PE2)에 포함된 복수의 제2 트랜지스터(TR2)를 포함할 수 있다.
셀 영역(CELL)의 복수의 게이트 라인(130) 중 일부 게이트 라인(130)은 도전성 패드 영역(112), 제1 콘택 구조물(CTS1), 및 본딩 구조물(BS)을 통해 제2 주변회로 영역(PE2)에 배치된 로우 디코더(32)의 제2 트랜지스터(TR2)에 연결되고, 복수의 게이트 라인(130) 중 다른 일부 게이트 라인(130)은 도전성 패드 영역(112) 및 제2 콘택 구조물(CTS2)을 통해 제1 주변회로 영역(PE1)에 배치된 로우 디코더(32)의 제1 트랜지스터(TR1)에 연결될 수 있다.
도 5a 및 도 5b를 참조하여 설명한 반도체 장치(100)에 의하면, 셀 영역(CELL)에 포함된 복수의 게이트 라인(130) 중 일부 게이트 라인(130)은 제2 주변회로 영역(PE2)에 포함된 상부 회로(CT2)에 연결되고, 복수의 게이트 라인(130) 중 다른 일부 게이트 라인(130)은 제1 주변회로 영역(PE1)에 포함된 하부 회로(CT1)에 연결될 수 있다. 따라서, 반도체 장치(100)에서 집적도 향상을 위하여 셀 영역(CELL)에서 게이트 라인(130)의 적층 수가 증가되고 이에 수반하여 주변회로 영역에 형성될 트랜지스터들의 개수가 증가하여도 반도체 장치(100)에서 배선 설계의 자유도를 향상시킬 수 있으며, 고집적화 및 평면 사이즈 축소에 유리한 구조를 제공할 수 있다.
도 5a 및 도 5b를 참조하여 설명한 반도체 장치(100)에서는 복수의 게이트 라인(130) 중 일부의 게이트 라인(130)은 제2 주변회로 영역(PE2)에 포함된 상부 회로(CT2)에 연결되고, 복수의 게이트 라인(130) 중 다른 일부의 게이트 라인(130)은 제1 주변회로 영역(PE1)에 포함된 하부 회로(CT1)에 연결되는 구성을 예로 들어 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제1 주변회로 영역(PE1)에 포함된 복수의 하부 회로(CT1)를 구성하는 복수의 제1 트랜지스터(TR1)는 약 10 V 이하의 비교적 낮은 동작 전압을 가지도록 구성되고, 제2 주변회로 영역(PE2)에 포함된 복수의 상부 회로(CT2)를 구성하는 복수의 제2 트랜지스터(TR2)는 약 10 V 초과의 비교적 높은 동작 전압을 가지도록 구성될 수 있다. 그리고, 셀 영역(CELL)의 구성 요소들 중 일부 구성 요소들은 제1 주변회로 영역(PE1)에 포함된 복수의 하부 회로(CT1)를 구성하는 복수의 제1 트랜지스터(TR1)에 전기적으로 연결 가능하도록 구성되고, 셀 영역(CELL)의 구성 요소들 중 다른 일부 구성 요소들은 제2 주변회로 영역(PE2)에 포함된 복수의 상부 회로(CT2)를 구성하는 복수의 제2 트랜지스터(TR2)에 전기적으로 연결 가능하도록 구성될 수도 있다.
도 5a 및 도 5b를 참조하여 설명한 반도체 장치(100)에서는 복수의 게이트 라인(130) 중에서 제1 주변회로 영역(PE1)에 인접한 일부 게이트 라인(130)은 제1 주변회로 영역(PE1)에 포함된 하부 회로(CT1)에 연결되고, 제2 주변회로 영역(PE2)에 인접한 일부 게이트 라인(130)은 제2 주변회로 영역(PE2)에 포함된 상부 회로(CT2)에 연결되도록 구성된 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 복수의 게이트 라인(130) 중에서 제1 주변회로 영역(PE1)에 인접한 일부 게이트 라인(130)은 제2 주변회로 영역(PE2)에 포함된 상부 회로(CT2)에 연결되고, 제2 주변회로 영역(PE2)에 인접한 일부 게이트 라인(130)은 제1 주변회로 영역(PE1)에 포함된 하부 회로(CT1)에 연결되도록 구성될 수도 있다.
다른 예시적인 실시예들에서, 복수의 게이트 라인(130) 중 복수의 워드 라인(WL)(도 3 참조)을 구성하는 복수의 게이트 라인(130)은 각각 제2 주변회로 영역(PE2)에 포함된 복수의 상부 회로(CT2)를 구성하는 고전압 트랜지스터에 연결되도록 구성될 수 있다. 상기 고전압 트랜지스터는 약 10 V를 초과하는 동작 전압을 가지는 트랜지스터일 수 있다. 복수의 게이트 라인(130) 중 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)(도 3 참조)을 구성하는 복수의 게이트 라인(130)은 제1 주변회로 영역(PE1)에 포함된 복수의 하부 회로(CT1)를 구성하는 저전압 트랜지스터에 연결되도록 구성될 수 있다. 상기 저전압 트랜지스터는 약 0.5 V 내지 약 10 V의 범위 내에서 선택되는 동작 전압을 가지는 트랜지스터일 수 있다.
또 다른 예시적인 실시예들에서, 복수의 게이트 라인(130) 중 복수의 워드 라인(WL)(도 3 참조)을 구성하는 복수의 게이트 라인(130)은 제1 주변회로 영역(PE1)에 포함된 복수의 하부 회로(CT1)를 구성하는 고전압 트랜지스터에 연결되도록 구성되고, 복수의 게이트 라인(130) 중 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)(도 3 참조)을 구성하는 복수의 게이트 라인(130)은 제2 주변회로 영역(PE2)에 포함된 복수의 상부 회로(CT2)를 구성하는 저전압 트랜지스터에 연결되도록 구성될 수 있다.
도 7은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 장치(400)를 설명하기 위한 단면도이다. 도 7에서, 도 5a 및 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7을 참조하면, 반도체 장치(400)는 도 5a 및 도 5b를 참조하여 설명한 반도체 장치(100)와 대체로 동일한 구성을 가진다. 단, 반도체 장치(400)는 제1 주변회로 영역(PE41), 셀 영역(CELL4), 및 제2 주변회로 영역(PE42)을 포함할 수 있다. 제1 주변회로 영역(PE41), 셀 영역(CELL4), 및 제2 주변회로 영역(PE42)은 각각 도 5a 및 도 5b를 참조하여 설명한 제1 주변회로 영역(PE1), 셀 영역(CELL), 및 제2 주변회로 영역(PE2)과 대체로 동일한 구성을 가질 수 있다. 단, 제1 주변회로 영역(PE41)과 셀 영역(CELL4)은 복수의 본딩 구조물(BS4)을 이용하여 본딩된 C2C 구조를 이룰 수 있다.
제1 주변회로 영역(PE41)은 도 5b를 참조하여 설명한 제1 주변회로 영역(PE1)과 대체로 동일한 구성을 가질 수 있다. 단, 제1 주변회로 영역(PE41)은 복수의 하부 도전 라인(218) 중 최상층에 있는 하부 도전 라인(218)에 연결된 복수의 제1 본딩 메탈 패드(478)를 더 포함할 수 있다. 복수의 제1 본딩 메탈 패드(478)는 제1 층간절연막(219)에 의해 상호 절연될 수 있다.
셀 영역(CELL4)은 도 5a 및 도 5b를 참조하여 설명한 셀 영역(CELL)과 대체로 동일한 구성을 가질 수 있다. 단, 셀 영역(CELL4)은 셀 기판(102)의 저면 위에 형성된 복수의 백사이드 도전 라인(462)과, 셀 기판(102)의 저면 위에서 복수의 백사이드 도전 라인(462)을 덮는 백사이드 절연막(470)과, 백사이드 절연막(470)의 일부를 관통하고 셀 영역(CELL4)의 최저부 메탈층을 구성하는 복수의 제2 본딩 메탈 패드(488)를 포함할 수 있다. 복수의 제2 본딩 메탈 패드(488) 중 일부는 복수의 백사이드 도전 라인(462) 중에서 선택되는 하나의 백사이드 도전 라인(462)에 연결되도록 구성될 수 있다.
복수의 본딩 구조물(BS4)은 제1 주변회로 영역(PE41)의 최상부 메탈층에 형성된 복수의 제1 본딩 메탈 패드(478)와, 셀 영역(CELL4)의 최저부 메탈층에 형성된 복수의 제2 본딩 메탈 패드(488)가 본딩되어 얻어진 결과물일 수 있다.
예를 들면, 제1 웨이퍼 상에 형성된 제1 주변회로 영역(PE41)을 포함하는 제1 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 형성된 셀 영역(CELL4)을 포함하는 제2 칩을 제작한 후, 상기 제1 칩과 상기 제2 칩을 본딩 방식에 의해 서로 연결하여 복수의 본딩 구조물(BS4)을 형성할 수 있다. 그 결과, 제1 주변회로 영역(PE41)과 셀 영역(CELL4)은 복수의 본딩 구조물(BS4)을 이용하여 본딩된 C2C 구조를 이룰 수 있다.
제2 콘택 플러그(126B)는 관통 전극 영역(TA)에서 층간절연막(195), 상부 절연막(193), 중간 절연막(187), 연결부 절연막(114), 및 절연 아일랜드(INS)를 관통하고, 절연 플러그(104)를 관통하여 백사이드 도전 라인(462)까지 연장될 수 있다. 제2 콘택 플러그(126B)의 하단부는 백사이드 도전 라인(462)에 접할 수 있다. 제2 콘택 플러그(126B)는 백사이드 도전 라인(462) 및 본딩 구조물(BS4)을 통해 제1 주변회로 영역(PE41)에 포함된 하부 도전 라인(218)에 연결되고, 제1 주변회로 영역(PE41)에 있는 하부 회로(CT1)에 연결되도록 구성될 수 있다.
셀 영역(CELL4)에서 연결 콘택 플러그(164)는 층간절연막(160) 및 절연 플러그(104)을 관통하여 백사이드 도전 라인(462) 중에서 선택되는 하나의 백사이드 도전 라인(462)까지 수직 방향(Z 방향)으로 연장될 수 있다. 연결 콘택 플러그(164)는 백사이드 도전 라인(462) 및 본딩 구조물(BS4)을 통해 제1 주변회로 영역(PE41)에 포함된 하부 도전 라인(218)에 연결되고, 제1 주변회로 영역(PE41)에 있는 하부 회로(CT1)에 연결되도록 구성될 수 있다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 장치(500)를 설명하기 위한 단면도이다. 도 8에서, 도 5a 및 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8을 참조하면, 반도체 장치(500)는 도 5a 및 도 5b를 참조하여 설명한 반도체 장치(100)와 대체로 동일한 구성을 가진다. 단, 반도체 장치(500)는 제1 주변회로 영역(PE51), 셀 영역(CELL5), 및 제2 주변회로 영역(PE52)을 포함할 수 있다. 제1 주변회로 영역(PE51), 셀 영역(CELL5), 및 제2 주변회로 영역(PE52)은 각각 도 5a 및 도 5b를 참조하여 설명한 제1 주변회로 영역(PE1), 셀 영역(CELL), 및 제2 주변회로 영역(PE2)과 대체로 동일한 구성을 가질 수 있다. 단, 반도체 장치(500)의 셀 영역(CELL5)에 포함된 복수의 비트 라인(BL) 중 일부 비트 라인(BL)은 콘택 구조물(CTS52)을 통해 제1 주변회로 영역(PE51)에 있는 하부 회로(CT1)에 연결되도록 구성되고, 다른 일부 비트 라인(BL)은 도 5b를 참조하여 설명한 바와 유사하게 제2 주변회로 영역(PE52)에 있는 상부 회로(CT2)에 연결되도록 구성될 수 있다.
보다 상세히 설명하면, 반도체 장치(500)의 셀 영역(CELL5)은 메모리 셀 영역(MEC) 상에서 도전성 플레이트(110) 상에 배치된 절연 구조물(520)과, 절연 구조물(520)을 관통하여 수직 방향(Z 방향)으로 연장되는 콘택 플러그(526)와, 복수의 제1 상부 배선층(174)과 동일 레벨에 배치된 연결 배선층(574)을 포함할 수 있다. 콘택 플러그(526) 및 연결 배선층(574)은 비트 라인(BL)을 제1 주변회로 영역(PE1)에 있는 하부 회로(CT1)에 연결하기 위한 콘택 구조물(CTS52)을 구성할 수 있다. 절연 구조물(520)은 메모리 셀 영역(MEC) 상에서 게이트 스택(GS)을 구성하는 복수의 게이트 라인(130) 및 복수의 절연막(156)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 예시적인 실시예들에서, 절연 구조물(520)은 실리콘 산화막으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 절연 구조물(520)은 복수의 실리콘 산화막과 복수의 실리콘 질화막이 하나씩 교대로 적층된 다중층 구조를 가질 수 있다. 절연 구조물(520)의 상면은 중간 절연막(187)으로 덮일 수 있다. 연결 영역(CON) 상에 배치된 관통 전극 영역(TA)을 포위하는 댐 구조물(DM)과 유사하게, 절연 구조물(520)을 포위하는 댐 구조물(도시 생략)을 더 포함할 수 있다. 절연 구조물(520)은 상기 댐 구조물을 사이에 두고 복수의 게이트 라인(130)으로부터 수평 방향으로 이격될 수 있다.
콘택 플러그(526)는 절연 구조물(520), 도전성 플레이트(110), 및 셀 기판(102)을 관통하여 제1 주변회로 영역(PE51) 내부까지 연장될 수 있다. 콘택 플러그(526)의 측벽은 절연 플러그(525)로 포위될 수 있다. 콘택 플러그(526)의 상단부는 복수의 제1 상부 배선층(174)과 동일 레벨에 배치된 연결 배선층(574)에 연결되고, 콘택 플러그(526)의 하단부는 제1 주변회로 영역(PE51)에 포함된 하부 도전 라인(218)에 연결될 수 있다. 콘택 플러그(526)의 일부 영역은 제1 주변회로 영역(PE51)에서 제1 층간절연막(219)에 의해 포위될 수 있다. 콘택 플러그(526)는 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합으로 이루어질 수 있다. 절연 플러그(525)는 실리콘 질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다.
도 8을 참조하여 설명한 반도체 장치(500)에 의하면, 셀 영역(CELL5)에서 복수의 게이트 라인(130)은 제1 주변회로 영역(PE51)에 포함된 하나의 하부 회로(CT1)에 연결되는 게이트 라인(130)과 제2 주변회로 영역(PE52)에 포함된 하나의 상부 회로(CT2)에 연결되는 게이트 라인(130)을 포함한다. 또한, 복수의 비트 라인(BL)은 제1 주변회로 영역(PE51)에 포함된 다른 하나의 하부 회로(CT1)에 연결되는 비트 라인(BL)과 제2 주변회로 영역(PE52)에 포함된 다른 하나의 상부 회로(CT2)에 연결되는 비트 라인(BL)을 포함한다. 따라서, 반도체 장치(500)에서 집적도 향상을 위하여 셀 영역(CELL5)에서 게이트 라인(130)의 적층 수가 증가되고 비트 라인(BL)의 개수가 증가하여도 반도체 장치(500)에서 배선 설계의 자유도를 향상시킬 수 있으며, 고집적화 및 평면 사이즈 축소에 유리한 구조를 제공할 수 있다.
도 9 내지 도 11c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 장치(600)를 설명하기 위한 도면들이다. 보다 구체적으로 설명하면, 도 9는 반도체 장치(600)의 셀 영역(CELL6)에 포함된 복수의 메모리 셀 블록(BLK_A, BLK_B)의 평면도이다. 도 10a는 도 9에 예시한 복수의 메모리 셀 블록(BLK_A, BLK_B) 중 제1 메모리 셀 블록(BLK_A)을 구성하는 일부 영역에서의 구성 요소들을 보여주는 평면 레이아웃이고, 도 10b는 제1 메모리 셀 블록(BLK_A)을 구성하는 일부 영역에서의 구성 요소들의 단면도이다. 도 11a는 도 9에 예시한 복수의 메모리 셀 블록(BLK_A, BLK_B) 중 제2 메모리 셀 블록(BLK_B)을 구성하는 일부 영역에서의 구성 요소들을 보여주는 평면 레이아웃이고, 도 11b는 제2 메모리 셀 블록(BLK_B)을 구성하는 일부 영역에서의 구성 요소들의 단면도이고, 도 11c는 제2 메모리 셀 블록(BLK_B)을 구성하는 다른 일부 영역에서의 구성 요소들의 단면도이다.
도 9 내지 도 11c에서, 도 5a 및 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9 내지 도 11c를 참조하면, 반도체 장치(600)의 셀 영역(CELL6)은 서로 다른 구조를 가지는 제1 메모리 셀 블록(BLK_A) 및 제2 메모리 셀 블록(BLK_B)을 가지는 복수의 메모리 셀 블록(BLK_A, BLK_B)을 포함할 수 있다. 복수의 메모리 셀 블록(BLK_A, BLK_B)은 도 2를 참조하여 설명한 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)에 포함되는 것일 수 있다.
도 10a 및 도 10b에 예시한 바와 같이, 제1 메모리 셀 블록(BLK_A)은 셀 영역(CELL6)중 일부인 제1 셀 영역(CELL6A)을 포함할 수 있다. 도 10b에서 제1 셀 영역(CELL6A) 중 메모리 셀 영역(MEC) 상의 구성은 도 10a의 A1 - A1' 선 단면 구성에 대응하고, 연결 영역(CON) 상의 구성은 도 10a의 A2 - A2' 선 단면 구성에 대응할 수 있다.
도 11a 및 도 11c에 예시한 바와 같이, 제2 메모리 셀 블록(BLK_B)은 셀 영역(CELL6) 중 다른 일부인 제2 셀 영역(CELL6B)을 포함할 수 있다. 도 11b에서 제1 셀 영역(CELL6B) 중 메모리 셀 영역(MEC) 상의 구성은 도 11a의 A1 - A1' 선 단면 구성에 대응하고, 연결 영역(CON) 상의 구성은 도 11a의 A2 - A2' 선 단면 구성에 대응할 수 있다. 도 11c에서 제1 셀 영역(CELL6B) 중 메모리 셀 영역(MEC) 상의 구성은 도 11a의 A1 - A1' 선 단면 구성에 대응하고, 연결 영역(CON) 상의 구성은 도 11a의 A3 - A3' 선 단면 구성에 대응할 수 있다.
도 10a 및 도 10b에 예시한 제1 셀 영역(CELL6A)은 도 5a 및 도 5b를 참조하여 설명한 반도체 장치(100)의 셀 영역(CELL)과 대체로 동일한 구성을 가진다. 단, 반도체 장치(600)의 제1 셀 영역(CELL6A)에서는 복수의 도전성 패드 영역(112) 위에 복수의 제1 콘택 구조물(CTS61)이 배치될 수 있다. 제1 셀 영역(CELL6A)에 포함된 복수의 게이트 라인(130)은 각각 도전성 패드 영역(112) 및 제1 콘택 구조물(CTS61)을 통해 제2 주변회로 영역(PE2)에 포함된 상부 회로(CT2)에 연결되도록 구성될 수 있다. 제1 셀 영역(CELL6A)에 포함된 복수의 게이트 라인(130)은 각각 도전성 패드 영역(112), 제1 콘택 구조물(CTS61), 배선층(ML), 배선 구조물(MS), 및 본딩 구조물(BS)을 통해 제2 주변회로 영역(PE2)에 있는 상부 회로(CT2)에 연결될 수 있다. 복수의 제1 콘택 구조물(CTS61)에 대한 보다 상세한 구성은 도 5b를 참조하여 제1 콘택 구조물(CTS1)에 대하여 설명한 바와 동일하다.
도 10a에 예시한 바와 같이, 제1 셀 영역(CELL6A)의 연결 영역(CON) 상에는 도 5a에 예시한 셀 영역(CELL)에서와 유사하게, 관통 전극 영역(TA)을 한정하는 댐 구조물(DM)이 배치될 수 있다. 관통 전극 영역(TA) 내에서 복수의 관통 전극(THV)이 도 10b에 예시한 연결부 절연막(114), 복수의 도전성 패드 영역(112), 복수의 절연막(156), 및 도전성 플레이트(110) 각각의 일부 영역을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 예시적인 실시예들에서, 관통 전극 영역(TA) 내에 있는 복수의 관통 전극(THV)은 각각 도전성 패드 영역(112)에는 연결되지 않도록 구성될 수 있다.
도 11a 내지 도 11c에 예시한 제2 셀 영역(CELL6B)은 도 5a 및 도 5b를 참조하여 설명한 반도체 장치(100)의 셀 영역(CELL)과 대체로 동일한 구성을 가진다. 단, 반도체 장치(600)의 제2 셀 영역(CELL6B)에서는 복수의 도전성 패드 영역(112) 위에 복수의 제2 콘택 구조물(CTS62)이 배치될 수 있다.
도 11a 및 도 11c에 예시한 바와 같이, 제2 셀 영역(CELL6B)의 연결 영역(CON) 상에는 관통 전극 영역(TA)을 한정하는 댐 구조물(DM)이 배치될 수 있다. 댐 구조물(DM) 및 관통 전극 영역(TA)에 대한 보다 상세한 구성은 도 5b를 참조하여 설명한 바와 대체로 동일하다. 댐 구조물(DM)에 의해 한정되는 관통 전극 영역(TA)에서 복수의 제2 콘택 구조물(CTS62)을 구성하는 복수의 제2 콘택 플러그(126B)가 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 제2 콘택 플러그(126B)는 각각 층간절연막(195) 위에 형성된 배선층(ML) 및 연결 배선층(CML)을 통해 도 11a 및 도 11b에 예시한 제1 콘택 플러그(126A)에 연결될 수 있다.
제2 셀 영역(CELL6B)에 포함된 복수의 게이트 라인(130)은 각각 도전성 패드 영역(112) 및 제2 콘택 구조물(CTS62)을 통해 제1 주변회로 영역(PE1)에 포함된 하부 회로(CT1)에 연결되도록 구성될 수 있다. 제2 콘택 구조물(CTS62)에 대한 보다 상세한 구성은 도 5b를 참조하여 제2 콘택 구조물(CTS2)에 대하여 설명한 바와 같다.
도 9에는 제1 셀 영역(CELL6A)을 포함하는 제1 메모리 셀 블록(BLK_A)과, 제2 셀 영역(CELL6B)을 포함하는 제2 메모리 셀 블록(BLK_B)이 제2 수평 방향(Y 방향)을 따라 하나씩 교대로 배치된 구성을 예시하였으나, 본 발명의 기술적 사상은 도 9에 예시한 바에 한정되는 것은 아니다. 예를 들면, 반도체 장치(600)는 복수의 제1 메모리 셀 블록(BLK_A)이 연속적으로 배치된 제1 메모리 셀 블록 그룹, 및/또는 복수의 제2 메모리 셀 블록(BLK_B)이 연속적으로 배치된 제2 메모리 셀 블록 그룹을 포함할 수도 있다.
도 9 내지 도 11c를 참조하여 설명한 반도체 장치(600)에 의하면, 복수의 메모리 셀 블록(BLK_A, BLK_B)에서 선택되는 제1 메모리 셀 블록(BLK_A)에서는 복수의 게이트 라인(130)이 각각 제2 주변회로 영역(PE2)에 포함된 상부 회로(CT2)에 연결되도록 구성되고, 복수의 메모리 셀 블록(BLK_A, BLK_B)에서 선택되는 제2 메모리 셀 블록(BLK_B)에서는 복수의 게이트 라인(130)이 각각 제1 주변회로 영역(PE1)에 포함된 하부 회로(CT1)에 연결되도록 구성될 수 있다. 따라서, 반도체 장치(600)에서 집적도 향상을 위하여 셀 영역(CELL6)에서 게이트 라인(130)의 적층 수가 증가되어도 반도체 장치(600)에서 배선 설계의 자유도를 향상시킬 수 있으며, 고집적화 및 평면 사이즈 축소에 유리한 구조를 제공할 수 있다.
도 12는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 12를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100), 및 반도체 장치(1100)와 전기적으로 연결되는 콘트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들면, 전자 시스템(1000)은 적어도 하나의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 불휘발성 메모리 장치일 수 있다. 예를 들면, 반도체 장치(1100)는 도 1 내지 도 11c를 참조하여 반도체 장치(10, 100, 400, 500, 600)에 대하여 상술한 구조들 중 적어도 하나의 구조를 포함하는 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 복수의 워드 라인(WL), 제1 및 제2 게이트 상부 라인(UL1, UL2), 제1 및 제2 게이트 하부 라인(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 있는 복수의 메모리 셀 스트링(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 복수의 메모리 셀 스트링(CSTR)은 각각 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터(UT1, UT2), 및 하부 트랜지스터(LT1, LT2)와 상부 트랜지스터(UT1, UT2)와의 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 하부 트랜지스터(LT1, LT2)의 개수와 상부 트랜지스터(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터(UT1, UT2)는 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터(LT1, LT2)는 접지 선택 트랜지스터를 포함할 수 있다. 복수의 게이트 하부 라인(LL1, LL2)은 각각 하부 트랜지스터(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극일 수 있고, 게이트 상부 라인(UL1, UL2)은 상부 트랜지스터(UT1, UT2)의 게이트 전극일 수 있다.
공통 소스 라인(CSL), 복수의 게이트 하부 라인(LL1, LL2), 복수의 워드 라인(WL), 및 복수의 게이트 상부 라인(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 복수의 제1 연결 배선층(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 복수의 비트 라인(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 복수의 제2 연결 배선층(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터(MCT) 중 적어도 하나에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다.
반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 콘트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선층(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
콘트롤러(1200)는 프로세서(1210), NAND 콘트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 예시적인 실시예들에서, 전자 시스템(1000)은 복수의 반도체 장치(1100)를 포함할 수 있으며, 이 경우, 콘트롤러(1200)는 복수의 반도체 장치(1100)을 제어할 수 있다.
프로세서(1210)는 콘트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 콘트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 콘트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 13은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 13을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 콘트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 복수의 배선 패턴(2005)에 의해 콘트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 콘트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
콘트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 콘트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 콘트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 콘트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)는 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하부면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 12의 입출력 패드(1101)에 해당할 수 있다. 복수의 반도체 칩(2200) 각각은 복수의 게이트 스택(3210) 및 복수의 채널 구조물(3220)을 포함할 수 있다. 복수의 반도체 칩(2200) 각각은 도 1 내지 도 11c를 참조하여 반도체 장치(10, 100, 400, 500, 600) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, TSV(through silicon via)를 을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 콘트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 콘트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 콘트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 14는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다. 도 14에는 도 13의 II - II' 선 단면을 따르는 구성이 개략적으로 도시되어 있다.
도 14를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(2130)(도 13 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 복수의 상부 패드(2130)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다. 도 13에 예시한 바와 같이, 복수의 상부 패드(2130)는 복수의 연결 구조물(2400)과 전기적으로 연결될 수 있다. 도 14에 예시한 바와 같이, 복수의 하부 패드(2125)는 복수의 도전성 연결부(2800)를 통해 도 13에 예시한 전자 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다.
복수의 반도체 칩(2200) 각각은 수직 방향을 따라 차례로 적층되고 수직 방향에서 서로 오버랩되어 있는 제1 주변회로 영역(3110), 셀 영역(3200), 및 제2 주변회로 영역(3120)을 포함할 수 있다. 예시적인 실시예들에서, 제1 주변회로 영역(3110), 셀 영역(3200), 및 제2 주변회로 영역(3120)은 각각 도 5a 및 도 5b를 참조하여 설명한 제1 주변회로 영역(PE1), 셀 영역(CELL), 및 제2 주변회로 영역(PE2)에 대하여 설명한 바와 같은 구성을 가질 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 복수의 반도체 칩(2200) 각각은 도 1 내지 도 11c를 참조하여 반도체 장치(10, 100, 400, 500, 600)에 대하여 설명한 구조들 중 적어도 하나의 구조를 포함할 수 있다.
도 15a 내지 도 15g는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 5a 및 도 5b에 예시한 반도체 장치(100)의 제조 방법을 예로 들어 설명한다. 도 15a 내지 도 15g에서, 셀 영역(CELL)의 메모리 셀 영역(MEC) 상의 구성은 도 5a의 A1 - A1' 선 단면에 대응하는 부분의 공정 순서에 따른 구성을 나타내고, 셀 영역(CELL)의 연결 영역(CON) 상의 구성은 도 5a의 A2 - A2' 선 단면에 대응하는 부분의 공정 순서에 따른 구성을 나타낼 수 있다.
도 15a를 참조하면, 제1 주변회로 기판(212)과 복수의 하부 회로(CT1)를 포함하는 제1 주변회로 영역(PE1)을 형성할 수 있다. 복수의 하부 회로(CT1)는 복수의 제1 트랜지스터(TR1), 복수의 하부 도전성 플러그(216), 및 복수의 하부 도전 라인(218)을 포함할 수 있다.
제1 주변회로 영역(PE1) 위에 셀 기판(102) 및 도전성 플레이트(110)를 형성하고, 셀 기판(102) 및 도전성 플레이트(110) 각각의 일부 영역을 관통하는 절연 플러그(104)을 형성할 수 있다.
도 15b를 참조하면, 도전성 플레이트(110) 및 복수의 절연 플러그(104) 위에 복수의 절연막(156) 및 복수의 희생 절연막(PL)을 교대로 하나씩 적층할 수 있다. 복수의 희생 절연막(PL)은 실리콘 질화막으로 이루어질 수 있다. 복수의 희생 절연막(PL)은 각각 후속 공정에서 게이트 스택(GS)(도 15d 참조)을 형성하기 위한 공간을 확보하는 역할과, 댐 구조물(DM)에 의해 한정되는 관통 전극 영역(TA)의 일부를 채우는 역할을 할 수 있다.
도 15c를 참조하면, 셀 기판(102)의 연결 영역(CON) 상에서 복수의 절연막(156) 및 복수의 희생 절연막(PL)이 계단형 구조(STP)를 이루도록 복수의 절연막(156) 및 복수의 희생 절연막(PL) 각각의 일부를 제거한 후, 계단형 구조(STP)를 덮는 연결부 절연막(114)을 형성할 수 있다. 연결부 절연막(114)은 도전성 플레이트(110)의 상면과, 및 복수의 절연 플러그(104) 중 패드 본딩 영역(PA)에 인접한 절연 플러그(104)의 상면을 덮도록 형성될 수 있다.
셀 기판(102)의 메모리 셀 영역(MEC) 상에서 복수의 절연막(156) 및 복수의 희생 절연막(PL)을 관통하며 수직 방향(Z 방향)으로 연장되는 복수의 채널 홀(180H)을 형성하고, 복수의 채널 홀(180H) 각각의 내부에 게이트 유전막(182), 채널 영역(184), 및 매립 절연막(186)을 형성하여 복수의 채널 홀 매립 구조물을 형성할 수 있다.
이어서, 메모리 셀 영역(MEC), 연결 영역(CON), 및 패드 본딩 영역(PA) 상에서 상기 복수의 채널 홀 매립 구조물, 계단형 구조(STP), 및 연결부 절연막(114)을 덮는 중간 절연막(187)을 형성하고, 중간 절연막(187)에 복수의 콘택 홀(187H)을 형성하여 상기 복수의 채널 홀 매립 구조물의 상면을 노출시키고, 복수의 콘택 홀(187H) 내에 복수의 드레인 영역(188)을 형성하여 채널 구조물(180)을 형성할 수 있다. 중간 절연막(187)은 평탄화된 상면을 가지도록 형성될 수 있다.
도 15d를 참조하면, 도 15c의 결과물에서 복수의 절연막(156) 및 복수의 희생 절연막(PL)을 관통하는 복수의 워드 라인 컷 영역(WLC)(도 5a 참조)과, 댐 구조물(DM)을 형성하기 위한 댐 홀을 형성한 후, 상기 댐 홀을 채우는 댐 구조물(DM)을 형성할 수 있다. 그 후, 복수의 워드 라인 컷 영역(WLC)을 통해 복수의 희생 절연막(PL)을 복수의 게이트 라인(130) 및 복수의 도전성 패드 영역(112)으로 치환할 수 있다. 이 때, 복수의 희생 절연막(PL) 중 관통 전극 영역(TA)에 있는 부분들은 댐 구조물(DM)에 의해 보호되어 제거되지 않고 그대로 남아 있을 수 있다. 관통 전극 영역(TA)에 남아 있는 복수의 절연막(156) 및 복수의 희생 절연막(PL)은 절연 아일랜드(INS)를 구성할 수 있다.
예시적인 실시예들에서, 복수의 희생 절연막(PL)(도 15c 참조)을 복수의 게이트 라인(130)으로 치환하기 위하여, 복수의 워드 라인 컷 영역(WLC)(도 5a 참조)을 통해 노출되는 복수의 희생 절연막(PL)(도 15c 참조)을 선택적으로 제거하여 복수의 절연막(156) 각각의 사이에 빈 공간을 마련한 후, 상기 빈 공간에 도전 물질을 매립하여 복수의 게이트 라인(130) 및 복수의 도전성 패드 영역(112)을 형성할 수 있다.
그 후, 도 5a에 예시한 바와 같이, 복수의 워드 라인 컷 영역(WLC) 각각의 내부를 워드 라인 컷 구조물(192)로 채울 수 있다.
복수의 채널 구조물(180), 댐 구조물(DM), 및 중간 절연막(187) 상에 상부 절연막(193)을 형성한 후, 메모리 셀 영역(MEC) 상에서 상부 절연막(193)을 관통하여 복수의 채널 구조물(180)에 연결되는 복수의 비트 라인 콘택 패드(194)를 형성할 수 있다. 연결부 절연막(114), 중간 절연막(187), 및 상부 절연막(193)은 절연 구조물을 구성할 수 있다.
마스크 패턴(도시 생략)을 식각 마스크로 이용하여, 상기 절연 구조물의 일부 영역들을 이방성 식각하여, 연결 영역(CON) 상에는 복수의 콘택 홀(CTH1)을 형성하고 패드 본딩 영역(PA) 상에는 복수의 콘택 홀(CTH2)을 형성할 수 있다. 연결 영역(CON) 상에 형성되는 복수의 콘택 홀(CTH1) 중 일부는 복수의 도전성 패드 영역(112)을 노출시킬 수 있다. 연결 영역(CON) 상에 형성되는 복수의 콘택 홀(CTH1) 중 다른 일부는 관통 전극 영역(TA)에서 상기 절연 구조물, 절연 아일랜드(INS), 절연 플러그(104), 및 제1 주변회로 영역(PE1)에 있는 제1 층간절연막(219)의 일부를 관통하여 하부 도전 라인(218)을 노출시킬 수 있다.
패드 본딩 영역(PA) 상에 형성되는 복수의 콘택 홀(CTH2) 중 일부는 도전성 플레이트(110)를 노출시키고 다른 일부는 제1 주변회로 영역(PE1)의 하부 도전 라인(218)을 노출시킬 수 있다.
그 후, 복수의 콘택 홀(CTH1) 내부에 복수의 절연 플러그(115), 복수의 콘택 플러그(116), 복수의 제1 콘택 플러그(126A), 및 복수의 제2 콘택 플러그(126B)를 형성하여 복수의 제1 콘택 구조물(CTS1) 및 복수의 제2 콘택 구조물(CTS2)을 형성하고, 복수의 콘택 홀(CTH2)에 복수의 공통 소스 라인 콘택 플러그(162) 및 연결 콘택 플러그(164)를 형성할 수 있다.
메모리 셀 영역(MEC), 연결 영역(CON), 및 패드 본딩 영역(PA) 상에 층간절연막(195)을 형성한 후, 메모리 셀 영역(MEC) 상에는 층간절연막(195)의 일부 영역들을 관통하여 복수의 비트 라인 콘택 패드(194)에 연결되는 복수의 비트 라인(BL)을 형성하고, 연결 영역(CON) 상에는 층간절연막(195)의 일부 영역들을 관통하여 복수의 콘택 플러그(116), 복수의 제1 콘택 플러그(126A), 및 복수의 제2 콘택 플러그(126B)에 연결되는 복수의 배선층(ML)을 형성하고, 패드 본딩 영역(PA) 상에는 층간절연막(195)의 일부 영역들을 관통하여 복수의 공통 소스 라인 콘택 플러그(162) 및 연결 콘택 플러그(164)에 연결되는 배선층(172)을 형성할 수 있다. 패드 본딩 영역(PA) 및 그에 인접한 절연 플러그(104) 상에서 도전 패턴들 각각의 사이를 채우는 절연막들은 층간절연막(160A)으로 남을 수 있다.
도 15e를 참조하면, 도 15d의 결과물 상에 복수의 제1 상부 배선층(174) 및 복수의 연결 배선층(CML)을 형성할 수 있다. 연결 배선층(CML)에 의해 제1 콘택 플러그(126A) 및 제2 콘택 플러그(126B)가 상호 연결될 수 있다. 복수의 제1 상부 배선층(174) 및 연결 배선층(CML)은 동시에 형성될 수 있다. 복수의 연결 배선층(CML)과 복수의 제1 상부 배선층(174) 각각은 층간절연막(150A)에 의해 상호 절연될 수 있다. 패드 본딩 영역(PA) 및 그에 인접한 절연 플러그(104) 상에서 도전 패턴들 각각의 사이를 채우는 절연막들은 층간절연막(160B)으로 남을 수 있다.
도 15f를 참조하면, 도 15e의 결과물에서 복수의 제1 상부 배선층(174) 위에 복수의 제2 상부 배선층(176)을 형성하고, 제2 상부 배선층(176) 위에 복수의 제1 본딩 메탈 패드(178)를 형성할 수 있다. 복수의 제2 상부 배선층(176) 각각의 사이, 및 복수의 제1 본딩 메탈 패드(178) 각각의 사이는 층간절연막(150)으로 절연될 수 있다. 패드 본딩 영역(PA) 및 그에 인접한 절연 플러그(104) 상에서 도전 패턴들 각각의 사이를 채우는 절연막들은 층간절연막(160)으로 남을 수 있다.
도 15g를 참조하면, 도 5b에 예시한 제2 주변회로 영역(PE2)을 형성할 수 있다. 제2 주변회로 영역(PE2)은 제2 주변회로 기판(222)과 복수의 상부 회로(CT2)를 포함할 수 있다. 복수의 상부 회로(CT2)는 복수의 제2 트랜지스터(TR2), 복수의 상부 도전성 플러그(226), 복수의 상부 도전 라인(228), 및 복수의 제2 본딩 메탈 패드(278)를 포함할 수 있다.
도 15f의 결과물인 제1 주변회로 영역(PE1) 및 셀 영역(CELL)을 포함하는 적층 구조물 상에 제2 주변회로 영역(PE2)이 수직 방향(Z 방향)으로 오버랩되도록 제2 주변회로 영역(PE2)을 정렬한 후, 셀 영역(CELL)에 포함된 복수의 제1 본딩 메탈 패드(178)와 제2 주변회로 영역(PE2)에 포함된 복수의 제2 본딩 메탈 패드(278)를 본딩할 수 있다.
예시적인 실시예들에서, 복수의 제1 본딩 메탈 패드(178)와 복수의 제2 본딩 메탈 패드(278)는 별도의 접착층 없이, 셀 영역(CELL)을 포함하는 구조물을 화살표(730) 방향으로 가압하여 직접 본딩될 수 있다. 예를 들면, 복수의 제1 본딩 메탈 패드(178)와 복수의 제2 본딩 메탈 패드(278)가 서로 마주보는 상태에서 이들이 서로 가까워지는 방향으로 가압하여 원자 레벨에서의 결합이 형성되도록 함으로써 본딩 구조물(BS)(도 5b 참조)이 형성될 수 있다. 예시적인 실시예들에서, 복수의 제1 본딩 메탈 패드(178)와 복수의 제2 본딩 메탈 패드(278)를 본딩하기 전에, 이들 각각의 접합력을 강화하기 위하여 복수의 제1 본딩 메탈 패드(178)가 노출된 셀 영역(CELL)의 표면과, 복수의 제2 본딩 메탈 패드(278)가 노출된 제2 주변회로 영역(PE2)의 표면을 수소 플라즈마로 표면 처리하는 공정을 더 수행할 수 있다. 예시적인 실시예들에서, 제2 주변회로 영역(PE2)을 구성하는 일부 구성 요소들의 형성 공정, 예를 들면 제2 주변회로 기판(222)의 저면을 덮는 주변회로 절연막(290)의 형성 공정, 제2 주변회로 기판(222)을 관통하는 절연 스페이서(292) 및 입출력 콘택 플러그(294)의 형성 공정, 및 입출력 패드(296)의 형성 공정은 복수의 제1 본딩 메탈 패드(178)와 복수의 제2 본딩 메탈 패드(278)의 본딩 공정 전에 수행될 수 있다. 다른 예시적인 실시예들에서, 주변회로 절연막(290)의 형성 공정, 절연 스페이서(292) 및 입출력 콘택 플러그(294)의 형성 공정, 및 입출력 패드(296)의 형성 공정은 복수의 제1 본딩 메탈 패드(178)와 복수의 제2 본딩 메탈 패드(278)의 본딩 공정 후에 수행될 수도 있다.
도 15a 내지 도 15g를 참조하여 도 5a 및 도 5b에 예시한 반도체 장치(100)의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 상기 설명한 바 로부터 다양한 변형 및 변경을 가하여, 도 7 내지 도 11c에 예시한 반도체 장치(400, 500, 600) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 구조를 가지는 반도체 장치를 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
이상, 본 발명을 예시적인 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
130: 게이트 라인, 180: 채널 구조물, BL: 비트 라인, BS: 본딩 구조물, CELL: 셀 영역, CTS1: 제1 콘택 구조물, CTS2: 제2 콘택 구조물, PE1: 제1 주변회로 영역, PE2: 제2 주변회로 영역.

Claims (20)

  1. 복수의 하부 회로를 포함하는 제1 주변회로 영역과,
    상기 제1 주변회로 영역으로부터 수직 방향으로 이격되어 있고, 복수의 상부 회로를 포함하는 제2 주변회로 영역과,
    복수의 워드 라인을 포함하고, 상기 수직 방향에서 상기 제1 주변회로 영역과 상기 제2 주변회로 영역과의 사이에 개재되어 있는 셀 영역을 포함하고,
    상기 복수의 워드 라인은 상기 복수의 하부 회로 중에서 선택되는 제1 하부 회로에 연결되도록 구성된 제1 워드 라인과, 상기 복수의 상부 회로 중에서 선택되는 제1 상부 회로에 연결되도록 구성된 제2 워드 라인을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 셀 영역은 제1 본딩 메탈 패드를 더 포함하고,
    상기 제2 주변회로 영역은 제2 본딩 메탈 패드를 더 포함하고,
    상기 제2 워드 라인은 상기 제1 본딩 메탈 패드와 상기 제2 본딩 메탈 패드로 이루어지는 본딩 구조물을 통해 상기 제1 상부 회로에 연결되도록 구성된 반도체 장치.
  3. 제1항에 있어서,
    상기 셀 영역은 상기 복수의 워드 라인과 상기 제1 주변회로 영역과의 사이에 배치된 셀 기판을 더 포함하고,
    상기 제1 워드 라인은 상기 셀 기판을 관통하는 콘택 플러그를 통해 상기 제1 하부 회로에 연결되도록 구성된 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 주변회로 영역은 복수의 제1 트랜지스터를 포함하고,
    상기 제2 주변회로 영역은 복수의 제2 트랜지스터를 포함하고,
    상기 복수의 제1 트랜지스터 각각의 동작 전압은 상기 복수의 제2 트랜지스터 각각의 동작 전압과 다른 반도체 장치.
  5. 제1항에 있어서,
    상기 셀 영역은 상기 복수의 워드 라인과 상기 제2 주변회로 영역과의 사이에 개재된 복수의 비트 라인을 더 포함하고,
    상기 복수의 비트 라인은 상기 복수의 하부 회로 중에서 선택되는 제2 하부 회로에 연결되도록 구성된 제1 비트 라인과, 상기 복수의 상부 회로 중에서 선택되는 제2 상부 회로에 연결되도록 구성된 제2 비트 라인을 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 셀 영역은 서로 다른 구조를 가지고 수평 방향으로 서로 이격된 제1 메모리 셀 블록 및 제2 메모리 셀 블록을 포함하고,
    상기 제1 메모리 셀 블록은 상기 복수의 하부 회로 중에서 선택되는 적어도 하나의 하부 회로에 연결되도록 구성된 적어도 하나의 제1 게이트 라인을 포함하는 제1 게이트 스택을 포함하고,
    상기 제2 메모리 셀 블록은 상기 복수의 상부 회로 중에서 선택되는 적어도 하나의 상부 회로에 연결되도록 구성된 적어도 하나의 제2 게이트 라인을 포함하는 제2 게이트 스택을 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 셀 영역은 각각 복수의 게이트 라인으로 이루어지는 게이트 스택을 포함하는 복수의 메모리 셀 블록과, 복수의 제1 본딩 메탈 패드를 더 포함하고,
    상기 제2 주변회로 영역은 복수의 제2 본딩 메탈 패드를 더 포함하고,
    상기 복수의 메모리 셀 블록 중에서 선택된 제1 메모리 셀 블록에 포함된 상기 복수의 게이트 라인 각각은 상기 복수의 게이트 라인 중 적어도 하나의 게이트 라인을 관통하는 콘택 플러그를 포함하는 콘택 구조물을 통해 상기 제1 주변회로 영역에 연결되도록 구성되고,
    상기 복수의 메모리 셀 블록 중에서 선택된 제2 메모리 셀 블록에 포함된 상기 복수의 게이트 라인 각각은 상기 복수의 제1 본딩 메탈 패드와 상기 복수의 제2 본딩 메탈 패드로 이루어지는 복수의 본딩 구조물을 통해 상기 제2 주변회로 영역에 연결되도록 구성된 반도체 장치.
  8. 제1항에 있어서,
    상기 셀 영역은
    상기 제1 주변회로 영역과 상기 복수의 워드 라인과의 사이에 개재된 도전성 플레이트와,
    상기 도전성 플레이트로부터 상기 제2 주변회로 영역을 향해 상기 수직 방향으로 연장되고, 상기 복수의 상부 회로 중에서 선택되는 하나의 상부 회로에 연결되도록 구성된 공통 소스 라인 콘택 플러그를 더 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 셀 영역은 상기 복수의 워드 라인으로부터 수평 방향으로 이격된 위치에서 상기 수직 방향으로 연장된 연결 콘택 플러그를 더 포함하고,
    상기 연결 콘택 플러그의 일단부는 상기 복수의 상부 회로 중에서 선택되는 하나의 상부 회로에 연결되도록 구성되고, 상기 연결 콘택 플러그의 타단부는 상기 제1 주변회로 영역의 내부까지 연장되고 상기 복수의 하부 회로 중에서 선택되는 하나의 하부 회로에 연결되도록 구성된 반도체 장치.
  10. 제1 주변회로 기판, 복수의 하부 회로, 및 복수의 하부 도전 라인을 포함하는 제1 주변회로 영역과,
    상기 제1 주변회로 영역 상에 배치된 셀 기판, 상기 셀 기판 상에 배치된 복수의 게이트 라인, 상기 복수의 게이트 라인에 연결된 복수의 도전성 패드 영역, 및 복수의 제1 본딩 메탈 패드를 포함하는 셀 영역과,
    상기 셀 영역을 사이에 두고 상기 제1 주변회로 영역으로부터 수직 방향으로 이격되고, 제2 주변회로 기판, 복수의 상부 회로, 복수의 상부 도전 라인, 및 상기 복수의 제1 본딩 메탈 패드에 본딩되어 있는 복수의 제2 본딩 메탈 패드를 포함하는 제2 주변회로 영역을 포함하고,
    상기 복수의 게이트 라인은 상기 복수의 하부 회로 중에서 선택되는 제1 하부 회로에 연결되도록 구성된 제1 게이트 라인과, 상기 복수의 상부 회로 중에서 선택되는 제1 상부 회로에 연결되도록 구성된 제2 게이트 라인을 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 셀 영역은 상기 복수의 도전성 패드 영역 중에서 선택되는 제1 도전성 패드 영역으로부터 상기 제2 주변회로 영역을 향해 상기 수직 방향으로 연장된 콘택 플러그를 더 포함하고,
    상기 제2 게이트 라인은 상기 제1 도전성 패드 영역, 상기 콘택 플러그, 및 상기 복수의 제1 본딩 메탈 패드 중에서 선택되는 하나의 제1 본딩 메탈 패드를 통해 상기 복수의 상부 도전 라인 중에서 선택되는 제1 상부 도전 라인에 연결되도록 구성된 반도체 장치.
  12. 제10항에 있어서,
    상기 셀 영역은 상기 셀 기판을 관통하여 상기 제1 주변회로 영역의 내부까지 연장된 제2 콘택 구조물을 포함하고,
    상기 제1 게이트 라인은 상기 제2 콘택 구조물을 통해 상기 복수의 하부 도전 라인 중에서 선택되는 제1 하부 도전 라인에 연결되도록 구성된 반도체 장치.
  13. 제10항에 있어서,
    상기 셀 영역은 제1 콘택 구조물 및 제2 콘택 구조물을 포함하고,
    상기 제1 콘택 구조물은 상기 복수의 도전성 패드 영역 중에서 선택되는 제1 도전성 패드 영역으로부터 상기 제2 주변회로 영역을 향해 상기 수직 방향으로 연장된 콘택 플러그를 포함하고,
    상기 제2 콘택 구조물은 상기 복수의 도전성 패드 영역 중에서 선택되는 제2 도전성 패드 영역으로부터 상기 제2 주변회로 영역을 향해 상기 수직 방향으로 연장된 제1 콘택 플러그와, 상기 복수의 도전성 패드 영역 중 적어도 하나의 도전성 패드 영역과 상기 셀 기판을 관통하여 상기 수직 방향으로 연장되고 상기 복수의 하부 도전 라인 중에서 선택되는 제1 하부 도전 라인에 연결된 제2 콘택 플러그를 포함하고,
    상기 제1 게이트 라인은 상기 제2 도전성 패드 영역 및 상기 제2 콘택 구조물을 통해 상기 복수의 하부 도전 라인 중에서 선택되는 제1 하부 도전 라인에 연결되도록 구성되고,
    상기 제2 게이트 라인은 상기 제1 도전성 패드 영역, 상기 콘택 플러그, 및 상기 복수의 제1 본딩 메탈 패드 중에서 선택되는 하나의 제1 본딩 메탈 패드를 통해 상기 복수의 상부 도전 라인 중에서 선택되는 제1 상부 도전 라인에 연결되도록 구성된 반도체 장치.
  14. 제10항에 있어서,
    상기 셀 영역은 상기 복수의 게이트 라인과 상기 제2 주변회로 영역과의 사이에 개재된 복수의 비트 라인을 더 포함하고,
    상기 복수의 비트 라인은 복수의 게이트 라인 및 상기 셀 기판을 관통하여 상기 제1 주변회로 영역까지 연장된 콘택 플러그를 통해 상기 복수의 하부 회로 중에서 선택되는 제2 하부 회로에 연결되도록 구성된 제1 비트 라인과,
    상기 복수의 제1 본딩 메탈 패드 중에서 선택되는 하나의 제1 본딩 메탈 패드를 통해 상기 복수의 상부 회로 중에서 선택되는 제2 상부 회로에 연결되도록 구성된 제2 비트 라인을 포함하는 반도체 장치.
  15. 제10항에 있어서,
    상기 셀 영역은
    상기 셀 기판과 상기 복수의 게이트 라인과의 사이에 개재된 도전성 플레이트와,
    상기 도전성 플레이트로부터 상기 제2 주변회로 영역을 향해 상기 수직 방향으로 연장된 공통 소스 라인 콘택 플러그를 더 포함하고,
    상기 공통 소스 라인 콘택 플러그는 상기 복수의 제1 본딩 메탈 패드 중에서 선택되는 하나의 제1 본딩 메탈 패드를 통해 상기 복수의 상부 회로 중에서 선택되는 하나의 상부 회로에 연결되도록 구성된 반도체 장치.
  16. 제10항에 있어서,
    상기 셀 영역은 상기 셀 기판으로부터 수평 방향으로 이격된 위치에서 상기 수직 방향으로 연장된 연결 콘택 플러그를 더 포함하고,
    상기 연결 콘택 플러그의 일단부는 상기 복수의 상부 회로 중에서 선택되는 하나의 상부 회로에 연결되도록 구성되고, 상기 연결 콘택 플러그의 타단부는 상기 제1 주변회로 영역의 내부까지 연장되고 상기 복수의 하부 회로 중에서 선택되는 하나의 하부 회로에 연결되도록 구성된 반도체 장치.
  17. 제10항에 있어서,
    상기 셀 영역은 서로 다른 구조를 가지고 수평 방향으로 서로 이격된 제1 메모리 셀 블록 및 제2 메모리 셀 블록을 포함하고,
    상기 제1 메모리 셀 블록은 상기 제1 게이트 라인을 포함하는 제1 게이트 스택을 포함하고,
    상기 제2 메모리 셀 블록은 상기 제2 게이트 라인을 포함하는 제2 게이트 스택을 포함하는 반도체 장치.
  18. 제10항에 있어서,
    상기 제1 주변회로 영역 및 상기 제2 주변회로 영역 중에서 선택되는 하나는 0.5 V 내지 10 V의 범위 내에서 선택되는 동작 전압을 가지는 복수의 저전압 트랜지스터를 포함하고,
    상기 제1 주변회로 영역 및 상기 제2 주변회로 영역 중에서 선택되는 다른 하나는 10 V를 초과하는 동작 전압을 가지는 복수의 고전압 트랜지스터를 포함하는 반도체 장치.
  19. 메인 기판과,
    상기 메인 기판 상의 반도체 장치와,
    상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 콘트롤러를 포함하고,
    상기 반도체 장치는
    복수의 하부 회로를 포함하는 제1 주변회로 영역과,
    상기 제1 주변회로 영역으로부터 수직 방향으로 이격되어 있고, 복수의 상부 회로를 포함하는 제2 주변회로 영역과,
    복수의 워드 라인을 포함하고, 상기 수직 방향에서 상기 제1 주변회로 영역과 상기 제2 주변회로 영역과의 사이에 개재되어 있는 셀 영역을 포함하고,
    상기 복수의 워드 라인은 상기 복수의 하부 회로 중에서 선택되는 제1 하부 회로에 연결되도록 구성된 제1 워드 라인과, 상기 복수의 상부 회로 중에서 선택되는 제1 상부 회로에 연결되도록 구성된 제2 워드 라인을 포함하는 전자 시스템.
  20. 제19항에 있어서,
    상기 메인 기판은 상기 반도체 장치와 상기 콘트롤러를 전기적으로 연결하는 배선 패턴들을 더 포함하고,
    상기 반도체 장치는
    상기 셀 영역에 배치된 복수의 제1 본딩 메탈 패드와,
    상기 제2 주변회로 영역에 배치된 복수의 제2 본딩 메탈 패드를 더 포함하고,
    상기 제2 워드 라인은 상기 제1 본딩 메탈 패드와 상기 제2 본딩 메탈 패드로 이루어지는 본딩 구조물을 통해 상기 제1 상부 회로에 연결되도록 구성되고,
    상기 제1 워드 라인은 상기 복수의 워드 라인 중 적어도 하나의 워드 라인을 관통하는 콘택 플러그를 통해 상기 제1 하부 회로에 연결되도록 구성된 전자 시스템.
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