CN116487363A - 非易失性存储器件和包括非易失性存储器件的电子系统 - Google Patents

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CN116487363A
CN116487363A CN202310092437.1A CN202310092437A CN116487363A CN 116487363 A CN116487363 A CN 116487363A CN 202310092437 A CN202310092437 A CN 202310092437A CN 116487363 A CN116487363 A CN 116487363A
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Abstract

公开了一种非易失性存储器件，包括具有单元阵列区域和延伸区域的衬底。模制结构包括交替堆叠在衬底上的多个栅电极和多个模制绝缘层，使得模制结构在远离单元阵列区域的方向上具有在延伸区域中向下成阶梯的阶梯形状。沟道结构贯穿单元阵列区域中的模制结构，并且单元接触结构贯穿延伸区域中的模制结构。单元接触结构的一部分与栅电极中的最上面栅电极的一部分接触。单元接触结构包括：第一部分，与栅电极中的最上面栅电极的侧表面接触；以及第二部分，与栅电极中的最上面栅电极的顶表面接触。第一部分的宽度小于第二部分的宽度。

Description

非易失性存储器件和包括非易失性存储器件的电子系统
技术领域
本公开涉及一种非易失性存储器件和包括该非易失性存储器件的电子系统。
背景技术
为了满足消费者对非易失性存储器件的优异性能和低价格的需求，可能需要提高非易失性存储器件的集成度。由于非易失性存储器件的集成度可能是确定产品价格的重要因素，因此非易失性存储器件可能需要提高的集成度。
同时，由于二维或平面非易失性存储器件的集成度主要由单位存储单元所占的面积来确定，因此二维或平面非易失性存储器件可能受到用于形成精细图案的技术的水平的影响。然而，由于需要超昂贵的设备来形成精细图案，因此二维非易失性存储器件的集成度正在提高，但仍然受到限制。相应地，已经提出了包括三维布置的存储单元的三维非易失性存储器件。
发明内容
本公开的各方面提供了一种能够提高元件的性能和可靠性的非易失性存储器件。
本公开的各方面提供了一种能够提高元件的性能和可靠性的电子系统。
然而，本公开的各方面不限于本文所阐述的那些。通过参考下面给出的本公开的详细描述，本公开的上述和其他方面对于本公开所属领域的普通技术人员而言将变得更加清楚。
根据本公开的一方面，提供了一种非易失性存储器件，包括：衬底，包括单元阵列区域和延伸区域；模制结构，包括交替堆叠在衬底上的多个栅电极和多个模制绝缘层，其中，模制结构在延伸区域中具有在远离单元阵列区域的方向上向下成阶梯的阶梯形状；沟道结构，贯穿单元阵列区域中的模制结构；以及单元接触结构，贯穿延伸区域中的模制结构，其中，单元接触结构与栅电极中的最上面栅电极接触，其中，单元接触结构包括与栅电极中的最上面栅电极的侧表面接触第一部分以及与栅电极中的最上面栅电极的顶表面接触的第二部分，并且其中，第一部分的宽度小于第二部分的宽度。
根据本公开的另一方面，提供了一种非易失性存储器件，包括：衬底，包括单元阵列区域和延伸区域；模制结构，包括交替堆叠在衬底上的多个栅电极和多个模制绝缘层，其中，模制结构在延伸区域中具有在远离单元阵列区域的方向上向下成阶梯的阶梯形状；第一层间绝缘层和第二层间绝缘层，顺序地堆叠在模制结构上；沟道结构，贯穿单元阵列区域中的模制结构；单元接触结构，贯穿延伸区域中的模制结构和第一层间绝缘层，其中，单元接触结构与栅电极中的最上面栅电极的侧表面、栅电极中的最上面栅电极的顶表面、以及第一层间绝缘层的侧表面接触；以及绝缘环，在单元接触结构与栅电极中的另一栅电极之间，其中，绝缘环围绕单元接触结构延伸，其中，单元接触结构包括与栅电极中的最上面栅电极的侧表面接触的第一表面以及与第一层间绝缘层的侧表面接触的第二表面，其中，单元接触结构的具有与栅电极中的最上面栅电极的侧表面接触的第一表面的部分的宽度小于单元接触结构的具有与第一层间绝缘层的侧表面接触的第二表面的部分的宽度，以及其中，第一层间绝缘层的蚀刻速率大于第二层间绝缘层的蚀刻速率。
根据本公开的另一方面，提供了一种电子系统，包括：主板；非易失性存储器件，在主板上；以及控制器，电连接到非易失性存储器件，其中，非易失性存储器件包括：衬底，包括单元阵列区域和延伸区域；模制结构，包括交替堆叠在衬底上的多个栅电极和多个模制绝缘层，其中，模制结构在延伸区域中具有在远离单元阵列区域的方向上向下成阶梯的阶梯形状；沟道结构，贯穿单元阵列区域中的模制结构；以及单元接触结构，贯穿延伸区域中的模制结构，其中，单元接触结构与栅电极中的最上面栅电极的一部分接触，其中，单元接触结构包括：第一部分，与栅电极中的最上面栅电极的侧表面接触；以及第二部分，与栅电极中的最上面栅电极的顶表面接触，并且其中，第一部分的宽度小于第二部分的宽度。
附图说明
通过参考附图详细描述本公开的示例实施例，本公开的上述和其它方面和特征将变得更清楚，在附图中：
图1是用于描述根据一些示例实施例的非易失性存储器件的示例框图。
图2是用于描述根据一些示例实施例的非易失性存储器件的示例电路图。
图3是用于描述根据一些示例实施例的非易失性存储器件的示例布局图。
图4是沿图3的线A-A截取的截面图。
图5是沿图3的线B-B截取的截面图。
图6是用于描述图4的区域P的放大透视图。
图7是用于描述图4的区域P的放大截面图。
图8是用于描述图4的区域Q1的放大截面图。
图9至图12是用于描述根据一些示例实施例的非易失性存储器件的示例图。
图13是用于描述根据一些示例实施例的非易失性存储器件的示例截面图。
图14是用于描述图13的区域Q2的放大截面图。
图15是用于描述根据一些示例实施例的非易失性存储器件的示例截面图。
图16至图24是用于描述根据一些示例实施例的制造非易失性存储器件的方法的中间步骤图。
图25是用于描述根据一些示例实施例的电子系统的示意性框图。
图26是用于描述根据一些示例实施例的电子系统的示意性透视图。
图27是沿图26的线I-I截取的示意性截面图。
具体实施方式
在下文中，将参考图1至图15描述根据示例实施例的非易失性存储器件。
图1是用于描述根据一些示例实施例的非易失性存储器件的示例框图。
参考图1，根据一些示例实施例的非易失性存储器件10包括存储单元阵列20和外围电路30。
存储单元阵列20可以包括多个存储单元块BLK1至BLKn。存储单元块BLK1至BLKn中的每一个可以包括多个存储单元。存储单元阵列20可以通过位线BL、字线WL、至少一条串选择线SSL和至少一条地选择线GSL连接到外围电路30。具体地，存储单元块BLK1至BLKn可以通过字线WL、串选择线SSL和地选择线GSL连接到行解码器33。此外，存储单元块BLK1至BLKn可以通过位线BL连接到页缓冲器35。
外围电路30可以从非易失性存储器件10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且可以向非易失性存储器件10的外部设备发送数据DATA和从非易失性存储器件10的外部设备接收数据DATA。外围电路30可以包括控制逻辑电路37、行解码器33和页缓冲器35。尽管未示出，但是外围电路30还可以包括：各种子电路，例如输入/输出电路、用于产生非易失性存储器件10的操作所需的各种电压的电压产生电路、以及用于校正从存储单元阵列20读取的数据DATA中的错误的纠错电路。
控制逻辑电路37可以连接到行解码器33、输入/输出电路和电压产生电路。控制逻辑电路37可以控制非易失性存储器件10的整体操作。控制逻辑电路37可以响应于控制信号CTRL而产生在非易失性存储器件10中使用的各种内部控制信号。例如，当执行诸如编程操作或擦除操作等存储器操作时，控制逻辑电路37可以调整提供给字线WL和位线BL的电压电平。
行解码器33可以响应于地址ADDR而选择多个存储单元块BLK1至BLKn中的至少一个，并且可以选择所选存储单元块BLK1到BLKn中的至少一条字线WL、至少一条串选择线SSL和至少一条地选择线GSL。此外，行解码器33可以向所选存储单元块BLK1至BLKn的字线WL传送用于执行存储操作的电压。
页缓冲器35可以通过位线BL连接到存储单元阵列20。页缓冲器35可以操作为写入器驱动器或读出放大器。具体地，当执行编程操作时，页缓冲器35操作为写入器驱动器以根据要存储在存储单元阵列20中的数据DATA向位线BL施加电压。同时，当执行读取操作时，页缓冲器35可以操作为读出放大器以读出存储在存储单元阵列20中的数据DATA。
图2是用于描述根据一些示例实施例的非易失性存储器件的示例电路图。
参考图2，根据一些示例实施例的非易失性存储器件的存储单元阵列(例如，图1中的20)包括公共源极线CSL、多条位线BL和多个单元字符串CSTR。
公共源极线CSL可以在第一方向X上延伸。在一些示例实施例中，多条公共源极线CSL可以二维布置。例如，多条公共源极线CSL可以彼此间隔开并且分别在第一方向X上延伸。公共源极线CSL可以电施加有相同的电压，或者可以施加有不同的电压以分别控制。
多条位线BL可以二维布置。例如，位线BL可以彼此间隔开并且分别在与第一方向X交叉的第二方向Y上延伸。多个单元串CSTR可以与位线BL中的每一条并联连接。单元串CSTR可以共同连接到公共源极线CSL。即，多个单元串CSTR可以设置在位线BL和公共源极线CSL之间。
单元串CSTR中的每一个可以包括与公共源极线CSL连接的地选择晶体管GST、与位线BL连接的串选择晶体管SST、以及设置在地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。存储单元晶体管MCT中的每一个可以包括数据存储元件。接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接。
公共源极线CSL可以共同连接到地选择晶体管GST的源极。此外，地选择线GSL、多条字线WL1至WLn、以及串选择线SSL可以设置在公共源极线CSL和位线BL之间。地选择线GSL可以用作地选择晶体管GST的栅电极，字线WL1至WLn可以用作存储单元晶体管MCT的栅电极，以及串选择线SSL可以用作串选择晶体管SST的栅电极。
在一些示例实施例中，擦除控制晶体管ECT可以设置在公共源极线CSL和地选择晶体管GST之间。公共源极线CSL可以共同连接到擦除控制晶体管ECT的源极。此外，擦除控制线ECL可以设置在公共源极线CSL和地选择线GSL之间。擦除控制线ECL可以用作擦除控制晶体管ECT的栅电极。擦除控制晶体管ECT可以产生栅极感应漏极泄漏(GIDL)以执行存储单元阵列的擦除操作。
图3是用于描述根据一些示例实施例的非易失性存储器件的示例布局图。图4是沿图3的线A-A截取的截面图。图5是沿图3的线B-B截取的截面图。图6是用于描述图4的区域P的放大透视图。图7是用于描述图4的区域P的放大截面图。图8是用于描述图4的区域Q1的放大截面图。
参考图3至图8，根据一些示例实施例的非易失性存储器件包括存储单元区域CELL和外围电路区域PERI。
存储单元区域CELL可以包括单元衬底100、绝缘衬底101、模制结构MS、第一层间绝缘层121、第二层间绝缘层122、沟道结构CH、块隔离区域WLC、位线BL、单元接触结构150、绝缘环125、第一布线结构170和第一布线间绝缘层140。
衬底可以包括单元阵列区域R1和延伸区域R2。衬底可以包括但不限于单元衬底100和绝缘衬底101。
单元衬底100可以包括例如半导体衬底，例如硅衬底、锗衬底或硅锗衬底。备选地，单元衬底100可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。在一些示例实施例中，单元衬底100可以包括杂质。例如，单元衬底100可以包括n型杂质(例如，磷(P)、砷(As)等)。
包括多个存储单元的存储单元阵列(例如，图1中的20)可以设置在单元阵列区域R1中。例如，稍后将描述的沟道结构CH、位线BL、以及栅电极(ECL、GSL、WL1至WLn和SSL)可以设置在单元阵列区域R1中。在以下描述中，其上设置有存储单元阵列的单元衬底100的表面可以被称为单元衬底100的正面。相反，单元衬底100的与单元衬底100的正面相对的表面可以被称为单元衬底100的背面。
延伸区域R2可以设置在单元阵列区域R1周围。稍后将描述的栅电极(ECL、GSL、WL1至WLn和SSL)可以在延伸区域R2中以阶梯形状堆叠，如图4所示。稍后将描述的模制绝缘层110可以在延伸区域R2中以阶梯形状堆叠，如图4所示。
绝缘衬底101可以设置在延伸区域R2中。绝缘衬底101可以包括例如氧化硅、氮化硅、氮氧化硅和碳化硅中的至少一种，但不限于此。与所示不同，绝缘衬底101可以设置在单元衬底100中。
尽管示出了绝缘衬底101的底表面与单元衬底100的底表面共面，但这仅是示例。作为另一示例，绝缘衬底101的底表面可以低于单元衬底100的底表面。
模制结构MS可以设置在单元衬底100的正面(例如，顶表面)上。模制结构MS可以包括交替堆叠在单元衬底100上的多个栅电极(ECL、GSL、WL1至WLn和SSL)、以及多个模制绝缘层110，如图4所示。每个栅电极(ECL、GSL、WL1至WLn和SSL)以及每个模制绝缘层110可以具有平行于单元衬底100的顶表面延伸的分层结构。栅电极(ECL、GSL、WL1至WLn和SSL)可以通过模制绝缘层110彼此间隔开，并且可以顺序地堆叠在单元衬底100上。如图4所示，模制结构在远离单元阵列区域R1的方向上具有如阶梯一样向下延伸的阶梯形状。
栅电极(ECL、GSL、WL1至WLn和SSL)可以在延伸区域R2中以阶梯形状堆叠。例如，栅电极(ECL、GSL、WL1至WLn和SSL)可以延伸以在第一方向X上具有不同的长度以具有阶梯差。在一些示例实施例中，栅电极(ECL、GSL、WL1至WLn和SSL)可以在第二方向Y上具有阶梯差。因此，每个栅电极(ECL、GSL、WLl至WLn和SSL)可以包括从其他栅电极暴露的焊盘区域(未示出)。焊盘区域可以指单元接触结构150与栅电极彼此接触的区域。
在一些示例实施例中，栅电极(ECL、GSL、WL1至WLn和SSL)可以包括顺序地堆叠在单元衬底100上的擦除控制线ECL、地选择线GSL、以及多条字线WL1至WLn。在一些其他示例实施例中，可以省略擦除控制线ECL。
模制绝缘层110可以在延伸区域R2中以阶梯形状堆叠。例如，模制绝缘层110可以在第一方向X上延伸以具有不同的长度，从而具有阶梯差。在一些示例实施例中，模制绝缘层110可以在第二方向Y上具有阶梯差。
每个栅电极(ECL、GSL、WL1至WLn和SSL)可以包括导电材料，例如，诸如钨(W)、钴(Co)或镍(Ni)等金属，或者诸如硅等半导体材料，但不限于此。例如，每个栅电极(ECL、GSL、WL1至WLn和SSL)可以包括钨(W)。与所示不同，栅电极(ECL、GSL、WL1至WLn和SSL)可以是多层。例如，当栅电极(ECL、GSL、WL1至WLn和SSL)是多层时，栅电极(ECL、GSL、WL1至WLn和SSL)可以包括栅电极阻挡层和栅电极填充层。栅电极阻挡层可以包括例如氮化钛(TiN)，而栅电极填充层可以包括钨(W)，但不限于此。
模制绝缘层110可以包括绝缘材料，例如氧化硅、氮化硅和氮氧化硅中的至少一种，但不限于此。例如，模制绝缘层110可以包括氧化硅。
第一层间绝缘层121可以形成在单元衬底100上。第一层间绝缘层121可以覆盖模制结构MS。第一层间绝缘层121可以包括基于氧化物的绝缘材料。第一层间绝缘层121可以包括例如碳氧化硅(SiOC)，但不限于此。第一层间绝缘层121可以包括对第二层间绝缘层122具有蚀刻选择性的材料。例如，第一层间绝缘层121的蚀刻速率可以大于第二层间绝缘层122的蚀刻速率。
第二层间绝缘层122可以设置在第一层间绝缘层121上。第二层间绝缘层122可以覆盖第一层间绝缘层121。第二层间绝缘层122可以包括基于氧化物的绝缘材料。第二层间绝缘层122可以包括对第一层间绝缘层121具有蚀刻选择性的材料。第二层间绝缘层122的蚀刻速率可以小于第一层间绝缘层121的蚀刻速率。第二层间绝缘层122可以包括例如氧化硅、氮氧化硅、以及介电常数低于氧化硅的介电常数的低k材料中的至少一种，但不限于此。
沟道结构CH可以设置在单元阵列区域R1的模制结构MS中。沟道结构CH可以在与单元衬底100的顶表面相交的竖直方向(下文中，被称为第三方向Z)上延伸以贯穿模制结构MS。例如，沟道结构CH可以具有在第三方向Z上延伸的柱状(例如，圆柱形)。因此，沟道结构CH可以与每个栅电极(ECL、GSL、WL1至WLn和SSL)相交。
如图8所示，沟道结构CH可以包括半导体图案130和信息存储层132。
半导体图案130可以在第三方向Z上延伸以贯穿模制结构MS。半导体图案130仅以杯形示出，但这仅是示例。例如，半导体图案130也可以具有各种形状，例如圆柱形、矩形和紧密堆积的柱形。半导体图案130可以包括例如半导体材料，例如单晶硅、多晶硅、有机半导体材料、以及碳纳米结构，但不限于此。
信息存储层132可以插入在半导体图案130与每个栅电极(ECL、GSL、WL1至WLn和SSL)之间。例如，信息存储层132可以沿半导体图案130的外侧表面延伸。信息存储层132可以包括例如氧化硅、氮化硅、氮氧化硅、以及介电常数大于氧化硅的介电常数的高k材料中的至少一种。高k材料可以包括例如氧化铝、氧化铪、氧化镧、氧化钽、氧化钛、氧化镧铪、氧化铝镧、氧化镝钪及其组合中的至少一种。
在一些示例实施例中，多个沟道结构CH可以布置成锯齿形。例如，如图3所示，多个沟道结构CH可以被布置为在第一方向X和第二方向Y上彼此错位。以锯齿形布置的多个沟道结构CH可以进一步提高非易失性存储器件的集成度。在一些示例实施例中，多个沟道结构CH可以布置成蜂窝形状。
在一些示例实施例中，虚设沟道结构DCH可以形成在延伸区域R2的模制结构MS中。虚设沟道结构DCH可以以与沟道结构CH的形状相似的形状形成，以减小施加到延伸区域R2中的模制结构MS的应力。
在一些示例实施例中，信息存储层132可以形成为多层。例如，如图8所示，信息存储层132可以包括顺序地堆叠在半导体图案130的外侧表面上的隧道绝缘层132a、电荷存储层132b和阻挡绝缘层132c。
隧道绝缘层132a可以包括例如氧化硅或介电常数大于氧化硅的介电常数的高k材料(例如，氧化铝(Al2O3)或氧化铪(HfO2))。电荷存储层132b可以包括例如氮化硅。阻挡绝缘层132c可以包括例如氧化硅或介电常数大于氧化硅的介电常数的高k材料(例如，氧化铝(Al2O3)或氧化铪(HfO2))。
在一些示例实施例中，沟道结构CH还可以包括填充图案134。可以形成填充图案134以填充半导体图案130的具有杯形的内部。填充图案134可以包括绝缘材料，例如氧化硅，但不限于此。
在一些示例实施例中，沟道结构CH还可以包括沟道焊盘136，如图4所示。沟道焊盘136可以形成为连接到半导体图案130。例如，沟道焊盘136可以形成在第一层间绝缘层121和第二层间绝缘层122中以连接到半导体图案130的上部。沟道焊盘136可以包括例如掺杂有杂质的多晶硅，但不限于此。
在一些示例实施例中，源极层102和源极支撑层104可以顺序地形成在单元衬底100上，如图4所示。源极层102和源极支撑层104可以插入在单元衬底100和模制结构MS之间。例如，源极层102和源极支撑层104可以沿单元衬底100的顶表面延伸。
在一些示例实施例中，源极层102可以形成为连接到沟道结构CH的半导体图案130。例如，如图8所示，源极层102可以贯穿信息存储层132以与半导体图案130接触。源极层102可以设置为非易失性存储器件的公共源极线(例如，图2中的CSL)。源极层102可以包括例如多晶硅或掺杂有杂质的金属，但不限于此。
在一些示例实施例中，沟道结构CH可以贯穿源极层102和源极支撑层104。例如，沟道结构CH的下部可以贯穿源极层102和源极支撑层104并埋入单元衬底100中。
在一些示例实施例中，源极支撑层104可以用作支撑层以防止模制堆叠件在用于形成源极层102的替换工艺中塌陷或掉落。
尽管未示出，但也可以在单元衬底100和源极层102之间插入基底绝缘层。基底绝缘层可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种，但不限于此。
在一些示例实施例中，绝缘衬底101可以形成在延伸区域R2中。绝缘衬底101可以贯穿源极层102和源极支撑层104。尽管示出了绝缘衬底101的顶表面与源极支撑层104的顶表面共面，但这仅是示例。作为另一示例，绝缘衬底101的顶表面可以高于源极支撑层104的顶表面。
块隔离区域WLC可以在第一方向X上延伸以切割模制结构MS。模制结构MS可以被多个块隔离区域WLC切割以形成多个存储单元块(例如，图1中的BLK1至BLKn)。例如，彼此相邻的两个块隔离区域WLC可以在其间限定一个存储单元块。多个沟道结构CH可以设置在由块隔离区域WLC限定的每个存储单元块中。
如图3所示，在存储单元块中沿第二方向Y以锯齿形布置的沟道结构CH的数量仅为9个，但这仅是示例。设置在每个存储单元块中的沟道结构CH的数量不限于所示出的一个并且可以是任意数量的沟道结构CH。
在一些示例实施例中，阻挡隔离区域WLC可以在第一方向X上延伸以切割源极层102和源极支撑层104。示出了阻挡隔离区域WLC的底表面与源极层102的底表面共面，但这仅是示例。作为另一示例，块隔离区域WLC的底表面也可以低于源极层102的底表面。
在一些示例实施例中，块隔离区域WLC可以包括绝缘材料。例如，块隔离区域WLC可以填充有绝缘材料。绝缘材料可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种，但不限于此。
在一些示例实施例中，可以在模制结构MS中提供串隔离结构SC。串隔离结构SC可以在第一方向X上延伸以切割串选择线SSL。由块隔离区域WLC限定的每个存储单元块可以被串隔离结构SC划分以形成多个串区域。例如，串隔离结构SC可以在一个存储单元块中限定两个串区域。
位线BL可以形成在模制结构MS和第二层间绝缘层122上。位线BL可以在第二方向Y上延伸以与块隔离区域WLC相交。此外，位线BL可以在第二方向Y上延伸以连接到沿第二方向Y布置的多个沟道结构CH。例如，连接到每个沟道结构CH的上部的位线接触部162可以形成在第二层间绝缘层122中。位线BL可以通过位线接触部162电连接到沟道结构CH。
单元接触结构150可以设置在延伸区域R2的衬底上。单元接触结构150可以在延伸区域R2中在第三方向Z上延伸以贯穿模制结构MS。单元接触结构150可以贯穿延伸区域R2中的第一层间绝缘层121。单元接触结构150可以与焊盘区域中的每个栅电极(ECL、GSL、WL1至WLn和SSL)连接。为了便于描述，单元接触结构150的数量被示出为三个，但本公开不限于此。
多个单元接触结构150中的每一个的顶表面可以都是共面的。此外，多个单元接触结构150中的每一个的底表面可以都是共面的。然而，本公开不限于此。
单元接触结构150可以分别与栅电极(ECL、GSL、WL1至WLn和SSL)接触。例如，单元接触结构150可以暴露每个栅电极(ECL、GSL、WL1至WLn和SSL)的上表面GE_US和侧表面GE_SS的一部分。单元接触结构150可以与栅电极(ECL、GSL、WL1至WLn和SSL)的暴露的上表面GE_US和侧表面GE_SS接触。例如，单元接触结构150可以暴露设置在以阶梯形状堆叠的栅电极(ECL、GSL、WL1至WLn和SSL)的最上部处的栅电极的上表面GE_US和侧表面GE_SS。因此，单元接触结构150可以电连接到栅电极(ECL、GSL、WL1至WLn和SSL)。
例如，在图7中，单元接触结构150可以包括第一表面150a、第二表面150b和第三表面150c。单元接触结构150的第一表面150a可以与每个栅电极(ECL、GSL、WL1至WLn和SSL)的侧表面GE_SS接触。单元接触结构150的第二表面150b可以与第一层间绝缘层121的侧表面接触。单元接触结构150的第三表面150c可以与每个栅电极(ECL、GSL、WL1至WLn和SSL)的上表面GE_US的一部分接触。第三表面150c可以与第一表面150a和第二表面150b相交。第三表面150c可以连接到第一表面150a和第二表面150b。
单元接触结构150可以贯穿模制结构MS以与在以阶梯形状堆叠的栅电极(ECL、GSL、WL1至WLn和SSL)之中的设置在最高高度处的栅电极的侧表面GE_SS和上表面GE_US接触。例如，在图4中，最靠近沟道结构CH的单元接触结构150可以与设置在最高高度处的串选择线SSL的侧表面和上表面接触。此外，在图4中，离沟道结构CH最远的单元接触结构150可以与栅电极WLn的侧表面和上表面接触。
根据一些示例实施例的单元接触结构150可以通过第一表面150a和第三表面150c增加与栅电极(ECL、GSL、WL1至WLn和SSL)的接触面积。相应地，可以提供具有进一步提高的可靠性的非易失性存储器件。
在一些示例实施例中，单元接触结构150可以包括第一部分150_1和第二部分150_2。单元接触结构150的第一部分150_1可以是与每个栅电极(ECL、GSL、WL1至WLn和SSL)的侧表面GE_SS接触的部分。单元接触结构150的第一部分150_1可以在水平方向上与每个栅电极(ECL、GSL、WL1至WLn和SSL)的侧表面GE_SS完全重叠。即，单元接触结构150的第一部分150_1的侧表面可以是单元接触结构150的第一表面150a。
单元接触结构150的第二部分150_2可以设置在第一部分150_1上。单元接触结构150的第二部分150_2可以是与第一层间绝缘层121的侧表面接触的部分。单元接触结构150的第二部分150_2可以在水平方向上与第一层间绝缘层121的侧表面完全重叠。即，单元接触结构150的第二部分150_2的侧表面可以是单元接触结构150的第二表面150b。
在一些示例实施例中，单元接触结构150的第一部分150_1的第一宽度W1小于单元接触结构150的第二部分150_2的第二宽度W2，如图7所示。换言之，单元接触结构150的第一表面150a之间的宽度W1小于单元接触结构150的第二表面150b之间的宽度W2。这是因为：在形成单元接触结构150的过程中，第一层间绝缘层121比牺牲绝缘层(图19中的ILD_SC)凹陷得更多。
在一些示例实施例中，第一层间绝缘层121的竖直高度H1大于栅电极(ECL、GSL、WL1至WLn和SSL)的竖直高度H2和H3。例如，在图7中，第一层间绝缘层121的竖直高度H1大于串选择线SSL的竖直高度H2和H3。另一方面，与单元接触结构150接触的栅电极的竖直高度H2与不与单元接触结构150接触的栅电极的竖直高度H3相同。然而，本公开不限于此。
单元接触结构150可以是多层。例如，单元接触结构150可以包括阻挡层153和填充层151。阻挡层153可以包括金属、金属氮化物、金属碳氮化物和二维(2D)材料中的至少一种。例如，2D材料可以是金属材料和/或半导体材料。2D材料可以包括二维同素异形体或二维化合物。例如，阻挡层153可以包括氮化钛(TiN)。填充层151可以包括诸如钨(W)、钴(Co)或镍(Ni)等金属，但金属的类型不限于此。例如，填充层151可以包括钨(W)。
绝缘环125可以设置在模制结构MS中。绝缘环125可以插入在单元接触结构150与每个栅电极(ECL、GSL、WL1至WLn和SSL)之间。绝缘环125可以使单元接触结构150与栅电极(ECL、GSL、WL1至WLn和SSL)中的一些电绝缘。例如，如图6所示，绝缘环125可以是围绕单元接触结构150的环形结构。
绝缘环125可以包括外侧壁125a和内侧壁125b。绝缘环125的外侧壁125a可以与栅电极(ECL、GSL、WL1至WLn和SSL)的侧表面接触。绝缘环125的内侧壁125b可以与单元接触结构150接触。如图7所示，绝缘环125的外侧壁125a之间的第三宽度W3可以与单元接触结构150的第一部分150_1的第一宽度W1基本相同。如图7所示，绝缘环125的外侧壁125a之间的第三宽度W3可以小于单元接触结构150的第二部分150_2的第二宽度W2。
在一些示例实施例中，绝缘环125的内侧壁125b可以不从模制绝缘层110的侧表面110_SS突出。绝缘环125的内侧壁125b可以与模制绝缘层110的侧表面110_SS共面。然而，本公开不限于此。
绝缘环125可以将栅电极(ECL、GSL、WL1至WLn和SSL)之中的未暴露在焊盘区域中的其他栅电极与单元接触结构150电隔离。例如，绝缘环125可以防止除了连接到单元接触结构150的最上面栅电极之外的其余栅电极与单元接触结构150接触。
绝缘环125可以包括绝缘材料。绝缘环125可以包括例如基于氧化物的绝缘材料。例如，绝缘环125可以包括氧化硅，但不限于此。
单元接触结构150可以连接到在第二层间绝缘层122上的第一布线结构170。例如，第一布线间绝缘层140可以设置在第二层间绝缘层122上。第一布线结构170可以形成在第一布线间绝缘层140中以连接到单元接触结构150。单元接触结构150和第一布线结构170可以通过第一布线接触部164连接。第一布线结构170也可以连接到位线BL。第一布线结构170和第一布线接触部164可以包括导电材料。例如，第一布线结构170和第一布线接触部164可以包括钨(W)或铜(Cu)，但不限于此。
外围电路板200可以设置在单元衬底100的下侧。例如，外围电路板200的顶表面可以面对单元衬底100的底表面。外围电路板200可以包括例如半导体衬底，例如硅衬底、锗衬底或硅锗衬底。备选地，外围电路板200也可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
外围电路元件PT可以形成在外围电路板200上。外围电路元件PT可以构成控制非易失性存储器件的操作的外围电路(例如，图1中的30)。例如，外围电路元件PT可以包括控制逻辑电路(例如，图1中的37)、行解码器(例如，图1中的33)和页缓冲器(例如，图1中的35)。在以下描述中，外围电路板200的设置有外围电路元件PT的表面可以被称为外围电路板200的正面。相反，外围电路板200的与外围电路板200的正面相对的表面可以被称为外围电路板200的背面。
外围电路元件PT可以包括例如晶体管，但不限于此。例如，外围电路元件PT可以包括：诸如晶体管等各种有源元件；以及诸如电容器、电阻器和电感器等各种无源元件。
在一些示例实施例中，单元衬底100的背面可以面对外围电路板200的正面。例如，覆盖外围电路元件PT的第二布线间绝缘层220可以形成在外围电路板200的正面上。单元衬底100和/或绝缘衬底101可以堆叠在第二布线间绝缘层220的顶表面上。
第一布线结构170可以通过单元接触结构150连接到外围电路元件PT。例如，连接到外围电路元件PT的第二布线结构241和242可以形成在第二布线间绝缘层220中。单元接触结构150可以贯穿第一层间绝缘层121和第二层间绝缘层122，以将第一布线结构170与第二布线结构241和242连接。第二布线结构241和242可以通过第二布线接触部231和232彼此连接。此外，第二布线结构241和242可以通过第二布线接触部231和232电连接到外围电路元件PT。因此，位线BL、每个栅电极(ECL、GSL、WL1至WLn和SSL)和/或源极层102可以电连接到外围电路元件PT。
外围电路元件PT可以由外围元件隔离层205隔离。例如，外围元件隔离层205可以设置在外围电路板200中。外围元件隔离层205可以是浅沟槽隔离(STI)层。外围元件隔离层205可以限定外围电路元件PT的有源区域。外围元件隔离层205可以包括绝缘材料。外围元件隔离层205可以包括例如氮化硅、氧化硅和氮氧化硅中的至少一种。
图9至图12是用于描述根据一些示例实施例的非易失性存储器件的示例图。为了便于说明，将主要描述与参考图3至图8所描述的点不同的点。
首先，参考图9，绝缘环125的内侧壁125b可以从模制绝缘层110的侧表面110_SS朝向单元接触结构150突出，如图所示。
即，绝缘环125的内侧壁125b之间的宽度小于模制绝缘层110的侧表面110_SS之间的宽度。在去除预绝缘环(图20中的125p)的工艺中，由于预绝缘环的一部分未被去除，因此绝缘环125的一部分可以从模制绝缘层110的侧表面110_SS朝向单元接触结构150突出。
参考图10，绝缘环125的内侧壁125b可以从模制绝缘层110的侧表面110_SS朝向栅电极(ECL、GSL、WL1至WLn和SSL)突出，如图所示。
即，绝缘环125的内侧壁125b之间的宽度大于模制绝缘层110的侧表面110_SS之间的宽度。在去除预绝缘环(图20中的125p)的工艺中，由于预绝缘环的一部分更加凹陷，因此单元接触结构150的一部分可以从模制绝缘层110的侧表面110_SS朝向栅电极(ECL、GSL、WL1至WLn和SSL)突出。
参考图11，单元接触结构150的第一部分150_1的一部分可以与绝缘环125接触。具体地，单元接触结构150的第一部分150_1的底表面的一部分可以与绝缘环125接触，如图所示。
例如，绝缘环125可以形成在与单元接触结构150接触的最上面栅电极的侧表面GE_SS上。在去除预绝缘环(图20中的125p)的过程中，最上面栅电极的侧表面GE_SS上的预绝缘环可以不被部分地去除。在这种情况下，单元接触结构150的第一部分150_1的一部分可以与绝缘环125接触。在这种情况下，与单元接触结构150接触的最上面栅电极的竖直高度H2可以大于单元接触结构150的第一部分150_1的竖直高度，如图所示。
参考图12，还可以包括围绕栅电极(ECL、GSL、WL1至WLn和SSL)的金属氧化物HP。金属氧化物HP可以围绕栅电极(ECL、GSL、WL1至WLn和SSL)的表面。
金属氧化物HP可以不形成在与单元接触结构150接触的部分中。例如，金属氧化物HP可以不形成在单元接触结构150的第一表面150a和第三表面150c上。金属氧化物HP可以设置到其中栅电极(ECL、GSL、WL1至WLn和SSL)与第一层间绝缘层121接触的部分、其中栅电极(ECL、GSL、WL1至WLn和SSL)与模制绝缘层110接触的部分、以及其中栅电极(ECL、GSL、WL1至WLn和SSL)与绝缘环125接触的部分。
金属氧化物HP可以包括例如氧化硅或高k材料(例如，氧化铝(Al2O3)或氧化铪(HfO2))。
图13是用于描述根据一些示例实施例的非易失性存储器件的示例截面图。图14是用于描述图13的区域Q2的放大截面图。为了便于说明，将主要描述与参考图3至图8所描述的点不同的点。
参考图13和图14，源极层102可以连接到半导体图案130。源极层102可以与信息存储层132的底表面和半导体图案130的底表面接触。源极层102可以不暴露半导体图案130的侧壁。源极层102可以暴露半导体图案130的底表面。在这种情况下，可以不设置源极支撑层(图3中的104)。
在一些示例实施例中，金属硅化物层106可以设置在源极层102和绝缘衬底101的下侧。金属硅化物层106可以设置在源极层102和绝缘衬底101与第二布线间绝缘层220之间。备选地，可以不设置金属硅化物层106。
图15是用于描述根据一些示例实施例的非易失性存储器件的示例截面图。为了便于说明，将主要描述与参考图3至图8所描述的点不同的点。
参考图15，在根据一些示例实施例的非易失性存储器件中，单元衬底100的正面面对外围电路板200的正面。
例如，根据一些示例实施例的非易失性存储器件可以具有芯片到芯片(C2C)结构。C2C结构意味着：在第一晶片(例如，单元衬底100)上制造包括存储单元区域CELL的上芯片，在与第一晶片不同的第二晶片(例如，外围电路板200)上制造包括外围电路区域PERI的下芯片，然后通过接合方法将上芯片和下芯片彼此连接。
作为示例，接合方法可以指将形成在上芯片的最上面金属层上的第一接合金属190和形成在下芯片的最上面金属层上的第二接合金属290彼此电连接的方法。例如，当第一接合金属190和第二接合金属290由铜(Cu)形成时，接合方法可以是Cu-Cu接合方法。然而，这仅是示例，并且第一接合金属190和第二接合金属290可以由诸如铝(Al)或钨(W)等各种其他金属来形成。
当第一接合金属190和第二接合金属290连接时，第一布线结构170可以连接到第二布线结构241和242。例如，第二接合金属290与第二布线结构241和242可以通过第三布线接触部285彼此连接。因此，每个栅电极(ECL、GSL、WL1至WLn和SSL)和/或源极层102可以电连接到外围电路元件PT。
图16至图24是用于描述根据一些示例实施例的制造非易失性存储器件的方法的中间步骤图。在下文中，将参考图16至图24描述根据一些示例实施例的制造非易失性存储器件的方法。作为参考，图16至图24可以示出形成非易失性存储器件的单元接触结构的方法。
首先，参考图16，可以在衬底300上形成牺牲模制结构MS_SC。
牺牲模制结构MS_SC可以通过交替堆叠模制绝缘层110和牺牲绝缘层ILD_SC来形成。即，牺牲绝缘层ILD_SC可以设置在模制绝缘层110之间，并且模制绝缘层110可以设置在牺牲绝缘层ILD_SC之间。衬底300可以是图3的单元衬底100、绝缘衬底101或外围电路板200。
随后，可以图案化牺牲模制结构MS_SC。可以图案化牺牲模制结构MS_SC以具有阶梯形状，如图所示。即，模制绝缘层110和牺牲绝缘层ILD_SC可以以阶梯形状堆叠。
随后，第一层间绝缘层121和第二层间绝缘层122可以顺序地形成在牺牲模制结构MS_SC上。第一层间绝缘层121和第二层间绝缘层122中的每一个可以包括基于氧化物的绝缘材料。第一层间绝缘层121可以包括对第二层间绝缘层122具有蚀刻选择性的材料。第一层间绝缘层121的蚀刻速率可以大于第二层间绝缘层122的蚀刻速率。
牺牲绝缘层ILD_SC可以包括对模制绝缘层110具有蚀刻选择性的材料。例如，牺牲绝缘层ILD_SC可以包括基于氮化物的绝缘材料。例如，牺牲绝缘层ILD_SC可以包括氮化硅，但不限于此。
参考图17，可以形成贯穿第一层间绝缘层121、第二层间绝缘层122和牺牲模制结构MS_SC的沟槽TR。
沟槽TR可以暴露第一层间绝缘层121的侧表面、牺牲绝缘层ILD_SC的侧表面和模制绝缘层110的侧表面。沟槽TR可以通过干法蚀刻工艺来形成。
参考图18，第一凹部RC1可以通过去除牺牲绝缘层ILD_SC的一部分来形成。
第一凹部RC1可以使用湿法蚀刻工艺来形成。蚀刻剂可以渗透到由沟槽TR暴露的牺牲绝缘层ILD_SC中。由于牺牲绝缘层ILD_SC包括基于氮化物的绝缘材料，并且第一层间绝缘层121、第二层间绝缘层122和模制绝缘层110包括基于氧化物的绝缘材料，因此牺牲绝缘层ILD_SC具有对第一层间绝缘层121、第二层间绝缘层122和模制绝缘层110的蚀刻选择性。相应地，可以使用湿法蚀刻工艺选择性地去除牺牲绝缘层ILD_SC。
参考图19，第二凹部RC2可以通过去除第一层间绝缘层121的一部分来形成。
第二凹部RC2可以使用湿法蚀刻工艺来形成。蚀刻剂可以渗透到第一层间绝缘层121的被沟槽TR暴露的侧表面中。由于第一层间绝缘层121对第二层间绝缘层122具有蚀刻选择性，因此可以选择性地仅去除第一层间绝缘层121。此外，由于第一层间绝缘层121的蚀刻速率大于第二层间绝缘层122的蚀刻速率，因此可以去除更多的第一层间绝缘层121。在一些示例实施例中，第二凹部RC2的水平深度可以大于第一凹部RC1的水平深度。
参考图20，可以沿暴露的表面形成预绝缘环125p。
例如，预绝缘环125p可以共形地形成在沟槽TR的侧壁和底表面、第一凹部RC1的表面、第二凹部RC2的表面、以及第二层间绝缘层122的侧表面和顶表面上。预绝缘环125p可以使用原子层沉积(ALD)方法来形成。
由于第一凹部RC1具有较小的竖直宽度，因此预绝缘环125p可以完全填充第一凹部RC1。另一方面，由于第二凹部RC2具有较大的竖直宽度，预绝缘环125p可以不完全填满第二凹部RC2。
参考图21，绝缘环125可以通过去除形成在第二凹部RC2的表面上的预绝缘环125p来形成。
绝缘环125可以通过湿法蚀刻工艺来形成。在去除形成在第二凹部RC2的表面上的预绝缘环125p的工艺中，可以去除形成在第一凹部RC1上的预绝缘环125p的一部分。因此，预绝缘环125p的被沟槽TR暴露的内侧壁可以与模制绝缘层110的被沟槽TR暴露的侧表面共面。然而，本公开不限于此。
参考图22，可以形成预单元接触结构150p。预单元接触结构150p可以填充沟槽TR。预单元接触结构150p可以与模制绝缘层110的侧表面和绝缘环125的内侧壁接触。此外，预单元接触结构150p可以填充第二凹部。
预单元接触结构150p可以包括半导体材料。例如，预单元接触结构150p可以包括掺杂有杂质的多晶硅，但不限于此。
参考图23，可以形成栅电极(ECL、GSL、WL1至WLn和SSL)。
栅电极(ECL、GSL、WL1至WLn和SSL)可以通过替换工艺来形成。例如，去除牺牲绝缘层ILD_SC以形成暴露绝缘环125和预单元接触结构150p的凹部。随后，形成填充该凹部的栅电极(ECL、GSL、WL1至WLn和SSL)。栅电极(ECL、GSL、WL1至WLn和SSL)可以包括例如钨(W)，但不限于此。
以阶梯形状设置的栅电极(ECL、GSL、WL1至WLn和SSL)之中的位于最上端的栅电极可以与预单元接触结构150p接触。例如，以阶梯形状设置的栅电极(ECL、GSL、WL1至WLn和SSL)之中的位于最上端的栅电极的侧表面和顶表面可以与预单元接触结构150p接触。
参考图24，可以形成单元接触结构150。在去除预单元接触结构150p之后，可以通过替换工艺来形成单元接触结构150。
单元接触结构150可以与以阶梯形状布置的栅电极(ECL、GSL、WL1至WLn和SSL)之中的位于最上端的栅电极接触。例如，单元接触结构150可以与以阶梯形状布置的栅电极(ECL、GSL、WL1至WLn和SSL)之中的位于最上端的栅电极的侧表面和顶表面接触。
由于根据一些示例实施例的单元接触结构150在至少一个或多个表面上与栅电极接触，因此可以制造具有提高的可靠性的非易失性存储器件。
单元接触结构150可以形成为包括阻挡层153和填充层151的多层，但不限于此。
在下文中，将参考图1至图15以及图25至图27描述包括根据示例实施例的非易失性存储器件的电子系统。
图25是用于描述根据一些示例实施例的电子系统的示意性框图。图26是用于描述根据一些示例实施例的电子系统的示意性透视图。图27是沿图26的线I-I截取的示意性截面图。
参考图25，根据一些示例实施例的电子系统1000可以包括非易失性存储器件1100和电连接到该非易失性存储器件1100的控制器1200。电子系统1000可以是：包括一个非易失性存储器件1100或多个非易失性存储器件1100的存储设备，或包括该存储设备的电子设备。例如，电子系统1000可以是固态驱动器(SSD)设备、通用串行总线(USB)、计算系统、医疗设备、或包括一个非易失性存储器件1100或多个非易失性存储器件1100的通信设备。
非易失性存储器件1100可以是例如NAND闪存器件，并且可以是例如上面参考图1至图15描述的非易失性存储器件。非易失性存储器件1100可以包括第一结构1100F和位于该第一结构1100F上的第二结构1100S。
第一结构1100F可以是：外围电路结构，包括解码器电路1110(例如，图1中的行解码器33)、页缓冲器1120(例如，图1中的页缓冲器35)和逻辑电路1130(例如，图1中的控制逻辑电路37)。
第二结构1100S可以包括上面参考图2描述的公共源极线CSL、多条位线BL和多个单元串CSTR。单元串CSTR可以通过字线WL、至少一条串选择线SSL和至少一条地选择线GSL连接到解码器电路1110。此外，单元串CSTR可以通过位线BL连接到页缓冲器1120。
在一些示例实施例中，公共源极线CSL和单元串CSTR可以通过从第一结构1100F延伸到第二结构1100S的第一连接布线1115电连接到解码器电路1110。
在一些示例实施例中，位线BL可以通过从第一结构110F延伸到第二结构1100S的第二连接线1125电连接到页缓冲器1120。
非易失性存储器件1100可以通过电连接到逻辑电路1130(例如，图1中的控制逻辑电路37)的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100F延伸到第二结构1100S的输入/输出连接布线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在一些示例实施例中，电子系统1000可以包括多个非易失性存储器件1100，并且在这种情况下，控制器1200可以控制多个非易失性存储器件1100。
处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以根据预定固件来操作，并且可以通过控制NAND控制器1220来访问非易失性存储器件1100。NAND控制器1220可以包括处理与非易失性存储器件1100的通信的NAND接口1221。用于控制非易失性存储器件1100的控制命令、要写入非易失性存储器件1100的存储单元晶体管MCT的数据、要从非易失性存储器件1100的存储单元晶体管MCT读取的数据等可以通过NAND接口1221传输。主机接口1230可以提供电子系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制非易失性存储器件1100。
参考图25至图27，根据一些示例实施例的电子系统可以包括主板2001、主控制器2002、一个或多个半导体封装2003、以及安装在主板2001上的动态随机存取存储器(DRAM)2004。半导体封装2003和DRAM 2004可以通过形成在主板2001上的布线图案2005连接到主控制器2002。
主板2001可以包括连接器2006，连接器2006包括耦接到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以依赖于电子系统2000与外部主机之间的通信接口而变化。在一些示例实施例中，电子系统2000可以根据诸如通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)和用于通用闪存(UFS)的M-Phy等接口中的任何一种与外部主机通信。在一些示例实施例中，电子系统2000可以通过从外部主机通过连接器2006供应的电力来操作。电子系统2000还可以包括用于将从外部主机提供的电力分配给主控制器2002和半导体封装2003的电力管理集成电路(PMIC)。
主控制器2002可以向半导体封装2003写入数据或从半导体封装2003读取数据，并且可以提高电子系统2000的操作速度。
DRAM 2004可以是用于减轻作为数据存储空间的半导体封装2003与外部主机之间的速度差异的缓冲存储器。电子系统2000中包括的DRAM 2004可以用作一种高速缓存存储器，并且还可以在对半导体封装2003的控制操作下提供用于临时存储数据的空间。当电子系统2000包括DRAM 2004时，除了用于控制半导体封装2003的NAND控制器之外，主控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括：封装衬底2100、在封装衬底2100上的半导体芯片2200、设置在每个半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200电连接到封装衬底2100的连接结构2400、以及在封装衬底2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
封装衬底2100可以是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以与图25的输入/输出焊盘1101相对应。
在一些示例实施例中，连接结构2400可以是将输入/输出焊盘2210电连接到封装上焊盘2130的接合线。相应地，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过接合线方法彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。在一些示例实施例中，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200也可以通过包括硅通孔(TSV)的连接结构而不是接合布线型连接结构2400彼此电连接。
在一些示例实施例中，主控制器2002和半导体芯片2200也可以包括在一个封装中。在一些示例实施例中，主控制器2002和半导体芯片2200可以安装在与主板2001不同的单独的中介层衬底上，并且主控制器2002和半导体芯片2200也可以通过形成在中介层衬底上的布线彼此连接。
在一些示例实施例中，封装衬底2100可以是印刷电路板。封装衬底2100可以包括：封装衬底主体部分2120、设置在封装衬底主体部分2120的上表面上的封装上焊盘2130、设置在封装衬底主体部分2120的下表面上或通过封装衬底主体部分2120的下表面暴露的下焊盘2125、以及在封装衬底主体部分2120中将封装上焊盘2130和下焊盘2125彼此电连接的内部布线2135。封装上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接器2800连接到如图26所示的电子系统2000的主板2001的布线图案2005。
参考图26和图27，在根据一些示例实施例的电子系统中，每个半导体芯片2200可以包括上面参考图1至图15描述的非易失性存储器件。例如，每个半导体芯片2200可以包括外围电路区域PERI和堆叠在该外围电路区域PERI上的存储单元区域CELL。例如，外围电路区域PERI可以包括上面参考图3至图8描述的外围电路板200以及第二布线结构241和242。此外，例如，存储单元区域CELL可以包括上面参考参考图3至图8描述的单元衬底100、模制结构MS、沟道结构CH、块隔离区域WLC、位线BL和单元接触结构150。
在结束详细描述时，本领域技术人员将理解，在基本上不脱离本公开的原理的前提下可以对示例实施例进行许多变化和修改。因此，所公开的本公开的示例实施例仅用于一般性和描述性意义，而不是出于限制的目的。

Claims (20)

1.一种非易失性存储器件，包括：
衬底，包括单元阵列区域和延伸区域；
模制结构，包括交替堆叠在所述衬底上的多个栅电极和多个模制绝缘层，其中，所述模制结构在所述延伸区域中具有在远离所述单元阵列区域的方向上向下成阶梯的阶梯形状；
沟道结构，贯穿所述单元阵列区域中的模制结构；以及
单元接触结构，贯穿所述延伸区域中的模制结构，其中，所述单元接触结构与所述栅电极中的最上面栅电极接触，
其中，所述单元接触结构包括：第一部分，与所述栅电极中的最上面栅电极的侧表面接触；以及第二部分，与所述栅电极中的最上面栅电极的顶表面接触，并且
其中，所述第一部分的宽度小于所述第二部分的宽度。
2.根据权利要求1所述的非易失性存储器件，其中，所述单元接触结构的所述第一部分在水平方向上与所述栅电极中的最上面栅电极的侧表面重叠。
3.根据权利要求1所述的非易失性存储器件，还包括在所述单元接触结构与所述栅电极中的另一栅电极之间的绝缘环，其中，所述绝缘环围绕所述单元接触结构延伸。
4.根据权利要求3所述的非易失性存储器件，其中，所述绝缘环的外侧壁之间的宽度与所述单元接触结构的所述第一部分的宽度相同。
5.根据权利要求3所述的非易失性存储器件，其中，所述绝缘环的外侧壁和所述模制绝缘层中的与所述绝缘环相邻的模制绝缘层的侧表面不共面。
6.根据权利要求3所述的非易失性存储器件，其中，所述绝缘环的一部分与所述单元接触结构的所述第一部分接触。
7.根据权利要求1所述的非易失性存储器件，还包括在所述模制结构上的第一层间绝缘层，
其中，所述第一层间绝缘层的竖直高度与所述单元接触结构的所述第二部分的竖直高度相同。
8.根据权利要求7所述的非易失性存储器件，其中，所述第一层间绝缘层包括碳氧化硅SiOC。
9.根据权利要求7所述的非易失性存储器件，还包括在所述第一层间绝缘层上的第二层间绝缘层，
其中，所述第一层间绝缘层的蚀刻速率大于所述第二层间绝缘层的蚀刻速率。
10.根据权利要求7所述的非易失性存储器件，其中，所述第一层间绝缘层的竖直高度大于所述栅电极中的最上面栅电极的竖直高度。
11.根据权利要求1所述的非易失性存储器件，还包括：外围电路，被配置为控制所述非易失性存储器件的操作；以及布线结构，连接到所述外围电路，
其中，所述单元接触结构连接到所述布线结构。
12.根据权利要求1所述的非易失性存储器件，还包括在所述栅电极中的最上面栅电极上的金属氧化物，
其中，所述金属氧化物不在所述栅电极中的最上面栅电极与所述单元接触结构之间。
13.一种非易失性存储器件，包括：
衬底，包括单元阵列区域和延伸区域；
模制结构，包括交替堆叠在所述衬底上的多个栅电极和多个模制绝缘层，其中，所述模制结构在所述延伸区域中具有在远离所述单元阵列区域的方向上向下成阶梯的阶梯形状；
第一层间绝缘层和第二层间绝缘层，顺序地堆叠在所述模制结构上；
沟道结构，贯穿所述单元阵列区域中的模制结构；
单元接触结构，贯穿所述延伸区域中的模制结构和第一层间绝缘层，其中，所述单元接触结构与所述栅电极中的最上面栅电极的侧表面、所述栅电极中的最上面栅电极的顶表面、以及所述第一层间绝缘层的侧表面接触；以及
绝缘环，在所述单元接触结构与所述栅电极中的另一栅电极之间，其中，所述绝缘环围绕所述单元接触结构延伸，
其中，所述单元接触结构包括：第一表面，与所述栅电极中的最上面栅电极的侧表面接触；以及第二表面，与所述第一层间绝缘层的侧表面接触，
其中，所述单元接触结构的具有与所述栅电极中的最上面栅电极的侧表面接触的所述第一表面的部分的宽度小于所述单元接触结构的具有与所述第一层间绝缘层的侧表面接触的所述第二表面的部分的宽度，以及
其中，所述第一层间绝缘层的蚀刻速率大于所述第二层间绝缘层的蚀刻速率。
14.根据权利要求13所述的非易失性存储器件，其中，所述栅电极中的最上面栅电极的竖直高度与所述栅电极中的与所述单元接触结构不接触的至少一个栅电极的竖直高度相同。
15.根据权利要求13所述的非易失性存储器件，其中，所述绝缘环的外侧壁之间的宽度与所述单元接触结构的具有与所述栅电极中的最上面栅电极的侧表面接触的所述第一表面的部分的宽度相同。
16.根据权利要求13所述的非易失性存储器件，其中，所述第一层间绝缘层的竖直高度大于所述栅电极中的最上面栅电极的竖直高度。
17.根据权利要求13所述的非易失性存储器件，其中，所述单元接触结构包括与所述栅电极中的最上面栅电极的顶表面接触的第三表面，以及
其中，所述第三表面从所述第一表面延伸到所述第二表面。
18.根据权利要求13所述的非易失性存储器件，其中，所述第一层间绝缘层包括碳氧化硅SiOC，并且
其中，所述第二层间绝缘层包括基于氧化物的绝缘材料。
19.根据权利要求13所述的非易失性存储器件，还包括围绕所述栅电极中的最上面栅电极延伸的金属氧化物，
其中，所述金属氧化物不在所述栅电极中的最上面栅电极与所述单元接触结构之间。
20.一种电子系统，包括：
主板；
非易失性存储器件，在所述主板上；以及
控制器，电连接到所述非易失性存储器件，
其中，所述非易失性存储器件包括：
衬底，包括单元阵列区域和延伸区域；
模制结构，包括交替堆叠在所述衬底上的多个栅电极和多个模制绝缘层，其中，所述模制结构在所述延伸区域中具有在远离所述单元阵列区域的方向上向下成阶梯的阶梯形状；
沟道结构，贯穿所述单元阵列区域中的模制结构；以及
单元接触结构，贯穿所述延伸区域中的模制结构，其中，所述单元接触结构与所述栅电极中的最上面栅电极的一部分接触，
其中，所述单元接触结构包括：第一部分，与所述栅电极中的最上面栅电极的侧表面接触；以及第二部分，与所述栅电极中的最上面栅电极的顶表面接触，并且
其中，所述第一部分的宽度小于所述第二部分的宽度。
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