CN114639684A - 半导体存储器装置 - Google Patents

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Abstract

公开了一种半导体存储器装置。所述半导体存储器装置可以包括：模制结构，包括交替地堆叠在第一基底上的模制绝缘膜和栅电极；沟道结构，穿透模制结构并且与栅电极相交；块分离区域，沿与第一基底的上表面平行的第一方向延伸并且切割模制结构；第一坝区域和第二坝区域，彼此间隔开，在平面图中均具有闭合环并且均切割模制结构；垫绝缘膜，位于第一坝区域和第二坝区域中，与模制绝缘膜交替地堆叠，并且包括与模制绝缘膜的材料不同的材料；以及贯穿过孔，穿过第一基底、模制绝缘膜和垫绝缘膜，位于位于第一坝区域中但是不位于第二坝区域中。

Description

半导体存储器装置
技术领域
本公开涉及半导体存储器装置、用于制造半导体存储器装置的方法以及包括半导体存储器装置的电子系统。更具体地，本公开涉及包括贯穿过孔的半导体存储器装置、用于制造半导体存储器装置的方法以及包括半导体存储器装置的电子系统。
背景技术
为了满足消费者期望的性能特性和低价格，人们对提高半导体存储器装置的集成度感兴趣。这部分是因为集成度是决定产品价格的重要因素，如此特别期望增大密度。
对于二维或平面的半导体存储器装置，集成度主要由单位存储器单元所占据的面积决定，因此受到精细图案形成技术水平的极大影响。然而，由于图案的小型化所需的设备可能非常昂贵，所以二维半导体存储器装置的集成度正在增大，但是受到成本和制造因素的限制。结果，已经提出了包括三维设置的存储器单元的三维半导体存储器装置。
发明内容
本公开的方面提供了其中产品可靠性得到改善的半导体存储器装置。
本公开的方面还提供了用于制造其中产品可靠性得到改善的半导体存储器装置的方法。
本公开的方面还提供了其中产品可靠性得到改善的电子系统。
根据本公开的一些方面，提供了一种半导体存储器装置，所述半导体存储器装置包括：模制结构，包括交替地堆叠在第一基底上的模制绝缘膜和栅电极；沟道结构，穿过模制结构并且与栅电极相交；块分离区域，沿与第一基底的上表面平行的第一方向延伸并且切割模制结构；第一坝区域，在与第一基底的上表面平行的平面中具有闭合环并且切割模制结构；第二坝区域，在第一方向上与第一坝区域间隔开，在与第一基底的上表面平行的平面中具有闭合环，并且切割模制结构；垫绝缘膜，位于第一坝区域和第二坝区域中，与模制绝缘膜交替地堆叠并且包括与模制绝缘膜的材料不同的材料；以及贯穿过孔，位于第一坝区域中，穿过第一基底、模制绝缘膜和垫绝缘膜，其中，贯穿过孔设置在第一坝区域中而不设置在第二坝区域中。
根据本公开的一些方面，提供了一种半导体存储器装置，所述半导体存储器装置包括：第一基底，包括沿着第一方向布置的单元阵列区域和延伸区域；模制结构，包括交替地堆叠在第一基底的上表面上的模制绝缘膜和栅电极；沟道结构，位于单元阵列区域中，穿过模制结构并且与栅电极相交；第一坝区域，位于延伸区域中，在延伸区域中在与第一基底的上表面平行的平面中具有闭合环并且切割模制结构；第二坝区域，位于延伸区域中，在第一方向上与第一坝区域间隔开，在与第一基底的上表面平行的平面中具有闭合环并且切割模制结构；垫隔离膜，位于第一坝区域和第二坝区域中，与模制绝缘膜交替地堆叠并且包括与模制绝缘膜的材料不同的材料；第二基底，包括面对第一基底的下表面的上表面；外围电路元件，位于第二基底的上表面上；以及第一贯穿过孔，位于第一坝区域中，穿过第一基底、模制绝缘膜和垫绝缘膜，并且将栅电极中的一个栅电极与外围电路元件连接。
根据本公开的一些方面，提供了一种用于制造半导体存储器装置的方法，所述方法包括：形成包括交替地堆叠在第一基底上的模制绝缘膜和牺牲膜的初步模制结构；形成穿透初步模制结构并且与牺牲膜相交的沟道结构；形成沿与第一基底的上表面平行的第一方向延伸并且切割初步模制结构的块分离区域；形成第一坝区域，第一坝区域在与第一基底的上表面平行的平面上具有闭合环并且切割初步模制结构；形成第二坝区域，第二坝区域在第一方向上与第一坝区域间隔开，在与第一基底的上表面平行的平面中具有闭合环并且切割初步模制结构；利用块分离区域用栅电极替换第一坝区域和第二坝区域外部的牺牲膜；以及在第一坝区域中形成穿过第一基底、模制绝缘膜和牺牲膜的贯穿过孔。
根据本公开的另一方面，提供了一种电子系统，所述电子系统包括主板、位于主板上的半导体存储器装置以及在主板上电连接到半导体存储器装置的控制器，其中，半导体存储器装置包括：模制结构，包括交替地堆叠在第一基底上的模制绝缘膜和栅电极；沟道结构，穿透模制结构并且与栅电极相交；块分离区域，沿与第一基底的上表面平行的第一方向延伸，并且切割模制结构；第一坝区域，在与第一基底的上表面平行的平面中形成闭合环，并且切割模制结构；第二坝区域，在第一方向上与第一坝区域间隔开，在与第一基底的上表面平行的平面中形成闭合环，并且切割模制结构；垫绝缘膜，位于第一坝区域和第二坝区域中，与模制绝缘膜交替地堆叠并且包括与模制绝缘膜的材料不同的材料；解码器电路，连接到控制器；以及贯穿过孔，位于第一坝区域中，穿过第一基底、模制绝缘膜和垫绝缘膜，以在第一坝区域中将栅电极中的一个栅电极与解码器电路连接。
根据本公开的一些方面，提供了一种半导体存储器装置，所述半导体存储器装置包括：第一基底；模制结构，包括多个交替地堆叠的模制绝缘膜和栅电极；沟道结构，穿透模制结构并且与栅电极相交；第一块分离区域和第二块分离区域，沿与第一基底的上表面平行的第一方向延伸，并且切割模制结构；第一坝区域和第二坝区域，位于第一块分离区域与第二块分离区域之间并且彼此间隔开，第一坝区域和第二坝区域均切割模制结构并且当在平面图中观看时均具有闭合环；垫绝缘膜，位于第一坝区域和第二坝区域中，垫绝缘膜与模制绝缘膜交替地堆叠并且包括与模制绝缘膜的材料不同的材料；以及贯穿过孔，位于第一坝区域中，穿过第一基底、模制绝缘膜和垫绝缘膜。第二坝区域可以在平面图中具有比第一坝区域的周长小的周长。
然而，本公开的方面不限于在此阐述的方面。通过参照下文给出的本公开的详细描述，本公开的上述和其他方面对于本公开内容所属领域的普通技术人员将变得更明显。
附图说明
通过参照附图详细描述本公开的示例实施例，本公开的上述和其他方面以及特征将变得更明显，在附图中：
图1是用于解释根据一些实施例的半导体存储器装置的示例性框图。
图2是用于解释根据一些实施例的半导体存储器装置的示例性电路图。
图3是用于解释根据一些实施例的半导体存储器装置的布局图。
图4是沿着图3的线A-A截取的剖视图。
图5是用于解释图4的区域R的放大图。
图6是用于解释根据一些实施例的半导体存储器装置的剖视图。
图7是用于解释根据一些实施例的半导体存储器装置的布局图。
图8是沿着图7的线B-B截取的剖视图。
图9是用于解释根据一些实施例的半导体存储器装置的布局图。
图10是沿着图9的线C-C截取的剖视图。
图11是用于解释根据一些实施例的半导体存储器装置的布局图。
图12是沿着图11的线D-D截取的剖视图。
图13至图22是用于解释根据一些实施例的用于制造半导体存储器装置的方法的中间阶段图。
图23是用于解释根据一些实施例的电子系统的示意性框图。
图24是用于解释根据一些实施例的电子系统的示意性透视图。
图25是沿着图24的线I-I'截取的示意性剖视图。
具体实施方式
在下文中，将参照图1至图12解释根据示例性实施例的半导体存储器装置。
图1是用于解释根据一些实施例的半导体存储器装置的示例性框图。
参照图1，根据一些实施例的半导体存储器装置10可以包括存储器单元阵列20和外围电路30。
存储器单元阵列20可以包括多个存储器单元块BLK1至BLKn。存储器单元块BLK1至BLKn中的每个可以包括多个存储器单元。存储器单元块BLK1至BLKn可以通过至少一条位线BL、至少一条字线WL、至少一条串选择线SSL和至少一条地选择线GSL连接到外围电路30。
具体地，存储器单元块BLK1至BLKn可以通过至少一条字线WL、至少一条串选择线SSL和至少一条地选择线GSL连接到行解码器33。此外，存储器单元块BLK1至BLKn可以通过至少一条位线BL连接到页缓冲器35。
外围电路30可以从半导体存储器装置10外部的源(未示出)接收地址ADDR、命令CMD和控制信号CTRL，并且可以将数据DATA传输到半导体存储器装置10外部的装置以及从半导体存储器装置10外部的装置接收数据DATA。外围电路30可以包括控制逻辑37、行解码器33和页缓冲器35。
尽管在图1中未示出，但是外围电路30还可以包括各种子电路，诸如I/O电路、被配置为产生在半导体存储器装置10的操作中使用的各种电压的电压产生电路以及被配置为校正从存储器单元阵列20读取的数据DATA的错误的错误校正电路。
控制逻辑37可以连接到行解码器33、I/O电路和电压产生电路。控制逻辑37可以控制半导体存储器装置10的整体操作。控制逻辑37可以响应于控制信号CTRL而产生在半导体存储器装置10内部使用的各种内部控制信号。例如，控制逻辑37可以在执行诸如编程操作或擦除操作的存储器操作时调整提供到字线WL和位线BL的电压电平。
行解码器33可以响应于地址ADDR而选择多个存储器单元块BLK1至BLKn中的至少一个，并且可以选择所选择的存储器单元块BLK1至BLKn的至少一条字线WL、至少一条串选择线SSL和至少一条地选择线GSL。行解码器33可以将用于执行存储器操作的电压传输到所选择的存储器单元块BLK1至BLKn的字线WL。
页缓冲器35可以通过至少一条位线BL连接到存储器单元阵列20。页缓冲器35可以用作写入驱动器或感测放大器。具体地，在编程操作时，页缓冲器35可以用作写入驱动器，以将与待存储于存储器单元阵列20中的数据DATA对应的电压施加到至少一条位线BL。在读取操作时，页缓冲器35可以用作感测放大器，以感测存储在存储器单元阵列20中的数据DATA。
图2是用于解释根据一些实施例的半导体存储器装置的示例性电路图。
参照图2，根据一些实施例的非易失性存储器装置的存储器单元阵列(例如，图1的20)可以包括共源极线CSL、多条位线BL以及多个单元串CSTR。
共源极线CSL可以沿第一方向Y延伸。在一些实施例中，多条共源极线CSL可以二维地布置。例如，多条共源极线CSL可以彼此间隔开并且均沿第一方向Y延伸。可以将电相等的电压施加到共源极线CSL，或者将不同的电压施加到共源极线CSL，并且/或者可以单独地控制共源极线CSL。
多条位线BL可以二维地布置。例如，位线BL可以彼此间隔开，并且均沿与第一方向Y相交的第二方向X延伸。多个单元串CSTR中的一个或更多个可以并联连接到每条位线BL。单元串CSTR可以公共地连接到共源极线CSL。也就是说，多个单元串CSTR可以设置在位线BL与共源极线CSL之间。
每个单元串CSTR可以包括连接到共源极线CSL的地选择晶体管GST、连接到位线BL的串选择晶体管SST以及设置在地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。每个存储器单元晶体管MCT可以包括数据存储元件。地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可以串联连接。
共源极线CSL可以公共地连接到地选择晶体管GST的源极。此外，地选择线GSL、多条字线WL11至WL1n、WL21至WL2n以及串选择线SSL可以设置在共源极线CSL与位线BL之间。地选择线GSL可以用作地选择晶体管GST的栅电极，字线WL11至WL1n、WL21至WL2n可以用作存储器单元晶体管MCT的栅电极，并且串选择线SSL可以用作串选择晶体管SST的栅电极。
在一些实施例中，并且如图2中所示，擦除控制晶体管ECT可以设置在共源极线CSL与地选择晶体管GST之间。共源极线CSL可以公共地连接到擦除控制晶体管ECT的源极。此外，擦除控制线ECL可以设置在共源极线CSL与地选择线GSL之间。擦除控制线ECL可以用作擦除控制晶体管ECT的栅电极。擦除控制晶体管ECT可以产生栅极诱发漏极泄漏(GIDL)，以执行存储器单元阵列的擦除操作。
图3是用于解释根据一些实施例的半导体存储器装置的布局图。图4是沿着图3的线A-A截取的剖视图。图5是用于解释图4的区域R的放大图。
参照图1至图5，根据一些实施例的半导体存储器装置包括第一基底100、模制结构MS1和MS2、沟道结构CH、位线BL、块分离区域WLC、单元栅极切割区域CAC、延伸栅极切割区域CNC、第一坝区域RD、第二坝区域DD、第一垫结构PS1、第二垫结构PS2、第二基底200、外围电路元件PT和第一贯穿过孔THV。
作为非限制性示例，第一基底100可以包括半导体基底(诸如，硅基底、锗基底或者硅锗基底)。可选地，第一基底100可以包括绝缘体上硅(SOI)基底、绝缘体上锗(GOI)基底等。在一些实施例中，第一基底100可以包括杂质。例如，第一基底100可以包括n型杂质(例如，磷(P)、砷(As)等)。
第一基底100可以包括单元阵列区域CELL和延伸区域EXT。单元阵列区域CELL和延伸区域EXT可以由多个块分离区域WLC切割以形成多个存储器单元块(例如，图1的BLK1至BLKn)。例如，块分离区域WLC可以沿平行于第一基底100的上表面的第一方向Y延伸，以切割单元阵列区域CELL和延伸区域EXT。
包括多个存储器单元的存储器单元阵列(例如，图1的20)可以形成在单元阵列区域CELL中。例如，沟道结构CH、位线BL、栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL等可以如在此所解释的设置在单元阵列区域CELL中。
延伸区域EXT可以设置在单元阵列区域CELL周围。如在此所解释的，栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL可以以台阶方式堆叠在延伸区域EXT中。在一些实施例中，单元阵列区域CELL和延伸区域EXT可以在块分离区域WLC延伸所沿的方向上布置。例如，单元阵列区域CELL和延伸区域EXT可以沿着第一方向Y布置。
模制结构MS1和MS2可以形成在第一基底100上。例如，覆盖第一基底100的第一层间绝缘膜140可以形成在第一基底100上。模制结构MS1和MS2可以堆叠在第一层间绝缘膜140的上表面上。
模制结构MS1和MS2可以包括交替地堆叠在第一基底100上的多个栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL以及多个模制绝缘膜110。在一些实施例中，模制结构MS1和MS2可以包括顺序地堆叠在第一基底100上的第一模制结构MS1和第二模制结构MS2。
第一模制结构MS1可以形成在第一基底100上。第一模制结构MS1可以包括交替地堆叠在第一基底100上的多个第一栅电极ECL、GSL和WL11至WL1n以及多个模制绝缘膜110。例如，第一栅电极ECL、GSL和WL11至WL1n以及模制绝缘膜110均可以具有平行于第一基底100的上表面延伸的分层结构。第一栅电极ECL、GSL和WL11至WL1n以及模制绝缘膜110可以沿着与第一基底100的上表面相交(例如，垂直于第一基底100的上表面)的第三方向Z交替地堆叠。沿第三方向Z相邻的栅电极可以由多个模制绝缘膜110中的一个模制绝缘膜110分离。
在一些实施例中，第一栅电极ECL、GSL和WL11至WL1n可以包括顺序地堆叠在第一基底100上的擦除控制线ECL、地选择线GSL和多条第一字线WL11至WL1n。在一些实施例中，可以省略擦除控制线ECL。
第二模制结构MS2可以形成在第一模制结构MS1上。第二模制结构MS2可以包括交替地堆叠在第一模制结构MS1上的多个第二栅电极WL21至WL2n和SSL以及多个模制绝缘膜110。例如，第二栅电极WL21至WL2n和SSL以及模制绝缘膜110可以具有平行于第一基底100的上表面延伸的分层结构。第二栅电极WL21至WL2n和SSL以及模制绝缘膜110可以沿着第三方向Z交替地堆叠。
在一些实施例中，第二栅电极WL21至WL2n和SSL可以包括顺序地堆叠在第一模制结构MS1上的多条第二字线WL21至WL2n和串选择线SSL。
第一栅电极ECL、GSL和WL11至WL1n以及第二栅电极WL21至WL2n和SSL可以包括导电材料。例如，作为非限制性示例，第一栅电极ECL、GSL和WL11至WL1n以及第二栅电极WL21至WL2n和SSL均可以包括诸如钨(W)、钴(Co)和镍(Ni)的金属或者诸如硅的半导体材料。
模制绝缘膜110可以包括绝缘材料。作为一个非限制性示例，模制绝缘膜110可以包括氧化硅膜。
在一些实施例中，第二层间绝缘膜142可以形成在第一基底100上。第二层间绝缘膜142可以覆盖模制结构MS1和MS2。作为非限制性示例，第二层间绝缘膜142可以包括氧化硅、氮氧化硅以及具有比氧化硅的介电常数低的介电常数的低介电常数(低k)材料中的至少一种。
沟道结构CH可以穿透模制结构MS1和MS2。沟道结构CH可以与多个栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL相交。例如，沟道结构CH可以具有沿第三方向Z延伸的柱形状(例如，圆柱形状)。
尽管沟道结构CH仅被示出为形成在单元阵列区域CELL的模制结构MS1和MS2内部，但是这仅是为了便于解释。例如，如图4中所示，为了减小施加到模制结构MS1和MS2的应力，可以在延伸区域EXT的模制结构MS1和MS2内部形成具有与沟道结构CH的形状类似的形状的虚设沟道结构DCH。虚设沟道结构DCH可以穿过第二层间绝缘膜142以及模制结构MS1和MS2。如图5中所示，沟道结构CH和/或虚设沟道结构DCH可以包括半导体图案130和信息存储膜132。
半导体图案130可以沿第三方向Z延伸，以穿过模制结构MS1和MS2以及模制结构MS1和MS2的层。半导体图案130可以具有一端(例如，更接近第一基底100的端部)是封闭的杯形形状。尽管半导体图案130被示出为杯形形状，但是这仅是示例。例如，半导体图案130可以具有各种形状(诸如，圆柱形状、矩形桶形状和实心柱形状)。
作为非限制性示例，半导体图案130可以包括半导体材料(诸如以单晶硅、多晶硅、有机半导体物质和/或碳纳米结构为例)。
信息存储膜132可以置于半导体图案130与相应的栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL之间。例如，信息存储膜132可以沿着半导体图案130的侧表面延伸。
作为非限制性示例，信息存储膜132可以包括氧化硅、氮化硅、氮氧化硅以及具有比氧化硅的介电常数高的介电常数的高介电常数材料中的至少一种。作为非限制性示例，高介电常数材料可以包括氧化铝、氧化铪、氧化镧、氧化钽、氧化钛、氧化镧铪、氧化镧铝、氧化镝钪中的至少一种或者这些材料的组合。
在一些实施例中，信息存储膜132可以由多膜或者多个膜形成。例如，如图5中所示，信息存储膜132可以包括顺序地堆叠在半导体图案130上的隧道绝缘膜132a、电荷存储膜132b和阻挡绝缘膜132c。
作为非限制性示例，隧道绝缘膜132a可以包括氧化硅或者具有比氧化硅的介电常数高的介电常数的高介电常数材料(例如，氧化铝(Al2O3)和氧化铪(HfO2))。电荷存储膜132b可以包括例如氮化硅。阻挡绝缘膜132c可以包括例如氧化硅或者具有比氧化硅的介电常数高的介电常数的高介电常数材料(例如，氧化铝(Al2O3)和氧化铪(HfO2))。
在一些实施例中，沟道结构CH还可以包括填充图案134。填充图案134可以形成为填充半导体图案130(例如，杯形形状的半导体图案130)的内部。作为非限制性示例，填充图案134可以包括诸如氧化硅的绝缘材料。
如图4的一些实施例中所示，沟道结构CH还可以包括沟道垫136。沟道垫136可以形成为连接到半导体图案130的上部。作为一个非限制性示例，沟道垫136可以包括掺杂杂质的多晶硅。
在一些实施例中，多个沟道结构CH可以以Z字形形式布置。例如，如图3中所示，多个沟道结构CH可以布置成在第二方向X和第一方向Y上彼此偏移。以Z字形形式布置的多个沟道结构CH还可以改善半导体存储器装置的集成度。
在一些实施例中，源极结构105可以形成在第一基底100上。源极结构105可以置于第一基底100与模制结构MS1和MS2之间。源极结构105可以包括例如掺杂杂质的多晶硅或金属。
源极结构105可以形成为连接到沟道结构CH的半导体图案130。例如，如图5中所示，源极结构105可以穿透信息存储膜132，并且源极结构105可以与半导体图案130接触。在一些实施例中，沟道结构CH可以穿透源极结构105。例如，沟道结构CH的下部可以穿透源极结构105并且可以掩埋在第一基底100内部。
在一些实施例中，基体绝缘膜102可以形成在第一基底100上。基体绝缘膜102可以置于第一基底100与源极结构105之间。作为非限制性示例，基体绝缘膜102可以包括氧化硅、氮氧化硅以及具有比氧化硅的介电常数低的介电常数的低介电常数(低k)材料中的至少一种。
位线BL可以形成在模制结构MS1和MS2上。例如，位线BL可以形成在顺序地堆叠在模制结构MS1和MS2上的第二层间绝缘膜至第四层间绝缘膜142、144和146上。
位线BL可以沿平行于第一基底100的上表面的第二方向X延伸，并且可以连接到多个沟道结构CH。例如，可以形成穿透第三层间绝缘膜144和第四层间绝缘膜146并且连接到每个沟道结构CH的位线接触件170。位线BL可以通过位线接触件170电连接到多个沟道结构CH。
块分离区域WLC形成在单元阵列区域CELL和延伸区域EXT中，并且可以切割栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL。此外，块分离区域WLC可以与位线BL相交。例如，多个块分离区域WLC可以沿着第二方向X布置在单元阵列区域CELL和延伸区域EXT中。每个块分离区域WLC可以沿第一方向Y延伸，以切割模制结构MS1和MS2。
如上所解释的，块分离区域WLC可以切割单元阵列区域CELL和延伸区域EXT，以形成多个存储器单元块BLK1至BLKn。例如，每个块分离区域WLC的长度可以沿第一方向Y延伸，并且可以完全切割模制结构MS1和MS2。由两个相邻的块分离区域WLC切割的模制结构MS1和MS2可以限定存储器单元块BLK1至BLKn中的一个。
单元栅极切割区域CAC可以形成在单元阵列区域CELL中，并且可以切割栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL以及模制绝缘膜110。此外，单元栅极切割区域CAC可以与位线BL相交。例如，多个单元栅极切割区域CAC可以位于单元阵列区域CELL中并且在第二方向X上彼此间隔开。每个单元栅极切割区域CAC可以沿第一方向Y延伸，以切割单元阵列区域CELL内部的模制结构MS1和MS2。
单元栅极切割区域CAC可以在单元阵列区域CELL的存储器单元块BLK1至BLKn中的一个内部形成多个部分I、II和III。例如，如图3中所示，可以在两个相邻的块分离区域WLC之间形成两个单元栅极切割区域CAC。结果，可以在两个相邻的块分离区域WLC之间形成三个部分(在下文中，第一部分至第三部分I、II和III)。单元栅极切割区域CAC允许第一部分I和第二部分II被分离并且被单独地控制，并且允许第二部分II和第三部分III被分离并且被单独地控制。
延伸栅极切割区域CNC可以形成在延伸区域EXT中，以切割栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL。此外，延伸栅极切割区域CNC可以与位线BL相交。多个延伸栅极切割区域CNC可以位于延伸区域EXT中并且在第二方向X上彼此间隔开。每个延伸栅极切割区域CNC可以沿第一方向Y延伸，以在延伸区域EXT中切割模制结构MS1和MS2。
在一些实施例中，延伸栅极切割区域CNC的至少一部分可以布置成在第一方向Y上与单元栅极切割区域CAC叠置。例如，如图3中所示，五个延伸栅极切割区域CNC可以形成在两个相邻的块分离区域WLC之间。作为示例，五个延伸栅极切割区域CNC中的两个可以在第一方向Y上与两个单元栅极切割区域CAC叠置。
块分离区域WLC、单元栅极切割区域CAC和延伸栅极切割区域CNC均可以包括第一材料图案150。第一材料图案150可以形成为填充块分离区域WLC、单元栅极切割区域CAC和延伸栅极切割区域CNC。作为非限制性示例，第一材料图案150可以包括多晶硅、氧化硅、氮化硅、氮氧化硅以及具有比氧化硅的介电常数低的介电常数的低介电常数(低k)材料中的至少一种。
在一些实施例中，块分离区域WLC、单元栅极切割区域CAC和延伸栅极切割区域CNC可以形成在同一水平处。如在此所使用的，表述“形成在同一水平处”可以表示这些区域是通过相同的制造工艺形成的。在一些实施例中，形成块分离区域WLC、单元栅极切割区域CAC和延伸栅极切割区域CNC的绝缘材料可以彼此相同。
在一些实施例中，串分离结构SC可以形成在单元阵列区域CELL的模制结构MS1和MS2内部。串分离结构SC可以置于两个相邻的块分离区域WLC之间，以切割模制结构MS1和MS2的串选择线SSL。多个串分离结构SC可以沿着第二方向X布置在单元阵列区域CELL中。每个串分离结构SC可以沿第一方向Y延伸以切割串选择线SSL。
在一些实施例中，串分离结构SC可以置于块分离区域WLC与单元栅极切割区域CAC之间。例如，串分离结构SC可以设置在第一部分至第三部分I、II和III中的每个中。因此，第一部分至第三部分I、II和III可以提供均被电分离并且被单独地控制的两条串选择线SSL。作为示例，六条串选择线SSL可以形成在两个相邻的块分离区域WLC之间。
在一些实施例中，延伸栅极切割区域CNC的至少一部分可以布置成在第一方向Y上与串分离结构SC叠置。例如，如图3中所示，五个延伸栅极切割区域CNC可以形成在两个相邻的块分离区域WLC之间。作为示例，五个延伸栅极切割区域CNC中的三个延伸栅极切割区域CNC可以在第一方向Y上与三个串分离结构SC叠置。
第一坝区域RD和第二坝区域DD可以形成在模制结构MS1和MS2中。第一坝区域RD和第二坝区域DD均可以在平行于第一基底100的上表面的平面(例如，沿第一方向Y和第二方向X延伸的平面)中形成闭合环。例如，如图3中所示，当在平面图中观看时，第一坝区域RD和第二坝区域DD均可以形成矩形闭合环。第一坝区域RD和第二坝区域DD可以切割模制结构MS1和MS2。例如，如图4中所示，第一坝区域RD和第二坝区域DD均可以沿第三方向Z延伸并且穿透模制结构MS1和MS2。
在一些实施例中，第一坝区域RD和第二坝区域DD可以形成在延伸区域EXT的模制结构MS1和MS2内部。例如，模制结构MS1和MS2可以包括在延伸区域EXT中以台阶方式堆叠的第一垫栅电极WLm。在延伸区域EXT中，第一垫栅电极WLm的至少一部分可以从堆叠在其顶部上的栅电极(例如，WL2n、SSL)暴露。第一坝区域RD和第二坝区域DD可以形成在第一垫栅电极WLm的暴露的区域中。
然而，本公开的技术构思不限于此，第一坝区域RD和/或第二坝区域DD当然可以形成在单元阵列区域CELL的模制结构MS1、MS2内部。
尽管第一垫栅电极WLm仅被示出为包括在第二模制结构MS2中，但是这仅是示例，第一垫栅电极WLm可以被包括在第一模制结构MS1中。
第二坝区域DD可以与第一坝区域RD分离。在一些实施例中，第二坝区域DD可以在第一方向Y上与第一坝区域RD分离。第一坝区域RD与第二坝区域DD之间的间隔距离D1可以是例如约2μm至约5μm。作为示例，第一坝区域RD与第二坝区域DD之间的间隔距离D1可以是约3μm至约4μm。
在一些实施例中，一个或更多个延伸栅极切割区域CNC可以置于第一坝区域RD与第二坝区域DD之间。一个或更多个延伸栅极切割区域CNC可以布置成一行或更多行。尽管图3示出了沿着第二方向X布置的仅一行延伸栅极切割区域CNC置于第一坝区域RD与第二坝区域DD之间，但是这仅是一个示例。在一些实施例中，没有延伸栅极切割区域CNC置于第一坝区域RD与第二坝区域DD之间。
在一些实施例中，第一坝区域RD的一部分和/或第二坝区域DD的一部分可以布置成在第一方向Y上与延伸栅极切割区域CNC的至少一部分叠置。例如，如图3中所示，形成矩形闭合环的第一坝区域RD和第二坝区域DD可以包括均沿第一方向Y延伸的两条第一边。作为示例，两条第一边可以在第一方向Y上与两个延伸栅极切割区域CNC叠置。
在一些实施例中，第一坝区域RD和第二坝区域DD均可以形成为遍及多个延伸栅极切割区域CNC间隔开或布置的距离延伸。例如，如图3中所示，形成矩形闭合环的第一坝区域RD和第二坝区域DD可以包括均沿第二方向X延伸的两条第二边。作为示例，两条第二边可以形成为延伸四个延伸栅极切割区域CNC沿着第二方向X布置的距离。
尽管第一坝区域RD的在第二方向X上的长度和第二坝区域DD的在第二方向X上的长度被示出为相同，但是这仅是示例。例如，第一坝区域RD的在第二方向X上的长度可以大于或小于第二坝区域DD的在第二方向X上的长度。
在一些实施例中，第一坝区域RD的在第一方向Y上的第一长度L1可以大于第二坝区域DD的在第一方向Y上的第二长度L2。例如，第二长度L2可以为第一长度L1的约0.1至约0.9倍。作为示例，第二长度L2可以是第一长度L1的约0.3倍至约0.7倍。在一些实施例中，第一长度L1可以是约2μm至约5μm。作为示例，第一长度L1可以是约3μm至约4μm。因此，第二坝区域DD的周长(当在平面图中观看时)可以小于第一坝区域RD的周长。
在一些实施例中，虚设沟道结构DCH可以置于第一坝区域RD与第二坝区域DD之间。尽管图4仅示出了置于第一坝区域RD与第二坝区域DD之间的一个虚设沟道结构DCH，但是这仅是示例。在一些实施例中，没有虚设沟道结构DCH置于第一坝区域RD与第二坝区域DD之间。
第一坝区域RD和第二坝区域DD均可以包括第二材料图案152、154和156。第二材料图案152、154和156可以填充第一坝区域RD和第二坝区域DD。作为非限制性示例，第二材料图案152、154和156可以包括多晶硅、氧化硅、氮化硅、氮氧化硅以及具有比氧化硅的介电常数低的介电常数的低介电常数(低k)材料中的至少一种。
在一些实施例中，第二材料图案152、154和156可以由多膜或多个膜形成。例如，第二材料图案152、154和156可以包括顺序地堆叠的第一材料膜152、第二材料膜154和第三材料膜156。作为示例，第一材料膜152可以包括氧化硅膜，第二材料膜154可以包括氮化硅膜，并且第三材料膜156可以包括多晶硅膜。
第一垫结构PS1可以形成在第一坝区域RD中。第一坝区域RD可以在模制结构MS1和MS2中限定第一垫结构PS1。例如，第一坝区域RD可以围绕第一垫结构PS1的侧表面。
第二垫结构PS2可以形成在第二坝区域DD中。第二坝区域DD可以在模制结构MS1和MS2中限定第二垫结构PS2。例如，第二坝区域DD可以围绕第二垫结构PS2的侧表面。
第一垫结构PS1和第二垫结构PS2均可以包括交替地堆叠在第一基底100上的多个垫绝缘膜115和多个模制绝缘膜110。例如，每个垫绝缘膜115和每个模制绝缘膜110可以具有平行于第一基底100的上表面延伸的分层结构。垫绝缘膜115和模制绝缘膜110可以沿着第三方向Z交替地堆叠。
垫绝缘膜115可以与栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL中的至少一些堆叠在相同的水平处。如在此所使用的，表述“堆叠在同一水平处”可以表示垫绝缘膜115基于第一基底100的上表面堆叠在基本相同的高度处。例如，如图4中所示，垫绝缘膜115可以与第一垫栅电极WLm下方的栅电极(例如，ECL、GSL、WL11至WL1n以及WL21至WLm)堆叠在同一水平处。垫绝缘膜115可以与第一栅电极(例如，栅电极ECL)堆叠在同一水平处，垫绝缘膜115可以与第二栅电极(例如，栅电极WL21)堆叠在同一水平处等。
在一些实施例中，第一垫结构PS1距第一基底100的上表面的高度可以与第二垫结构PS2距第一基底100的上表面的高度相同。如在此所使用的，术语“相同”的含义不仅指示精确的相等，而且还指示由于工艺余量等而可能发生的小的或微小的差异。第一垫结构PS1的最上面的垫绝缘膜115和第二垫结构PS2的最上面的垫绝缘膜115可以与第一垫栅电极WLm堆叠在同一水平处。
作为非限制性示例，垫绝缘膜115可以包括多晶硅、氧化硅、氮化硅、氮氧化硅以及具有比氧化硅的介电常数低的介电常数的低介电常数(低k)材料中的至少一种。
垫绝缘膜115可以包括与模制绝缘膜110的材料不同的材料。作为示例，模制绝缘膜110可以包括氧化硅膜，并且垫绝缘膜115可以包括氮化硅膜。因此，模制绝缘膜110和垫绝缘膜115可以具有彼此不同的蚀刻选择性。
垫绝缘膜115还可以包括与第二材料图案152、154和156或者第二材料图案152、154和156的膜的材料不同的材料。作为示例，第一材料膜152可以包括氧化硅膜，垫绝缘膜115可以包括氮化硅膜。因此，第一材料膜152和垫绝缘膜115可以具有彼此不同的蚀刻选择性。
第二基底200可以设置在第一基底100下面。例如，第二基底200的上表面可以面对第一基底100的下表面。第一基底100可以形成在第二基底200上。覆盖第二基底200的第五层间绝缘膜240可以形成在第二基底200上。第一基底100可以堆叠在第五层间绝缘膜240的上表面上。
作为非限制性示例，第二基底200可以包括半导体基底(诸如硅基底、锗基底或硅锗基底)。可选地，第二基底200可以包括绝缘体上硅(SOI)基底、绝缘体上锗(GOI)基底等。
外围电路元件PT可以形成在第二基底200的上表面上，并且可以被第五层间绝缘膜240覆盖。外围电路元件PT可以形成控制半导体存储器装置的操作的外围电路(例如，图1的30)。例如，外围电路元件PT可以包括控制逻辑(例如，图1的37)、行解码器(例如，图1的33)、页缓冲器(例如，图1的35)等。
外围电路元件PT可以包括但不限于例如晶体管。例如，外围电路元件PT可以包括诸如晶体管的有源元件以及/或者诸如电容器、电阻器和电感器的无源元件。
至少一个第一贯穿过孔THV可以设置在第一坝区域RD内部。第一贯穿过孔THV可以沿第三方向Z延伸，以穿过第一基底100和第一垫结构PS1。第一贯穿过孔THV可以顺序地穿过第四层间绝缘膜146、第三层间绝缘膜144、第二层间绝缘膜142、第一垫结构PS1和第一基底100。
第一贯穿过孔THV可以不设置在第二坝区域DD内部。第二垫结构PS2可以是其中未形成第一贯穿过孔THV的虚设垫结构。
在一些实施例中，第一贯穿过孔THV可以穿过第一基底100并且可以连接到外围电路元件PT。例如，连接到外围电路元件PT的布线结构PW可以形成在第五层间绝缘膜240内部。第一贯穿过孔THV可以连接到布线结构PW。结果，布线结构PW可以将第一贯穿过孔THV与外围电路元件PT电连接。
在一些实施例中，第一基底100可以包括使第五层间绝缘膜240暴露的基底孔100t。第一层间绝缘膜140可以填充基底孔100t。第一贯穿过孔THV可以设置在基底孔100t内部。结果，第一贯穿过孔THV可以穿透第一层间绝缘膜140并且可以连接到布线结构PW。
在一些实施例中，第一贯穿过孔THV可以连接到相应的栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL。例如，可以形成穿过第二层间绝缘膜至第四层间绝缘膜142、144和146并且连接到栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL中的每者的栅极接触件162。此外，将栅极接触件162和第一贯穿过孔THV连接的连接布线CL可以形成在第四层间绝缘膜146上。第一贯穿过孔THV可以通过连接布线CL和栅极接触件162电连接到栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL中的每者。结果，第一贯穿过孔THV可以将相应的栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL与外围电路元件PT电连接。
在一些实施例中，连接到第一贯穿过孔THV的外围电路元件PT可以包括行解码器(图1的33)。也就是说，第一贯穿过孔THV可以将相应的栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL与行解码器(图1的33)电连接。
坝区域(例如，RD)可以设置在模制结构中，以形成穿透模制结构(例如，MS1、MS2)的贯穿过孔(例如，THV)。然而，坝区域可能由于施加到模制结构的应力而屈曲，这会成为产品可靠性降低的原因。例如，覆盖模制结构的层间绝缘膜(例如，142)可以沿着第一方向Y向模制结构施加应力，导致坝区域的屈曲。
然而，根据一些实施例的存储器装置包括其中未设置第一贯穿过孔THV的第二坝区域DD，因此能够减小施加到其中设置第一贯穿过孔THV的第一坝区域RD的应力。具体地，如上所解释的，第二坝区域DD可以在第一方向Y上与第一坝区域RD间隔开。结果，沿着第一方向Y施加到模制结构MS1和MS2的应力可以分散到第二坝区域DD，并且可以减小施加到第一坝区域RD的应力，如此，能够提供其中产品可靠性得到改善的半导体存储器装置。
图6是用于解释根据一些实施例的半导体存储器装置的剖视图。作为参照，图6是沿着图3的线A-A截取的另一剖视图。为了便于解释，将简要解释或省略上面使用图1至图5解释的内容的重复部分。
参照图6，根据一些实施例的半导体存储器装置包括杂质区107。
杂质区107可以形成在第一基底100中。杂质区107可以沿第一方向Y延伸，并且可以被设置为半导体存储器装置的共源极线(例如，图2的CSL)。
在一些实施例中，块分离区域WLC可以包括导电材料。例如，块分离区域WLC可以包括导电图案以及将模制结构MS1和MS2与导电图案分离的间隔件膜。块分离区域WLC可以包括可以连接到可以被设置为半导体存储器装置的共源极线(例如，图2的CSL)的杂质区107的导电图案。
在一些实施例中，可以省略图4的源极结构105。
图7是用于解释根据一些实施例的半导体存储器装置的布局图。图8是沿着图7的线B-B截取的剖视图。为了便于解释，将简要解释或省略上面使用图1至图5解释的内容的重复部分。
参照图7和图8，根据一些实施例的半导体存储器装置包括第二贯穿过孔DTHV。
第二贯穿过孔DTHV可以设置在第二坝区域DD中。第二贯穿过孔DTHV沿第三方向Z延伸并且可以穿过第二垫结构PS2。例如，第二贯穿过孔DTHV可以顺序地穿过第四层间绝缘膜146、第三层间绝缘膜144、第二层间绝缘膜142和第二垫结构PS2。
在一些实施例中，第二贯穿过孔DTHV可以不连接到外围电路元件PT。第二贯穿过孔DTHV可以延伸到第一基底100中，但是可以不穿过第一基底100。也就是说，第二贯穿过孔DTHV可以是未电连接到外围电路元件PT的虚设贯穿过孔。
在一些实施例中，第二贯穿过孔DTHV可以不连接到相应的栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL。例如，第二贯穿过孔DTHV可以不连接到连接布线CL。
图9是用于解释根据一些实施例的半导体存储器装置的布局图。图10是沿着图9的线C-C截取的剖视图。为了便于解释，将简要解释或省略上面使用图1至图5解释的内容的重复部分。
参照图9和图10，第一垫结构PS1距第一基底100的上表面的高度可以与第二垫结构PS2距第一基底100的上表面的高度不同。
例如，模制结构MS1和MS2可以包括在延伸区域EXT中以台阶方式堆叠的第一垫栅电极WLm和第二垫栅电极WLl。第一垫栅电极WLm可以堆叠在第二垫栅电极WLl上。在延伸区域EXT中，第二垫栅电极WLl可以从堆叠在第二垫栅电极WLl上的栅电极(例如，WLm至WL2n和SSL)暴露。第一坝区域RD可以形成在第一垫栅电极WLm的暴露的区域中，并且第二坝区域DD可以形成在第二垫栅电极WLl的暴露的区域中。
结果，第一垫结构PS1距第一基底100的上表面的高度可以高于第二垫结构PS2距第一基底100的上表面的高度。第一垫结构PS1的最上面的垫绝缘膜115可以与第一垫栅电极WLm堆叠在同一水平处，并且第二垫结构PS2的最上面的垫绝缘膜115可以与第二垫栅电极WLl堆叠在同一水平处。
尽管附图示出了第一垫结构PS1距第一基底100的上表面的高度高于第二垫结构PS2距第一基底100的上表面的高度，但是这仅是示例。作为另一示例，第一坝区域RD可以形成在第二垫栅电极WLl的暴露的区域内部，并且第二坝区域DD可以形成在第一垫栅电极WLm的暴露的区域中。如此，第一垫结构PS1距第一基底100的上表面的高度可以小于第二垫结构PS2距第一基底100的上表面的高度。
尽管第一垫栅电极WLm和第二垫栅电极WLl二者被示出为包括在第二模制结构MS2中，但是这仅是示例，并且第一垫栅电极WLm和/或第二垫栅电极WLl可以被包括在第一模制结构MS1中。
图11是用于解释根据一些实施例的半导体存储器装置的布局图。图12是沿着图11的线D-D截取的剖视图。为了便于解释，将简要解释或省略上面使用图1至图5解释的内容的重复部分。
参照图11和图12，根据一些实施例的半导体存储器装置可以包括交叉栅极切割区域XC。
交叉栅极切割区域XC形成在延伸区域EXT中，并且可以切割多个栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL。此外，交叉栅极切割区域XC可以与延伸栅极切割区域CNC相交。例如，交叉栅极切割区域XC可以沿第二方向X延伸，以在延伸区域EXT中切割模制结构MS1和MS2。在一些实施例中，多个交叉栅极切割区域XC可以沿着第二方向X布置在延伸区域EXT中。
交叉栅极切割区域XC可以与第一坝区域RD间隔开。在一些实施例中，交叉栅极切割区域XC可以在第一方向Y上与第一坝区域RD间隔开。第一坝区域RD与交叉栅极切割区域XC之间的间隔距离可以是例如约2μm至约5μm。作为示例，第一坝区域RD与交叉栅极切割区域XC之间的间隔距离可以是约3μm至约4μm。
尽管交叉栅极切割区域XC被示出为置于第一坝区域RD与第二坝区域DD之间，但是这仅是示例。在一些实施例中，第二坝区域DD可以置于第一坝区域RD与交叉栅极切割区域XC之间。在一些实施例中，第一坝区域RD可以置于交叉栅极切割区域XC与第二坝区域DD之间。
在一些实施例中，交叉栅极切割区域XC可以包括第一材料图案150。第一材料图案150可以填充交叉栅极切割区域XC。在一些实施例中，填充交叉栅极切割区域XC的第一材料图案150可以是填充块分离区域WLC的相同材料。
在一些实施例中，块分离区域WLC、单元栅极切割区域CAC、延伸栅极切割区域CNC和交叉栅极切割区域XC可以形成在同一水平处。
在下文中，将参照图1至图22解释根据示例性实施例的用于制造半导体存储器装置的方法的操作。
图13至图22是用于解释根据一些实施例的用于制造半导体存储器装置的方法的中间阶段图。为了便于解释，将简要解释或省略上面使用图1至图12解释的内容的重复部分。
参照图13和图14，可以在第二基底200上形成第一基底100和初步模制结构pMS。作为参照，图14是沿着图13的线A-A截取的剖视图。
可以在第二基底200上形成第一基底100。例如，可以在第二基底200上形成覆盖第二基底200的第五层间绝缘膜240。可以在第五层间绝缘膜240的上表面上堆叠第一基底100。
可以在第一基底100上形成初步模制结构pMS。例如，可以在第一基底100上形成覆盖第一基底100的第一层间绝缘膜140。可以在第一层间绝缘膜140的上表面上堆叠初步模制结构pMS。初步模制结构pMS可以包括交替地堆叠在第一基底100上的多个牺牲膜115p和多个模制绝缘膜110。
牺牲膜115p和模制绝缘膜110可以具有彼此不同的蚀刻选择性。作为示例，牺牲膜115p可以包括氮化硅膜，并且模制绝缘膜110可以包括氧化硅膜。
在一些实施例中，可以在单元阵列区域CELL的初步模制结构pMS中形成串分离结构SC。串分离结构SC沿第一方向Y延伸，并且可以切割最上面的牺牲膜115p。
可以以台阶方式在延伸区域EXT中堆叠牺牲膜115p。例如，可以以台阶方式使延伸区域EXT的初步模制结构pMS图案化。
参照图15和图16，在初步模制结构pMS中形成沟道结构CH。作为参照，图16是沿着图15的线A-A截取的剖视图。
沟道结构CH可以穿过初步模制结构pMS。沟道结构CH可以与多个牺牲膜115p相交。例如，沟道结构CH可以具有沿第三方向Z延伸的柱形状(例如，圆柱形状)。
在一些实施例中，可以在第一基底100上形成第二层间绝缘膜142。第二层间绝缘膜142可以覆盖初步模制结构pMS。作为非限制性示例，第二层间绝缘膜142可以包括氧化硅、氮氧化硅以及具有比氧化硅的介电常数低的介电常数的低介电常数(低k)材料中的至少一种。
在一些实施例中，可以在延伸区域EXT的初步模制结构pMS中形成具有与沟道结构CH的形状类似的形状的虚设沟道结构DCH。虚设沟道结构DCH可以穿过第二层间绝缘膜142和初步模制结构pMS。
参照图17和图18，在初步模制结构pMS中形成块分离区域WLC、单元栅极切割区域CAC、延伸栅极切割区域CNC、第一坝区域RD和第二坝区域DD。作为参照，图18是沿着图17的线A-A截取的剖视图。
块分离区域WLC可以沿第一方向Y延伸，以切割(例如，完全切割)位于单元阵列区域CELL和延伸区域EXT中的初步模制结构pMS。
单元栅极切割区域CAC可以沿第一方向Y延伸，以切割位于单元阵列区域CELL中的初步模制结构pMS。
延伸栅极切割区域CNC可以沿第一方向Y延伸，以切割位于延伸区域EXT中的初步模制结构pMS。
第一坝区域RD和第二坝区域DD均可以切割初步模制结构pMS。在一些实施例中，第一坝区域RD和第二坝区域DD可以形成在延伸区域EXT的初步模制结构pMS中。第二坝区域DD可以在第一方向Y上与第一坝区域RD间隔开。
第一坝区域RD和第二坝区域DD可以在平行于第一基底100的上表面的平面(例如，沿第一方向Y和第二方向X延伸的平面)中均形成闭合环。结果，可以形成由第一坝区域RD隔离的第一垫结构PS1，并且可以形成由第二坝区域DD隔离的第二垫结构PS2。第一垫结构PS1和第二垫结构PS2可以包括交替地堆叠在第一基底100上的多个牺牲膜115p和多个模制绝缘膜110。
在一些实施例中，块分离区域WLC、单元栅极切割区域CAC、延伸栅极切割区域CNC、第一坝区域RD和第二坝区域DD均可以包括第二材料图案152、154和156。可以形成第二材料图案152、154和156以填充块分离区域WLC、单元栅极切割区域CAC、延伸栅极切割区域CNC、第一坝区域RD和第二坝区域DD。
牺牲膜115p与第二材料图案152、154和156可以具有彼此不同的蚀刻选择性。作为示例，牺牲膜115p可以包括氮化硅膜，并且第一材料膜152可以包括氧化硅膜。
在一些实施例中，块分离区域WLC、单元栅极切割区域CAC、延伸栅极切割区域CNC、第一坝区域RD和第二坝区域DD可以形成在同一水平处。例如，可以同时并且/或者经由单个工艺或操作形成切割初步模制结构的块分离区域WLC、单元栅极切割区域CAC、延伸栅极切割区域CNC、第一坝区域RD和第二坝区域DD。
参照图19，可以去除填充块分离区域WLC、单元栅极切割区域CAC和延伸栅极切割区域CNC的第二材料图案152、154和156。
可以不去除填充第一坝区域RD和第二坝区域DD的第二材料图案152、154和156。例如，可以在初步模制结构pMS上形成可以使块分离区域WLC、单元栅极切割区域CAC和延伸栅极切割区域CNC暴露并且可以覆盖第一坝区域RD和第二坝区域DD的掩模图案。掩模图案可以选择性地去除填充块分离区域WLC、单元栅极切割区域CAC和延伸栅极切割区域CNC的第二材料图案152、154和156。
参照图20，可以去除由块分离区域WLC、单元栅极切割区域CAC和延伸栅极切割区域CNC暴露的牺牲膜115p。
如上所述，由于牺牲膜115p和模制绝缘膜110可以具有彼此不同的蚀刻选择性，所以可以选择性地去除牺牲膜115p。此外，如上所述，由于牺牲膜115p与第二材料图案152、154和156可以具有彼此不同的蚀刻选择性，所以第一垫结构PS1的牺牲膜115p可以由第一坝区域RD保护，并且第二垫结构PS2的牺牲膜115p可以由第二坝区域DD保护。也就是说，可以选择性地去除在第一坝区域RD和第二坝区域DD外部的牺牲膜115p。
结果，可以形成包括交替地堆叠的垫绝缘膜115和模制绝缘膜110的第一垫结构PS1和第二垫结构PS2。
参照图21和图22，形成栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL。
例如，可以在其中牺牲膜115p的部分被去除的区域中形成栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL。也就是说，可以用栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL替换被去除的牺牲膜115p的部分。结果，可以形成包括与模制绝缘膜110交替地堆叠的栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL的模制结构MS1和MS2。
随后，可以形成填充块分离区域WLC、单元栅极切割区域CAC和延伸栅极切割区域CNC的第一材料图案150。
随后，参照图3和图4，可以形成栅极接触件162、位线接触件170、第一贯穿过孔THV、位线BL和连接布线CL。因此，提供了一种用于制造其中改善了产品可靠性的半导体存储器装置的方法。
在下文中，将参照图1至图12以及图23至图25解释包括根据示例性实施例的半导体存储器装置的电子系统。
图23是用于解释根据一些实施例的电子系统的示意性框图。图24是用于解释根据一些实施例的电子系统的示意性透视图。图25是沿着图24的线I-I'截取的示意性剖视图。
参照图23，根据一些实施例的电子系统1000可以包括半导体存储器装置1100以及电连接到半导体存储器装置1100的控制器1200。电子系统1000可以是包括一个或多个半导体存储器装置1100的存储装置，或者可以是包括存储装置的电子装置。例如，电子系统1000可以是包括一个或多个半导体存储器装置1100的SSD装置(固态驱动装置)、USB(通用串行总线)装置、计算系统、医疗装置和/或通信装置。
半导体存储器装置1100可以是非易失性存储器装置(例如，NAND闪存装置)，并且可以是例如上面关于图1至图12描述的半导体存储器装置。半导体存储器装置1100可以包括第一结构1100F以及位于第一结构1100F上的第二结构1100S。
第一结构1100F可以是包括解码器电路(或者被称为“解码器”)1110(例如，图1的行解码器33)、页缓冲器1120(例如，图1的页缓冲器35)和逻辑电路1130(例如，图1的控制逻辑37)的外围电路结构。
第二结构1100S可以包括上面使用图2解释的共源极线CSL、多条位线BL和多个单元串CSTR。单元串CSTR可以通过至少一条字线WL、至少一条串选择线SSL和至少一条地选择线GSL连接到解码器电路1110。此外，单元串CSTR可以通过位线BL连接到页缓冲器1120。
共源极线CSL和单元串CSTR可以通过从第一结构1100F延伸到第二结构1100S的第一连接布线1115电连接到解码器电路1110。在一些实施例中，第一连接布线1115可以对应于上面参照图1至图12解释的第一贯穿过孔THV。也就是说，第一贯穿过孔THV可以将相应的栅电极ECL、GSL、WL和SSL与解码器电路1110(例如，图1的行解码器33)电连接。
在一些实施例中，位线BL可以通过从第一结构1100F延伸到第二结构1100S的第二连接布线1125电连接到页缓冲器1120。
半导体存储器装置1100可以通过电连接到逻辑电路1130(例如，图1的控制逻辑37)的至少一个I/O垫1101与控制器1200通信。I/O垫1101可以通过从第一结构1100F延伸到第二结构1100S的I/O连接布线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口(或者被称为“主机I/F”)1230。在一些实施例中，电子系统1000可以包括多个半导体存储器装置1100，并且在这种情况下，控制器1200可以控制多个半导体存储器装置1100。
处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以根据预定固件来操作，并且可以控制NAND控制器1220来访问半导体存储器装置1100。NAND控制器1220可以包括处理与半导体存储器装置1100的通信的NAND接口(或者被称为“NAND I/F”)1221。可以通过NAND接口1221传输用于控制半导体存储器装置1100的控制命令、待记录在半导体存储器装置1100的存储器单元晶体管MCT中的数据、待从半导体存储器装置1100的存储器单元晶体管MCT读取的数据等。主机接口1230可以提供电子系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体存储器装置1100。
参照图24和图25，根据一些实施例的电子系统可以包括主板2001、安装在主板2001上的主控制器2002、一个或更多个半导体封装件2003以及DRAM(动态随机存取存储器)2004。半导体封装件2003和DRAM 2004可以通过形成在主板2001上的布线图案2005连接到主控制器2002。
主板2001可以包括包含结合到外部主机的多个引脚的连接器2006。在连接器2006中，多个引脚的数量和布置可以根据电子系统2000与外部主机之间的通信接口而变化。在一些实施例中，电子系统2000可以根据诸如用于USB的M-Phy、PCI-Express(外围组件互连高速)、SATA(串行高级技术附件)和UFS(通用闪存)的接口中的任一个来与外部主机通信。在一些实施例中，电子系统2000可以由通过连接器2006从外部主机供应的电力来操作。电子系统2000还可以包括将从外部主机供应的电力分配给主控制器2002和半导体封装件2003的PMIC(电力管理集成电路)。
主控制器2002可以将数据记录在半导体封装件2003中并且/或者从半导体封装件2003读取数据，并且可以改善电子系统2000的操作速度。
DRAM 2004可以是被构造为减轻作为数据存储区域的半导体封装件2003与外部主机之间的速度差的缓冲存储器。包括在电子系统2000中的DRAM 2004还可以用作一种高速缓冲存储器，并且还可以在半导体封装件2003的控制操作中提供用于临时存储数据的空间。当DRAM 2004被包括在电子系统2000中时，主控制器2002还可以包括除了用于控制半导体封装件2003的NAND控制器之外的用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b均可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b均可以包括封装件基底2100、位于封装件基底2100上的半导体芯片2200、设置在每个半导体芯片2200的下表面上的粘合层2300、被构造为使半导体芯片2200和封装件基底2100电连接的连接结构2400以及覆盖位于封装件基底2100上的半导体芯片2200和连接结构2400的模制层2500。
封装件基底2100可以是包括上垫2130的印刷电路板。每个半导体芯片2200可以包括I/O垫2210。I/O垫2210可以对应于图23的I/O垫1101。
每个半导体芯片2200可以包括第一结构3100以及堆叠在第一结构3100上的第二结构3200。每个半导体芯片2200可以包括上面使用图1至图12解释的半导体存储器装置。作为示例，第一结构3100可以包括上面使用图3和图4解释的第二基底200和第五层间绝缘膜240。另外，作为示例，第二结构3200可以包括上面使用图3和图4解释的第一基底100、模制结构MS1和MS2、沟道结构CH、位线BL、块分离区域WLC、单元栅极切割区域CAC、延伸栅极切割区域CNC、第一坝区域RD、第二坝区域DD、第一垫结构PS1和第二垫结构PS2。
在一些实施例中，连接结构2400可以是将I/O垫2210和上垫2130电连接的接合布线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200可以以接合布线方式彼此电连接，并且可以电连接到封装件基底2100的上垫2130。在一些实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200还可以通过包括贯穿硅过孔(又称为“硅通孔”)(TSV)的连接结构或其他连接结构代替接合布线型连接结构2400彼此电连接。
在一些实施例中，主控制器2002和半导体芯片2200也可以被包括在单个封装件中。在一些实施例中，主控制器2002和半导体芯片2200可以安装在与主板2001不同的单独的插入板上，并且主控制器2002和半导体芯片2200也可以通过形成在插入板上的布线彼此连接。
在一些实施例中，封装件基底2100可以是印刷电路板。封装件基底2100可以包括封装件基底主体部2120、设置在封装件基底主体部2120的上表面上的上垫2130、设置在封装件基底主体部2120的下表面上或通过下表面暴露的下垫2125以及将封装件基底主体部2120内部的上垫2130和下垫2125电连接的内布线2135。上垫2130可以电连接到连接结构2400。如图24中所示，下垫2125可以通过导电连接件2800连接到电子系统2000的主板2010的布线图案2005。
在总结详细描述时，本领域技术人员将理解的是，可以在基本不脱离本发明构思的原理的情况下对优选实施例进行许多变化和修改。因此，公开的所公开的示例性实施例仅在一般和描述性意义上使用，而不是出于限制的目的。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：
模制结构，包括交替地堆叠在第一基底上的模制绝缘膜和栅电极；
沟道结构，穿透模制结构并且与栅电极相交；
块分离区域，沿与第一基底的上表面平行的第一方向延伸并且切割模制结构；
第一坝区域，在与第一基底的上表面平行的平面中具有闭合环并且切割模制结构；
第二坝区域，在第一方向上与第一坝区域间隔开，在与第一基底的上表面平行的平面中具有闭合环并且切割模制结构；
垫绝缘膜，位于第一坝区域和第二坝区域中，垫绝缘膜与模制绝缘膜交替地堆叠并且包括与模制绝缘膜的材料不同的材料；以及
贯穿过孔，位于第一坝区域中，贯穿过孔穿过第一基底、模制绝缘膜和垫绝缘膜，
其中，第二坝区域没有贯穿过孔。
2.根据权利要求1所述的半导体存储器装置，其中，至少一个栅电极和至少一个垫绝缘膜距第一基底的上表面的距离相等。
3.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括覆盖位于第一基底上的模制结构的层间绝缘膜。
4.根据权利要求1所述的半导体存储器装置，其中，第一坝区域的在第一方向上的第一长度大于第二坝区域的在第一方向上的第二长度。
5.根据权利要求4所述的半导体存储器装置，其中，第二长度是第一长度的0.1倍至0.9倍。
6.根据权利要求4所述的半导体存储器装置，其中，第一长度是2μm至5μm。
7.根据权利要求1所述的半导体存储器装置，其中，每个模制绝缘膜包括氧化硅膜，并且其中，每个垫绝缘膜包括氮化硅膜。
8.根据权利要求1所述的半导体存储器装置，其中，第一坝区域和第二坝区域均包括与垫绝缘膜的材料不同的材料。
9.根据权利要求8所述的半导体存储器装置，其中，每个垫绝缘膜包括氮化硅膜，并且第一坝区域和第二坝区域均包括氧化硅膜。
10.根据权利要求1所述的半导体存储器装置，其中，所述半导体存储器装置还包括：
第二基底，包括面对第一基底的下表面的上表面；以及
外围电路元件，位于第二基底的上表面上，
其中，贯穿过孔连接到外围电路元件。
11.根据权利要求10所述的半导体存储器装置，其中，贯穿过孔将栅电极中的一个栅电极与外围电路元件连接。
12.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
位线，在模制结构上沿与第一基底的上表面平行并且与第一方向相交的第二方向延伸，其中，位线连接到沟道结构。
13.一种半导体存储器装置，所述半导体存储器装置包括：
第一基底，包括在第一方向上布置的单元阵列区域和延伸区域；
模制结构，包括交替地堆叠在第一基底的上表面上的模制绝缘膜和栅电极；
沟道结构，位于单元阵列区域中，沟道结构穿过模制结构并且与栅电极相交；
第一坝区域，位于延伸区域中，第一坝区域在与第一基底的上表面平行的平面中具有闭合环并且切割模制结构；
第二坝区域，位于延伸区域中，第二坝区域在第一方向上与第一坝区域间隔开，在与第一基底的上表面平行的平面中具有闭合环并且切割模制结构；
垫绝缘膜，位于第一坝区域和第二坝区域中，垫绝缘膜与模制绝缘膜交替地堆叠并且包括与模制绝缘膜的材料不同的材料；
第二基底，包括面对第一基底的下表面的上表面；
外围电路元件，位于第二基底的上表面上；以及
第一贯穿过孔，位于第一坝区域中，第一贯穿过孔穿过第一基底、模制绝缘膜和垫绝缘膜，并且将栅电极中的一个栅电极与外围电路元件连接。
14.根据权利要求13所述的半导体存储器装置，其中，第二坝区域没有贯穿过孔。
15.根据权利要求13所述的半导体存储器装置，其中，第一坝区域的在第一方向上的第一长度大于第二坝区域的在第一方向上的第二长度。
16.根据权利要求13所述的半导体存储器装置，所述半导体存储器装置还包括置于第一基底与模制结构之间的源极结构，
其中，沟道结构包括半导体图案以及位于半导体图案与栅电极之间的信息存储膜，并且
其中，源极结构穿过信息存储膜并且与半导体图案接触。
17.根据权利要求13所述的半导体存储器装置，其中，第一坝区域和第二坝区域均包括顺序地堆叠的氧化硅膜、氮化硅膜和多晶硅膜。
18.根据权利要求13所述的半导体存储器装置，所述半导体存储器装置还包括：
层间绝缘膜，位于第二基底的上表面上，层间绝缘膜覆盖外围电路元件；以及
布线结构，位于层间绝缘膜中，布线结构将外围电路元件和第一贯穿过孔连接。
19.根据权利要求13所述的半导体存储器装置，所述半导体存储器装置还包括：
第二贯穿过孔，位于第二坝区域中，第二贯穿过孔穿透模制绝缘膜和垫绝缘膜，
其中，第二贯穿过孔与外围电路元件断开。
20.一种半导体存储器装置，所述半导体存储器装置包括：
第一基底；
模制结构，包括多个交替地堆叠的模制绝缘膜和栅电极；
沟道结构，穿透模制结构并且与栅电极相交；
第一块分离区域和第二块分离区域，沿与第一基底的上表面平行的第一方向延伸，并且切割模制结构；
第一坝区域和第二坝区域，位于第一块分离区域与第二块分离区域之间并且彼此间隔开，第一坝区域和第二坝区域均切割模制结构并且当在平面图中观看时均具有闭合环；
垫绝缘膜，位于第一坝区域和第二坝区域中，垫绝缘膜与模制绝缘膜交替地堆叠并且包括与模制绝缘膜的材料不同的材料；以及
贯穿过孔，位于第一坝区域中，贯穿过孔穿过第一基底、模制绝缘膜和垫绝缘膜，
其中，第二坝区域在平面图中具有比第一坝区域的周长小的周长。
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