CN115547983A - 集成电路装置和包括其的电子系统 - Google Patents

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金素罗
朴海莉
柳贵衍
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Abstract

提供一种集成电路装置和电子系统。根据本发明构思的集成电路装置包括：半导体衬底，其包括单元区和连接区；栅极堆叠件，其包括多个栅电极和多个绝缘层，多个栅电极和多个绝缘层在水平方向上在半导体衬底的主表面上延伸，并且在竖直方向上交替地堆叠在半导体衬底的主表面上，栅极堆叠件在连接区中具有阶梯结构；以及连接区中的多个接触插塞，其中，在连接区的一部分中，多个栅电极中的位于最下层中的第一栅电极在水平方向上的第一长度小于位于第一栅电极上方的第二栅电极在水平方向上的第二长度。

Description

集成电路装置和包括其的电子系统
相关申请的交叉引用
本申请基于并要求于2021年6月30日在韩国知识产权局提交的韩国专利申请No.10-2021-0085766的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本公开涉及集成电路装置。
背景技术
集成电路装置的集成密度可增大以满足具有优异性能和经济可行性的产品。具体地说，集成电路装置的集成密度可为决定产品经济可行性的重要因素。因为二维存储器装置的集成密度主要由单位存储器单元占据的面积确定，所以二维存储器装置的集成密度可受到精细图案形成技术的水平的严重影响。然而，昂贵设备可用于形成精细图案，并且芯片裸片的面积会受限，因此，二维存储器装置的集成密度的增大仍然会受限。因此，可需要具有三维结构的竖直存储器装置。
发明内容
本发明构思提供了一种具有竖直存储器装置的集成电路装置，其中通过在布置有虚设接触插塞的连接区中形成具有相对短的水平长度的地选择线来预先阻止/防止经由虚设接触插塞出现泄漏电流。
本发明构思不限于上述问题，并且本领域普通技术人员可从下面的公开中清楚地理解未提及的其它问题。
根据本发明构思的一些实施例，提供了一种集成电路装置，该集成电路装置包括：半导体衬底，其包括单元区和邻近于单元区的连接区；栅极堆叠件，其包括多个栅电极和多个绝缘层，多个栅电极和多个绝缘层在水平方向上在半导体衬底的主表面上延伸，并且在竖直方向上交替地堆叠在半导体衬底的主表面上，栅极堆叠件在连接区中具有阶梯结构；沟道结构，其在单元区中，并且在竖直方向上延伸穿过多个栅电极；以及连接区中的多个接触插塞，其中，在连接区的一部分中，多个栅电极中的位于最下层中的第一栅电极在水平方向上的第一长度小于位于第一栅电极上方的第二栅电极在水平方向上的第二长度。
根据本发明构思的一些实施例，提供了一种集成电路装置，该集成电路装置包括：半导体衬底，其包括单元区和邻近于单元区并且包括彼此相邻的第一部分和第二部分的连接区；第一栅极堆叠件，其包括在水平方向上在半导体衬底的主表面上延伸并且在竖直方向上交替地堆叠在半导体衬底的主表面上的多个栅电极和多个绝缘层，第一栅极堆叠件在连接区中具有阶梯结构；沟道结构，其在单元区中，并且在竖直方向上延伸穿过多个栅电极；以及连接区中的多个接触插塞。此外，集成电路装置可包括第二栅极堆叠件。在连接区的第一部分中，第一栅极堆叠件的多个栅电极中的位于最下层中的第一栅电极在水平方向上的第一长度小于第一栅极堆叠件的位于第一栅电极上方的第二栅电极在水平方向上的第二长度，并且多个接触插塞中的邻近于第一栅电极的第一接触插塞与半导体衬底直接接触，而不与第一栅电极直接接触；并且在连接区的第二部分中，第二栅极堆叠件的最下面的第一栅电极的第一长度大于第二栅极堆叠件的位于第二栅极堆叠件的第一栅电极上方的第二栅电极的第二长度，并且多个接触插塞中的第二接触插塞与第二栅极堆叠件的第一栅电极直接接触。
根据本发明构思的一些实施例，提供了一种电子系统，该电子系统包括：主衬底；主衬底上的集成电路装置；以及控制器，其在主衬底上，并且电连接至集成电路装置，其中，集成电路装置包括：半导体衬底，其包括单元区和邻近于单元区的连接区；栅极堆叠件，其包括在水平方向上在半导体衬底的主表面上延伸并且在竖直方向上交替地堆叠在半导体衬底的主表面上的多个栅电极和多个绝缘层，栅极堆叠件在连接区中具有阶梯结构；沟道结构，其在单元区中，并且在竖直方向上延伸穿过多个栅电极；以及连接区中的多个接触插塞，其中，在连接区的一部分中，多个栅电极中的位于最下层中的第一栅电极在水平方向上的第一长度小于位于第一栅电极上方的第二栅电极在水平方向上的第二长度。
附图说明
从下面结合附图的详细描述中将更清楚地理解本发明构思的实施例，在附图中：
图1是根据本发明构思的实施例的集成电路装置的框图；
图2是根据本发明构思的实施例的集成电路装置中的存储器单元阵列的等效电路图；
图3是根据本发明构思的实施例的集成电路装置中的组件的顶视图；
图4是沿着图3的线IV-IV'截取的截面图，图5是沿着图3的线V-V'截取的截面图，图6是沿着图3的线VI-VI'截取的截面图，图7是图4的部分VII的放大图，图8是图4的部分VIII的放大图，并且图9是图4的部分IX的放大图。
图10至图13是根据本发明构思的其它实施例的集成电路装置的截面图；
图14是根据本发明构思的实施例的包括集成电路装置的电子系统的框图；
图15是根据本发明构思的实施例的包括集成电路装置的电子系统的立体图；以及
图16和图17是根据本发明构思的实施例的各自包括集成电路装置的半导体封装件的截面图。
具体实施方式
下文中，参照附图详细描述本发明构思的实施例。
图1是根据本发明构思的实施例的集成电路装置10的框图。
参照图1，集成电路装置10可包括存储器单元阵列20和外围电路30。
存储器单元阵列20包括多个存储器单元块BLK1、BLK2、…和BLKn。多个存储器单元块BLK1、BLK2、…和BLKn中的每一个可包括多个存储器单元。多个存储器单元块BLK1、BLK2、…和BLKn可通过位线BL、字线WL、串选择线SSL和地选择线GSL连接至外围电路30。
存储器单元阵列20可通过位线BL连接至页缓冲器34，并且通过字线WL、串选择线SSL和地选择线GSL连接至行解码器32。在存储器单元阵列20中，多个存储器单元块BLK1、BLK2、…和BLKn中包括的多个存储器单元中的每一个可为闪速存储器单元。存储器单元阵列20可包括三维存储器单元阵列。三维存储器单元阵列可包括多个NAND串，并且多个NAND串中的每一个可包括连接至竖直堆叠的多条字线WL的多个存储器单元。
外围电路30可包括行解码器32、页缓冲器34、数据输入输出(I/O)电路36和控制逻辑38。虽然未示出，外围电路30还可包括各种电路，诸如被配置为生成集成电路装置10的操作所需的各种电压的电压生成电路、被配置为校正从存储器单元阵列20读取的数据的错误的错误校正电路、以及输入输出接口。
外围电路30可以从集成电路装置10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且将数据DATA发送至集成电路装置10外部的装置和从集成电路装置10外部的装置接收数据DATA。
下面具体描述外围电路30的配置。
行解码器32可以响应于来自外部(例如，来自外围电路30的外部)的地址ADDR选择多个存储器单元块BLK1、BLK2、…和BLKn中的至少一个，并且选择所选择的存储器单元块的字线WL、串选择线SSL和地选择线GSL。行解码器32可将用于执行存储器操作的电压递送至所选择的存储器单元块的字线WL。
页缓冲器34可通过位线BL连接至存储器单元阵列20。页缓冲器34可在编程操作期间作为写驱动器操作，以将根据将被存储在存储器单元阵列20中的数据DATA的电压施加至位线BL，并且在读操作期间作为读出放大器操作，以读出存储在存储器单元阵列20中的数据DATA。页缓冲器34可响应于从控制逻辑38提供的控制信号PCTL操作。
数据输入输出电路36可通过数据线DL连接至页缓冲器34。在编程操作期间，数据输入输出电路36可以从存储器控制器(未示出)接收数据DATA，并且基于从控制逻辑38提供的列地址C_ADDR将数据DATA作为编程数据提供至页缓冲器34。在读操作期间，数据输入输出电路36可基于从控制逻辑38提供的列地址C_ADDR将存储在页缓冲器34中的数据DATA作为读数据提供至存储器控制器。数据输入输出电路36可将输入地址或指令递送至控制逻辑38或行解码器32。
控制逻辑38可以从存储器控制器接收命令CMD和控制信号CTRL。控制逻辑38可以将行地址R_ADDR提供至行解码器32，并将列地址C_ADDR提供至数据输入输出电路36。控制逻辑38可响应于控制信号CTRL生成将在集成电路装置10内使用的各种类型的内部控制信号。例如，控制逻辑38可在诸如编程操作或擦除操作的存储器操作期间调整将被提供至字线WL和位线BL的电压电平。
图2是根据本发明构思的实施例的集成电路装置中的存储器单元阵列MCA的等效电路图。
参照图2，示出了具有竖直沟道结构的竖直NAND闪速存储器装置的等效电路图作为示例。
存储器单元阵列MCA可包括多个存储器单元串MS。存储器单元阵列MCA可包括多条位线BL(例如，位线BL1至BLm)、多条字线WL(例如，字线WL1至WLn)、至少一条串选择线SSL、至少一条地选择线GSL和公共源极线CSL。
多个存储器单元串MS可形成在多条位线BL与公共源极线CSL之间。虽然图2示出了多个存储器单元串MS中的每一个包括两条串选择线SSL，但是本发明构思不限于此。例如，多个存储器单元串MS中的每一个可包括一条串选择线SSL。
多个存储器单元串MS中的每一个可包括串选择晶体管SST、地选择晶体管GST和多个存储器单元晶体管MC1、MC2、…、MCn-1和MCn。串选择晶体管SST的漏极区可连接至位线BL，地选择晶体管GST的源极区可连接至公共源极线CSL。公共源极线CSL可为多个地选择晶体管GST的源极区共同连接至的区域。
串选择晶体管SST可连接至串选择线SSL，地选择晶体管GST可连接至地选择线GSL。多个存储器单元晶体管MC1、MC2、…、MCn-1和MCn可分别连接至多条字线WL。
图3是根据本发明构思的实施例的集成电路装置100中的组件的顶视图，图4是沿着图3的线IV-IV'截取的截面图，图5是沿着图3的线V-V'截取的截面图，图6是沿着图3的线VI-VI'截取的截面图，图7是图4的部分VII的放大图，图8是图4的部分VIII的放大图，图9是图4的部分IX的放大图。
参照图3至图9，集成电路装置100可包括具有存储器单元区MCR和连接区CON的单元阵列结构CS。
存储器单元区MCR可为其中形成有上面已参照图2描述的NAND类型的竖直沟道结构的存储器单元阵列MCA的区域。连接区CON可为其中形成有将外围电路区(未示出)电连接至形成在存储器单元区MCR中的存储器单元阵列MCA的焊盘部分PAD的区域。
半导体衬底101可包括半导体材料，例如，IV族半导体材料、III-V族化合物半导体材料或者II-VI族氧化物半导体材料。例如，IV族半导体材料可包括硅(Si)、锗(Ge)或SiGe。半导体衬底101可设为块晶圆或者其上形成有外延层的晶圆。在其它实施例中，半导体衬底101可包括绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。
栅极堆叠件GS可在平行于半导体衬底101的主表面的第一水平方向(X方向)和第二水平方向(Y方向)上在半导体衬底101上延伸。栅极堆叠件GS可包括多个栅电极130和多个绝缘层140，多个栅电极130和多个绝缘层140可在竖直方向(Z方向)上交替地堆叠在半导体衬底101的上表面上。另外，上绝缘层150可在栅极堆叠件GS的顶部上。
栅电极130可包括埋置的导电层132和包围埋置的导电层132的上表面、下表面和侧表面的绝缘衬垫134。例如，埋置的导电层132可包括诸如钨的金属、诸如硅化钨的金属硅化物、掺杂的多晶硅或其组合。在一些实施例中，绝缘衬垫134可包括诸如氧化铝的高k材料。
多个栅电极130可对应于(例如，可包括/提供)构成上面参照图2描述的存储器单元串MS的地选择线GSL、字线WL和至少一条串选择线SSL。例如，多个栅电极130中的位于最下层的栅电极130可用作地选择线GSL，多个栅电极130中的位于最高层的栅电极130可用作串选择线SSL，并且其它栅电极130可用作字线WL。因此，可提供其中地选择晶体管GST、串选择晶体管SST和它们之间的多个存储器单元晶体管MC1、MC2、…、MCn-1和MCn串联连接的存储器单元串MS。
这里，为了便于描述，多个栅电极130中的位于最下层的栅电极130被称作第一栅电极130_1，并且多个栅电极130中的位于第二最下层中的栅电极130被称作第二栅电极130_2。也就是说，第一栅电极130_1可用作地选择线GSL，第二栅电极130_2可用作字线WL。然而，第一栅电极130_1和第二栅电极130_2不限于此。
多个字线切割部分170可在第一水平方向(X方向)上在半导体衬底101上延伸。布置在一对字线切割部分170之间的栅极堆叠件GS可构成一个块，并且一对字线切割部分170可在第二水平方向(Y方向)上限制栅极堆叠件GS的宽度。因此，多个栅极堆叠件GS可通过字线切割部分170在第二水平方向(Y方向)上彼此分离。字线切割部分170可包括绝缘间隔件172和绝缘分离层174。也就是说，字线切割部分170可包括绝缘结构。多个公共源极区CSR可形成在半导体衬底101中。多个公共源极区CSR可为其中以高密度掺杂杂质的杂质区。
多个沟道结构160可通过穿过多个栅电极130从半导体衬底101的上表面在竖直方向(Z方向)上在存储器单元区MCR中延伸。多个沟道结构160可被布置为在第一水平方向(X方向)和第二水平方向(Y方向)上彼此通过特定(例如，预定)距离分离。多个沟道结构160可按照z字形或交错形状布置。
多个沟道结构160中的每一个可被形成为在穿过栅极堆叠件GS的沟道孔160H内延伸。多个沟道结构160中的每一个可包括栅极绝缘层162、沟道层164、埋置的绝缘层166和导电插塞168。栅极绝缘层162和沟道层164可按次序布置在沟道孔160H的侧壁上。例如，栅极绝缘层162可共形地布置在沟道孔160H的侧壁上，并且沟道层164可共形地布置在沟道孔160H的侧壁和底部上。沟道孔160H的剩余空间中(例如，填充该空间)的埋置的绝缘层166可在沟道层164上。与沟道层164接触并且阻挡沟道孔160H的入口(例如，顶部)的导电插塞168可位于沟道孔160H的上侧。在其它实施例中，可省略埋置的绝缘层166，并且沟道层164可按照柱形形成在沟道孔160H的剩余部分中(例如，填充沟道孔160H的剩余部分)。
多个沟道结构160可与半导体衬底101接触。在一些实施例中，沟道层164可被布置为在沟道孔160H的底部与半导体衬底101的上表面接触。在其它实施例中，具有特定(例如，预定)高度的接触半导体层(未示出)可在沟道孔160H的底部形成在半导体衬底101上，沟道层164可通过接触半导体层电连接至半导体衬底101。
栅极绝缘层162可具有在沟道层164的外壁上依次包括隧穿电介质层162A、电荷存储层162B和阻挡电介质层162C的结构。构成栅极绝缘层162的隧穿电介质层162A、电荷存储层162B和阻挡电介质层162C的相对厚度不限于图7和图8所示的那些，而是可不同地改变。
隧穿电介质层162A可包括氧化硅、氧化铪、氧化铝、氧化锆、氧化钽等。电荷存储层162B是可以存储已经从沟道层164穿过隧穿电介质层162A的电子的区域，并且可以包括氮化硅、氮化硼、硅硼氮化物或掺有杂质的多晶硅。阻挡电介质层162C可包括氧化硅、氮化硅或具有比氧化硅高的介电常数的金属氧化物。
在一个块中，在顶视图中，多个栅电极130中的位于最高层的栅电极130可通过串分离绝缘层(未示出)划分为两部分。这两部分可构成上面参照图2描述的串选择线SSL。
在连接区CON中，栅电极130的端部可被称为焊盘部分PAD，并且可布置覆盖焊盘部分PAD的至少一个侧表面的覆盖绝缘层120。在连接区CON中，多个栅电极130可延伸以在在竖直方向(Z方向)上远离半导体衬底101的上表面的同时在第一水平方向(X方向)上具有逐渐减小的长度。也就是说，在连接区CON中，多个栅电极130可具有阶梯结构。
在根据本发明构思的集成电路装置100中，在顶视图中，连接区CON中的多个栅电极130的端部可在第二水平方向(Y方向)上具有凹凸形状。凹凸形状可交替地具有矩形的突出部分和凹陷部分。也就是说，连接区CON可包括栅电极130被形成为在第一水平方向(X方向)上相对较短的第一部分CON1和栅电极130被形成为在第一水平方向(X方向)上相对较长的第二部分CON2。因此，栅电极130在第一水平方向(X方向)上在第二部分CON2中比在第一部分CON1中长。第二部分CON2和第一部分CON1在第二水平方向(Y方向)上彼此交替。多个栅极堆叠件GS的各自的第一栅电极130_1是那些栅极堆叠件GS的最下面的栅电极130。如图3至图5所示，在第一水平方向(X方向)上，在连接区CON的第一部分CON1中的栅极堆叠件GS中的栅电极130中的最下面的一个比在连接区CON的第二部分CON2中的另一栅极堆叠件GS中的栅电极130中的最下面的一个短。
在连接区CON中，通过穿过覆盖绝缘层120和绝缘层140连接至栅电极130的焊盘部分PAD的接触插塞CNT可在接触孔CNTH中。接触插塞CNT可具有锥形柱形状，其具有从上区至下区在竖直方向(Z方向)上朝着半导体衬底101逐渐减小的宽度。也就是说，接触插塞CNT的下表面的宽度W1可小于其上表面的宽度W2。这种特征可应用于半导体衬底101的主(例如，上)表面上的所有接触插塞CNT。
这里，接触插塞CNT可根据其布置位置被划分为第一接触插塞CNT1和第二接触插塞CNT2。也就是说，接触插塞CNT可包括与阶梯结构的最下层接触的第一接触插塞CNT1和在X方向上在第一接触插塞CNT1与存储器单元区MCR之间的多个第二接触插塞CNT2。换句话说，存储器单元区MCR和第一接触插塞CNT1之间的水平距离可大于存储器单元区MCR和多个第二接触插塞CNT2之间的水平距离。
另外，第一接触插塞CNT1可再次根据其布置位置被划分为虚设接触插塞CNT1D和地接触插塞CNT1G。虚设接触插塞CNT1D可与半导体衬底101直接接触(即，物理上接触)，而不与第一栅电极130_1直接接触。与此不同的是，地接触插塞CNT1G可与第一栅电极130_1直接接触，并且可不与半导体衬底101接触。
也就是说，虚设接触插塞CNT1D在竖直方向(Z方向)上的第一高度H1可大于地接触插塞CNT1G在竖直方向(Z方向)上的第二高度H2。因此，在连接区CON的第一部分CON1中，第一栅电极130_1和第二栅电极130_2中的每一个的端部的侧壁可被布置为面对第一接触插塞CNT1的侧壁。与此不同的是，在连接区CON的第二部分CON2中，第二栅电极130_2的端部的侧壁可面对第一接触插塞CNT1的侧壁，但是第一栅电极130_1的端部的侧壁可不面对第一接触插塞CNT1的侧壁。
在根据本发明构思的集成电路装置100中，在连接区CON的第一部分CON1中，多个栅电极130中的位于最下层的第一栅电极130_1在第一水平方向(X方向)上的第一长度130_1L1可小于直接位于第一栅电极130_1上方的第二栅电极130_2在第一水平方向(X方向)上的第二长度130_2L1。与此不同的是，在连接区CON的第二部分CON2中，第一栅电极130_1(第二部分CON2中的最下面的一个栅电极130)在第一水平方向(X方向)上的第一长度130_1L2可大于第二栅电极130_2(第二部分CON2中的次下的一个栅电极130)在第一水平方向(X方向)上的第二长度130_2L2。
位线接触件BLC可通过穿过上绝缘层150与沟道结构160的导电插塞168接触，并且与位线接触件BLC接触的位线BL可在第二水平方向(Y方向)上在上绝缘层150上延伸。另外，在连接区CON中，导电线ML可形成在上绝缘层150上。虽然未示出，但是上支承层可进一步形成在上绝缘层150与位线BL之间以及上绝缘层150与导电线ML之间。在一些实施例中，导电线ML可电连接至地接触插塞CNT1G的上表面。与此不同的是，导电线ML可不连接至虚设接触插塞CNT1D的上表面。也就是说，虚设接触插塞CNT1D可处于浮置状态。
近来，随着栅极堆叠件GS的高度增大，接触插塞CNT的高宽比(即，接触插塞CNT的高度与接触插塞CNT的宽度的比率)可增大。具体地说，在栅极堆叠件GS包括多个栅电极130的结构中，接触插塞CNT的高宽比可较大。因此，与第一栅电极130_1接触的第一接触插塞CNT1的高宽比可大于多个第二接触插塞CNT2中的每一个的高宽比。
在具有普通三维结构的竖直存储器装置中，虚设接触插塞可在连接区中的不需要接触插塞的一部分上均匀布置，以充分地/有效地执行光刻工艺和蚀刻工艺。然而，由于半导体制造工艺可非常复杂，可能出现一些虚设接触插塞通过完全穿过多个栅电极中的位于最下层的栅电极(例如，地选择线)而与半导体衬底直接接触的不期望的现象。在这种情况下，可能存在泄漏电流通过虚设接触插塞从多个栅电极中的位于最下层的栅电极流动至半导体衬底的问题。
为了解决该问题，根据本发明构思的集成电路装置100可被设计为通过在连接区CON的布置了虚设接触插塞CNT1D的第一部分CON1中形成具有相对短的水平长度的第一栅电极130_1将虚设接触插塞CNT1D与第一栅电极130_1完全分离。
这样，在集成电路装置100中，可预先阻止/防止当一些虚设接触插塞CNT1D穿过第一栅电极130_1时可能出现的泄漏电流的问题。
根据本发明构思的集成电路装置100可以充分地/有效地抑制诸如泄漏电流的故障，因此，制造工艺的难度可降低，并且产品的可靠性可提高。
图10至图13是根据本发明构思的其它实施例的集成电路装置200、300、400和500的截面图。
下面描述的构成集成电路装置200、300、400和500的多数组件和形成这些组件的材料可与上面参照图3至图9描述的集成电路装置100的那些基本相同或相似。因此，为了便于描述，主要描述与上述集成电路装置100的差异。
参照图10，集成电路装置200可包括外围电路结构PS和布置在比外围电路结构PS的竖直水平高度更高的竖直水平高度上的单元阵列结构CS。
根据当前实施例的集成电路装置200可具有单元阵列结构CS在外围电路结构PS上方的外围上单元(COP)结构。基础结构110可在外围电路结构PS与单元阵列结构CS之间。
外围电路结构PS可包括半导体衬底101上的外围电路晶体管60TR和外围电路布线70。在半导体衬底101中，有源区AC可由器件分离层102限定，并且多个外围电路晶体管60TR可形成在有源区AC上。多个外围电路晶体管60TR中的每一个可包括外围电路栅极60G和在外围电路栅极60G的相对侧布置在半导体衬底101的一部分中的源极/漏极区62。
外围电路布线70包括多个外围电路接触件72和多个外围电路金属层74。覆盖外围电路晶体管60TR和外围电路布线70的层间绝缘层80可位于半导体衬底101上。多个外围电路金属层74可具有包括位于不同竖直水平高度的多个金属层的多层结构。虽然图10示出了所有多个外围电路金属层74被形成为具有相同高度，但是特定水平高度(例如，最高水平高度)上的外围电路金属层74可被形成为高于其它水平高度上的外围电路金属层74。
在当前实施例中，可通过在布置有第一接触插塞CNT1中的虚设接触插塞CNT1D的连接区CON中形成具有相对短的水平长度的第一栅电极130_1来将虚设接触插塞CNT1D与第一栅电极130_1完全分离。
这样，在集成电路装置200中，可预先阻止/防止当一些虚设接触插塞CNT1D穿过第一栅电极130_1时可能出现的泄漏电流的问题。
根据本发明构思的集成电路装置200可以充分地/有效地抑制诸如泄漏电流的故障，因此，制造工艺的难度可降低，并且产品的可靠性可提高。
参照图11，集成电路装置300可包括位于其下部的第一栅极堆叠件GS1和位于其上部的第二栅极堆叠件GS2。
在当前实施例的集成电路装置300中，第一栅极堆叠件GS1可包括多个第一栅电极130和多个第一绝缘层140，多个第一栅电极130和多个第一绝缘层140可在基础结构110的上表面上且在与基础结构110的上表面正交的竖直方向(Z方向)上交替布置。另外，第一上绝缘层150可位于第一栅极堆叠件GS1的顶部。
第二栅极堆叠件GS2可包括多个第二栅电极230和多个第二绝缘层240，多个第二栅电极230和多个第二绝缘层240可在竖直方向(Z方向)上在第一栅极堆叠件GS1上交替布置。另外，第二上绝缘层250可在第二栅极堆叠件GS2的顶部上。另外，在连接区CON中，第一栅极堆叠件GS1可具有第一阶梯结构，第二栅极堆叠件GS2可具有第二阶梯结构。
多个沟道结构160中的每一个可被形成为在穿过第一栅极堆叠件GS1的第一沟道孔160H内和穿过第二栅极堆叠件GS2的第二沟道孔160H2内延伸。多个沟道结构160中的每一个可具有在第一沟道孔160H1和第二沟道孔160H2之间的边界部分处向外突出的形状。
多个沟道结构160可通过穿过包括上基础层110U和下基础层110L的基础结构110与半导体衬底101接触。在与下基础层110L相同的水平高度，可去除栅极绝缘层162的一部分，沟道层164可与下基础层110L的延伸部分110LE接触。栅极绝缘层162的侧壁部分162S和底部162L彼此分离，同时下基础层110L的延伸部分110LE介于它们之间，并且栅极绝缘层162的底部162L被布置为包围沟道层164的底表面。因此，沟道层164可电连接至下基础层110L而不与半导体衬底101直接接触。
在当前实施例中，通过在布置有第一接触插塞CNT1中的虚设接触插塞CNT1D的连接区CON中形成(例如，包括/提供)与地选择线对应的、具有相对短的水平长度的第一栅电极130_1，虚设接触插塞CNT1D可与第一栅电极130_1完全分离。
这样，在集成电路装置300中，可预先阻止/防止当一些虚设接触插塞CNT1D穿过第一栅电极130_1时可能出现的泄漏电流的问题。
根据本发明构思的集成电路装置300可以充分地/有效地抑制诸如泄漏电流的故障，因此，制造工艺的难度可降低，产品的可靠性可提高。
参照图12，集成电路装置400可包括外围电路结构PS以及位于比外围电路结构PS的竖直水平高度更高的竖直水平高度上的第一栅极堆叠件GS1和第二栅极堆叠件GS2。
因为根据当前实施例的集成电路装置400具有集成电路装置200(见图10)和集成电路装置300(见图11)二者的特征，这里省略对其的详细描述。此外，图12示出了基础结构110包括在上基础层110U和下基础层110L下方的初级基础层110P。初级基础层110P可在竖直上比上基础层110U和下基础层110L中的每一个更厚。
参照图13，集成电路装置500可包括芯片-芯片结构。
根据当前实施例的集成电路装置500包括芯片-芯片结构，在该芯片-芯片结构中，制造了包括单元阵列结构CS的上芯片，制造了包括外围电路结构PS的下芯片，随后上芯片和下芯片通过接合方案彼此连接。
在一些实施例中，接合方案可为形成在上芯片的顶部上的接合焊盘与形成在下芯片的顶部上的接合焊盘接触的方案。接合方案可包括金属-金属结构、穿通硅过孔(TSV)、后过孔堆叠件(back via stack，BVS)、共晶接合结构、球栅阵列(BGA)接合结构、多条布线或其组合。
外围电路结构PS可包括电路板301、层间绝缘层310、多个电路元件360、连接至多个电路元件360中的每一个的第一金属层330和形成在第一金属层330上的第二金属层340。
层间绝缘层310位于电路板301上，以覆盖多个电路元件360、第一金属层330和第二金属层340，并且可包括绝缘材料。
下接合焊盘370可在字线接合区域BA1中形成在第二金属层340上。在字线接合区域BA1中，外围电路结构PS的下接合焊盘370可通过接合方案电连接至单元阵列结构CS的上接合焊盘470。
单元阵列结构CS可以提供至少一个存储器块。单元阵列结构CS可包括单元衬底401和公共源极线CSL。多条字线430可在竖直方向(Z方向)上堆叠在单元衬底401上。
在位线接合区域BA2中，沟道结构460可在竖直方向(Z方向)上穿过多条字线430、串选择线和地选择线。
在字线接合区域BA1中，多条字线430可平行于单元衬底401的上表面延伸，并且可连接至多个接触插塞CNT。多条字线430和多个接触插塞CNT可通过被设为延伸不同长度的多条字线430的至少一些部分的焊盘部分PAD彼此连接。
在外部焊盘接合区域PA中，可布置公共源极线接触件480。公共源极线接触件480可包括诸如金属、金属化合物或多晶硅的导电材料，并且可电连接至公共源极线CSL。
另外，在外部焊盘接合区域PA中，可布置第一输入输出焊盘350和第二输入输出焊盘450。覆盖电路板301的下表面的下层320可形成在电路板301下方，第一输入输出焊盘350可形成在下层320上。覆盖单元衬底401的上表面的上层420可形成在单元衬底401上，第二输入输出焊盘450可在上层420上。
在当前实施例中，在布置了公共源极线接触件480中的虚设接触件480D的外部焊盘接合区域PA中，公共源极线CSL可具有相对短的水平长度，从而虚设接触件480D与公共源极线CSL完全分离。
这样，在集成电路装置500中，可预先阻止/防止当公共源极线接触件480中的一些虚设接触件480D穿过公共源极线CSL时可能出现的泄漏电流的问题。
根据本发明构思的集成电路装置500可以充分地/有效地抑制诸如泄漏电流的故障，因此，制造工艺的难度可降低，并且产品的可靠性可提高。
图14是根据本发明构思的实施例的包括集成电路装置1100的电子系统1000的框图。
参照图14，电子系统1000可包括集成电路装置1100和电连接至集成电路装置1100的控制器1200。
电子系统1000可为包括一个或多个集成电路装置1100的存储装置，或者包括存储装置的电子装置。例如，电子系统1000可为包括至少一个集成电路装置1100的固态驱动(SSD)装置、通用串行总线(USB)装置、计算系统、医疗装置或者通信装置。
集成电路装置1100可为非易失性竖直存储器装置。例如，集成电路装置1100可为包括参照图3至图13描述的集成电路装置100、200、300、400和500中的至少一个的NAND闪速存储器装置。集成电路装置1100可包括第一结构1100F和第一结构1100F上的第二结构1100S。在一些实施例中，第一结构1100F可在第二结构1100S旁边。
第一结构1100F可为包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可为存储器单元结构，其包括多条位线BL、公共源极线CSL、多条字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2以及多条位线BL与公共源极线CSL之间的多个存储器单元串CSTR。
在第二结构1100S中，多个存储器单元串CSTR中的每一个可包括邻近于公共源极线CSL的下晶体管LT1和LT2、邻近于位线BL的上晶体管UT1和UT2、以及下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储器单元晶体管MCT。下晶体管LT1和LT2的数量和上晶体管UT1和UT2的数量可根据实施例不同地改变。
在一些实施例中，上晶体管UT1和UT2可包括串选择晶体管，下晶体管LT1和LT2可包括地选择晶体管。第一栅极下线LL1和第二栅极下线LL2可分别为下晶体管LT1和LT2的栅电极。字线WL可为存储器单元晶体管MCT的栅电极，第一栅极上线UL1和第二栅极上线UL2可分别为上晶体管UT1和UT2的栅电极。
公共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、多条字线WL以及第一栅极上线UL1和第二栅极上线UL2可通过从第一结构1100F的内部延伸至第二结构1100S的多条第一连接布线1115电连接至解码器电路1110。多条位线BL可通过从第一结构1100F的内部延伸至第二结构1100S的多条第二连接布线1125电连接至页缓冲器1120。
在第一结构1100F中，解码器电路1110和页缓冲器1120可对多个存储器单元晶体管MCT中的至少一个执行控制操作。解码器电路1110和页缓冲器1120可被逻辑电路1130控制。
集成电路装置1100可通过电连接至逻辑电路1130的输入输出焊盘1101与控制器1200通信。输入输出焊盘1101可通过从第一结构1100F的内部延伸至第二结构1100S的输入输出连接布线1135电连接至逻辑电路1130。
控制器1200可包括处理器1210、NAND控制器1220和主机接口(I/F)1230。在一些实施例中，电子系统1000可包括多个集成电路装置1100，在这种情况下，控制器1200可以控制多个集成电路装置1100。
处理器1210可以控制包括控制器1200的电子系统1000的总体操作。处理器1210可根据特定固件操作，并且控制NAND控制器1220，以访问集成电路装置1100。NAND控制器1220可包括被配置为处理与集成电路装置1100的通信的NAND接口1221。通过NAND接口1221，可传递用于控制集成电路装置1100的控制命令、将被写在集成电路装置1100中的多个存储器单元晶体管MCT上的数据、从集成电路装置1100中的多个存储器单元晶体管MCT读取的数据等。主机接口1230可提供电子系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令控制集成电路装置1100。
图15是根据本发明构思的实施例的包括集成电路装置的电子系统2000的立体图。
参照图15，根据本发明构思的实施例的电子系统2000可包括主衬底2001和安装在主衬底2001上的控制器2002、半导体封装件2003和动态随机存取存储器(DRAM)2004。
主衬底2001可具有包括耦接至外部主机的多个引脚的连接器2006。连接器2006中的引脚的数量和布置可根据电子系统2000与外部主机之间的通信接口而变化。在一些实施例中，电子系统2000可根据诸如USB接口、高速外围组件互连(PCI-Express)接口、串行高级技术附件(SATA)接口和用于通用闪速存储(UFS)的M-Phy接口的接口中的任一个与外部主机通信。在一些实施例中，电子系统2000可通过经连接器2006从外部主机接收的电力操作。电子系统2000还可包括被配置为将从外部主机接收的电力分布至控制器2002和半导体封装件2003的电力管理集成电路(PMIC)。半导体封装件2003和DRAM 2004可通过形成在主衬底2001上的多个布线图案2005彼此连接。
控制器2002可将数据写在半导体封装件2003上或者从半导体封装件2003读取数据，并且提高电子系统2000的操作速度。
DRAM 2004可为被配置为缓解作为数据存储空间的半导体封装件2003与外部主机之间的速度差异的缓冲器存储器。电子系统2000中包括的DRAM 2004可作为一种高速缓冲存储器操作，并且在对半导体封装件2003的控制操作中提供临时存储数据的空间。当在电子系统2000中包括DRAM 2004时，除被配置为控制半导体封装件2003的NAND控制器之外，控制器2002还可包括被配置为控制DRAM 2004的DRAM控制器。
半导体封装件2003可包括彼此分离的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可包括多个半导体芯片2200。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可包括封装件衬底2100、封装件衬底2100上的多个半导体芯片2200、多个半导体芯片2200中的每一个下方的粘合层2300、将多个半导体芯片2200电连接至封装件衬底2100的多个连接结构2400以及覆盖封装件衬底2100上的多个半导体芯片2200和多个连接结构2400的模制层2500。
封装件衬底2100可为包括多个封装件上焊盘2130的印刷电路板。多个半导体芯片2200中的每一个可包括输入输出焊盘2201。输入输出焊盘2201可对应于图14的输入输出焊盘1101。多个半导体芯片2200中的每一个可包括多个栅极堆叠件3210和多个沟道结构3220。多个半导体芯片2200中的每一个可包括上面参照图3至图13描述的集成电路装置100、200、300、400和500中的至少一个。
在一些实施例中，多个连接结构2400可为将输入输出焊盘2201电连接至多个封装件上焊盘2130的接合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可通过接合线方案彼此电连接，并且电连接至封装件衬底2100的多个封装件上焊盘2130。在一些实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可通过包括TSV的连接结构而非接合线方案的多个连接结构2400彼此电连接。
在一些实施例中，控制器2002和多个半导体芯片2200可被包括在一个封装件中。在一些实施例中，控制器2002和多个半导体芯片2200可安装在单独的插入件衬底而非主衬底2001上，并且控制器2002和多个半导体芯片2200可通过形成在插入件衬底上的布线彼此连接。
图16和图17是根据本发明构思的实施例的各自包括集成电路装置的半导体封装件3003和4003的截面图。
具体地说，图16和图17是沿着图15的线A-A'截取的截面图。
参照图16，在半导体封装件3003中，封装件衬底2100可为印刷电路板。
封装件衬底2100可包括主体部分2120、主体部分2120的上表面上的多个封装件上焊盘2130(见图15)、布置在主体部分2120的下表面上或者通过主体部分2120的下表面暴露的多个下焊盘2125、以及在主体部分2120内将多个封装件上焊盘2130电连接至多个下焊盘2125的多条内部布线2135。多个封装件上焊盘2130可电连接至多个连接结构2400(见图15)。多个下焊盘2125可通过多个导电连接部分2800连接至图15所示的电子系统2000的主衬底2001上的多个布线图案2005。
多个半导体芯片2200中的每一个可包括半导体衬底3010和按次序堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可具有包括多条外围布线3110的外围电路区。第一结构3100可包括参照图10描述的外围电路晶体管60TR。虽然图16示出了第一结构3100具有诸如图10所示的集成电路装置200的外围电路区的结构，但是本发明构思不限于此。
第二结构3200可包括公共源极线3205、公共源极线3205上的栅极堆叠件3210、穿过栅极堆叠件3210的沟道结构3220以及电连接至沟道结构3220的位线3240。栅极堆叠件3210可包括图11所示的第一栅极堆叠件GS1和第二栅极堆叠件GS2。第一栅极堆叠件GS1和第二栅极堆叠件GS2可分别包括多个第一栅电极130和多个第二栅电极230。另外，多个半导体芯片2200中的每一个可包括电连接至多个第一栅电极130和多个第二栅电极230的多个第二接触插塞CNT2。
多个半导体芯片2200中的每一个可包括电连接至第一结构3100的多个外围布线3110并且延伸至第二结构3200内的穿通布线3245。穿通布线3245可在栅极堆叠件3210以外。在其它实施例中，半导体封装件3003还可包括穿过栅极堆叠件3210的穿通布线。多个半导体芯片2200中的每一个还可包括电连接至第一结构3100的多个外围布线3110的输入输出焊盘2201(见图15)。
参照图17，半导体封装件4003可具有与参照图16描述的半导体封装件3003的结构相似的结构。然而，半导体封装件4003包括多个半导体芯片2200a。
多个半导体芯片2200a中的每一个可包括半导体衬底4010、半导体衬底4010上的第一结构4100、以及在第一结构4100上并且通过晶圆接合方案接合至第一结构4100的第二结构4200。
第一结构4100可具有包括外围布线4110和多个第一接合结构4150的外围电路区。第一结构4100可包括参照图10描述的外围电路晶体管60TR。虽然图17示出了第一结构4100具有诸如图10所示的集成电路装置200的外围电路区的结构，但是本发明构思不限于此。
第二结构4200可包括公共源极线4205、公共源极线4205与第一结构4100之间的栅极堆叠件4210以及穿过栅极堆叠件4210的沟道结构4220。栅极堆叠件4210可包括图11所示的第一栅极堆叠件GS1和第二栅极堆叠件GS2。第一栅极堆叠件GS1和第二栅极堆叠件GS2可分别包括多个第一栅电极130和多个第二栅电极230。另外，多个半导体芯片2200a中的每一个可包括电连接至多个第一栅电极130和多个第二栅电极230的多个第二接触插塞CNT2。
另外，多个半导体芯片2200a中的每一个可包括电连接至栅极堆叠件4210的多个第一栅电极130和多个第二栅电极230的多个第二接合结构4250。例如，多个第二接合结构4250中的一些可连接至电连接至沟道结构4220的位线4240。多个第二接合结构4250中的其它第二接合结构4250可通过多个第二接触插塞CNT2电连接至栅极堆叠件4210的多个第一栅电极130和多个第二栅电极230。
第一结构4100的多个第一接合结构4150和第二结构4200的多个第二接合结构4250可彼此接触，并且彼此接合。多个第一接合结构4150和多个第二接合结构4250的接合部分可包括例如铜(Cu)的金属，但是不限于此。
虽然已经参照本发明构思的实施例具体示出和描述了本发明构思，但是应该理解，在不脱离权利要求的范围的情况下，可在其中进行各种形式和细节上的改变。

Claims (20)

1.一种集成电路装置，包括：
半导体衬底，其包括单元区和邻近于所述单元区的连接区；
栅极堆叠件，其包括在水平方向上在所述半导体衬底的主表面上延伸并且在竖直方向上交替地堆叠在所述半导体衬底的主表面上的多个栅电极和多个绝缘层，所述栅极堆叠件在所述连接区中具有阶梯结构；
沟道结构，其在所述单元区中，并且在所述竖直方向上延伸穿过所述多个栅电极；以及
多个接触插塞，其在所述连接区中，
其中，在所述连接区的一部分中，所述多个栅电极中的位于最下层中的第一栅电极在所述水平方向上的第一长度小于位于所述第一栅电极上方的第二栅电极在所述水平方向上的第二长度。
2.根据权利要求1所述的集成电路装置，其中，所述多个接触插塞中的邻近于所述第一栅电极的第一接触插塞与所述半导体衬底直接接触，而不与所述第一栅电极直接接触。
3.根据权利要求2所述的集成电路装置，其中，所述第一接触插塞是虚设接触插塞。
4.根据权利要求1所述的集成电路装置，
其中，所述栅极堆叠件包括在所述连接区中具有各自的阶梯结构的多个栅极堆叠件中的第一栅极堆叠件，
其中，在所述连接区的另一部分中，所述多个栅极堆叠件中的第二栅极堆叠件的最下面的栅电极在所述水平方向上的第一长度大于所述第二栅极堆叠件的另一栅电极在所述水平方向上的第二长度。
5.根据权利要求4所述的集成电路装置，其中，所述多个接触插塞中的第一接触插塞与所述最下面的栅电极直接接触。
6.根据权利要求5所述的集成电路装置，其中，所述第一接触插塞是地接触插塞。
7.根据权利要求4所述的集成电路装置，其中，所述最下面的栅电极的第一长度大于所述第一栅电极的第一长度。
8.根据权利要求7所述的集成电路装置，其中，在顶视图中，所述最下面的栅电极在所述水平方向上突出超过所述第一栅电极。
9.根据权利要求1所述的集成电路装置，其中，所述多个接触插塞中的每一个具有朝着所述半导体衬底的主表面逐渐变细的形状。
10.根据权利要求1所述的集成电路装置，还包括在所述半导体衬底与所述栅极堆叠件之间的外围电路结构。
11.一种集成电路装置，包括：
半导体衬底，其包括单元区和邻近于所述单元区并且包括彼此相邻的第一部分和第二部分的连接区；
第一栅极堆叠件，其包括在水平方向上在所述半导体衬底的主表面上延伸并且在竖直方向上交替地堆叠在所述半导体衬底的主表面上的多个栅电极和多个绝缘层，所述第一栅极堆叠件在所述连接区中具有阶梯结构；
沟道结构，其在所述单元区中，并且在所述竖直方向上延伸穿过所述多个栅电极；
多个接触插塞，其在所述连接区中；以及
第二栅极堆叠件，其在所述连接区中具有阶梯结构；
其中，在所述连接区的第一部分中，所述第一栅极堆叠件的多个栅电极中的位于最下层中的第一栅电极在所述水平方向上的第一长度小于所述第一栅极堆叠件的位于所述第一栅电极上方的第二栅电极在所述水平方向上的第二长度，并且所述多个接触插塞中的邻近于所述第一栅电极的第一接触插塞与所述半导体衬底直接接触，而不与所述第一栅电极直接接触，并且
其中，在所述连接区的第二部分中，所述第二栅极堆叠件的最下面的第一栅电极的第一长度大于所述第二栅极堆叠件的位于所述第二栅极堆叠件的第一栅电极上方的第二栅电极的第二长度，并且所述多个接触插塞中的第二接触插塞与所述第二栅极堆叠件的第一栅电极直接接触。
12.根据权利要求11所述的集成电路装置，
其中，所述第一栅电极中的每一个是地选择线，并且
其中，在顶视图中，所述第二栅极堆叠件的第一栅电极在所述水平方向上突出超过所述第一栅极堆叠件的第一栅电极。
13.根据权利要求12所述的集成电路装置，
其中，位于所述连接区的第一部分中的所述第一接触插塞是虚设接触插塞，
其中，位于所述连接区的第二部分中的所述第二接触插塞是地接触插塞，并且
其中，所述第一接触插塞和所述第二接触插塞各自具有朝着所述半导体衬底的主表面逐渐变细的形状。
14.根据权利要求13所述的集成电路装置，还包括多条导电线，
其中，没有导电线电连接至所述虚设接触插塞的上表面，并且
其中，所述多条导电线中的第一导电线电连接至所述地接触插塞的上表面。
15.根据权利要求13所述的集成电路装置，其中，所述虚设接触插塞在所述竖直方向上的第一高度大于所述地接触插塞在所述竖直方向上的第二高度。
16.根据权利要求11所述的集成电路装置，
其中，在所述连接区的第一部分中，所述第一栅极堆叠件的第一栅电极和第二栅电极中的每一个的端部的侧壁面对所述第一接触插塞的侧壁，并且
其中，在所述连接区的第二部分中，所述第二栅极堆叠件的第二栅电极的端部的侧壁面对所述第二接触插塞的侧壁，并且所述第二栅极堆叠件的第一栅电极的端部的侧壁不面对所述第二接触插塞的侧壁。
17.根据权利要求11所述的集成电路装置，还包括堆叠在所述第一栅极堆叠件上的第三栅极堆叠件。
18.根据权利要求17所述的集成电路装置，其中，所述沟道结构在穿过所述第一栅极堆叠件的第一沟道孔中并且在穿过所述第三栅极堆叠件的第二沟道孔中延伸。
19.一种电子系统，包括：
主衬底；
集成电路装置，其在所述主衬底上；以及
控制器，其在所述主衬底上，并且电连接至所述集成电路装置，
其中，所述集成电路装置包括：
半导体衬底，其包括单元区和邻近于所述单元区的连接区；
栅极堆叠件，其包括在水平方向上在所述半导体衬底的主表面上延伸并且在竖直方向上交替地堆叠在所述半导体衬底的主表面上的多个栅电极和多个绝缘层，所述栅极堆叠件在所述连接区中具有阶梯结构；
沟道结构，其在所述单元区中，并且在所述竖直方向上延伸穿过所述多个栅电极；以及
多个接触插塞，其在所述连接区中，
其中，在所述连接区的一部分中，所述多个栅电极中的位于最下层中的第一栅电极在所述水平方向上的第一长度小于位于所述第一栅电极上方的第二栅电极在所述水平方向上的第二长度。
20.根据权利要求19所述的电子系统，
其中，所述主衬底还包括将所述集成电路装置电连接至所述控制器的布线图案，并且
其中，所述多个接触插塞中的第一接触插塞是虚设接触插塞，并且与所述半导体衬底直接接触，而不与所述第一栅电极直接接触。
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