CN114256270A - 集成电路器件和包括该集成电路器件的电子系统 - Google Patents

集成电路器件和包括该集成电路器件的电子系统 Download PDF

Info

Publication number
CN114256270A
CN114256270A CN202111032934.XA CN202111032934A CN114256270A CN 114256270 A CN114256270 A CN 114256270A CN 202111032934 A CN202111032934 A CN 202111032934A CN 114256270 A CN114256270 A CN 114256270A
Authority
CN
China
Prior art keywords
layer
substrate
integrated circuit
gate stack
circuit device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111032934.XA
Other languages
English (en)
Inventor
宋炫周
李海旻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN114256270A publication Critical patent/CN114256270A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供了集成电路器件和包括其的电子系统。所述集成电路器件可以包括：栅极堆叠件，所述栅极堆叠件在所述衬底上在可以平行于衬底的主表面的第一方向上延伸，所述栅极堆叠件包括在可以垂直于所述衬底的所述主表面的垂直方向上彼此交叠的多个栅电极；沟道结构，所述沟道结构在所述垂直方向上延伸穿过所述栅极堆叠件；字线切割开口，所述字线切割开口在所述垂直方向上延伸穿过所述栅极堆叠件并且在所述第一方向上延伸；以及上支撑层，所述上支撑层位于所述栅极堆叠件上，并且包括在所述垂直方向上与所述字线切割开口交叠的孔。所述沟道结构的上表面与所述上支撑层的下表面接触。

Description

集成电路器件和包括该集成电路器件的电子系统
相关申请的交叉引用
本申请基于并要求于2020年9月24日在韩国知识产权局提交的韩国专利申请No.10-2020-0124070的优先权，通过引用将其公开内容全部并入本文。
技术领域
本发明构思涉及集成电路器件和包括该集成电路器件的电子系统，更具体地，涉及包括非易失性垂直存储器件的集成电路器件和包括该非易失性垂直存储器件的电子系统。
背景技术
对于性能和制造成本来说，增加集成电路器件的集成度会是有益的。因为二维存储器件的集成度取决于单位存储单元占据的面积，所以其可能受到精细图案形成技术的水平的影响。然而，昂贵的设备可以用于形成精细图案，并且芯片裸片的面积可能受到限制，因此二维存储器件的集成度的增加会受到限制。
发明内容
本发明构思的一些实施例提供了具有优异的电特性的集成电路器件。集成电路器件可以通过这样的方法制造，其中，在垂直存储器件中，可以首先在沟道孔中形成绝缘牺牲层而不是导电材料层，然后可以蚀刻字线切口，从而减少或可能抑制由于在蚀刻工艺期间等离子体离子倾斜而导致的缺陷的发生。本发明构思的一些实施例还提供了包括该集成电路器件的电子系统。
本发明构思的目的/优点可以不限于上述内容，并且本领域普通技术人员将根据下面的描述清楚地理解这里未描述的其他目的/优点。
根据本发明构思的一些实施例，集成电路器件可以包括：衬底(例如，半导体衬底)；第一栅极堆叠件，在上基体层上在第一方向和第二方向上延伸，所述第一方向和所述第二方向可以平行于所述半导体衬底的主表面(例如，下表面)并且可以彼此交叉，所述第一栅极堆叠件包括在可以垂直于所述主表面的第三方向上交替地堆叠的多个第一栅电极和多个第一绝缘层；第二栅极堆叠件，在所述第一栅极堆叠件上在所述第一方向和所述第二方向上延伸，所述第二栅极堆叠件包括在所述第三方向上交替地堆叠的多个第二栅电极和多个第二绝缘层；第一沟道孔，在所述第三方向上延伸穿过所述第一栅极堆叠件；第二沟道孔，在所述第三方向上延伸穿过所述第二栅极堆叠件并且延伸成布置在所述第一沟道孔上；沟道结构，位于所述第一沟道孔和所述第二沟道孔中(例如，填充所述第一沟道孔和所述第二沟道孔)；字线切割开口，可以在所述第三方向上延伸穿过所述第一栅极堆叠件和所述第二栅极堆叠件并且可以在所述第一方向上延伸；上支撑层，位于所述第二栅极堆叠件上，并且包括多个孔部分，所述多个孔部分中的每个孔部分在所述第三方向上与所述字线切割开口交叠，并且包括位于所述第二栅极堆叠件中的一部分；以及绝缘结构，位于所述字线切割开口和所述多个孔部分中(例如，填充所述字线切割开口和所述多个孔部分)，其中，所述沟道结构的上表面(例如，最上表面)与所述上支撑层的下表面(例如，最下表面)接触。并且，所述沟道结构的最上表面的高度水平高于所述多个孔部分的每一个的下表面或下端(例如，最下表面或最下端)的高度水平。
根据本发明构思的一些实施例，集成电路器件可以包括：栅极堆叠件，在所述半导体衬底上在平行于衬底(例如，半导体衬底)的主表面(例如，下表面)的第一方向上延伸，所述栅极堆叠件包括在可以垂直于所述主表面的垂直方向上彼此交叠的多个栅电极；沟道结构，在所述垂直方向上延伸穿过所述栅极堆叠件；字线切割开口，可以在所述垂直方向上延伸穿过所述栅极堆叠件并且可以在所述第一方向上延伸；以及上支撑层，位于所述栅极堆叠件上并且包括在所述垂直方向上与所述字线切割开口交叠的孔部分，其中，所述沟道结构的上表面(例如，最上表面)与所述上支撑层的下表面(例如，最下表面)接触。
根据本发明构思的一些实施例，提供了一种电子系统，其包括：第一衬底(例如，主衬底)；集成电路器件，位于所述主衬底上；以及控制器，在所述主衬底上电连接到所述集成电路器件，其中，所述集成电路器件可以包括：第二衬底(例如，半导体衬底)；外围电路，位于所述半导体衬底上；输入/输出焊盘，电连接到所述外围电路；栅极堆叠件，在所述外围电路上在可以平行于所述半导体衬底的主表面(例如，下表面)的第一方向上延伸，所述栅极堆叠件包括在垂直于所述主表面的垂直方向上彼此交叠的多个栅电极；沟道结构，在所述垂直方向上延伸穿过所述栅极堆叠件；字线切割开口，可以在所述垂直方向上延伸穿过所述栅极堆叠件并且可以在所述第一方向上延伸；以及上支撑层，位于所述栅极堆叠件上并且包括在所述垂直方向上与所述字线切割开口交叠的孔部分，其中，所述沟道结构的上表面(例如，最上表面)与所述上支撑层的下表面(例如，最下表面)接触。
附图说明
根据以下结合附图的详细描述，将更清楚地理解本发明构思的示例实施例，其中：
图1是根据本发明构思的一些实施例的集成电路器件的框图；
图2是根据本发明构思的一些实施例的集成电路器件的存储单元阵列的等效电路图；
图3是示出根据本发明构思的一些实施例的集成电路器件的平面图；
图4是沿着图3的线IV-IV'截取的截面图，图5是图4的部分V的放大视图，图6是图4的部分VI的放大图，图7是图4的部分VII的放大图；
图8和图9分别是根据本发明构思的一些实施例的集成电路器件的截面图；
图10A至图10H是示出根据本发明构思的一些实施例的制造集成电路器件的方法的截面图；
图11是示出根据本发明构思的一些实施例的包括集成电路器件的电子系统的图；
图12是示出根据本发明构思的一些实施例的包括集成电路器件的电子系统的透视图；以及
图13至图15是分别示出根据本发明构思的一些实施例的均包括集成电路器件的半导体封装件的截面图。
具体实施方式
在下文中，将参考附图详细描述本发明构思的一些示例实施例。
图1是根据本发明构思的一些实施例的集成电路器件10的框图。
参考图1，集成电路器件10可以包括存储单元阵列20和外围电路30。
存储单元阵列20可以包括多个存储单元块BLK1、BLK2、…、BLKn(其中n是3或更大的整数)。多个存储单元块BLK1、BLK2、…、BLKn可以均包括多个存储单元。多个存储单元块BLK1、BLK2、…、BLKn可以通过位线BL、字线WL、串选择线SSL和接地选择线GSL连接到外围电路30。
存储单元阵列20可以通过位线BL连接到页面缓冲器34，并且可以通过字线WL、串选择线SSL和接地选择线GSL连接到行译码器32。在存储单元阵列20中，包括在多个存储单元块BLK1、BLK2、…、BLKn中的多个存储单元均可以包括闪存单元。存储单元阵列20可以包括三维(3D)存储单元阵列。3D存储单元阵列可以包括多个NAND串，并且多个NAND串均可以包括连接到垂直堆叠的多条字线WL的多个存储单元。
外围电路30可以包括行译码器32、页面缓冲器34、数据输入/输出(I/O)电路36和控制逻辑38。虽然在附图中未示出，但是外围电路30还可以包括各种电路，例如用于产生用于集成电路器件10的操作的各种电压的电压产生电路、用于校正从存储单元阵列20读取的数据的错误的纠错电路以及I/O接口。
外围电路30可以从集成电路器件10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且可以向集成电路器件10外部的外部装置发送数据DATA和从集成电路器件10外部的外部装置接收数据DATA。
下面将详细描述外围电路30的配置。
行译码器32可以响应于来自外部的地址ADDR从多个存储单元块BLK1、BLK2、…、BLKn中选择至少一个存储单元块，并且可以选择选定的存储单元块的字线WL、串选择线SSL和接地选择线GSL。行译码器32可以向选定的存储单元块的字线WL提供用于执行存储操作的电压。
页面缓冲器34可以通过位线BL连接到存储单元阵列20。在编程操作中，页面缓冲器34可操作为写驱动器操作，以基于要存储在存储单元阵列20中的数据DATA向位线BL施加电压，并且在读取操作中，页面缓冲器34可操作为读出放大器操作，以读出存储在存储单元阵列20中的数据DATA。页面缓冲器34可以基于提供给控制逻辑38的控制信号CTRL来操作。
数据I/O电路36可以通过多条数据线DL连接到页面缓冲器34。在编程操作中，数据I/O电路36可以从存储控制器(未示出)接收数据DATA，并且基于从控制逻辑38提供的列地址C_ADDR，数据I/O电路36可以向页面缓冲器34提供编程数据DATA。在读取操作中，数据I/O电路36可以基于从控制逻辑38提供的列地址C_ADDR向存储控制器提供存储在页面缓冲器34中的读取数据DATA。数据I/O电路36可以将输入到其中的地址或命令传送到控制逻辑38或行译码器32。
控制逻辑38可以从存储控制器接收命令CMD和控制信号CTRL。控制逻辑38可以向行译码器32提供行地址R_ADDR，并且可以向数据I/O电路36提供列地址C_ADDR。控制逻辑38可以响应于控制信号CTRL产生在集成电路器件10中使用的各种内部控制信号。例如，在执行诸如编程操作或擦除操作的存储操作时，控制逻辑38可以调整提供给字线WL和位线BL的电压电平。
图2是根据本发明构思的一些实施例的集成电路器件的存储单元阵列MCA的等效电路图。
参考图2，示出了具有垂直沟道结构的垂直NAND闪存的等效电路图。
存储单元阵列MCA可以包括多个存储单元串MS。存储单元阵列MCA可以包括多条位线BL、多条字线WL、至少一条串选择线SSL、至少一条接地选择线GSL和公共源极线CSL。
多个存储单元串MS可以形成在多条位线BL与公共源极线CSL之间。在附图中，示出了多个存储单元串MS中的每一个包括两条串选择线SSL的示例，但是本发明构思不限于此。例如，多个存储单元串MS可以均包括一条、或者三条或更多条串选择线SSL。
多个存储单元串MS可以均包括串选择晶体管SST、接地选择晶体管GST以及多个存储单元晶体管MC1、MC2、…、MCn-1和MCn。串选择晶体管SST的漏极区可以连接到位线BL，接地选择晶体管GST的源极区可以连接到公共源极线CSL。公共源极线CSL可以是公共连接到多个接地选择晶体管GST的源极区的区域。
串选择晶体管SST可以连接到串选择线SSL，接地选择晶体管GST可以连接到接地选择线GSL。多个存储单元晶体管MC1、MC2、…、MCn-1和MCn可以分别连接到多条字线WL。
图3是示出根据本发明构思的一些实施例的集成电路器件100的平面图，图4是沿着图3的线IV-IV'截取的截面图，图5是图4的部分V的放大图，图6是图4的部分VI的放大图，并且图7是图4的部分VII的放大图。
参考图3至图7，集成电路器件100可以包括单元阵列结构CS，单元阵列结构CS包括存储单元区域MCR和连接区域CON。
存储单元区域MCR可以是其中形成参考图2描述的垂直沟道结构NAND型的存储单元阵列MCA的区域。连接区域CON可以是其中形成用于在存储单元区域MCR中形成的存储单元阵列MCA与外围电路区域(未示出)之间的电连接的焊盘部分PAD的区域。
衬底101可以是半导体衬底101，其可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)或硅锗。半导体衬底101可以作为体晶片或其上形成外延层的晶片来提供。在一些实施例中，半导体衬底101可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。
基体结构110可以布置在半导体衬底101上。在一些实施例中，基体结构110可以用作向形成在单元阵列结构CS中的垂直存储单元供应电流的源极区。半导体衬底101可以包括相对的表面，即，上表面和下表面，并且在一些实施例中，基体结构110可以接触半导体衬底101的上表面，如图4所示。半导体衬底101的上表面和下表面之一可以是半导体衬底101的主表面。
基体结构110可以包括顺序地堆叠在半导体衬底101上的下基体层110L和上基体层110U。在一些实施例中，下基体层110L可以包括掺杂有杂质的多晶硅或未掺杂有杂质的多晶硅，上基体层110U也可以包括掺杂有杂质的多晶硅或未掺杂有杂质的多晶硅。在一些实施例中，下基体层110L和上基体层110U都可以包括半导体材料，例如硅。上基体层110U可以用作支撑层，以在去除用于形成下基体层110L的牺牲材料层的工艺中减少或可能防止模制堆叠件的塌陷或下降。下基体层110L可以对应于上面参考图2描述的公共源极线CSL。
栅极堆叠件GS可以在平行于基体结构110的上表面的第一方向(X方向)和第二方向(Y方向)上在基体结构110上延伸。栅极堆叠件GS可以包括位于栅极堆叠件GS的下部中的第一栅极堆叠件GS1和位于栅极堆叠件GS的上部中的第二栅极堆叠件GS2。如本文使用的，“元件A在方向X上延伸”(或类似的语言)可以意味着元件A在方向X上纵向延伸。
第一栅极堆叠件GS1可以包括多个第一栅电极130和多个第一绝缘层140，并且多个第一栅电极130和多个第一绝缘层140可以在垂直于基体结构110的上表面的第三方向(Z方向)上交替地布置。此外，第一上绝缘层150可以布置在第一栅极堆叠件GS1的最上部。第二栅极堆叠件GS2可以包括多个第二栅电极230和多个第二绝缘层240，并且多个第二栅电极230和多个第二绝缘层240可以在第三方向(Z方向)上交替地布置在第一栅极堆叠件GS1上。此外，第二上绝缘层250可以布置在第二栅极堆叠件GS2的最上部。
每个第一栅电极130可以包括掩埋导电层132以及围绕掩埋导电层132的上表面、底表面和侧表面的绝缘衬垫134。例如，掩埋导电层132可以包括诸如钨、镍、钴或钽的金属、诸如硅化钨、硅化镍、硅化钴或硅化钽的金属硅化物、掺杂的多晶硅或它们的组合。在一些实施例中，可以进一步形成围绕掩埋导电层132的上表面和侧表面的导电阻挡层(未示出)。导电阻挡层可以包括氮化钛、氮化钽、氮化钨或它们的组合。在一些实施例中，绝缘衬垫134可以包括高k材料，例如氧化铝。
每个第二栅电极230可以包括掩埋导电层232以及围绕掩埋导电层232的上表面、底表面和侧表面的绝缘衬垫234。在一些实施例中，第一栅电极130的材料和第二栅电极230的材料可以基本相同。
多个第一栅电极130和第二栅电极230可以对应于构成上面参考图2描述的存储单元串MS的接地选择线GSL、字线WL和至少一条串选择线SSL。例如，多个第一栅电极130中的最下面的第一栅电极130可以用作接地选择线GSL，多个第二栅电极230中的最上面的第二栅电极230可以用作串选择线SSL，并且剩余的第一栅电极130和第二栅电极230可以用作字线WL。因此，可以提供其中接地选择晶体管GST、选择晶体管SST以及存储单元晶体管MC1、MC2、...、MCn-1和MCn串联连接的存储单元串MS。在一些实施例中，第一栅电极130和第二栅电极230中的至少一个可以用作虚设字线。然而，本发明构思不限于此。
在基体结构110上，多个字线切口170可以在平行于基体结构110的上表面的第一方向(X方向)上延伸。布置在成对的字线切口170之间的栅极堆叠件GS可以构成一个块，并且成对的字线切割开口170可以限定栅极堆叠件GS在第二方向(Y方向)上的宽度。每个字线切口170可以包括绝缘间隔物172、绝缘分隔层174和上掩埋层176。即，字线切口170可以包括绝缘结构。
填充字线切割开口WLH的内部的绝缘分隔层174可以布置在基体结构110上。绝缘分隔层174可以包括例如氧化硅、氮化硅、氮氧化硅和/或低介电材料。绝缘分隔层174可以被称为第一绝缘结构。如本文使用的“元件A填充元件B”(或类似的语言)可以意味着元件A在元件B中，但不一定意味着元件A完全填充元件B。如本文使用的，术语“和/或”包括一个或更多个相关列出项的任何和所有组合。
多个沟道结构160可以在存储单元区域MCR中从基体结构110的上表面在第三方向(Z方向)上延伸穿过第一栅电极130和第二栅电极230。多个沟道结构160可以布置成在第一方向(X方向)和第二方向(Y方向)上以特定间隔彼此间隔开。多个沟道结构160可以以Z字形或交错形状布置。
多个沟道结构160均可以形成在穿过第一栅极堆叠件GS1的第一沟道孔160H1和穿过第二栅极堆叠件GS2的第二沟道孔160H2中。多个沟道结构160均可以具有从第一沟道孔160H1与第二沟道孔160H2之间的边界部分向外突出的形状。
多个沟道结构160均可以包括栅极绝缘层162、沟道层164、掩埋绝缘层166和导电插塞168。栅极绝缘层162和沟道层164可以顺序地堆叠在第一沟道孔160H1和第二沟道孔160H2的侧壁上。例如，栅极绝缘层162可以共形地形成在第一沟道孔160H1和第二沟道孔160H2的侧壁上，并且沟道层164可以共形地形成在第一沟道孔160H1和第二沟道孔160H2的侧壁和底部上。在一些实施例中，栅极绝缘层162和沟道层164均可以在第一沟道孔160H1和第二沟道孔160H2的侧壁上具有均匀的厚度，如图4和图5所示。掩埋绝缘层166可以布置在沟道层164上，以填充第一沟道孔160H1和第二沟道孔160H2的其余空间。导电插塞168可以布置在第二沟道孔160H2的上侧处，以接触沟道层164并阻挡第二沟道孔160H2的入口(例如，最上端)。在一些实施例中，可以省略掩埋绝缘层166，并且沟道层164可以具有填充第一沟道孔160H1和第二沟道孔160H2的其余部分的柱状。
多个沟道结构160可以穿过上基体层110U和下基体层110L以接触半导体衬底101。在一些实施例中，可以去除栅极绝缘层162的与下基体层110L处于相同或相似的水平高度的部分，并且沟道层164可以接触下基体层110L的延伸部分110LE，如图7所示。栅极绝缘层162的侧壁部分162S和底部部分162L可以布置成彼此间隔开，同时下基体层110L的延伸部分110LE位于它们之间，并且栅极绝缘层162的底部部分162L可以布置成围绕沟道层164的底表面。因此，沟道层164可以电连接到下基体层110L，而不是直接接触半导体衬底101。
在一些实施例中，沟道层164可以布置在第一沟道孔160H1的底部处，以接触基体结构110的上表面。相比之下，具有特定高度的接触半导体层(未示出)可以进一步形成在位于第一沟道孔160H1的底部处的基体结构110上，并且沟道层164可以通过接触半导体层电连接到基体结构110。
栅极绝缘层162可以具有包括顺序地堆叠在沟道层164的外壁上的隧穿电介质层162A、电荷存储层162B和阻挡电介质层162C的结构。栅极绝缘层162的隧穿电介质层162A、电荷存储层162B和阻挡电介质层162C的相对厚度不限于附图中所示的那些，并且可以进行各种修改。
隧穿电介质层162A可以包括例如氧化硅、氧化铪、氧化铝、氧化锆和/或氧化钽。电荷存储层162B是可以存储从沟道层164穿过隧穿电介质层162A的电子的区域，并且可以包括例如氮化硅、氮化硼、氮化硅硼和/或掺杂有杂质的多晶硅。阻挡电介质层162C可以包括例如氧化硅、氮化硅和/或介电常数高于氧化硅(例如，二氧化硅SiO2)的金属氧化物。金属氧化物可以包括氧化铪、氧化铝、氧化锆和/或氧化钽。
在一个块中，最上面的第二栅电极230可以被串分隔绝缘层(未示出)在平面上分成两个部分。这两个部分可以形成上面参考图2描述的串选择线SSL。
在连接区域CON中，第一栅极堆叠件GS1可以延伸以形成第一焊盘部分PAD1，并且可以布置覆盖第一焊盘部分PAD1的第一覆盖绝缘层120。此外，第二栅极堆叠件GS2可以延伸以形成第二焊盘部分PAD2，并且可以布置覆盖第二焊盘部分PAD2的第二覆盖绝缘层220。
在连接区域CON中，随着多个第一栅电极130和第二栅电极230远离基体结构110的上表面，多个第一栅电极130和第二栅电极230可以延伸成在第一方向(X方向)上具有较短的长度。在连接区域CON中，可以布置穿过第一覆盖绝缘层120和第二覆盖绝缘层220并连接到第一栅电极130和第二栅电极230的接触结构CNT。如本文使用的，“元件A覆盖元件B的表面”(或类似的语言)意味着元件A在元件B的表面上并与元件B的表面交叠，但不一定意味着元件A完全覆盖元件B的表面。
虽然在附图中未示出，但是可以进一步形成在连接区域CON中从基体结构110的上表面穿过栅极堆叠件GS并且在第三方向(Z方向)上延伸的多个虚设沟道结构。可以形成虚设沟道结构以在制造集成电路器件100的工艺中减少或可能防止栅极堆叠件GS的弯曲或翘曲，并改善或确保栅极堆叠件GS的结构稳定性。
随着栅极堆叠件GS的高度增加，字线切割开口WLH的纵横比(即，栅极堆叠件GS的高度与字线切割开口WLH的宽度之比)会增加。特别地，在栅极堆叠件GS包括第一栅极堆叠件GS1和第二栅极堆叠件GS2的多级结构中，字线切割开口WLH的纵横比会进一步增加。因此，在形成栅极堆叠件GS的工艺或者形成位线接触BLC和接触结构CNT的工艺中，可能出现由于栅极堆叠件GS的弯曲或翘曲而导致的缺陷。
可以在第二栅极堆叠件GS2上布置上支撑层TS来解决此问题。上支撑层TS可以包括多个孔部分TSH，并且多个孔部分TSH可以被布置成与字线切割开口WLH垂直交叠。上支撑层TS可以在制造集成电路器件100的工艺中赋予栅极堆叠件GS结构稳定性，因此可以减少或防止由栅极堆叠件GS的弯曲或翘曲引起的工艺缺陷。
上支撑层TS可以形成为接触沟道结构160的最上表面和第二上绝缘层250的上表面。即，可以不在第二栅极堆叠件GS2与上支撑层TS之间布置另一材料层。如这里所使用的，“元件A与元件B垂直交叠”(或类似的语言)可以意味着可以画出至少一条与元件A和元件B相交的垂直线。
上掩埋层176可以填充多个孔部分TSH的内部。在一些实施例中，上掩埋层176可以包括与绝缘分隔层174相同的材料。上支撑层174和上掩埋层176可以均包括例如氧化硅和/或氮氧化硅。上掩埋层176可以被称为第二绝缘结构。
覆盖掩埋导电层132的侧壁和绝缘衬垫134的侧壁的绝缘间隔物172可以在字线切割开口WLH的内壁和多个孔部分TSH的内壁上延伸，并且共形地布置。
字线切割开口WLH在第二方向上的第一宽度W1可以小于每个孔部分TSH在第二方向上的第二宽度W2。在一些实施例中，如图4所示，第一宽度W1和第二宽度W2沿第三方向可以不是均匀的。第一宽度W1可以是字线切割开口WLH的最宽宽度或字线切割开口WLH的最上部分的宽度，并且第二宽度W2可以是每个孔部分TSH的最窄宽度或每个孔部分TSH的最下部分的宽度。如稍后将描述的，可以执行制造孔部分TSH的工艺，使得执行过蚀刻直到第二上绝缘层250。因此，孔部分TSH可以形成到第二上绝缘层250的一部分，同时具有第二宽度W2。
在与基体结构110相同的高度水平横向突出的扩展部分WLE可以形成在字线切割开口WLH的下部。例如，字线切割开口WLH的最下表面可以布置在与下基体层110L的底表面基本相同的高度水平处。扩展部分WLE可以包括下扩展部分WLEL和上扩展部分WLEU。具体地，字线切割开口WLH可以包括在与下基体层110L相同的高度水平处横向地突出的下扩展部分WLEL和在上基体层110U相同的高度水平处横向地突出的上扩展部分WLEU。下扩展部分WLEL在横向方向上的第三宽度W3可以大于上扩展部分WLEU在横向方向上的第四宽度W4。因此，基体结构110中的字线切割开口WLH的下部可以具有阶梯形状。在一些实施例中，如图4和图6所示，第三宽度W3沿第三方向可以不是均匀的，并且第四宽度W4沿第三方向可以不是均匀的。第三宽度W3可以是下扩展部分WLEL的最宽宽度，并且第四宽度W4可以是上扩展部分WLEU的最宽宽度或者上扩展部分WLEU的最下部分的宽度。
下扩展部分WLEL可以形成在下基体层110L的整个高度上(即，从底表面到上表面)。即，下扩展部分WLEL的高度可以基本上与下基体层110L的厚度相同。另一方面，上扩展部分WLEU可以在上基体层110U的部分高度(即，从底表面到中间)上形成。即，上扩展部分WLEU的高度可以小于上基体层110U的厚度。然而，上扩展部分WLEU的高度不限于此。
位线接触BLC可以穿过上支撑层TS以接触沟道结构160的导电插塞168，并且在上支撑层TS上，接触位线接触BLC的位线BL可以在第二方向(Y方向)上延伸。此外，在连接区域CON中，可以在上支撑层TS上形成导线ML。虽然图中未示出，但是可以在上支撑层TS与位线BL之间以及在上支撑层TS与导线M1之间进一步形成附加绝缘层。
沟道结构160的最上表面可以与上支撑层TS的最下表面接触。换句话说，导电插塞168的上表面可以与上支撑层TS的最下表面接触。即，附加材料层可以不布置在沟道结构160上，并且上支撑层TS可以直接布置在其上。
另外，如上所述，孔部分TSH可以形成到第二上绝缘层250的一部分。因此，沟道结构160的最上表面的水平高度LV1可以高于多个孔部分TSH中的每个孔部分的最下表面的水平高度LV2。在一些实施例中，孔部分TSH的一部分可以突出到第二栅极堆叠件GS2(例如，第二上绝缘层250)中，因此可以位于第二栅极堆叠件GS2中，如图5所示。孔部分TSH可以在第二栅极堆叠件GS2的上表面中限定凹陷，并且第二栅极堆叠件GS2的凹陷可以朝向半导体衬底101凹陷超过沟道结构160的最上表面的上表面，如图5所示。如这里所使用的，“表面V高于表面W”(或类似的语言)可以意味着表面W比表面V更靠近衬底，并且相对于衬底(例如，半导体衬底101)，表面W低于表面V。
当在完全执行了在第一沟道孔160H1和第二沟道孔160H2中形成沟道结构160的工艺之后执行形成字线切割开口WLH的蚀刻工艺时，正电荷可能累积在先前形成的沟道结构160中的导电材料中，并且在蚀刻工艺中产生的等离子体离子可能由于正电荷而在不期望的方向上倾斜。因此，在蚀刻工艺中，字线切割开口WLH可能向沟道结构160扩展，并且字线切割开口WLH和沟道结构160可能彼此接触，进而导致诸如漏电流的缺陷。当字线切割开口WLH的纵横比随着栅极堆叠件GS的高度增加而增加时，这些缺陷可能更成问题。
根据本发明构思的一些实施例，首先在沟道孔160H(参见图10C)中填充绝缘牺牲层160S(参见图10C)而不是导电材料层，然后蚀刻字线切割开口WLH。在此情况下，因为正电荷不累积在先前形成的沟道孔160H中的绝缘牺牲层160S(参见图10C)中，所以不会发生在蚀刻工艺中产生的等离子体离子在不期望的方向上倾斜的现象。
根据本发明构思的一些实施例，在沟道孔160H中存在绝缘牺牲层160S，因此，沟道结构160不会受到可能在上支撑层TS中形成孔部分TSH的工艺中发生的诸如过蚀刻或未对准之类的因素的影响。因此，可以在不在沟道结构160上布置附加材料层的情况下形成上支撑层TS，由此降低了单元阵列结构CS的整体高度。
根据本发明构思的一些实施例，在蚀刻字线切割开口WLH之后，在字线切割开口WLH的下部形成阻挡氧化物层，因此，字线切割开口WLH的下部在基体结构110内可以具有阶梯形状。
根据本发明构思的一些实施例，因为在垂直存储器件中首先在沟道孔160H中填充绝缘牺牲层160S而不是导电材料层，然后蚀刻字线切割开口WLH，所以具有减少或抑制在蚀刻工艺期间由于等离子体离子的倾斜而导致的缺陷的发生的效果，因此，可以提供优异的电特性。
图8和图9分别是根据本发明构思的一些实施例的集成电路器件200和300的截面图。
下面描述的集成电路器件200和300的大多数元件和包括在元件中的材料基本上与上面参考图3至图7描述的那些相同或相似。因此，为了便于描述，可以集中于与上述集成电路器件100的不同之处进行描述。
参考图8，集成电路器件200可以包括外围电路结构PS和布置在比外围电路结构PS高的垂直高度处的单元阵列结构CS。
集成电路器件200可以具有外围单元(COP)结构，其中，单元阵列结构CS布置在外围电路结构PS上。
外围电路结构PS可以包括布置在半导体衬底101上的外围电路晶体管60TR和外围电路布线70。在半导体衬底101中，有源区AC可以由器件隔离层102限定，并且多个外围电路晶体管60TR可以形成在有源区AC上。多个外围电路晶体管60TR可以均包括外围电路栅极60G和布置在外围电路栅极60G两侧的半导体衬底101的一部分中的源极/漏极区62。
外围电路布线70可以包括多个外围电路接触72和多个外围电路金属层74。覆盖外围电路晶体管60TR和外围电路布线70的层间绝缘层80可以布置在半导体衬底101上。多个外围电路金属层74可以具有多层结构，该多层结构包括以不同垂直高度布置的多个金属层。在附图中，示出了多个外围电路金属层74具有相同的高度。然而，与此不同，布置在一些层(例如，布置在顶层)的外围电路金属层74可以形成为具有比布置在其他层的外围电路金属层74高的高度。在一些实施例中，外围电路金属层74可以具有不同的厚度。
基体结构110可以布置在层间绝缘层80上。基体结构110可以包括顺序地堆叠在外围电路结构PS上的基体板110P、下基体层110L和上基体层110U。基体板110P可以包括半导体材料，例如硅。
参考图9，集成电路器件300可以包括单元阵列结构CS，单元阵列结构CS包括存储单元区域MCR和连接区域CON。
集成电路器件300可以仅包括一个栅极堆叠件GS。即，集成电路器件300可以包括具有单级结构的栅极堆叠件GS，而不是多级结构的两层堆叠件。因此，沟道孔160H可以具有随着与半导体衬底101的距离增加而在第三方向(Z方向)单调地加宽的锥形形状。
公共源极线可以形成在字线切割开口WLH中。在此情况下，公共源极区CSR可以进一步形成在基体结构110的与字线切割开口WLH垂直交叠的部分中，并且公共源极线可以电连接到公共源极区CSR。公共源极区CSR可以是掺杂有高浓度杂质的区域，并且可以用作向存储单元供应电流的源极区。
图10A至图10H是示出根据本发明构思的一些实施例的制造集成电路器件的方法的截面图。
为了便于描述，图10A至图10H被提供为主要示出图4的部分MM的放大截面图。
参考图10A，可以在半导体衬底101上形成包括下牺牲层110S和上基体层110U的基体结构110。
接下来，通过在基体结构110的上表面上交替地形成多个第一绝缘层140和多个第一模制层180并且形成第一上绝缘层150，可以形成第一牺牲栅极堆叠件SGS1。此外，可以形成穿过第一牺牲栅极堆叠件SGS1的第一沟道孔160H1。
接下来，通过在第一牺牲栅极堆叠件SGS1上交替地形成多个第二绝缘层240和多个第二模制层280并且形成第二上绝缘层250，可以形成第二牺牲栅极堆叠件SGS2。可以在第二牺牲栅极堆叠件SGS2的顶部上形成上牺牲层260。此外，可以形成穿过第二牺牲栅极堆叠件SGS2的第二沟道孔160H2。
接下来，可以形成牺牲衬垫160L以共形地覆盖第一沟道孔160H1和第二沟道孔160H2。牺牲衬垫160L可以包括绝缘材料。
参考图10B，可以形成填充第一沟道孔160H1和第二沟道孔160H2的绝缘牺牲层160S。
绝缘牺牲层160S可以包括绝缘材料。例如，绝缘牺牲层160S可以包括氮化硅层。因此，可以减少或消除正电荷累积在第一沟道孔160H1和第二沟道孔160H2周围的现象。
接下来，可以形成穿过第一牺牲栅极堆叠件SGS1和第二牺牲栅极堆叠件SGS2的字线切割开口WLH。字线切割开口WLH可以穿过上基体层110U以暴露下牺牲层110S的上表面。虽然在图中未示出，但是阻挡氧化物层可以形成在上基体层110U的侧表面上。
参考图10C，可以形成填充字线切割开口WLH的内部牺牲层170S。
内部牺牲层170S可以包括可以不掺杂杂质的多晶硅。虽然在图中未示出，但是阻挡氧化物层可以形成在内部牺牲层170S的上表面上。
接下来，可以去除绝缘牺牲层160S和牺牲衬垫160L。因此，第一沟道孔160H1和第二沟道孔160H2可以形成为空的空间，并且空的空间可以暴露半导体衬底101。
参考图10D，可以形成填充第一沟道孔160H1和第二沟道孔160H2的沟道结构160。
沟道结构160可以包括栅极绝缘层162、沟道层164、掩埋绝缘层166和导电插塞168。
接下来，可以完全去除上牺牲层260(参见图10C)，使得导电插塞168的上表面和内部牺牲层170的上表面被暴露。可以通过诸如化学机械抛光(CMP)的平坦化工艺或回蚀来去除上牺牲层260(参见图10C)。
参考图10E，可以形成上支撑层TS以覆盖导电插塞168的上表面和内部牺牲层170S(参见图10D)的上表面。
接下来，可以在上支撑层TS中形成孔部分TSH，并且因此，可以暴露内部牺牲层170S(参见图10D)。孔部分TSH可以通过蚀刻工艺形成，并且在此情况下，可以在蚀刻工艺中发生过蚀刻，因此，第二上绝缘层250的一部分也可以被蚀刻。
参考图10F，可以蚀刻整个下牺牲层110S(见图10E)和部分上基体层110U。
可以蚀刻整个下牺牲层110S(参见图10E)以形成水平孔部分110H，此外，可以蚀刻栅极绝缘层162的一部分。因此，沟道层164的一部分可以被水平孔部分110暴露。
参考图10G，可以在水平孔部分110H中(参见图10E)形成下基体层110L。
下基体层110L可以包括例如掺杂有杂质的多晶硅。下基体层110L可以形成为接触沟道层164的暴露部分，并且可以形成为使得具有阶梯形状的扩展部分WLE布置在字线切割开口WLH的下部。
参考图10H，可以去除暴露于字线切割开口WLH的侧壁的多个第一模制层180和第二模制层280。
去除多个第一模制层180和第二模制层280的工艺可以是例如使用磷酸溶液作为蚀刻溶液的湿法蚀刻工艺。
再次参考图4，可以在去除了多个第一模制层180和第二模制层280的空间中形成多个第一栅电极130和第二栅电极230，并且可以通过执行后续工艺来完成集成电路器件100。
根据本发明构思的一些实施例，在垂直存储器件中，首先在沟道孔160H中填充绝缘牺牲层160S(参见图10C)，而不是导电材料层，然后蚀刻字线切割开口WLH。因此，可以减少或防止在蚀刻工艺期间由于等离子体离子的倾斜而导致的缺陷的出现，从而可以提供优异的电特性。
图11是示出根据本发明构思的一些实施例的包括集成电路器件的电子系统1000的图。
参考图11，电子系统1000可以包括集成电路器件1100和电连接到集成电路器件1100的控制器1200。
电子系统1000可以包括具有一个或更多个集成电路器件1100的存储装置，或者包括存储装置的电子设备。例如，电子系统1000可以包括具有至少一个集成电路器件1100的固态硬盘(SSD)设备、通用串行总线(USB)、计算系统、医疗设备和/或通信设备。
集成电路器件1100可以包括非易失性垂直存储器件。例如，集成电路器件1100可以包括NAND闪存器件，该NAND闪存器件包括上面参考图1至图9描述的集成电路器件100、200和300中的至少一个。集成电路器件1100可以包括第一结构1100F和位于第一结构1100F上的第二结构1100S。在一些实施例中，第一结构1100F可以布置在第二结构1100S的一侧处。第一结构1100F可以包括外围电路结构，该外围电路结构包括译码器电路1110、页面缓冲器1120和逻辑电路1130。第二结构1100S可以包括存储单元结构，该存储单元结构包括位线BL、公共源极线CSL、多条字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2以及位于位线BL与公共源极线CSL之间的多个存储单元串CSTR。
在第二结构1100S中，多个存储单元串CSTR均可以包括与公共源极线CSL相邻的多个下晶体管LT1和LT2、与位线BL相邻的多个上晶体管UT1和UT2以及布置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。下晶体管LT1和LT2的数目以及上晶体管UT1和UT2的数目可以不同地改变。
在一些实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括接地选择晶体管。第一栅极下线LL1和第二栅极下线LL2可以分别是下晶体管LT1的栅电极和下晶体管LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极，并且栅极上线UL1和UL2可以分别是上晶体管UT1的栅电极和上晶体管UT2的栅电极。
公共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、多条字线WL以及第一栅极上线UL1和第二栅极上线UL2可以通过从第一结构1100F的内部延伸到第二结构1100S的多条第一连接布线1115电连接到译码器电路1110。多条位线BL可以通过从第一结构1100F的内部延伸到第二结构1100S的多条第二连接布线1125电连接到页面缓冲器1120。
在第一结构1100F中，译码器电路1110和页面缓冲器1120可以对多个存储单元晶体管MCT中的至少一个执行控制操作。译码器电路1110和页面缓冲器1120可以由逻辑电路1130控制。
集成电路器件1100可以通过电连接到逻辑电路1130的输入/输出(I/O)焊盘1101与控制器1200通信。I/O焊盘1101可以通过从第一结构1100F的内部延伸到第二结构1100S的I/O连接布线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在一些实施例中，电子系统1000可以包括多个集成电路器件1100，并且在此情况下，控制器1200可以控制多个集成电路器件1100。
处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以基于固件而操作，并且可以控制NAND控制器1220来访问集成电路器件1100。NAND控制器1220可以包括NAND接口1221，其处理与集成电路器件1100的通信。用于控制集成电路器件1100的控制命令、要写入集成电路器件1100的多个存储单元晶体管MCT的数据以及要从集成电路器件1100的多个存储单元晶体管MCT读取的数据可以通过NAND接口1221传送。主机接口1230可以在电子系统1000与外部主机之间提供通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制集成电路器件1100。
图12是示出根据本发明构思的一些实施例的包括集成电路器件的电子系统2000的透视图。
参考图12，电子系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或更多个半导体封装件2003和DRAM 2004。半导体封装件2003和DRAM 2004可以通过设置在主板2001上的多个布线图案2005连接到控制器2002。
主板2001可以包括连接器2006，连接器2006包括被配置为耦接到外部主机的多个引脚。连接器2006中的引脚的数目和布置可以基于电子系统2000与外部主机之间的通信接口而改变。在一些实施例中，电子系统2000可以基于诸如USB、外围组件互连高速(PCI-Express)、串行高级技术附件(SATA)和用于通用闪存(UFS)的M-Phy的接口之一与外部主机通信。在一些实施例中，电子系统2000可以基于通过连接器2006从外部主机供应的电力来操作。电子系统2000还可以包括将从外部主机供应的电力分配给控制器2002和半导体封装件2003的电源管理集成电路(PMIC)。
控制器2002可以将数据写入半导体封装件2003，或者可以从半导体封装件2003读取数据，并且可以改善电子系统2000的操作速度。
DRAM 2004可以包括用于减小外部主机与作为数据存储空间的半导体封装件2003之间的速度差的缓冲存储器。包括在电子系统2000中的DRAM 2004可以作为高速缓冲存储器而操作，并且可以对半导体封装件2003执行的控制操作中提供用于任意存储数据的空间。当DRAM 2004被包括在电子系统2000中时，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的NAND控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b均可以包括具有多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b均可以包括封装衬底2100、位于封装衬底2100上的多个半导体芯片2200、布置在多个半导体芯片2200中的每一者的底表面上的粘合层2300、将多个半导体芯片2200电连接到封装衬底2100的连接结构2400以及在封装衬底2100上覆盖多个半导体芯片2200和连接结构2400的模制层2500。
封装衬底2100可以包括具有多个封装上焊盘2130的印刷电路板(PCB)。多个半导体芯片2200均可以包括I/O焊盘2201。I/O焊盘2201可以对应于图11的I/O焊盘1101。多个半导体芯片2200均可以包括多个栅极堆叠件3210和多个沟道结构3220。多个半导体芯片2200均可以包括上面参考图1至图9描述的集成电路器件100、200和300中的至少一个。
在一些实施例中，连接结构2400可以包括将I/O焊盘2201电连接到封装上焊盘2130的接合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可以基于接合线方式彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。在一些实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可以通过包括贯通硅通路(TSV)的连接结构而不是基于接合线方式的连接结构2400彼此电连接。
在一些实施例中，控制器2002和多个半导体芯片2200可以被包括在一个封装件中。在一些实施例中，控制器2002和多个半导体芯片2200可以安装在不同于主板2001的单独的内置衬底上，并且控制器2002和多个半导体芯片2200可以通过形成在内置衬底上的布线彼此电连接。
图13至图15是示出根据本发明构思的一些实施例的均包括集成电路器件的半导体封装件3003、4003和5003的截面图。
详细地，在图13和图14中，示出了基于沿着图12的线A-A'截取的截面的配置，并且在图15中，示出了基于沿着图12的线B-B'截取的截面的配置。
参考图13，在半导体封装件3003中，封装衬底2100可以包括PCB。
封装衬底2100可以包括封装衬底主体部分2120、布置在封装衬底主体部分2120的上表面上的多个封装上焊盘2130(参见图12)、布置在封装衬底主体部分2120的底表面上或通过封装衬底主体部分2120的底表面暴露的多个下焊盘2125以及在封装衬底主体部分2120中将多个上焊盘2130电连接到多个下焊盘2125的多个内部布线2135。多个上焊盘2130可以电连接到多个连接结构2400(参见图12)。多个下焊盘2125可以通过多个导电连接部分2800连接到图12中示出的电子系统2000的主板2001上的多个布线图案2005。
多个半导体芯片2200均可以包括半导体衬底3010以及顺序地堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，该外围电路区域包括多个外围布线3110。如上面参考图8描述的，第一结构3100可以包括外围电路晶体管60TR。在图13中，示出了第一结构3100具有诸如图8中示出的集成电路器件200的外围电路区域的结构，但是本发明构思不限于此。
第二结构3200可以包括公共源极线3205、位于公共源极线3205上的栅极堆叠件3210、穿过栅极堆叠件3210的沟道结构3220以及电连接到沟道结构3220的位线3240。栅极堆叠件3210可以包括图8中示出的第一栅极堆叠件GS1和第二栅极堆叠件GS2。第一栅极堆叠件GS1和第二栅极堆叠件GS2可以包括多个栅电极130。此外，多个半导体芯片2200均可以包括电连接到栅电极130的多个接触结构CNT。
多个半导体芯片2200均可以包括贯通布线3245，贯通布线3245电连接到第一结构3100的多个外围布线3110并且延伸到第二结构3200的内部。贯通布线3245可以布置在栅极堆叠件3210的外部。在一些实施例中，半导体封装件3003还可以包括穿过栅极堆叠件3210的贯通布线。多个半导体芯片2200均还可以包括电连接到第一结构3100的多个外围布线3110的I/O焊盘2201(参见图12)。
参考图14，半导体封装件4003具有与参考图13描述的半导体封装件3003的配置类似的配置。然而，半导体封装件4003包括多个半导体芯片2200a。
多个半导体芯片2200a均可以包括半导体衬底4010、位于半导体衬底4010上的第一结构4100和位于第一结构4100上的第二结构4200，第二结构4200通过晶片接合方法接合到第一结构4100。
第一结构4100可以包括外围电路区域，该外围电路区域包括外围布线4110和多个第一接合结构4150。如参考图8描述的，第一结构4100可以包括外围电路晶体管60TR。在图14中，示出了第一结构4100具有与图8中示出的集成电路器件200的外围电路区域相同的结构，但是本发明构思不限于此。
第二结构4200可以包括公共源极线4205、位于公共源极线4205与第一结构4100之间的栅极堆叠件4210以及穿过栅极堆叠件4210的沟道结构4220。栅极堆叠件4210可以包括图8中示出的第一栅极堆叠件GS1和第二栅极堆叠件GS2。第一栅极堆叠件GS1和第二栅极堆叠件GS2可以包括多个栅电极130。此外，多个半导体芯片2200a均可以包括电连接到栅电极130的多个接触结构CNT。
此外，多个半导体芯片2200a均可以包括分别电连接到栅极堆叠件4210的多个栅电极130的多个第二接合结构4250。例如，多个第二接合结构4250中的一些第二接合结构可以被配置为连接到电连接到沟道结构4220的位线4240。多个第二接合结构4250中的其他第二接合结构可以被配置为通过多个接触结构CNT电连接到栅电极130。
第一结构4100的多个第一接合结构4150和第二结构4200的多个第二接合结构4250可以在彼此接触的同时彼此接合。多个第一接合结构4150和多个第二接合结构4250的接合部分可以包括金属，例如铜(Cu)，但是本发明构思不限于此。
在一些实施例中，图13中示出的多个半导体芯片2200中的每一者之间的连接和图14中示出的多个半导体芯片2200a中的每一者之间的连接可以通过接合线形式的多个连接结构2400(参见图12)来实现。在一些实施例中，图13中示出的多个半导体芯片2200中的每一者之间的电连接和图14中示出的多个半导体芯片2200a中的每一者之间的电连接可以通过包括贯通电极TSV的连接结构来实现。
参考图15，在半导体封装件5003中，多个半导体芯片2200b可以彼此垂直对准。
多个半导体芯片2200b均可以包括半导体衬底5010、形成在半导体衬底5010下方的第一结构5100以及形成在第一结构5100下方并通过晶片接合方法接合到第一结构5100的第二结构5200。
第一结构5100可以包括外围电路区域，外围电路区域包括外围布线5110和第一接合结构5150。如参考图8描述的，第一结构5100可以包括外围电路晶体管60TR。在图15中，示出了第一结构5100具有与图8中示出的集成电路器件200的外围电路区域相同的结构，但是本发明构思不限于此。
第二结构5200可以包括公共源极线5205、位于公共源极线5205与第一结构5100之间的栅极堆叠件5210、穿过栅极堆叠件5210的沟道结构5220和字线切口5230以及分别电连接到沟道结构5220和栅极堆叠件5210的多个栅电极130的多个第二接合结构5250。例如，多个第二接合结构5250中的一些第二接合结构可以被配置为连接到电连接到沟道结构5220的位线5240。多个第二接合结构5250中的其他第二接合结构可以被配置为通过多个接触结构CNT电连接到栅电极130。
第一结构5100的多个第一接合结构5150和第二结构5200的多个第二接合结构5250可以在彼此接触的同时彼此接合。多个第一接合结构5150和多个第二接合结构5250的接合部分可以包括金属，例如铜(Cu)，但是本发明构思不限于此。
在多个半导体芯片2200b之中，除了最上面的半导体芯片之外的其余半导体芯片可以均进一步包括位于半导体衬底5010上的后绝缘层5300、位于后绝缘层5300上的后I/O焊盘5320、以及穿过半导体衬底5010和后绝缘层5300并将第一结构5100的外围布线5110电连接到后I/O焊盘5320的贯通电极结构5310。
每个贯通电极结构5310可以包括贯通电极5310a和围绕贯通电极5310a的侧表面的绝缘间隔物5310b。半导体封装件5003还可以包括布置在多个半导体芯片2200b的每一者下方的连接结构5400，例如导电凸块。连接结构5400可以电连接多个半导体芯片2200b，并且可以将多个半导体芯片2200b电连接到封装衬底2100。底部填充材料层5510可以围绕连接结构5400的侧表面。此外，半导体封装件5003还可以包括穿过第二结构5200并电连接到连接结构5400的贯通结构5265以及贯通焊盘2210。
虽然已经参考本发明的一些示例实施例具体示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的范围的情况下，可以在其中做出形式和细节上的各种改变。以上公开的主题被认为是说明性的，而不是限制性的，并且所附权利要求旨在覆盖落入本发明构思的范围内的所有这些修改、改进和其他实施例。

Claims (20)

1.一种集成电路器件，所述集成电路器件包括：
衬底；
下基体层和上基体层，所述下基体层和所述上基体层顺序地堆叠在所述衬底上；
第一栅极堆叠件，所述第一栅极堆叠件在所述上基体层上在平行于所述衬底的主表面的第一方向上延伸，所述第一栅极堆叠件包括在垂直于所述衬底的所述主表面的第二方向上交替地堆叠的多个第一栅电极和多个第一绝缘层；
第二栅极堆叠件，所述第二栅极堆叠件在所述第一栅极堆叠件上在所述第一方向上延伸，并且包括在所述第二方向上交替地堆叠的多个第二栅电极和多个第二绝缘层；
沟道结构，所述沟道结构在所述第二方向上延伸穿过所述第一栅极堆叠件和所述第二栅极堆叠件；
字线切割开口，所述字线切割开口在所述第二方向上延伸穿过所述第一栅极堆叠件和所述第二栅极堆叠件，并在所述第一方向上延伸；
上支撑层，所述上支撑层位于所述第二栅极堆叠件上，并且包括多个孔，所述多个孔中的每个孔在所述第二方向上与所述字线切割开口交叠并且包括位于所述第二栅极堆叠件中的一部分；以及
绝缘结构，所述绝缘结构位于所述字线切割开口和所述多个孔中，
其中，所述沟道结构的上表面与所述上支撑层的下表面接触，并且
所述沟道结构的所述上表面高于所述多个孔的各自的最下端。
2.根据权利要求1所述的集成电路器件，其中，所述沟道结构包括：
掩埋绝缘层；
沟道层和栅极绝缘层，所述沟道层和所述栅极绝缘层顺序地堆叠在所述掩埋绝缘层的侧壁上；以及
导电插塞，所述导电插塞位于所述掩埋绝缘层上，
其中，所述导电插塞的上表面与所述上支撑层的所述下表面接触。
3.根据权利要求2所述的集成电路器件，其中，所述绝缘结构包括：
第一绝缘结构，所述第一绝缘结构位于所述字线切割开口中；以及
多个第二绝缘结构，所述多个第二绝缘结构分别位于所述多个孔中，
其中，每个所述第二绝缘结构的下表面接触所述第一绝缘结构的上表面并横向地向外突出超过所述第一绝缘结构的所述上表面，并且
其中，相对于所述衬底，每个所述第二绝缘结构的所述下表面低于所述导电插塞的所述上表面。
4.根据权利要求2所述的集成电路器件，其中，所述绝缘结构包括：
绝缘间隔物，所述绝缘间隔物在所述字线切割开口和所述多个孔的侧壁和底表面上延伸，并限定空间；以及
绝缘掩埋层，所述绝缘掩埋层位于所述空间中。
5.根据权利要求1所述的集成电路器件，其中，所述字线切割开口包括与所述多个孔交叠的第一部分和被所述上支撑层覆盖的第二部分，并且
所述多个孔沿着所述字线切割开口在所述第一方向上以均匀的距离彼此间隔开。
6.根据权利要求5所述的集成电路器件，其中，所述多个孔各自在第三方向上的最窄宽度大于所述字线切割开口在所述第三方向上的最宽宽度，并且所述第三方向平行于所述衬底的所述主表面并且垂直于所述第一方向。
7.根据权利要求2所述的集成电路器件，其中，所述沟道结构延伸穿过所述上基体层和所述下基体层并且接触所述衬底，并且
所述沟道层接触所述下基体层。
8.根据权利要求7所述的集成电路器件，其中，所述下基体层包括接触所述沟道层的突起，并且
其中，相对于所述衬底，所述突起的上表面高于所述下基体层的上表面，并且相对于所述衬底，所述突起的下表面低于所述下基体层的下表面。
9.根据权利要求1所述的集成电路器件，其中，所述字线切割开口延伸穿过所述上基体层和所述下基体层，
所述字线切割开口包括下扩展部分和上扩展部分，所述下扩展部分横向地突出到所述下基体层中，所述上扩展部分横向地突出到所述上基体层中，
其中，所述下扩展部分在第三方向上的最宽宽度大于所述上扩展部分在所述第三方向上的最宽宽度，并且所述第三方向平行于所述衬底的所述主表面并且垂直于所述第一方向。
10.根据权利要求9所述的集成电路器件，其中，所述下扩展部分在所述第二方向上的高度大于所述上扩展部分在所述第二方向上的高度。
11.一种集成电路器件，所述集成电路器件包括：
栅极堆叠件，所述栅极堆叠件在所述衬底上在平行于衬底的主表面的第一方向上延伸，并且包括在垂直于所述衬底的所述主表面的垂直方向上彼此交叠的多个栅电极；
沟道结构，所述沟道结构在所述垂直方向上延伸穿过所述栅极堆叠件；
字线切割开口，所述字线切割开口在所述垂直方向上延伸穿过所述栅极堆叠件并且在所述第一方向上延伸；以及
上支撑层，所述上支撑层位于所述栅极堆叠件上，并且包括在所述垂直方向上与所述字线切割开口交叠的孔，
其中，所述沟道结构的上表面与所述上支撑层的下表面接触。
12.根据权利要求11所述的集成电路器件，其中，所述沟道结构包括：
掩埋绝缘层；
沟道层和栅极绝缘层，所述沟道层和所述栅极绝缘层顺序地布置在所述掩埋绝缘层的侧壁上；以及
导电插塞，所述导电插塞位于所述掩埋绝缘层上，
其中，所述导电插塞的上表面与所述上支撑层的所述下表面接触。
13.根据权利要求12所述的集成电路器件，其中，所述孔突出到所述栅极堆叠件中，并且
其中，所述孔包括沿着所述字线切割开口在所述第一方向上布置的多个孔，所述多个孔各自在第二方向上的最窄宽度大于所述字线切割开口在所述第二方向上的最宽宽度，并且所述第二方向平行于所述衬底的所述主表面并且垂直于所述第一方向。
14.根据权利要求12所述的集成电路器件，其中，所述孔的一部分位于所述栅极堆叠件中并且在所述栅极堆叠件的上表面中限定了凹陷，并且所述栅极堆叠件的所述凹陷朝向所述衬底凹陷超过所述导电插塞的所述上表面。
15.根据权利要求14所述的集成电路器件，所述集成电路器件还包括绝缘结构，
其中，所述绝缘结构包括：
绝缘间隔物，所述绝缘间隔物在所述字线切割开口和所述孔的侧壁和底表面上延伸并且在其中限定空间；以及
绝缘掩埋层，所述绝缘掩埋层位于所述空间中。
16.根据权利要求12所述的集成电路器件，其中，所述栅极堆叠件包括位于所述栅极堆叠件的下部的第一栅极堆叠件和在所述栅极堆叠件的上部的第二栅极堆叠件，
所述集成电路器件还包括顺序地堆叠在所述衬底上并且位于所述衬底与所述第一栅极堆叠件之间的下基体层和上基体层，
其中，所述沟道结构延伸穿过所述上基体层和所述下基体层并且接触所述衬底，并且
所述沟道层接触所述下基体层。
17.根据权利要求16所述的集成电路器件，其中，所述字线切割开口延伸穿过所述上基体层和所述下基体层，并且
所述字线切割开口包括横向地突出到所述下基体层中的下扩展部分。
18.根据权利要求17所述的集成电路器件，其中，所述字线切割开口包括横向地突出到所述上基体层中的上扩展部分，并且
所述下扩展部分在第二方向上的最宽宽度大于所述上扩展部分在所述第二方向上的最宽宽度，并且所述第二方向平行于所述衬底的所述主表面并且垂直于所述第一方向。
19.一种电子系统，所述电子系统包括：
第一衬底；
集成电路器件，所述集成电路器件位于所述第一衬底上；以及
控制器，所述控制器在所述第一衬底上电连接到所述集成电路器件，
其中，所述集成电路器件包括：
第二衬底；
外围电路，所述外围电路位于所述第二衬底上；
输入/输出焊盘，所述输入/输出焊盘电连接到所述外围电路；
栅极堆叠件，所述栅极堆叠件在所述外围电路上在平行于所述第二衬底的主表面的第一方向上延伸，并且包括在垂直于所述主表面的垂直方向上彼此交叠的多个栅电极；
沟道结构，所述沟道结构在所述垂直方向上延伸穿过所述栅极堆叠件；
字线切割开口，所述字线切割开口所述在垂直方向上延伸穿过所述栅极堆叠件并且在所述第一方向上延伸；以及
上支撑层，所述上支撑层位于所述栅极堆叠件上，并且包括在所述垂直方向上与所述字线切割开口交叠的孔，
其中，所述沟道结构的上表面与所述上支撑层的下表面接触。
20.根据权利要求19所述的电子系统，其中，所述第一衬底还包括将所述集成电路器件电连接到所述控制器的布线图案，
其中，所述孔包括位于所述栅极堆叠件中的一部分，
其中，所述孔包括沿着所述字线切割开口在所述第一方向上布置的多个孔，所述孔在第二方向上的最窄宽度大于所述字线切割开口在所述第二方向上的最宽宽度，并且所述第二方向平行于所述第二衬底的所述主表面并且垂直于所述第一方向。
CN202111032934.XA 2020-09-24 2021-09-03 集成电路器件和包括该集成电路器件的电子系统 Pending CN114256270A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200124070A KR20220040846A (ko) 2020-09-24 2020-09-24 집적회로 소자 및 이를 포함하는 전자 시스템
KR10-2020-0124070 2020-09-24

Publications (1)

Publication Number Publication Date
CN114256270A true CN114256270A (zh) 2022-03-29

Family

ID=80741702

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111032934.XA Pending CN114256270A (zh) 2020-09-24 2021-09-03 集成电路器件和包括该集成电路器件的电子系统

Country Status (3)

Country Link
US (1) US12075622B2 (zh)
KR (1) KR20220040846A (zh)
CN (1) CN114256270A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI798088B (zh) * 2022-05-17 2023-04-01 旺宏電子股份有限公司 積體電路結構及其形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101761366B1 (ko) 2010-06-22 2017-07-25 삼성전자주식회사 3차원 반도체 장치의 형성 방법
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9236395B1 (en) 2014-06-25 2016-01-12 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
JP2016092044A (ja) 2014-10-30 2016-05-23 株式会社東芝 半導体記憶装置の製造方法
KR20160080365A (ko) * 2014-12-29 2016-07-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9728551B1 (en) 2016-02-04 2017-08-08 Sandisk Technologies Llc Multi-tier replacement memory stack structure integration scheme
KR102650995B1 (ko) * 2016-11-03 2024-03-25 삼성전자주식회사 수직형 메모리 장치
US11397687B2 (en) * 2017-01-25 2022-07-26 Samsung Electronics Co., Ltd. Flash-integrated high bandwidth memory appliance
US10685914B2 (en) * 2017-08-31 2020-06-16 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR102608833B1 (ko) 2018-06-07 2023-12-04 에스케이하이닉스 주식회사 반도체 장치의 제조방법
WO2020029115A1 (en) 2018-08-08 2020-02-13 Yangtze Memory Technologies Co., Ltd. Memory device and forming method thereof
CN110800108B (zh) 2019-09-20 2021-09-14 长江存储科技有限责任公司 具有多堆栈结构的三维存储器件及其形成方法
CN110808249B (zh) 2019-10-12 2022-10-11 长江存储科技有限责任公司 三维存储器结构及其制备方法
CN110808250A (zh) 2019-10-12 2020-02-18 长江存储科技有限责任公司 三维存储器结构及其制备方法
CN110808253B (zh) 2019-10-12 2022-10-11 长江存储科技有限责任公司 三维存储器结构及其制备方法

Also Published As

Publication number Publication date
US12075622B2 (en) 2024-08-27
US20220093639A1 (en) 2022-03-24
KR20220040846A (ko) 2022-03-31

Similar Documents

Publication Publication Date Title
US20230009932A1 (en) Semiconductor device and electronic system including the same
US12075622B2 (en) Integrated circuit devices and electronic systems including the same
US12002764B2 (en) Integrated circuit device and electronic system including the same
CN115835648A (zh) 制造集成电路设备的方法和制造具有其的电子系统的方法
CN115768125A (zh) 半导体器件、制造半导体器件的方法及包括半导体器件的电子系统
CN115411050A (zh) 集成电路装置
CN114597213A (zh) 半导体装置和包括该半导体装置的数据存储系统
KR20220140303A (ko) 반도체 장치
US20220262819A1 (en) Integrated circuit device and electronic system including the same
US20230422527A1 (en) Integrated circuit device and electronic system including the same
US20240324219A1 (en) Integrated circuit devices
US20240064979A1 (en) Non-volatile memory devices and electronic systems including the same
US20240038660A1 (en) Semiconductor device and electronic system including the same
US20230320097A1 (en) Semiconductor device and electronic system including the same
US20230005953A1 (en) Integrated circuit devices and electronic systems including the same
US20240222267A1 (en) Semiconductor devices and electronic systems including the same
US20230240072A1 (en) Non-volatile memory device and electronic system including the same
US20230062069A1 (en) Semiconductor device and electronic system
US20230403854A1 (en) Semiconductor memory devices and electronic systems
US20220173028A1 (en) Semiconductor device and electronic system including the same
US20240224523A1 (en) Non-volatile memory device and electronic system including the same
US20240324206A1 (en) Nonvolatile memory device and electronic system including the same
KR20240010237A (ko) 집적회로 소자 및 이를 포함하는 전자 시스템
KR20220056023A (ko) 집적회로 소자 및 이를 포함하는 전자 시스템
KR20240041728A (ko) 집적회로 소자 및 이를 포함하는 전자 시스템

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination