CN115768125A - 半导体器件、制造半导体器件的方法及包括半导体器件的电子系统 - Google Patents

半导体器件、制造半导体器件的方法及包括半导体器件的电子系统 Download PDF

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姜相敏
金亨俊
李相受
张祐赈
崔铜成
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Samsung Electronics Co Ltd
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Abstract

一种半导体器件和制造该半导体器件的方法。该方法可以包括：形成模制堆叠体，该模制堆叠体包括与多个牺牲层交替地布置的多个绝缘层；通过顺序地图案化模制堆叠体来形成初步焊盘部分；形成单元接触孔，该单元接触孔延伸穿过初步焊盘部分和牺牲层部分；通过横向扩展初步焊盘部分和牺牲层部分来形成第一延伸部分和多个第二延伸部分；在第一延伸部分中形成第一绝缘衬层和牺牲环图案；在第二延伸部分中形成氧化物衬层和绝缘环图案；在单元接触孔内形成牺牲插塞；以及用栅电极替换牺牲层，并且用焊盘部分替换初步焊盘部分、第一绝缘衬层和牺牲环图案。

Description

半导体器件、制造半导体器件的方法及包括半导体器件的电 子系统
相关申请的交叉引用
本申请基于并要求于2021年9月1日向韩国知识产权局提交的韩国专利申请No.10-2021-0116507的优先权，该申请的公开内容通过引用整体并入本文。
技术领域
本公开涉及半导体器件、制造半导体器件的方法以及包括半导体器件的电子系统。更具体地，本公开涉及具有竖直沟道的半导体器件、制造半导体器件的方法以及包括半导体器件的电子系统。
背景技术
能够存储高容量数据的半导体器件已越来越多地部署在需要数据存储的电子系统中。因此，已经研究并提出了用于增加半导体器件的数据存储容量的方法。例如，一种所提出的用于增加半导体器件的数据存储容量的方法考虑了包括三维布置的存储器单元而不是二维布置的存储器单元的半导体器件。
发明内容
本公开提供了能够防止或降低焊盘结构形成工艺中的故障发生率的半导体器件以及制造该半导体器件的方法。
本公开还提供了包括该半导体器件的电子系统。
根据本发明构思的一些方面，提供了一种制造半导体器件的方法，并且该方法可以包括：形成模制堆叠体，模制堆叠体包括与多个牺牲层交替布置在衬底上的多个绝缘层；通过顺序地图案化模制堆叠体来形成初步焊盘结构，其中，初步焊盘结构包括连接到多个牺牲层中的至少一个牺牲层的初步焊盘部分，并且初步焊盘部分在垂直于衬底的上表面的竖直方向上具有比至少一个牺牲层更大的厚度；形成单元接触孔，单元接触孔在竖直方向上延伸穿过初步焊盘部分和在初步焊盘部分下方的多个牺牲层部分；通过横向扩展暴露在单元接触孔的内壁处的初步焊盘部分和多个牺牲层部分来形成第一延伸部分和多个第二延伸部分；在第一延伸部分中形成第一绝缘衬层和牺牲环图案；在所述多个第二延伸部分的每一个中形成氧化物衬层和绝缘环图案；在单元接触孔内形成牺牲插塞；以及用多个栅电极替换所述多个牺牲层，并且用焊盘部分替换所述初步焊盘部分、所述第一绝缘衬层和所述牺牲环图案。
根据本发明构思的一些方面，提供了一种制造半导体器件的方法，并且该方法可以包括：形成模制堆叠体，模制堆叠体包括交替地布置在衬底上的多个绝缘层和多个牺牲层；通过顺序地图案化模制堆叠体来形成初步焊盘结构，其中，初步焊盘结构具有阶梯形状，并且包括连接到多个牺牲层中的至少一个牺牲层的初步焊盘部分，并且初步焊盘部分在垂直于衬底的上表面的竖直方向上具有比至少一个牺牲层更大的厚度；形成单元接触孔，单元接触孔在竖直方向上延伸穿过初步焊盘部分和在初步焊盘部分下方的多个牺牲层部分，并且包括在水平方向上延伸的第一延伸部分；在第一延伸部分中形成牺牲环图案；在单元接触孔内形成牺牲插塞；通过去除多个牺牲层来形成多个栅极空间，并且通过去除初步焊盘部分和牺牲环图案来形成焊盘空间；在多个栅极空间和焊盘空间的内壁上形成介电衬层；在介电衬层上在多个栅极空间内形成多个栅电极，并在焊盘空间内形成焊盘部分；去除牺牲插塞以暴露焊盘部分的侧壁，并且去除介电衬层的暴露在单元接触孔中的一部分；以及在单元接触孔中形成单元接触插塞，单元接触插塞接触焊盘部分的侧壁并且在竖直方向上延伸。
根据本发明构思的一些方面，提供了一种制造半导体器件的方法，并且该方法可以包括：形成模制堆叠体，模制堆叠体包括交替地布置在衬底上的多个绝缘层和多个牺牲层；通过顺序地图案化模制堆叠体来形成初步焊盘结构，其中，初步焊盘结构包括连接到多个牺牲层中的至少一个牺牲层的初步焊盘部分；形成单元接触孔，单元接触孔在竖直方向上延伸穿过初步焊盘部分和在初步焊盘部分下方的多个牺牲层部分；通过横向扩展在单元接触孔的内壁处暴露的初步焊盘部分和多个牺牲层部分来形成第一延伸部分和多个第二延伸部分；在单元接触孔的内壁上、第一延伸部分的内壁上以及多个第二延伸部分的内壁上形成绝缘衬层；在第一延伸部分内在第一延伸部分的内壁上形成牺牲环图案；通过执行氧化工艺，将绝缘衬层的布置在多个第二延伸部分的内壁上的一部分转化为氧化物衬层；在多个第二延伸部分内在多个第二延伸部分的内壁上分别形成多个绝缘环图案；在单元接触孔内形成牺牲插塞；以及用多个栅电极替换多个牺牲层，并且用焊盘部分替换初步焊盘部分、绝缘衬层和牺牲环图案。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本公开的各个方面和本公开的实施例的示例，在附图中：
图1是根据一些实施例的半导体器件的框图；
图2是根据一些实施例的半导体器件的存储器单元阵列的等效电路图；
图3是示出了根据一些实施例的半导体器件的代表性配置的透视图；
图4是示出了图3的半导体器件的平面图；
图5是沿图4的线A-A'截取的截面图；
图6是图5的区域CX1的放大图；
图7是图5的区域CX2的放大图；
图8是示出了根据一些实施例的半导体器件的截面图；
图9是示出了根据一些实施例的半导体器件的截面图；
图10是示出了根据一些实施例的半导体器件的截面图；
图11是图10的区域CX3的放大图；
图12是示出了根据一些实施例的半导体器件的截面图；
图13至图29是示出了根据一些实施例的制造半导体器件的方法的截面图，其中图13至图17、图24和图27A是对应于沿图4的线A-A'截取的截面的截面图，并且图18至图23、图25、图26、图27B、图28和图29是对应于图5的区域CX1的截面的截面图；
图30是示意性地示出了根据一些实施例的包括半导体器件的数据存储系统的图；
图31是示意性地示出了根据一些实施例的包括半导体器件的数据存储系统的透视图；以及
图32是示意性地示出了根据一些实施例的半导体封装的截面图。
具体实施方式
在下文中，将参考附图详细描述本公开的各个方面的一些实施例以及本公开的发明构思。
图1是根据一些实施例的半导体器件10的框图。
参照图1，半导体器件10可以包括存储器单元阵列20和外围电路30。存储器单元阵列20可以包括多个存储器单元块BLK1、BLK2、......、BLKn。多个存储器单元块BLK1、BLK2、......、BLKn中的每一个可以包括多个存储器单元。存储器单元块BLK1、BLK2、......、BLKn可以通过位线BL、字线WL、串选择线SSL和地选择线GSL连接到外围电路30。
外围电路30可以包括行解码器32、页缓冲器34、数据输入/输出电路36和控制逻辑38。尽管在图1中未示出，外围电路30还可以包括各种组件中的一种或多种，例如输入/输出接口、列逻辑、电压发生器、预解码器、温度传感器、命令解码器、地址解码器、放大器电路等。
存储器单元阵列20可以通过位线BL连接到页缓冲器34，并且可以通过字线WL、串选择线SSL和地选择线GSL连接到行解码器32。在存储器单元阵列20中，多个存储器单元块BLK1、BLK2、......、BLKn中包括的多个存储器单元中的每一个可以是闪存单元。存储器单元阵列20可以包括三维存储器单元阵列。三维存储器单元阵列可以包括多个NAND串，并且每一个NAND串可以包括多个存储器单元，该多个存储器单元连接到竖直堆叠在衬底上的多条字线WL。
外围电路30可以从半导体器件10外部的第一外部器件接收地址ADDR、命令CMD和控制信号CTRL，并且向半导体器件10外部的第二外部器件发送或从其接收数据DATA。在一些实施例中，第一外部器件和第二外部器件可以是相同的器件。
行解码器32可以响应于从第一外部器件接收到的地址ADDR来选择多个存储器单元块BLK1、BLK2、......、BLKn中的至少一个，并且选择所选择的存储器单元块的字线WL、串选择线SSL和地选择线GSL。行解码器32可以将用于执行存储器操作的电压发送到所选择的存储器单元块的字线WL。
页缓冲器34可以通过位线BL连接到存储器单元阵列20。页缓冲器34可以在编程操作中作为写入驱动器操作，并且可以根据要存储在存储器单元阵列20中的数据DATA向位线BL施加电压，和/或页缓冲器34可以在读取操作中作为感测放大器操作，并且可以感测存储在存储器单元阵列20中的数据DATA。页缓冲器34可以根据从控制逻辑38接收到的控制信号PCTL来操作。
数据输入/输出电路36可以通过数据线DL连接到页缓冲器34。在编程操作中，数据输入/输出电路36可以从存储器控制器(未示出)接收数据DATA，并且基于从控制逻辑38接收到的列地址C_ADDR将编程数据DATA提供给页缓冲器34。在读取操作中，数据输入/输出电路36可以基于从控制逻辑38接收到的列地址C_ADDR，将存储在页缓冲器34中的读取数据DATA提供给存储器控制器。
数据输入/输出电路36可以将输入地址或命令发送到控制逻辑38或行解码器32。外围电路30还可以包括静电放电(ESD)电路和上拉/下拉驱动器。
控制逻辑38可以从存储器控制器接收命令CMD和控制信号CTRL。控制逻辑38可以将行地址R_ADDR提供给行解码器32，并且将列地址C_ADDR提供给数据输入/输出电路36。控制逻辑38可以响应于控制信号CTRL来生成在半导体器件10中使用的各种内部控制信号。例如，控制逻辑38可以在诸如编程操作或擦除操作之类的存储器操作中调整提供给字线WL和位线BL的电压电平。
图2是根据一些实施例的半导体器件10的存储器单元阵列的等效电路图。
参照图2，存储器单元阵列MCA可以包括多个存储器单元串MS。存储器单元阵列MCA可以包括多条位线BL(BL1、BL2、......、BLm)、多条字线WL(WL1、WL2、......、WLn-1、WLn)、至少一条串选择线SSL、至少一条地选择线GSL和公共源极线CSL。多个存储器单元串MS可以形成在多条位线BL(BL1、BL2、......、BLm)和公共源极线CSL之间。虽然图2示出了多个存储器单元串MS中的每一个包括两条串选择线SSL的情况，但是本公开及其发明构思不限于此。例如，多个存储器单元串MS中的每一个可以包括一条串选择线SSL。
多个存储器单元串MS中的每一个可以包括串选择晶体管SST、地选择晶体管GST和多个存储器单元晶体管MC1、MC2、......、MCn-1、MCn。串选择晶体管SST的漏极区可以连接到位线BL(BL1、BL2、......、BLm)，并且地选择晶体管GST的源极区可以连接到公共源极线CSL。公共源极线CSL可以是多个地选择晶体管GST的源极区共同连接的区域。
串选择晶体管SST可以连接到串选择线SSL，并且地选择晶体管GST可以连接到地选择线GSL。多个存储器单元晶体管MC1、MC2、......、MCn-1和MCn可以分别连接到多条字线WL(WL1、WL2、......、WLn-1、WLn)。
图3至图7是根据一些实施例的用于描述半导体器件100的图。具体地，图3是示出了根据一些实施例的半导体器件100的代表性配置的透视图，并且图4是示出了图3的半导体器件100的平面图。图5是沿图4的线A-A'截取的截面图。图6是图5的区域CX1的放大图，并且图7是图5的区域CX2的放大图。
参照图3至图7，半导体器件100可以包括在竖直方向Z上彼此重叠的单元阵列结构CS和外围电路结构PS。单元阵列结构CS可以包括参照图1描述的存储器单元阵列20，并且外围电路结构PS可以包括参照图1描述的外围电路30。
单元阵列结构CS可以包括多个存储器单元块BLK1、BLK2、......、BLKn。多个存储器单元块BLK1、BLK2、......、BLKn中的每一个可以包括三维布置的存储器单元。
外围电路结构PS可以包括布置在衬底50上的外围电路晶体管60TR和外围电路线路结构70。衬底50可以包括水平布置(例如，在第一水平方向X上并排布置)的存储器单元区MCR、连接区CON和外围电路连接区PRC。在衬底50中，有源区AC可以由器件隔离层52限定，并且多个外围电路晶体管60TR可以形成在有源区AC上。多个外围电路晶体管60TR可以包括外围电路栅极60G和源/漏区62，所述源/漏区62布置在衬底50的位于外围电路栅极60G的第一侧和第二侧的部分中。
衬底50可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)或硅-锗。衬底50可以设置为体晶片或外延层。在一些实施例中，衬底50可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。
外围电路线路结构70可以包括多个外围电路触点72和多个外围电路线路层74。覆盖外围电路晶体管60TR和外围电路线路结构70的层间绝缘层80可以布置在衬底50上。多个外围电路线路层74可以具有多层结构，该多层结构包括布置在不同竖直水平处的多个金属层。
公共源极板110可以布置在层间绝缘层80上。在一些实施例中，公共源极板110可以用作向形成在单元阵列结构CS中的竖直存储器单元提供电流的源极区。公共源极板110可以布置在衬底50的存储器单元区MCR、连接区CON和外围电路连接区PRC上。
在一些实施例中，公共源极板110可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铝镓(AlGaAs)或其任意组合。此外，公共源极板110可以包括掺杂有n型掺杂剂的半导体。此外，公共源极板110可以具有晶体结构，该晶体结构包括单晶结构、非晶结构和多晶结构中的至少一种。在一些实施例中，公共源极板110可以包括掺杂有n型掺杂剂的多晶硅。
公共源极板110可以包括布置在衬底50的连接区CON和外围电路连接区PRC上的开口部分110H，并且绝缘插塞120可以填充公共源极板110的开口部分110H或在公共源极板110的开口部分110H内。绝缘插塞120的顶表面可以布置在与公共源极板110的顶表面的水平相同的水平处。
多个栅电极130和多个模制绝缘层132可以在存储器单元区MCR和连接区CON上的公共源极板110上沿竖直方向Z交替地布置。竖直方向Z可以垂直于衬底50的上表面。
如图7所示，栅电极130可以包括掩埋导电层130A和围绕掩埋导电层130A的顶表面、底表面和至少一个侧表面的导电阻挡层130B。例如，掩埋导电层130A可以包括诸如钨、镍、或钴、钽之类的金属、诸如硅化钨、硅化镍、硅化钴或硅化钽之类的金属硅化物、掺杂多晶硅或其任意组合。在一些实施例中，导电阻挡层130B可以包括氮化钛、氮化钽、氮化钨或其任意组合。
在一些实施例中，多个栅电极130可以对应于构成存储器单元串MS(参见图2)的地选择线GSL、字线WL(WL1、WL2、......、WLn-1、WLn)和至少一条串选择线SSL。例如，最下面的栅电极130可以用作地选择线GSL，两个最上面的栅电极130可以用作串选择线SSL，而其他栅电极130可以用作字线WL。因此，可以提供其中地选择晶体管GST、串选择晶体管SST和它们之间的存储器单元晶体管(MC1、MC2、......、MCn-1、MCn)串联连接的存储器单元串MS。在一些实施例中，栅电极130中的至少一个可以用作虚设字线；然而，本公开的发明构思不限于此。
如图4所示，多个栅极堆叠分离开口部分WLH可以在公共源极板110上沿平行于公共源极板110的顶表面的第一水平方向X延伸。布置在一对栅极堆叠分离开口部分WLH之间的多个栅电极130可以构成一个块。例如，图4中示出了第一块BLK1和第二块BLK2。
栅极堆叠分离绝缘层WLI可以填充布置在公共源极板110上的栅极堆叠分离开口部分WLH。栅极堆叠分离绝缘层WLI可以包括氧化硅、氮化硅、SiON、SiOCN、SiCN或其任意组合。
多个沟道结构140可以在存储器单元区MCR上沿竖直方向(Z方向)从公共源极板110的顶表面延伸穿过多个栅电极130和多个模制绝缘层132。多个沟道结构140可以在第一水平方向X、第二水平方向Y和第三水平方向(例如，对角线方向)上以特定间隔彼此分开布置。多个沟道结构140可以以锯齿形或交错形布置。
多个沟道结构140中的每一个可以布置在存储器单元区MCR上的沟道孔140H中。多个沟道结构140中的每一个可以包括栅极绝缘层142、沟道层144、掩埋绝缘层146和导电插塞148。栅极绝缘层142和沟道层144可以顺序地布置在沟道孔140H的侧壁上。例如，栅极绝缘层142可以布置在沟道孔140H的侧壁上并与其共形，并且沟道层144可以布置在沟道孔140H的侧壁和底部上并与其共形。掩埋绝缘层146可以填充沟道孔140H的剩余空间，并且可以布置在沟道层144上。导电插塞148可以接触沟道层144并可以阻挡沟道孔140H的入口，并且可以布置在沟道孔140H的顶侧上。在一些实施例中，可以省略掩埋绝缘层146，并且沟道层144可以以柱形状形成，以填充沟道孔140H的一部分。
在一些实施例中，沟道层144可以布置为在沟道孔140H的底部处接触公共源极板110的顶表面。在一些示例中，如图5所示，沟道层144的底表面可以布置在比公共源极板110的顶表面低的竖直水平处；然而，本发明构思和本公开不限于此。
如图7所示，栅极绝缘层142可以具有在沟道层144的外壁上顺序地包括隧道介电层142A、电荷存储层142B和阻挡介电层142C的结构。构成栅极绝缘层142的隧道介电层142A、电荷存储层142B和阻挡介电层142C的相对厚度不限于图7所示的厚度，并且可以进行各种修改。
隧道介电层142A可以包括氧化硅、氧化铪、氧化铝、氧化锆、氧化钽等。电荷存储层142B可以是可以存储从沟道层144穿过隧道介电层142A的电子的区域，并且可以包括氮化硅、氮化硼、氮化硅硼或掺杂多晶硅。阻挡介电层142C可以包括氧化硅、氮化硅、或介电常数比氧化硅的介电常数高的金属氧化物。金属氧化物可以包括氧化铪、氧化铝、氧化锆、氧化钽或其任意组合。
在一些实施例中，介电衬层149可以布置在沟道结构140和栅电极130之间。例如，介电衬层149可以布置在沟道结构140和栅电极130之间、以及栅电极130的顶表面和底表面上。例如，如图7所示，介电衬层149可以布置在导电阻挡层130B和栅极绝缘层142之间、以及导电阻挡层130B和模制绝缘层132之间。在一些实施例中，介电衬层149可以包括氧化硅、氮化硅、或介电常数比氧化硅的介电常数高的金属氧化物。金属氧化物可以包括氧化铪、氧化铝、氧化锆、氧化钽或其任意组合。
在一个块BLK1或BLK2中，最上面的两个栅电极130可以被串分离开口部分SSLH平面地分成两个部分。串分离绝缘层SSLI可以布置在串分离开口部分SSLH中，并且所述两个部分可以在第二水平方向Y上彼此分开地布置，且串分离绝缘层SSLI位于所述两个部分之间。所述两个部分可以构成参照图2描述的串选择线SSL。
多个栅电极130可以构成连接区CON上的焊盘结构PAD。在连接区CON中，随着距公共源极板110的顶表面的距离增加，多个栅电极130可以延伸以在第一水平方向X上具有更小的长度。换句话说，第一栅电极130可以在第一水平方向X上具有第一长度，并且第二栅电极130可以在第一水平方向X上具有小于第一长度的第二长度。第二栅电极130在竖直方向Z上距公共源极板110的顶表面可以比第一栅电极130距公共源极板的顶表面更远。焊盘结构PAD可以指以阶梯形状布置的栅电极130的部分。焊盘结构PAD可以包括多个焊盘部分130P，该多个焊盘部分130P分别从多个栅电极130延伸，并且具有比多个栅电极130更大的厚度(例如，在竖直方向Z上)。
覆盖绝缘层134可以布置在焊盘结构PAD上，并且第一上绝缘层136可以布置在最上面的模制绝缘层132和覆盖绝缘层134上。在一些实施例中，介电衬层149可以从多个栅电极130的顶表面和底表面延伸以覆盖焊盘部分130P的顶表面和底表面。
单元接触插塞160可以布置在连接区CON上方，并且可以穿过第一上绝缘层136、覆盖绝缘层134、多个栅电极130和多个模制绝缘层132。单元接触插塞160可以布置在单元接触孔160H中，该单元接触孔160H穿过第一上绝缘层136、覆盖绝缘层134、多个栅电极130、多个模制绝缘层132和绝缘插塞120。
单元接触插塞160可以包括穿过多个栅电极130并在竖直方向Z上延伸的掩埋导电层160A、以及围绕掩埋导电层160A的侧表面和底表面的导电阻挡层160B。掩埋导电层160A可以包括例如诸如钨、镍或钴、钽之类的金属、诸如硅化钨、硅化镍、硅化钴或硅化钽之类的金属硅化物、掺杂多晶硅或其任意组合。在一些实施例中，导电阻挡层160B可以包括氮化钛、氮化钽、氮化钨或其任意组合。
单元接触插塞160可以电连接到与其对应的焊盘部分130P，并且可以布置为与布置在比焊盘部分130P更低的竖直水平处的多个栅电极130中的至少一个栅电极130分开。
例如，如图6所示，单元接触插塞160可以包括上侧壁部分160S1、连接侧壁部分160S2和下侧壁部分160S3，并且连接侧壁部分160S2可以接触与单元接触插塞160相对应的一个焊盘部分130P。上侧壁部分160S1可以布置在比连接侧壁部分160S2高的竖直水平处，并且可以被覆盖绝缘层134和第一上绝缘层136围绕。下侧壁部分160S3可以布置在比连接侧壁部分160S2低的竖直水平处。
单元接触插塞160的下侧壁部分160S3可以被至少一个模制绝缘层132和至少一个绝缘环图案162围绕。多个绝缘环图案162和氧化物衬层164可以布置在单元接触插塞160的下侧壁部分160S3和多个栅电极130之间。在一些实施例中，氧化物衬层164可以布置在单元接触孔160H的第二延伸部分160E2的内壁上并与其共形，并且每一个绝缘环图案162可以布置在氧化物衬层164上方以填充第二延伸部分160E2。
在一些实施例中，多个绝缘环图案162中的每一个可以具有环形形状或圆环形状。多个绝缘环图案162中的每一个的顶表面和外壁可以被氧化物衬层164围绕，并且氧化物衬层164可以具有旋转90度的U形竖直截面。
在一些实施例中，介电衬层149可以围绕焊盘部分130P的顶表面和底表面，并且延伸到单元接触插塞160的连接侧壁部分160S2。介电衬层149可以延伸到距单元接触孔160H相对小的距离，并且例如，介电衬层149可以暴露在单元接触孔160H的内壁处。因此，介电衬层149可以围绕在单元接触插塞160的上侧壁部分160S1和连接侧壁部分160S2之间的边界。如图6所示，介电衬层149可以接触单元接触插塞160的侧壁(例如，上侧壁部分160S1)。此外，介电衬层149的覆盖焊盘部分130P的顶表面和底表面的部分可以布置为与多个绝缘环图案162和氧化物衬层164竖直地重叠。
介电衬层149可以延伸到距单元接触孔160H相对小的距离，并且例如，当介电衬层149暴露在单元接触孔160H的内壁处时，用于去除介电衬层149的在单元接触孔160H中暴露的一部分的蚀刻工艺可以被精确地控制。
如图5所示，单元接触插塞160的底部可以被第一导电着接通路(landing via)90围绕，并且第一导电着接通路90可以被层间绝缘层80覆盖。第一导电着接通路90的底表面可以接触外围电路线路层74的顶表面。第一导电着接通路90可以包括掺杂有n型掺杂剂的多晶硅。
尽管未示出，但是可以在连接区CON中进一步形成沿竖直方向从公共源极板110的顶表面Z延伸穿过多个栅电极130和多个模制绝缘层132的多个虚设沟道结构(未示出)。可以形成虚设沟道结构以防止在制造半导体器件100的工艺中栅电极130倾斜或弯曲并确保其结构稳定性。多个虚设沟道结构中的每一个可以具有与多个沟道结构140相似的结构和形状。
穿过绝缘插塞120、覆盖绝缘层134和第一上绝缘层136的通孔170H可以布置在外围电路连接区PRC上方，并且导电贯通通路170可以布置在通孔170H中。导电贯通通路170可以包括例如钨、钛、钽、铜、铝、氮化钛、氮化钽、氮化钨或其任意组合。
第二导电着接通路92可以围绕导电贯通通路170的底侧壁，并且可以被层间绝缘层80覆盖。第二导电着接通路92的底表面可以接触外围电路线路层74的顶表面。第二导电着接通路92可以包括掺杂有n型掺杂剂的多晶硅。
图5示出了第二导电着接通路92可以围绕导电贯通通路170的侧壁，并且导电贯通通路170的底表面可以接触外围电路线路层74的顶表面。然而，在一些实施例中与此不同，导电贯通通路170的底表面可以接触第二导电着接通路92的顶表面，并且第二导电着接通路92的底表面可以接触外围电路线路层74的顶表面。
单元接触插塞160可以通过第一导电着接通路90和外围电路线路层74连接到外围电路晶体管60TR，并且导电贯通通路170可以通过第二导电着接通路92和外围电路线路层74连接到外围电路晶体管60TR。
在存储器单元区MCR上方，位线触点BLC可以通过第一上绝缘层136接触沟道结构140的导电插塞148，并且位线BL可以布置在位线触点BLC上方。覆盖位线BL的侧壁的第二上绝缘层138可以布置在第一上绝缘层136上方。在外围电路连接区PRC上方，布线线路ML1可以布置在导电贯通通路170上方。
通常，在包括着接在焊盘部分130P的顶表面上的单元接触插塞的结构中，随着堆叠的栅电极130的数量增加，可能发生穿通故障，因为在单元接触孔形成工艺中，焊盘部分130P可能被过度蚀刻并被连接到焊盘部分130P下方的栅电极130。为了解决该问题，已经提出了包括穿过栅电极130的单元接触插塞160的结构。然而，可能存在的问题在于，形成单元接触插塞160的工艺可能无法被精确地控制，例如氧化物层或介电衬层149的一部分保留在单元接触插塞160和栅电极130之间。
然而，根据上述实施例，由于单元接触孔160H和介电衬层149之间的距离相对较小，可以防止氧化物层保留在单元接触插塞160和栅电极130之间，因此，单元接触插塞160和栅电极130之间的介电衬层149可以被完全蚀刻或几乎完全蚀刻。因此，形成单元接触插塞160的工艺可以被精确地控制或更精确地控制。此外，可以显著地减少或防止在蚀刻介电衬层149的工艺中使用的蚀刻剂材料中包括的氟(F)等向沟道结构140渗透。
图8是示出了根据一些实施例的半导体器件100A的截面图。图8是对应于图5的区域CX1的放大截面图的截面图。在图8中，与图1至图7中的附图标记相同的附图标记将表示相同的元件。
参照图8，第二延伸部分160E2可以形成为在其中心部分处具有比在其顶部和底部处更大的宽度，氧化物衬层164A可以形成在第二延伸部分160E2的内壁上并与其共形，并且多个绝缘环图案162A可以填充第二延伸部分160E2。多个绝缘环图案162A中的每一个可以具有向外突出的圆形侧壁形状。
介电衬层149A可以布置在栅电极130和氧化物衬层164A之间，并且介电衬层149A可以具有接触氧化物衬层164A并向内凹陷的侧壁部分。该侧壁部分可以对应于向外突出的氧化物衬层164A的侧壁形状。此外，介电衬层149A可以具有与第二延伸部分160E2的顶部和底部相邻地形成的尾部部分149T。尾部部分149T可以指代多个绝缘环图案162A中的每一个的向外突出的侧壁部分或介电衬层149A的与氧化物衬层164A竖直地重叠的一部分。
图9是示出了根据一些实施例的半导体器件100B的截面图。图9是对应于图5的区域CX2的区域的放大图。在图9中，与图1至图8中的附图标记相同的附图标记将表示相同的元件。
参照图9，沟道结构140A可以包括栅极绝缘层142、沟道层144A、掩埋绝缘层146和导电插塞148，并且还可以包括布置在沟道孔140H的底部处的接触半导体层144L和底部绝缘层142L。沟道层144A可以不直接接触公共源极板110，并且沟道层144A可以通过接触半导体层144L电连接到公共源极板110。在一些实施例中，接触半导体层144L可以包括通过使用在沟道孔140H的底部处布置的公共源极板110作为种子层通过选择性外延生长(SEG)工艺来形成的硅层。
底部绝缘层142L可以布置在最下面的栅电极130L和接触半导体层144L之间。在一些实施例中，底部绝缘层142L可以包括氧化硅，并且可以例如通过在接触半导体层144L的侧壁的一部分上执行氧化工艺来形成。
图10是示出了根据一些实施例的半导体器件200的截面图。图11是图10的区域CX3的放大图。在图10和图11中，与图1至图9中的附图标记相同的附图标记将表示相同的元件。
参照图10和图11，水平半导体层114和支撑层116可以顺序地堆叠在存储器单元区MCR上的公共源极板110的顶表面上。下绝缘层112和支撑层116可以顺序地堆叠在连接区CON和外围电路连接区PRC上的公共源极板110的顶表面上。
在一些实施例中，下绝缘层112可以包括顺序地堆叠在公共源极板110上的第一绝缘层112A、第二绝缘层112B和第三绝缘层112C。第一绝缘层112A和第三绝缘层112C可以包括氧化硅，并且第二绝缘层112B可以包括氮化硅。
在一些实施例中，水平半导体层114可以包括掺杂多晶硅或未掺杂多晶硅。水平半导体层114可以用作公共源极区的将公共源极板110和沟道层144彼此连接的一部分。例如，支撑层116可以包括掺杂或未掺杂多晶硅。支撑层116可以用作用于防止在去除用于形成水平半导体层114的牺牲材料层(未示出)的工艺中模制堆叠体塌陷或倒塌的支撑层。
沟道结构140B可以包括栅极绝缘层142、沟道层144、掩埋绝缘层146和导电插塞148。如图11所示，栅极绝缘层142可以布置在沟道孔140H的内壁和底部上。沟道层144的底表面可以设置在栅极绝缘层142上并且可以不直接接触公共源极板110，并且沟道层144的底侧壁可以被水平半导体层114围绕。
单元接触插塞160可以在竖直方向Z上延伸穿过第一上绝缘层136、覆盖绝缘层134、焊盘部分130P、多个栅电极130、多个模制绝缘层132、绝缘插塞120和第一导电着接通路90。多个绝缘环图案162和氧化物衬层164可以布置在单元接触插塞160和多个栅电极130之间。导电贯通通路170可以在竖直方向Z上延伸穿过第一上绝缘层136、覆盖绝缘层134、绝缘插塞120和第二导电着接通路92。
图12是示出了根据一些实施例的半导体器件200A的截面图。
参照图12，第一覆盖绝缘层234A可以被布置为覆盖多个第一栅电极230A和连接到多个第一栅电极230A的焊盘结构PAD，并且第二覆盖绝缘层234B可以布置在多个第一栅电极230A和第一覆盖绝缘层234A上以覆盖多个第二栅电极230B和连接到多个第二栅电极230B的焊盘结构PAD。
多个沟道结构140可以在竖直方向Z上延伸穿过多个第一栅电极230A和多个第二栅电极230B。单元接触插塞160可以在竖直方向Z上延伸穿过第一覆盖绝缘层234A和/或第二覆盖绝缘层234B和焊盘结构PAD，并且导电贯通通路170可以在竖直方向Z上延伸穿过第一覆盖绝缘层234A和第二覆盖绝缘层234B。可以在第一覆盖绝缘层234A和第二覆盖绝缘层234B之间的边界附近的单元接触插塞160的侧壁上形成向外突出的突出部分；然而，本发明构思和本公开不限于此。
尽管图12示出了单元阵列结构CS布置在外围电路结构PS上方的结构，但是本发明构思和本公开不限于此。在一些实施例中，与图12中的图示不同，半导体器件200A可以具有芯片到芯片(C2C)结构。对于C2C结构，包括单元阵列结构CSA的上芯片可以在第一晶片上制造，包括外围电路结构PS的下芯片可以在与第一晶片不同的第二晶片上制造，然后上芯片和下芯片可以通过接合方法彼此连接。例如，接合方法可以指代将形成在上芯片的最上面的金属层中的接合金属电连接到形成在下芯片的最上面的金属层中的接合金属的方法。例如，当接合金属由铜(Cu)形成时，接合方法可以是Cu到Cu接合方法，并且接合金属也可以由铝(Al)或钨(W)形成。例如，外围电路结构PS可以布置在单元阵列结构CS上方，并且多个栅电极230A和230B在水平方向上的宽度可以随着距外围电路结构PS的距离的增加而增加。
图13至图29是示出了根据一些实施例的制造半导体器件100的方法的截面图。图13至图17、图24和图27A是对应于沿图4的线A-A'截取的截面的截面图，并且图18至图23、图25、图26、图27B、图28和图29是对应于图5的区域CX1的截面的截面图。
参照图13，可以在衬底50上形成外围电路结构PS。在一些实施例中，衬底50可以是单晶硅衬底。可以在衬底50上形成多个外围电路晶体管60TR，并且可以形成层间绝缘层80和电连接到外围电路晶体管60TR的外围电路线路结构70。
可以在外围电路连接区PRC上在最上面的外围电路线路层74上进一步形成第一导电着接通路90和第二导电着接通路92。例如，可以通过使用掺杂有n型掺杂剂的多晶硅来形成第一导电着接通路90和第二导电着接通路92。第一导电着接通路90和第二导电着接通路92的顶表面可以被层间绝缘层80覆盖。
参照图14，可以在层间绝缘层80上形成公共源极板110。在一些实施例中，可以通过使用掺杂有n型掺杂剂的半导体来形成公共源极板110。
此后，可以在公共源极板110上形成掩模图案(未示出)，并且可以通过使用掩模图案作为蚀刻掩模去除公共源极板110的一部分来形成开口部分110H。可以在与外围电路连接区PRC和连接区CON的至少一部分竖直重叠的区域中形成开口部分110H。
此后，可以在公共源极板110上形成填充开口部分110H的绝缘层(未示出)，并且可以通过平坦化绝缘层的顶部直到暴露公共源极板110的顶表面来形成绝缘插塞120。
此后，可以在公共源极板110上交替地形成多个模制绝缘层132和多个牺牲层S130。在一些实施例中，多个模制绝缘层132可以包括诸如氧化硅或氮氧化硅之类的绝缘材料，并且多个牺牲层S130可以包括氮化硅、氮氧化硅、掺杂多晶硅等。
参照图15，可以通过顺序地图案化连接区CON上的多个模制绝缘层132和多个牺牲层S130来形成初步焊盘结构SPAD。
在一些实施例中，初步焊盘结构SPAD可以被形成为具有阶梯形状，该阶梯形状在第一水平方向(X方向)上具有增加的长度或顶表面水平的差异(参见图4)。例如，初步焊盘结构SPAD可以包括多个初步焊盘部分S130P，并且多个初步焊盘部分S130P中的每一个可以包括第一初步焊盘层S130P1和第二初步焊盘层S130P2。
在一些实施例中，第一初步焊盘层S130P1可以指代多个牺牲层S130的端部，因此，第一初步焊盘层S130P1可以包括与多个牺牲层S130相同的第一绝缘材料。第二初步焊盘层S130P2可以包括相对于第一初步焊盘层S130P1具有蚀刻选择性的材料。
例如，第一初步焊盘层S130P1和第二初步焊盘层S130P2可以包括氮化硅、氧氮化硅、氧化硅、碳化硅、SiOC、旋涂硬掩模(SOH)和多晶硅中的至少一种；然而，本发明构思和本公开不限于此。在一些示例中，第一初步焊盘层S130P1可以包括氮化硅，第二初步焊盘层S130P2可以包括氮氧化硅。
此后，可以形成覆盖初步焊盘结构SPAD的覆盖绝缘层134。覆盖绝缘层134可以包括诸如氧化硅或氮氧化硅之类的绝缘材料。
参照图16，可以在最上面的模制绝缘层132和覆盖绝缘层134上形成掩模图案(未示出)，并且可以通过使用掩模图案作为蚀刻掩模而图案化多个模制绝缘层132和多个牺牲层S130来形成沟道孔140H。
此后，可以在沟道孔140H的内壁上形成包括栅极绝缘层142、沟道层144、掩埋绝缘层146和导电插塞148在内的沟道结构140。
尽管未示出，但是在形成沟道结构140的工艺中，可以在连接区CON中同时形成穿过初步焊盘结构SPAD的虚设沟道结构。
此后，可以形成第一上绝缘层136，该第一上绝缘层136覆盖最上面的模制绝缘层132、覆盖绝缘层134和沟道结构140。
在存储器单元区MCR上，可以通过去除第一上绝缘层136、两个最上面的牺牲层S130和两个最上面的模制绝缘层132来形成串分离开口部分SSLH，并且可以通过使用绝缘材料来形成串分离开口部分SSLH内的串分离绝缘层SSLI。
参照图17，在连接区CON上，可以在第一上绝缘层136上形成掩模图案(未示出)，并且可以使用掩模图案作为蚀刻掩模来形成穿过第一上绝缘层136、初步焊盘结构SPAD和绝缘插塞120的单元接触孔160H。此外，通过使用掩模图案作为蚀刻掩模，可以在外围电路连接区PRC上形成穿过第一上绝缘层136、覆盖绝缘层134和绝缘插塞120的通孔170H。
在一些实施例中，单元接触孔160H可以穿过初步焊盘部分S130P，并且可以在竖直方向Z上延伸穿过在比初步焊盘部分S130P低的竖直水平处布置的多个牺牲层S130和多个模制绝缘层132。单元接触孔160H可以在竖直方向Z上从第一上绝缘层136的顶表面延伸到绝缘插塞120的底表面，并且可以延伸到层间绝缘层80中以暴露第一导电着接通路90的顶表面。
参照图18，可以通过去除初步焊盘部分S130P的在单元接触孔160H的内壁上暴露的一部分来形成第一延伸部分160E1，并且可以通过去除牺牲层S130的在单元接触孔160H的内壁上暴露的一部分来形成第二延伸部分160E2。
在一些实施例中，形成第一延伸部分160E1和第二延伸部分160E2的工艺可以是使用包括磷酸(H3PO4)的蚀刻剂的蚀刻工艺。例如，第一延伸部分160E1可以被形成为具有比第二延伸部分160E2的宽度大的宽度。
在一些实施例中，在形成第一延伸部分160E1的工艺中，第一初步焊盘层S130P1和第二初步焊盘层S130P2可以具有不同的蚀刻速率，因此，第一延伸部分160E1可以被形成为具有倾斜的侧壁。例如，在蚀刻工艺中，可以以比第一初步焊盘层S130P1的蚀刻速率高的蚀刻速率来去除第二初步焊盘层S130P2，并且在这种情况下，第一延伸部分160E1可以具有正斜率的形状，使得第一延伸部分160E1的上部宽度可以大于其下部宽度。然而，本发明构思和本公开不限于此。
参照图19，可以在单元接触孔160H的内壁上形成绝缘衬层164L。绝缘衬层164L可以形成在第一延伸部分160E1和第二延伸部分160E2的内壁上并与其共形。在一些实施例中，可以通过使用氮化硅来形成绝缘衬层164L。
此后，可以在单元接触孔160H的内壁上形成第一绝缘层310。第一绝缘层310可以以完全填充第二延伸部分160E2并且不填充第一延伸部分160E1的厚度形成在绝缘衬层164L上。例如，可以通过使用氧化硅来形成第一绝缘层310。
参照图20，通过湿法蚀刻工艺去除单元接触孔160H中的第一绝缘层310的一部分，第一绝缘图案310P可以被留在第二延伸部分160E2中。在这种情况下，布置在第一延伸部分160E1的内壁上的第一绝缘层310的所有部分可以被去除，并且绝缘衬层164L可以重新暴露在第一延伸部分160E1中。
参照图21，可以形成在单元接触孔160H的第一延伸部分160E1内的牺牲环图案320P。为了形成牺牲环图案320P，绝缘层(未示出)可以以完全填充第一延伸部分160E1的厚度形成在单元接触孔160H的内壁上，此后，可以通过去除单元接触孔160H的内壁上的绝缘层来仅在第一延伸部分160E1中保留牺牲环图案320P。在一些实施例中，可以通过使用氮化硅来形成牺牲环图案320P。
在去除绝缘层的工艺中，可以同时去除布置在单元接触孔160H的内壁上的绝缘衬层164L的一部分。这里，绝缘衬层164L的在第一延伸部分160E1的内壁上布置的部分将被称为第一绝缘衬层164L1，并且绝缘衬层164L的在第二延伸部分160E2的内壁上布置的部分将被称为第二绝缘衬层164L2。
参照图22，可以通过去除在第二延伸部分160E2内在单元接触孔160H的内壁上布置的第一绝缘图案310P来暴露第二绝缘衬层164L2。
在一些实施例中，去除第一绝缘图案310P的工艺可以是湿法蚀刻工艺。在去除第一绝缘图案310P的工艺中，布置在第一延伸部分160E1中的牺牲环图案320P可以保留而不被去除。
此后，可以执行氧化工艺以从保留在第二延伸部分160E2中的第二绝缘衬层164L2形成氧化物衬层164。在一些实施例中，用于形成氧化物衬层164的氧化工艺可以包括但不限于热氧化工艺、干法氧化工艺、湿法氧化工艺、等离子体辅助氧化工艺等。
在一些实施例中，在用于形成氧化物衬层164的工艺中，可以氧化第一延伸部分160E1中的牺牲环图案320P的一部分以形成氧化物层322。
参照图23，第二绝缘层162L可以以完全填充第二延伸部分160E2的厚度形成在单元接触孔160H中。在实施例中，第二绝缘层162L可以通过使用氧化硅来形成。
此后，可以在第二绝缘层162L上形成单元接触孔160H内的牺牲插塞330。例如，牺牲插塞330可以通过使用多晶硅来形成；然而，本发明构思和本公开不限于此。尽管未示出，但是可以在第二绝缘层162L和牺牲插塞330之间进一步形成绝缘间隔物(未示出)。
在实施例中，在用于形成牺牲插塞330的工艺中，可以在外围电路连接区PRC上同时形成填充通孔170H的牺牲贯通通路340。例如，可以通过使用多晶硅来形成牺牲贯通通路340；然而，本发明构思和本公开不限于此。
参照图24，可以在第一上绝缘层136上形成掩模图案(未示出)，并且可以通过使用掩模图案作为蚀刻掩模而去除多个牺牲层S130和多个模制绝缘层132的一部分来形成栅极堆叠分离开口部分WLH。多个牺牲层S130可以暴露在栅极堆叠分离开口部分WLH的内壁上。
参照图25，可以去除在栅极堆叠分离开口部分WLH的侧壁处暴露的多个牺牲层S130以形成多个栅极空间130R。在一些实施例中，去除多个牺牲层S130的工艺可以是使用磷酸溶液作为蚀刻剂的湿法蚀刻工艺。随着多个牺牲层S130被去除，沟道结构140的侧壁的一部分可以被暴露。
在去除多个牺牲层S130的工艺中，可以同时去除初步焊盘部分S130P、第一绝缘衬层164L1和牺牲环图案320P以形成焊盘部分空间130PR。此外，在去除工艺中，氧化物层322可以保留而不被去除，并且氧化物层322可以暴露在焊盘部分空间130PR中。
此外，在去除多个牺牲层S130的工艺中，布置在比焊盘部分空间130PR低的竖直水平处并且布置在第二延伸部分160E2中的氧化物衬层164可以保留而不被去除，因此，可以确保在牺牲插塞330和多个栅极空间130R之间的充分的分离距离。
参照图26，可以在焊盘部分空间130PR和多个栅极空间130R的内壁上形成介电衬层149。介电衬层149可以布置在焊盘部分空间130PR和多个栅极空间130R的内壁上并且与其共形，并且介电衬层149可以被布置为围绕在焊盘部分空间130PR中布置的氧化物层322并围绕在第二延伸部分160E2中布置的氧化物衬层164。
此后，可以通过用导电材料填充多个栅极空间130R来形成多个栅电极130。此外，可以通过用导电材料同时填充焊盘部分空间130PR来形成焊盘部分130P。
在一些实施例中，介电衬层149、氧化物层322和第二绝缘层162L可以布置在焊盘部分130P和牺牲插塞330之间，并且介电衬层149可以被布置为与单元接触孔160H的内壁(例如，单元接触孔160H的竖直延伸部分的内壁)直接相邻。因此，焊盘部分130P和牺牲插塞330之间的距离可以被形成为小于栅电极130和牺牲插塞330之间的距离。
参照图27A和图27B，可以在栅极堆叠分离开口部分WLH内使用绝缘材料来形成栅极堆叠分离绝缘层WLI。
此后，可以去除牺牲插塞330和牺牲贯通通路340，并且可以重新暴露单元接触孔160H和通孔170H的内壁。
随着牺牲插塞330和牺牲贯通通路340被去除，第一导电着接通路90和第二导电着接通路92的顶表面可以分别暴露在单元接触孔160H和通孔170H的底部处。此后，可以对单元接触孔160H和通孔170H的底部执行回蚀工艺，以使单元接触孔160H和通孔170H在竖直方向上进一步延伸。单元接触孔160H和通孔170H可以分别穿过第一导电着接通路90和第二导电着接通路92，并且最上面的外围电路线路层74的顶表面可以暴露在单元接触孔160H和通孔170H的底部处。
在去除工艺中，布置在单元接触孔160H中的第二绝缘层162L的一部分可以被去除，并且绝缘环图案162可以保留在第二延伸部分160E2中。绝缘环图案162的内壁可以暴露在单元接触孔160H中，并且绝缘环图案162的顶表面、底表面和外壁可以被氧化物衬层164覆盖。绝缘环图案162可以被形成为具有圆环形状或环形形状。
在去除工艺中，可以同时去除在单元接触孔160H中布置的氧化物层322，并且介电衬层149的侧壁可以暴露在单元接触孔160H中。
参照图28，可以去除暴露在单元接触孔160H中的介电衬层149，并且可以暴露焊盘部分130P的侧壁。
在一些实施例中，可以执行使用包括氟(F)的蚀刻剂的蚀刻工艺以去除包括高k介电材料的介电衬层149。因为介电衬层149的侧壁被布置为与单元接触孔160H的内壁直接相邻，所以蚀刻介电衬层149的工艺可以被精确地控制或更精确地控制。
在根据比较示例的制造半导体器件的方法中，当介电衬层149布置在沿水平方向(沿横向方向)从单元接触孔160H延伸的延伸空间中时(例如，当介电衬层149和单元接触孔160H之间的距离或介电衬层149和牺牲插塞330之间的距离相对较大时)，用于去除介电衬层149的蚀刻工艺可能需要执行相对较长的时间。在这种情况下，在蚀刻工艺期间，包括氟(F)的蚀刻剂可以很容易地通过模制绝缘层132和栅电极130之间的界面向沟道结构140渗透，并且沟道结构140的电性能可能下降。
然而，根据本发明构思的实施例，因为介电衬层149的侧壁被布置为与单元接触孔160H的内壁直接相邻，所以蚀刻包括高k介电材料的介电衬层149的工艺可以执行相对较短的时间，并且可以显著地减少或防止诸如氟(F)之类的材料向沟道结构140的渗透。
参照图29，可以形成在单元接触孔160H和通孔170H(参见图5)内的导电层(未示出)，并且可以在单元接触孔160H和通孔170H中通过平坦化导电层的顶部直到暴露第一上绝缘层136的顶表面来分别形成单元接触插塞160和导电贯通通路170。
例如，单元接触插塞160和导电贯通通路170可以通过使用钨、钛、钽、铜、铝、氮化钛、氮化钽、氮化钨或其任意组合来形成。
返回参照图5，可以形成通过第一上绝缘层136电连接到沟道结构140的位线触点BLC。
此后，可以在存储器单元区MCR上形成电连接到位线触点BLC的位线BL，并且可以在外围电路连接区PRC上形成电连接到导电贯通通路170的布线线路ML1。此后，可以在第一上绝缘层136上形成围绕布线线路ML1和位线BL的侧壁的第二上绝缘层138。
可以通过执行上述工艺来完成半导体器件100。
通常，在包括着接在焊盘部分130P的顶表面上的单元接触插塞的结构中，随着堆叠的栅电极130的数量增加，可能会发生穿通故障，因为焊盘部分130P可能在形成单元接触孔160H的工艺中被过度蚀刻。为了解决该问题，已经提出了包括穿过栅电极130的单元接触插塞160的结构。然而，可能存在的问题在于，形成单元接触插塞160的工艺可能无法被精确地控制，例如氧化物层或介电衬层149的一部分保留在单元接触插塞160和栅电极130之间。此外，在去除介电衬层149的工艺中，诸如氟(F)之类的材料可能渗透到沟道结构140中，因此沟道结构140的电性能可能下降。
然而，根据本发明构思的上述实施例，由于单元接触孔160H和介电衬层149之间的距离相对较小，所以可以防止氧化物层保留在单元接触插塞160和栅电极130之间，因此，单元接触插塞160和栅电极130之间的介电衬层149可以被完全蚀刻或更完全地蚀刻。因此，形成单元接触插塞160的工艺可以被精确地控制或更精确地控制。此外，可以显著地减少或防止诸如氟(F)之类的材料向沟道结构140渗透。
图30是示意性地示出了根据一些实施例的包括半导体器件的数据存储系统1000的图。
参照图30，数据存储系统1000可以包括一个或多个半导体器件1100和电连接到半导体器件1100的存储器控制器1200。数据存储系统1000可以是例如包括至少一个半导体器件1100的固态驱动器(SSD)设备、通用串行总线(USB)设备、计算系统、医疗设备或通信设备。
半导体器件1100可以是非易失性半导体器件，例如，半导体器件1100可以是包括参照图1至图12描述的半导体器件10、100、100A、100B、200和200A之一的NAND闪存半导体器件。半导体器件1100可以包括第一结构1100F和在第一结构1100F上方的第二结构1100S。第一结构1100F可以是包括行解码器1110、页缓冲器1120和逻辑电路1130在内的外围电路结构。
第二结构1100S可以是存储器单元结构，该存储器单元结构包括位线BL、公共源极线CSL、多条字线WL、第一串选择线UL1、第二串选择线UL2、第一地选择线LL1、第二地选择线LL2，以及位线BL和公共源极线CSL之间的多个存储器单元串CSTR。
在第二结构1100S中，多个存储器单元串CSTR中的每一个可以包括与公共源极线CSL相邻的地选择晶体管LT1和LT2、与位线BL相邻的串选择晶体管UT1和UT2、以及布置在地选择晶体管LT1和LT2与串选择晶体管UT1和UT2之间的多个存储器单元晶体管MCT。地选择晶体管LT1和LT2的数量以及串选择晶体管UT1和UT2的数量可以根据各种实施例进行各种修改。
在一些实施例中，地选择线LL1和LL2可以分别连接到地选择晶体管LT1和LT2的栅电极。字线WL可以连接到存储器单元晶体管MCT的栅电极。串选择线UL1和UL2可以分别连接到串选择晶体管UT1和UT2的栅电极。
公共源极线CSL、地选择线LL1和LL2、字线WL以及串选择线UL1和UL2可以连接到行解码器1110。位线BL可以电连接到页缓冲器1120。
半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与存储器控制器1200通信。输入/输出焊盘1101可以电连接到逻辑电路1130。
存储器控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在一些实施例中，数据存储系统1000可以包括多个半导体器件1100，这样，存储器控制器1200可以控制多个半导体器件1100。
处理器1210可以控制包括存储器控制器1200的数据存储系统1000的整体操作。处理器1210可以根据特定固件操作并且可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括处理与半导体器件1100的通信的NAND接口1221。被配置为控制半导体器件1100的控制命令、要写入半导体器件1100的存储器单元晶体管MCT的数据、要从半导体器件1100的存储器单元晶体管MCT读取的数据等可以通过NAND接口1221传输。主机接口1230可以提供数据存储系统1000和外部主机之间的通信功能。当通过主机接口1230从外部主机接收控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
图31是示意性地示出了根据一些实施例的包括半导体器件的数据存储系统2000的透视图。
参照图31，根据一些实施例的数据存储系统2000可以包括主板2001和存储器控制器2002、一个或多个半导体封装2003、以及安装在主板2001上的DRAM 2004。半导体封装2003和DRAM 2004可以通过形成在主板2001上方的多个线路图案2005连接到存储器控制器2002。
主板2001可以包括连接器2006，连接器2006包括耦接到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据数据存储系统2000和外部主机之间的通信接口而变化。在一些实施例中，数据存储系统2000可以根据各种接口(例如通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)和通用闪存(UFS)M-Phy)中的任意一种与外部主机通信。在一些实施例中，数据存储系统2000可以通过经由连接器2006从外部主机提供的电力来操作。数据存储系统2000还可以包括电力管理集成电路(PMIC)，该电力管理集成电路(PMIC)将从外部主机提供的电力分配给存储器控制器2002和半导体封装2003。
存储器控制器2002可以向半导体封装2003写入数据/从半导体封装2003读取数据，并且可以提高数据存储系统2000的操作速度。
DRAM 2004可以是用于减小外部主机和作为数据存储空间的半导体封装2003之间的速度差异的缓冲存储器。数据存储系统2000中包括的DRAM 2004可以作为一种高速缓冲存储器来操作，并且可以在针对半导体封装2003的控制操作中提供用于临时存储数据的空间。当DRAM 2004被包括在数据存储系统2000中时，除了用于控制半导体封装2003的NAND控制器之外，存储器控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、在封装衬底2100上方的多个半导体芯片2200、布置在多个半导体芯片2200中的每一个的底表面上的粘合层2300、将多个半导体芯片2200电连接到封装衬底2100的连接结构2400、以及覆盖封装衬底2100上方的多个半导体芯片2200和连接结构2400的模制层2500。
封装衬底2100可以是包括多个封装上焊盘2130的印刷电路板。多个半导体芯片2200中的每一个可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图30的输入/输出焊盘1101。多个半导体芯片2200中的每一个可以包括参照图1至图12描述的半导体器件10、100、100A、100B、200和200A中的至少一个。
在一些实施例中，连接结构2400可以是将输入/输出焊盘2210电连接到封装上焊盘2130的接合线。因此，在第一半导体封装2003a和第二半导体封装2003b中，多个半导体芯片2200可以通过接合线方法彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。在一些实施例中，在第一半导体封装2003a和第二半导体封装2003b中，多个半导体芯片2200可以通过包括硅通孔(TSV)的连接结构而不是通过接合线型连接结构2400彼此电连接。
在一些实施例中，存储器控制器2002和多个半导体芯片2200可以被包括在一个封装中。在一些实施例中，存储器控制器2002和多个半导体芯片2200可以被安装在与主板2001不同于的单独的插入衬底上，并且存储器控制器2002和多个半导体芯片2200可以彼此连接。
图32是示意性地示出了根据一些实施例的半导体封装2003的截面图。图32是沿图31的线II-II’截取的截面图。
参照图32，在半导体封装2003中，封装衬底2100可以是印刷电路板。封装衬底2100可以包括封装衬底主体2120、布置在封装衬底主体2120的顶表面上的多个封装上焊盘2130(参见图31)、布置在封装衬底主体2120的底表面上或通过封装衬底主体2120的底表面暴露的多个下焊盘2125、以及将多个封装上焊盘2130(参见图31)电连接到封装衬底主体2120中的多个下焊盘2125的多个内部线路2135。如图31所示，多个封装上焊盘2130可以电连接到多个连接结构2400。如图32所示，多个下焊盘2125可以通过多个导电凸块2800连接到图31所示的数据存储系统2000的主板2001上方的多个线路图案2005。多个半导体芯片2200中的每一个可以包括参照图1至图12描述的半导体器件10、100、100A、100B、200和200A中的至少一个。
尽管已参考本发明构思的一些示例实施例详细示出和描述了本发明构思，但是应当理解，在不脱离权利要求的范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
形成模制堆叠体，所述模制堆叠体包括交替地布置在衬底上的多个绝缘层和多个牺牲层；
通过顺序地图案化所述模制堆叠体来形成初步焊盘结构，其中，所述初步焊盘结构包括连接到所述多个牺牲层中的至少一个牺牲层的初步焊盘部分，并且所述初步焊盘部分在垂直于所述衬底的上表面的竖直方向上具有比所述至少一个牺牲层更大的厚度；
形成单元接触孔，所述单元接触孔在所述竖直方向上延伸穿过所述初步焊盘部分并且穿过在所述初步焊盘部分下方的多个牺牲层部分；
通过横向扩展在所述单元接触孔的内壁处暴露的所述初步焊盘部分和所述多个牺牲层部分来形成第一延伸部分和多个第二延伸部分；
在所述第一延伸部分中形成第一绝缘衬层和牺牲环图案；
在所述多个第二延伸部分的每一个中形成氧化物衬层和绝缘环图案；
在所述单元接触孔内形成牺牲插塞；以及
用多个栅电极替换所述多个牺牲层，并且用焊盘部分替换所述初步焊盘部分、所述第一绝缘衬层和所述牺牲环图案。
2.根据权利要求1所述的方法，其中，形成所述氧化物衬层和所述绝缘环图案包括：
在所述多个第二延伸部分的内壁上形成第二绝缘衬层；
通过对所述第二绝缘衬层执行氧化工艺，在所述多个第二延伸部分的内壁上形成氧化物衬层；以及
在所述多个第二延伸部分内在所述多个第二延伸部分的内壁上和所述氧化物衬层上形成绝缘环图案。
3.根据权利要求2所述的方法，其中，所述第一绝缘衬层和所述第二绝缘衬层在单个工艺中形成。
4.根据权利要求1所述的方法，其中，所述氧化物衬层围绕所述绝缘环图案的顶表面、底表面和外壁，并且
其中，所述氧化物衬层布置在所述绝缘环图案和与所述绝缘环图案相对应的所述栅电极之一之间。
5.根据权利要求1所述的方法，其中，当在平面图中观察时，所述牺牲插塞被所述氧化物衬层和所述绝缘环图案围绕。
6.根据权利要求1所述的方法，其中，用所述多个栅电极替换所述多个牺牲层并且用所述焊盘部分替换所述初步焊盘部分、所述第一绝缘衬层和所述牺牲环图案包括：
通过去除所述多个牺牲层来形成多个栅极空间；
通过去除所述初步焊盘部分、所述第一绝缘衬层和所述牺牲环图案，形成与所述多个栅极空间中的每一个栅极空间连通的焊盘空间；
在所述多个栅极空间和所述焊盘空间的内壁上形成介电衬层；以及
在所述介电衬层上，在所述多个栅极空间内形成所述多个栅电极，并且在所述焊盘空间内形成所述焊盘部分。
7.根据权利要求6所述的方法，还包括：
去除所述牺牲插塞并且暴露所述单元接触孔；
去除所述介电衬层的暴露在所述单元接触孔中的一部分，并且暴露所述焊盘部分的侧壁；以及
在所述单元接触孔中形成单元接触插塞，所述单元接触插塞接触所述焊盘部分的侧壁、所述氧化物衬层和所述绝缘环图案并且在所述竖直方向上延伸。
8.根据权利要求7所述的方法，其中，所述介电衬层包括高k介电氧化物，所述高k介电氧化物包括氧化铪、氧化铝、氧化锆、氧化钽或其组合。
9.根据权利要求8所述的方法，其中，所述介电衬层布置在所述多个栅电极的顶表面和底表面上、以及所述焊盘部分的顶表面和底表面上，并且其中，在所述焊盘部分和所述单元接触插塞之间不存在所述介电衬层。
10.根据权利要求1所述的方法，其中，所述初步焊盘部分包括：
第一初步焊盘层，包括第一绝缘材料，所述第一绝缘材料与所述多个牺牲层中包括的材料相同；以及
第二初步焊盘层，位于所述第一初步焊盘层上，并且包括第二绝缘材料，所述第二绝缘材料与所述多个牺牲层中包括的材料不同。
11.根据权利要求10所述的方法，其中，所述第一延伸部分具有倾斜的侧壁，并且
其中，所述第一延伸部分的顶部的宽度比所述第一延伸部分的底部的宽度大。
12.一种制造半导体器件的方法，所述方法包括：
形成模制堆叠体，所述模制堆叠体包括交替地布置在衬底上的多个绝缘层和多个牺牲层；
通过顺序地图案化所述模制堆叠体来形成初步焊盘结构，其中，所述初步焊盘结构具有阶梯形状，并且包括连接到所述多个牺牲层中的至少一个牺牲层的初步焊盘部分，并且所述初步焊盘部分在垂直于所述衬底的上表面的竖直方向上具有比所述至少一个牺牲层更大的厚度；
形成单元接触孔，所述单元接触孔在所述竖直方向上延伸穿过所述初步焊盘部分和在所述初步焊盘部分下方的多个牺牲层部分，并且包括在水平方向上延伸的第一延伸部分；
在所述第一延伸部分中形成牺牲环图案；
在所述单元接触孔内形成牺牲插塞；
通过去除所述多个牺牲层来形成多个栅极空间，并且通过去除所述初步焊盘部分和所述牺牲环图案来形成焊盘空间；
在所述多个栅极空间和所述焊盘空间的内壁上形成介电衬层；
在所述介电衬层上在所述多个栅极空间内形成多个栅电极，并在所述焊盘空间内形成焊盘部分；
去除所述牺牲插塞以暴露所述焊盘部分的侧壁，并且去除所述介电衬层的暴露在所述单元接触孔中的一部分；以及
在所述单元接触孔中形成单元接触插塞，所述单元接触插塞接触所述焊盘部分的侧壁并且在所述竖直方向上延伸。
13.根据权利要求12所述的方法，其中，形成所述单元接触孔包括：
形成所述单元接触孔，所述单元接触孔在所述竖直方向上延伸穿过所述初步焊盘部分和在所述初步焊盘部分下方的多个牺牲层部分；以及
通过去除所述初步焊盘部分的在所述单元接触孔的内壁处暴露的一部分来形成所述第一延伸部分，并且通过去除在所述单元接触孔的内壁处暴露的所述多个牺牲层部分来形成多个第二延伸部分。
14.根据权利要求13所述的方法，还包括，在形成所述牺牲环图案之前：
在所述第一延伸部分的内壁上形成第一绝缘衬层，并且在所述多个第二延伸部分的内壁上形成第二绝缘衬层；以及
通过对所述第二绝缘衬层执行氧化工艺，在所述多个第二延伸部分的内壁上形成氧化物衬层。
15.根据权利要求14所述的方法，还包括在所述多个第二延伸部分内在所述多个第二延伸部分的内壁上和所述氧化物衬层上形成绝缘环图案。
16.根据权利要求12所述的方法，其中，所述初步焊盘部分包括：
第一初步焊盘层，包括第一绝缘材料，所述第一绝缘材料与所述多个牺牲层中包括的材料相同；以及
第二初步焊盘层，位于所述第一初步焊盘层上，并且包括第二绝缘材料，所述第二绝缘材料与所述多个牺牲层中包括的材料不同。
17.根据权利要求16所述的方法，其中，所述第一延伸部分具有倾斜的侧壁，并且
其中，所述第一延伸部分的顶部的宽度比所述第一延伸部分的底部的宽度大。
18.一种制造半导体器件的方法，所述方法包括：
形成模制堆叠体，所述模制堆叠体包括交替地布置在衬底上的多个绝缘层和多个牺牲层；
通过顺序地图案化所述模制堆叠体来形成初步焊盘结构，其中，所述初步焊盘结构包括连接到所述多个牺牲层中的至少一个牺牲层的初步焊盘部分；
形成单元接触孔，所述单元接触孔在垂直于所述衬底的上表面的竖直方向上延伸穿过所述初步焊盘部分和在所述初步焊盘部分下方的多个牺牲层部分；
通过横向扩展在所述单元接触孔的内壁处暴露的所述初步焊盘部分和所述多个牺牲层部分来形成第一延伸部分和多个第二延伸部分；
在所述单元接触孔的内壁上、所述第一延伸部分的内壁上以及所述多个第二延伸部分的内壁上形成绝缘衬层；
在所述第一延伸部分内在所述第一延伸部分的内壁上形成牺牲环图案；
通过执行氧化工艺，将所述绝缘衬层的布置在所述多个第二延伸部分的内壁上的一部分转化为氧化物衬层；
在所述多个第二延伸部分内在所述多个第二延伸部分的内壁上分别形成多个绝缘环图案；
在所述单元接触孔内形成牺牲插塞；以及
用多个栅电极替换所述多个牺牲层，并且用焊盘部分替换所述初步焊盘部分、所述绝缘衬层和所述牺牲环图案。
19.根据权利要求18所述的方法，其中，用所述多个栅电极替换所述多个牺牲层并且用所述焊盘部分替换所述初步焊盘部分、所述绝缘衬层和所述牺牲环图案包括：
通过去除所述多个牺牲层来形成多个栅极空间；
通过去除所述初步焊盘部分、所述绝缘衬层和所述牺牲环图案，形成与所述多个栅极空间中的每一个栅极空间连通的焊盘空间；
在所述多个栅极空间和所述焊盘空间的内壁上形成介电衬层；以及
在所述介电衬层上形成填充所述多个栅极空间的所述多个栅电极，并且在所述焊盘空间内形成所述焊盘部分。
20.根据权利要求19所述的方法，还包括：去除所述牺牲插塞并且暴露所述单元接触孔；
去除所述介电衬层的暴露在所述单元接触孔中的一部分，并且暴露所述焊盘部分的侧壁；以及
在所述单元接触孔中形成单元接触插塞，所述单元接触插塞接触所述焊盘部分的侧壁、所述氧化物衬层和所述多个绝缘环图案并且在所述竖直方向上延伸。
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