CN115411050A - 集成电路装置 - Google Patents

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李昇珉
金江旻
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Abstract

一种集成电路装置，包括：衬底；外围布线电路，其包括旁路通孔并且设置在衬底上；外围电路，其包括围绕外围布线电路的至少一部分的层间绝缘层；以及存储器单元阵列，其设置在外围电路上并且与外围电路重叠。存储器单元阵列包括基底衬底、设置在基底衬底上的多条栅极线、以及穿透多条栅极线的多个沟道。集成电路装置还包括插入在外围电路与存储器单元阵列之间的阻挡层。阻挡层包括从阻挡层的顶表面穿透到下表面的旁路孔。旁路通孔设置在旁路孔中。

Description

集成电路装置
相关申请的交叉引用
本申请要求于2021年5月26日在韩国知识产权局提交的韩国专利申请No.10-2021-0067893的优先权，该申请的公开内容以引用方式全部并入本文中。
技术领域
本发明构思涉及一种存储器装置，更具体地，涉及一种集成电路装置。
背景技术
诸如个人计算机、膝上型计算机、平板计算机、移动电话等的通信装置越来越能够执行多种功能，并且随之而来存在具有高容量并且高度集成的诸如存储器装置的集成电路装置的需要。然而，随着集成电路装置的存储器单元尺寸减小以便于适应与通信装置集成的需求，包括在集成电路装置中的用于操作和电连接的操作电路和布线结构的复杂性正在提高。
发明内容
本发明构思提供了一种具有具备高集成度的结构可靠性和优异的电特性的集成电路装置。在一些实施例中，根据本发明构思的实施例的集成电路装置包括包含外围上单元(COP)结构的非易失性存储器装置。
根据本发明构思的实施例，一种集成电路装置包括：衬底；外围布线电路，其包括旁路通孔并且设置在衬底上；外围电路，其包括围绕外围布线电路的至少一部分的层间绝缘层；以及存储器单元阵列，其设置在外围电路上并且与外围电路重叠。存储器单元阵列包括基底衬底、设置在基底衬底上的多条栅极线、以及穿透多条栅极线的多个沟道。该集成电路装置还包括插入在外围电路与存储器单元阵列之间的阻挡层。阻挡层包括从阻挡层的顶表面穿透到阻挡层的下表面的旁路孔。旁路通孔设置在旁路孔中。阻挡层的至少一部分和基底衬底的至少一部分中的每一个包括顺序地堆叠的导电材料层、绝缘材料层、半导体材料层、包括氧化物/氮化物/氧化物(ONO)层的绝缘材料层、以及半导体材料层。
根据本发明构思的实施例，一种集成电路装置包括：衬底；外围布线电路，其包括外围电路接触件、外围电路布线层和旁路通孔，并且设置在衬底上；外围电路，其包括围绕外围电路接触件和外围电路布线层的层间绝缘层；以及存储器单元阵列，其设置在外围电路上并且与外围电路重叠。存储器单元阵列包括衬底层、布置在衬底层上的多条栅极线、以及穿透多条栅极线的多个沟道。集成电路装置还包括插入在外围电路与存储器单元阵列之间的阻挡层。阻挡层包括覆盖层间绝缘层的第一阻挡层和覆盖第一阻挡层的第二阻挡层。阻挡层还包括暴露出外围电路布线层的至少一部分的旁路孔。旁路通孔设置在旁路孔中。集成电路装置还包括插入在第一阻挡层与旁路通孔之间的覆盖层。
根据本发明构思的实施例，一种集成电路装置包括：外围电路晶体管，其设置在衬底上；外围布线电路，其包括外围电路接触件、外围电路布线层和旁路通孔，并且电连接到外围电路晶体管；外围电路，其包括围绕外围电路接触件和外围电路布线层的至少一部分的层间绝缘层；存储器单元阵列，其设置在外围电路上并且与外围电路重叠；基底衬底，其包括顺序地堆叠的衬底层、下基底层和上基底层；多条栅极线，其布置在上基底层上；多个沟道，其设置在穿透多条栅极线的多个沟道孔中；以及阻挡层，其插入在外围电路与存储器单元阵列之间。阻挡层包括覆盖层间绝缘层的第一阻挡层和覆盖第一阻挡层的第二阻挡层。阻挡层还包括暴露出外围电路布线层的至少一部分的旁路孔。包括与基底层的材料相同的材料并且与基底层一体地形成的旁路通孔设置在旁路孔中。集成电路装置还包括：覆盖层，其插入在旁路沟道与第一阻挡层之间；基底绝缘层，其设置在穿透基底衬底和阻挡层的多个孔中；多条导电线，其布置在存储器单元阵列上；以及多个贯穿电极，其穿透存储器单元阵列和基底绝缘层以将多条导电线连接到外围布线电路。基底绝缘层设置在多个贯穿电极与阻挡层之间。
附图说明
通过参照附图详细地描述本发明构思的实施例，本发明构思的以上和其它特征将变得更加显而易见，在附图中：
图1是根据本发明构思的实施例的集成电路装置的框图；
图2是根据本发明构思的实施例的集成电路装置的示意性透视图；
图3是根据本发明构思的实施例的集成电路装置的存储器单元阵列的等效电路图；
图4A至图4C是根据本发明构思的实施例的集成电路装置的截面图；
图5A至图6C是图4A的集成电路装置的贯穿电极区域的平面图；
图7A和图7B是根据本发明构思的实施例的集成电路装置的截面图；
图8A和图8B是根据本发明构思的实施例的集成电路装置的截面图；
图9A和图9B是根据本发明构思的实施例的集成电路装置的截面图；
图10A至图10F是示出制造图4A的集成电路装置的工艺的截面图；
图11A和图11B是示出了制造图7A的集成电路装置的工艺的截面图；
图12A和图12B是示出了制造图8A的集成电路装置的工艺的截面图；
图13和图14是根据本发明构思的实施例的集成电路装置的截面图；
图15是根据本发明构思的实施例的包括集成电路装置的电子系统的示意图；
图16是根据本发明构思的实施例的包括集成电路装置的电子系统的透视图；以及
图17是根据本发明构思的实施例的半导体封装件的截面图。
具体实施方式
在下文中将参照附图更全面地描述本发明构思的实施例。在所有附图中，同样的附图标记可以表示同样的元件。
将理解，当元件或层被称为在另一元件或层“之上”、“上方”、“上”、“下方”、“下”、“之下”、“连接到”或“耦接到”另一元件或层时，该元件或层可以直接在所述另一元件或层之上、上方、上、下方、下、之下、连接到或耦接到所述另一元件或层，或者可以存在中间元件或层。
将理解，尽管可以在本文使用术语“第一”、“第二”等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应当受这些术语限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开。因此，在不脱离实施例的教导的情况下，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分。
如本文所使用的，除非上下文另外明确指出，否则单数形式“一”、“一个(种、者)”和“该(所述)”旨在包括复数形式。
图1是根据本发明构思的实施例的集成电路装置10的框图。
参照图1，集成电路装置10可以包括存储器单元阵列20和外围电路30。存储器单元阵列20包括多个存储器单元块BLK1、BLK2、…、BLKn。多个存储器单元块BLK1、BLK2、…、BLKn中的每一个可包括多个存储器单元。多个存储器单元块BLK1、BLK2、…、BLKn可以通过一条或多条位线BL、一条或多条字线WL、一条或多条串选择线SSL和一条或多条接地选择线GSL连接到外围电路30。
外围电路30可以包括行解码器32、页缓冲器34、数据输入/输出(I/O)电路36和控制逻辑38。在一些实施例中，外围电路30可以包括输入/输出接口、列逻辑、电压生成器、预解码器、温度传感器、命令解码器、地址解码器、放大器电路等。
存储器单元阵列20可以通过位线BL连接到页缓冲器34，并且可以通过字线WL、串选择线SSL和接地选择线GSL连接到行解码器32。在存储器单元阵列20中，包括在多个存储器单元块BLK1、BLK2、…、BLKn中的多个存储器单元中的每个存储器单元可以是闪速存储器单元。存储器单元阵列20可以包括三维(3D)存储器单元阵列。3D存储器单元阵列可以包括多个NAND串，并且多个NAND串中的每个NAND串可以包括连接到一条或多条字线WL的多个存储器单元。在实施例中，一条或多条字线WL可以竖直地堆叠在衬底上。
外围电路30可以从集成电路装置10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且可以将数据DATA发送到集成电路装置10外部的装置并且从集成电路装置10外部的装置接收数据DATA。
行解码器32可以响应于接收到地址ADDR而选择多个存储器单元块BLK1、BLK2、…、BLKn中的至少一个存储器块，并且可以选择所选存储器单元块的字线WL、串选择线SSL和接地选择线GSL。行解码器32可以将用于执行存储器操作的电压发送到所选存储器单元块的字线WL。
页缓冲器34可以通过位线BL连接到存储器单元阵列20。页缓冲器34可以在编程操作期间作为写入驱动器操作，以将根据要存储在存储器单元阵列20中的数据DATA的电压施加到位线BL，并且可以在读取操作期间作为感测放大器操作，以感测存储在存储器单元阵列20中的数据DATA。页缓冲器34可以根据从控制逻辑38提供的控制信号PCTL操作。
数据输入/输出电路36可以通过数据线DLs连接到页缓冲器34。数据输入/输出电路36可以在编程操作期间从存储器控制器接收数据DATA，并且可以基于从控制逻辑38提供的列地址C_ADDR向页缓冲器34提供数据DATA。数据输入/输出电路36可以在读取操作期间基于从控制逻辑38提供的列地址C_ADDR向存储器控制器提供存储在页缓冲器34中的数据DATA。
数据输入/输出电路36可以向控制逻辑38和/或行解码器32发送输入地址或命令。在实施例中，外围电路30可以包括静电放电(ESD)电路和上拉/下拉驱动器。
控制逻辑38可以从存储器控制器接收命令CMD和控制信号CTRL。控制逻辑38可以向行解码器32提供行地址R_ADDR，并且可以向数据输入/输出电路36提供列地址C_ADDR。控制逻辑38可以响应于控制信号CTRL而生成在集成电路装置10中使用的各种内部控制信号。例如，当诸如编程操作或擦除操作的存储器操作被执行时，控制逻辑38可以调整提供到字线WL和位线BL的电压电平。
图2是根据本发明构思的实施例的集成电路装置10的示意性透视图。
参照图2，集成电路装置10包括存储器单元阵列CS，存储器单元阵列CS在竖直方向(Z方向)上与外围电路PS重叠，并且在垂直于竖直方向和第一水平方向(X方向)的第二水平方向(Y方向)上延伸。例如，存储器单元阵列CS设置在外围电路PS上方。存储器单元阵列CS可以包括参照图1描述的存储器单元阵列20。外围电路PS可以包括参照图1描述的外围电路30。
存储器单元阵列CS可以包括多个存储器单元块BLK1、BLK2、…、BLKn。多个存储器单元块BLK1、BLK2、…、BLKn中的每个存储器单元块可以包括三维布置的存储器单元。
图3是根据本发明构思的实施例的集成电路装置的存储器单元阵列MCA的等效电路图。
参照图3，存储器单元阵列MCA可以包括多个存储器单元串MS。存储器单元阵列MCA可以包括多条位线BL(例如，BL1、BL2、…、BLm)、多条字线WL(例如，WL1、WL2、…、WLn-1、WLn)以及至少一条串选择线SSL、至少一条接地选择线GSL和公共源极线CSL。多个存储器单元串MS可以形成在多条位线BL与公共源极线CSL之间。图3示出了多个存储器单元串MS中的每个存储器单元串包括两条串选择线SSL的情况，但是本发明构思的实施例不必限于此。例如，在一些实施例中，多个存储器单元串MS中的每个存储器单元串可以包括一条串选择线SSL。
多个存储器单元串MS中的每个存储器单元串可以包括串选择晶体管SST、接地选择晶体管GST以及多个存储器单元晶体管MC1、MC2、…、MCn-1、MCn。串选择晶体管SST的漏极区域可以连接到多条位线BL，并且接地选择晶体管GST的源极区域可以连接到公共源极线CSL。公共源极线CSL可以是多个接地选择晶体管GST的源极区域共同连接到的区域。
串选择晶体管SST可以连接到一条或多条串选择线SSL，并且接地选择晶体管GST可以连接到接地选择线GSL。多个存储器单元晶体管MC1、MC2、…、MCn-1、MCn中的每个存储器单元晶体管可分别连接到多条字线WL中的一条字线。
图4A至图4C是根据本发明构思的实施例的集成电路装置100的截面图。具体地，图4B是图4A的区域CXA的放大截面图，图4C是图4A的区域CXB的放大截面图。在图4A中，为了便于说明和理解，仅示意性地示出了集成电路装置100的一些部件。集成电路装置100是参照图1描述的集成电路装置10的示例或者包括参照图1描述的集成电路装置10的各方面。
参照图4A至图4C，集成电路装置100可以包括外围电路PS和存储器单元阵列CS。存储器单元阵列CS可以设置在比外围电路PS更高的竖直水平(vertical level)处(即，在Z方向上更高)。例如，存储器单元阵列CS可以设置在外围电路PS上方。存储器单元阵列CS可以包括存储器单元区域MCR、连接区域CON和贯穿电极区域TVR，并且外围电路PS可以包括外围电路区域PERI。
存储器单元区域MCR可以是其中形成有以参照图3所述的方式驱动的竖直沟道NAND型的存储器单元阵列MCA的区域。连接区域CON可以是其中设置有用于存储器单元阵列MCA与外围电路区域PERI之间的电连接的多个焊盘接触件CNT的区域。外围电路区域PERI可以设置在比存储器单元区域MCR低的竖直水平处(即，在Z方向上更低)。例如，外围电路区域PERI可以设置在存储器单元区域MCR下方。贯穿电极区域TVR可以是其中设置有用于存储器单元区域MCR与外围电路区域PERI之间的电连接的多个贯穿电极TVS的区域。
外围电路PS可以包括设置在衬底50上的多个外围电路晶体管60TR和外围布线电路70。在衬底50中，有源区域AC可以由器件分隔层52界定，多个外围电路晶体管60TR可以形成在有源区域AC上。多个外围电路晶体管60TR中的每个外围电路晶体管可以包括外围电路栅极60G和源极/漏极区域62。外围电路栅极60G和源极/漏极区域62可以设置在衬底50中，外围电路栅极60G可以设置在源极/漏极区域62之间。
衬底50可以包括诸如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体的半导体材料。例如，IV族半导体可以包括硅(Si)、锗(Ge)或硅锗(SiGe)。在一些实施例中，衬底50可以作为体晶片或外延层被提供。在一些其它实施例中，衬底50可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。
外围布线电路70包括多个外围电路接触件72和多个外围电路布线层74。围绕外围电路晶体管60TR和外围布线电路70的层间绝缘层80可以设置在衬底50上。层间绝缘层80可以围绕多个外围电路接触件72和多个外围电路布线层74。多个外围电路布线层74可以具有设置在不同竖直水平处的多个金属层的多层结构。多个外围电路布线层74中的一些外围电路布线层可以设置在彼此不同的水平处。尽管在图4A中示出多个外围电路布线层74都具有相同的高度(即，在竖直方向上的厚度)，但是多个外围电路布线层74中的设置在第一水平处(例如，设置在最上面的水平处)的第一外围电路布线层的高度可以大于多个外围电路布线层74中的设置在不同于第一水平的第二水平处的第二外围电路布线层的高度。
至少一个天线二极管D40可设置在衬底50上，天线二极管D40可以包括二极管离子注入区域42。在一些实施例中，衬底50的有源区域AC可以包括第一导电类型的离子注入区域，二极管离子注入区域42可以包括不同于第一导电类型的第二导电类型的离子注入区域。第一导电类型离子注入区域和第二导电类型离子注入区域可以形成PN结二极管。在一些实施例中，二极管离子注入区域42可以具有与源极/漏极区域62相同的导电类型。
层间绝缘层80可以包括顺序地堆叠的第一层间绝缘层82、设置在第一层间绝缘层82上方的钝化层84和第二层间绝缘层86。例如，钝化层84可以设置在第一层间绝缘层82上方，第二层间绝缘层86可以设置在钝化层84上方。第一层间绝缘层82可以围绕外围电路布线层70。在一些实施例中，第一层间绝缘层82的顶表面和多个外围电路布线层74中的最上面的外围电路布线层的顶表面可以共面。钝化层84可以覆盖第一层间绝缘层82的顶表面和最上面的外围电路布线层的顶表面。第二层间绝缘层86可以覆盖钝化层84。在一些实施例中，第一层间绝缘层82和第二层间绝缘层86可以包括氧化物，并且钝化层84可以包括氮化物。在一些实施例中，第一层间绝缘层82和第二层间绝缘层86可以包括氧化硅，钝化层84可以包括氮化硅。
阻挡层90可以插入在外围电路PS与存储器单元阵列CS之间。阻挡层90可以设置在层间绝缘层80上。在一些实施例中，阻挡层90可以具有这样的堆叠结构：其中，第一阻挡层92覆盖层间绝缘层80，第二阻挡层94覆盖第一阻挡层92。第一阻挡层92可以包括与稍后将描述的衬底层110S相同的材料，或者可以包括具有与衬底层110S相同或相似的蚀刻特性的材料。例如，第一阻挡层92可以是导电材料层，第二阻挡层94可以是绝缘材料层。在一些实施例中，第一阻挡层92可以包括半导体材料，第二阻挡层94可以包括氧化物或氮化物。例如，第一阻挡层92可以包括多晶硅，第二阻挡层94可以包括氧化硅或氮化硅。第一阻挡层92的厚度(例如，在竖直方向上的厚度)可以大于第二阻挡层94的厚度(例如，在竖直方向上的厚度)。
旁路孔BPH可以从阻挡层90的顶表面穿透到下表面，并且可以穿透层间绝缘层80的一部分。可以通过旁路孔BPH至少部分地暴露出外围布线电路70的多个外围电路布线层74中的至少一个外围布线层。
基底衬底110可以设置在阻挡层90上。基底衬底110可以包括顺序地堆叠在阻挡层90上的衬底层110S、下基底层110L和上基底层110U。例如，基底衬底110可以设置在阻挡层90上方，下基底层110L可以设置在衬底层110S上方，上基底层110U可以设置在下基底层110L上方。衬底层110S、下基底层110L和上基底层110U中的每一个可以是半导体材料层。衬底层110S可以包括诸如硅的半导体材料。例如，衬底层110S可以包括多晶硅。下基底层110L可以包括掺杂有杂质的多晶硅、未掺杂有杂质的多晶硅、金属或它们的组合，上基底层110U可以包括掺杂有杂质的多晶硅、未掺杂有杂质的多晶硅、金属或它们的组合。下基底层110L可以对应于参照图3描述的公共源极线CSL。在一些实施例中，下基底层110L是参照图3描述的公共源极线CSL的示例或者包括参照图3描述的公共源极线CSL的各方面。
在贯穿电极区域TVR和连接区域CON中的每一个的至少一部分中，绝缘板112可以插入(即，顺序地堆叠)在基底衬底110的至少一部分中的衬底层110S与上基底层110U之间，并且下基底层110L可以被省略。在一些实施例中，绝缘板112可以是包括氧化物/氮化物/氧化物(ONO)结构的绝缘材料层。例如，绝缘板112可以包括这样的多层结构的绝缘层：其包括顺序地堆叠在衬底层110S上的第一绝缘层112A、第二绝缘层112B和第三绝缘层112C。例如，第二绝缘层112B可以设置在第一绝缘层112A上方，第三绝缘层112C可以设置在第二绝缘层112B上方。在一些实施例中，第一绝缘层112A和第三绝缘层112C可以包括氧化硅层，第二绝缘层112B可以包括氮化硅层。
在存储器单元区域MCR中，基底衬底110的其中顺序地堆叠有衬底层110S、下基底层110L和上基底层110U的部分可以设置在阻挡层90上，并且基底衬底110的其中顺序地堆叠有衬底层110S、绝缘板112和上基底层110U的部分可以设置在贯穿电极区域TVR和连接区域CON中的每一个的至少一部分上。
在一些实施例中，在存储器单元区域MCR中，阻挡层90和基底衬底110可以包括顺序地堆叠的作为导电材料层的第一阻挡层92、作为绝缘材料层的第二阻挡层94、作为半导体材料层的衬底层110S、作为半导体材料层的下基底层110L和作为半导体材料层的上基底层110U。例如，第二阻挡层94可以设置在第一阻挡层92上方，衬底层110S可以设置在第二阻挡层94上方，下基底层110L可以设置在衬底层110S上方，上基底层110U可以设置在下基底层110L上方。在一些实施例中，在贯穿电极区域TVR和连接区域CON中的每一个的至少一部分中，阻挡层90和基底衬底110可以包括顺序地堆叠的作为导电材料层的第一阻挡层92、作为绝缘材料层的第二阻挡层94、作为半导体材料层的衬底层110S、作为包括ONO结构的绝缘材料层的绝缘板112、以及作为半导体材料层的上基底层110U。例如，第二阻挡层94可以设置在第一阻挡层92上方，衬底层110S可以设置在第二阻挡层94上方，绝缘板112可以设置在衬底层110S上方，并且上基底层110U可以设置在绝缘板112上方。
基底坝部分110C可以插入在绝缘板112与下基底层110L之间。基底坝部分110C可以与上基底层110U一起一体地形成。基底坝部分110C的下表面可以接触衬底层110S的顶表面。基极坝部分110C可以位于存储器单元区域MCR与贯穿电极区域TVR之间。在一些实施例中，基底坝部分110C可以位于连接区域CON中。
可以通过以下步骤来形成基底坝部分110C：形成穿透绝缘板112的板凹部112R，然后在形成上基底层110U时填充板凹部112R。可以通过以下步骤来形成下基底层110L：通过在后面描述的栅极堆叠件分离孔WLH去除绝缘板112的一部分，然后填充当去除绝缘板112的该部分时形成的空间。基底坝部分110C可以插入在绝缘板112的已经被去除以形成下基底层110L的部分与绝缘板112的未被去除的剩余部分之间。基底坝部分110C可以用作阻挡层，以防止绝缘板112的剩余部分在去除绝缘板112的所述部分以形成下基底层110L的工艺期间被去除。
上基底层110U可以用作支撑层，以用于在去除绝缘板112的所述部分以形成下基底层110L的工艺期间防止模制堆叠件塌陷或掉落。当在制造工艺期间去除衬底层110S的一部分时，不去除阻挡层90，因此阻挡层90可以用作后续工艺所需的结构支撑层。
外围布线电路70还可以包括填充(例如，设置)在旁路孔BPH中的旁路通孔BPV。旁路通孔BPV可以电连接衬底层110S和衬底50的二极管离子注入区域42。在一些实施例中，旁路通孔BPV可以包括与衬底层110S的材料相同的材料，并且可以与衬底层110S一体地形成。在一些实施例中，半导体材料可以形成在阻挡层90上以形成衬底层110S，并且可以通过将半导体材料部分地填充在旁路孔BPH中来形成旁路通孔BPV。旁路通孔BPV可以通过外围电路布线70的一部分电连接到二极管离子注入区域42。在图4A中，旁路通孔BPV通过多个外围电路接触件72和多个外围电路布线层74电连接到二极管离子注入区域42，其中多个外围电路布线层74中的一些外围电路布线层设置在不同的竖直水平处，但是本发明构思的实施例不必限于此。例如，在一些实施例中，其顶表面接触旁路通孔BPV并且其下表面接触二极管离子注入区域42的单个接触件可以插入在旁路通孔BPV与二极管离子注入区域42之间。
在一些实施例中，覆盖层92N可以插入在旁路通孔BPV与第一阻挡层92之间。参照图4C，可以在旁路通孔BPV与第二阻挡层94之间省略覆盖层92N。在一些实施例中，覆盖层92N可以是通过等离子体氮化(PN)工艺使第一阻挡层92的暴露于旁路孔BPH的部分氮化而形成的氮化物。在一些实施例中，覆盖层92N可以是通过使第一阻挡层92的被旁路孔BPH暴露的部分氧化而形成的氧化物。覆盖层92N和第二阻挡层94可以包括与衬底层110S中包括的材料不同的材料。在一些实施例中，覆盖层92N和第二阻挡层94可以包括对衬底层110S的蚀刻有抵抗力的材料。覆盖层92N和第二阻挡层94可以在制造工艺期间去除衬底层110S的一部分时一起防止第一阻挡层92被去除。
在一些实施例中，覆盖接触层74N可以插入在旁路通孔BPV与多个外围电路布线层74之间。例如，覆盖接触层74N可以是通过经由形成覆盖层92N的等离子体氮化工艺使多个外围电路布线层74中的被旁路孔BPH暴露的外围电路布线层的一部分氮化而形成的导电金属氮化物。
多个孔120H可以形成在集成电路装置100的其中顺序地堆叠有与多个贯穿电极TVS相邻的衬底层110S、绝缘板112和上基底层110U的区域中。多个孔120H可以穿透衬底层110S、绝缘板112和上基底层110U，并且层间绝缘层80可以至少部分地被多个孔120H暴露。基底绝缘层120可以填充多个孔120H(例如，设置在多个孔120H中)。
第一栅极堆叠件GS1可以设置在基底衬底110上，并且第二栅极堆叠件GS2可以设置在第一栅极堆叠件GS1上。第一栅极堆叠件GS1可以在基底衬底110上在平行于基底衬底110的顶表面的第一水平方向(X方向)和第二水平方向(Y方向)上延伸。第二栅极堆叠件GS2可以在第一栅极堆叠件GS1上在平行于基底衬底110的顶表面的第一水平方向(X方向)和第二水平方向(Y方向)上延伸。
第一栅极堆叠件GS1可以包括第一栅极线130和第一基底绝缘层140。第一栅极线130可以在竖直方向(Z方向)上与第一基底绝缘层140交替地堆叠，使得第一基底绝缘层140插入在成对的第一栅极线130之间。第一基底绝缘层140还可以插入在最底部的第一栅极线130与基底衬底110之间。第二栅极堆叠件GS2可以包括第二栅极线230和第二基底绝缘层240。第二栅极线230可以在竖直方向(Z方向)上与第二基底绝缘层240交替地堆叠，使得第二基底绝缘层240插入在成对的第二栅极线230之间。第二基础绝缘层240还可以插入在最底部的第二栅极线230与第一栅极堆叠件GS1之间。例如，第一栅极线130和第一基底绝缘层140可以在垂直于基底衬底110的顶表面的竖直方向(Z方向)上交替地布置，并且第二栅极线230和第二基底绝缘层240可以在垂直于基底衬底110的顶表面的竖直方向(Z方向)上交替地布置。
在一些实施例中，每条第一栅极线130和每条第二栅极线230可以包括金属(诸如钨、镍、钴、钽等)、金属硅化物(诸如硅化钨、硅化镍、硅化钴、硅化钽等)、掺杂的多晶硅或它们的组合。在一些实施例中，集成电路装置100可以包括电介质衬里，该电介质衬里围绕每条第一栅极线130和每条第二栅极线230的顶表面、底表面和侧表面的至少一部分。在一些实施例中，电介质衬里可以包括诸如氧化铝的高k电介质材料。
在一些实施例中，第一栅极线130和第二栅极线230可以对应于构成参照图3描述的多个存储器单元串MS的接地选择线GSL、多条字线WL和至少一条串选择线SSL。例如，最底部的第一栅极线130可以用作接地选择线GSL、最上面的第二栅极线230可以用作串选择线SSL，并且剩余的第一栅极线130和剩余的第二栅极线230可以用作多条字线WL中的一些字线。因此，可以提供多个存储器单元串MS中的存储器单元串，其中，接地选择晶体管GST、选择晶体管SST、以及设置在接地选择晶体管GST与选择晶体管SST之间的多个存储器单元晶体管MC1、MC2、…、MCn-1、MCn串联连接。在一些实施例中，至少一条第一栅极线130和至少一条第二栅极线230可以各自用作虚设字线。
多个沟道160可以从存储器单元区域MCR中的基底衬底110的顶表面穿透第一栅极堆叠件GS1和第二栅极堆叠件GS2，以在竖直方向(Z方向)上延伸。多个沟道160可以形成在穿透第一栅极堆叠件GS1的多个第一沟道孔160H1和穿透第二栅极堆叠件GS2的多个第二沟道孔160H2中。
在一些实施例中，多个第一沟道孔160H1中的每个第一沟道孔可在竖直方向(Z方向)上朝向基底衬底110延伸，并且可以具有这样的大致锥形形状：其水平宽度和水平广度随着第一沟道孔向下延伸而减小，多个第二沟道孔160H2中的每个第二沟道孔可以在竖直方向(Z方向)上朝向基底衬底110延伸，并且可以具有这样的大致锥形形状：其水平宽度和水平广度随着第二沟道孔向下延伸而减小。多个第一沟道孔160H1中的每个第一沟道孔可以对应于多个第二沟道孔160H2中的第二沟道孔，并且多个第一沟道孔160H1中的每个第一沟道孔可以与对应的第二沟道孔连通并接触。多个沟道160中的每个沟道可以从多个第一沟道孔160H1中的第一沟道孔与多个第二沟道孔160H2中的第二沟道孔之间的边界向外突出。
多个沟道160中的沟道可以在第一水平方向(X方向)、第二水平方向(Y方向)和第三水平方向(例如，与X方向和Y方向两者共面并相交的对角线方向)上彼此隔开一定的间隔。多个沟道160可以以Z字形状或交错形状布置。
多个沟道160中的沟道可设置在彼此连通的多个第一沟道孔160H1中的第一沟道孔和多个第二沟道孔160H2中的第二沟道孔中。多个沟道160中的每个沟道可以包括栅极绝缘层162、沟道层164、填充绝缘层166和导电插塞168。栅极绝缘层162和沟道层164可以顺序地布置在彼此连通的多个第一沟道孔160H1中的第一沟道孔和多个第二沟道孔160H2中的第二沟道孔的外部区域中。例如，栅极绝缘层162可以共形地设置在彼此连通的第一沟道孔和第二沟道孔的侧部区域中，第一沟道层164可以共形地设置在彼此连通的第一沟道孔和第二沟道孔的侧部区域和底部区域中，且栅极绝缘层162设置在侧部区域与第一沟道层164之间。填充绝缘层166可填充彼此连通的第一沟道孔和第二沟道孔的剩余区域(例如，设置在彼此连通的第一沟道孔和第二沟道孔的剩余区域中)，并且可以设置在沟道层164上。导电插塞168可以接触沟道层164，并且堵住彼此连通的第一沟道孔和第二沟道孔的入口。例如，所述入口可以是所述第二沟道孔的设置在彼此连通的所述第一沟道孔和所述第二沟道孔的上侧的顶端。在一些实施例中，可以省略填充绝缘层166，并且沟道层164可以形成为填充彼此连通的第一沟道孔和第二沟道孔的柱形状。例如，沟道层164可以设置在彼此连通的第一沟道孔和第二沟道孔中。
多个沟道160可以穿透上基底层110U和下基底层110L以接触衬底层110S。在一些实施例中，沟道层164可以在彼此连通的第一沟道孔和第二沟道孔的底部区域中接触基底衬底110。例如，底部区域可以是多个第一沟道孔160H1的下端。在一些实施例中，沟道层164的底表面可以设置在比衬底层110S的顶表面低的竖直水平处。
如图4B所示，在与下基底层110L相同的水平处可以省略栅极绝缘层162的一部分，并且沟道层164可以接触下基底层110L的延伸部分110LE。栅极绝缘层162的侧壁部分162S和底部部分162L彼此间隔开，且下基底层110L的延伸部分110LE设置在栅极绝缘层162的侧壁部分162S与底部部分162L之间，并且栅极绝缘层162的底部部分162L围绕沟道层164的底表面。因此，沟道层164可以不直接接触衬底层110S，而是可以与下基底层110L直接接触并电连接到下基底层110L。
如图4B所示，栅极绝缘层162可被布置为这样的结构：其顺序地包括设置在沟道层164的外壁上的隧穿电介质层162A、与隧穿电介质层162A相邻的电荷存储层162B、以及与电荷存储层162B相邻的阻挡电介质层162C。构成栅极绝缘层162的隧穿电介质层162A、电荷存储层162B和阻挡电介质层162C(例如，在水平方向上)的相对厚度不限于图4B中所示的那些，并且可以以各种方式进行修改。
隧穿电介质层162A可以包括氧化硅、氧化铪、氧化铝、氧化锆、氧化钽等。电荷储存层162B是其中可以储存有从沟道层164穿过隧穿介电层162A的电子的区域，并且可以包括氮化硅、氮化硼、氮化硅硼或掺杂有杂质的多晶硅。阻挡介电层162C可以包括氧化硅、氮化硅或具有比氧化硅的介电常数高的介电常数的金属氧化物。金属氧化物可以包括氧化铪、氧化铝、氧化锆、氧化钽或它们的组合。
如图4A所示，栅极堆叠件分离孔WLH可以在基底衬底110上在平行于基底衬底110的顶表面的第一水平方向(X方向)上延伸。栅极堆叠件分离孔WLH可以穿透第一栅极堆叠件GS1、第二栅极堆叠件GS2和设置在第二栅极堆叠件GS2上方的上绝缘层174。在一些实施例中，衬底层110S可以至少被栅极堆叠件分离孔WLH部分地暴露。第一栅极堆叠件GS1的设置在成对的栅极堆叠件分离孔WLH之间的区域和第二栅极堆叠件GS2的设置在成对的栅极堆叠件分离孔WLH之间的区域可以构成块，并且成对的栅极堆叠件分离孔WLH可以界定第一栅极堆叠件GS1的所述区域和第二栅极堆叠件GS2的所述区域在第二水平方向(Y方向)上的宽度。
在块中，最上面的第二栅极线230可以被串分离绝缘层分成两个部分。这两个部分可以构成参照图3描述的串选择线SSL。
栅极堆叠件分离绝缘层150可以至少部分地填充栅极堆叠件分离孔WLH(例如，至少部分地设置在栅极堆叠件分离孔WLH中)，并且可以设置在基底衬底110上。栅极堆叠件分离绝缘层150可以包括氧化硅、氮化硅、氮氧化硅或低k材料。例如，栅极堆叠件分离绝缘层150可以包括氧化硅层、氮化硅层、SiON、SiOCN、SiCN或它们的组合。
顶部支撑层TS可以设置在上绝缘层174上。顶部支撑层TS可以包括孔TSH，并且孔TSH可以与栅极堆叠件分离孔WLH竖直地重叠。顶部支撑层TS可以为第一栅极堆叠件GS1提供结构稳定性，以在集成电路装置100的制造工艺期间防止由第一栅极堆叠件GS1的弯曲或倾斜导致的工艺缺陷。
上填充层176可以至少部分地填充孔TSH(例如，至少部分地设置在孔TSH中)。在一些实施例中，上填充层176可以包括与栅极堆叠件分离绝缘层150的材料相同的材料。顶部支撑层TS和上填充层176中的每一个可以包括氧化硅或氮氧化硅。
位线接触件BLC可以穿透顶部支撑层TS和上绝缘层174以接触沟道160的导电插塞168。位线BL可以接触位线接触件BLC，并且可以在第二水平方向(Y方向)上在顶部支撑层TS上延伸。多条导电线ML可以在贯穿电极区域TVR和连接区域CON中形成在顶部支撑层TS上。附加绝缘层可以形成在顶部支撑层TS与位线BL之间以及顶部支撑层TS与多条导电线ML之间。
第一栅极堆叠件GS1可以延伸以构成第一焊盘部PAD1，并且第一覆盖绝缘层172可以至少部分地覆盖连接区域CON中的第一焊盘部PAD1。第二栅极堆叠件GS2可以延伸以构成第二焊盘部PAD2，并且第二覆盖绝缘层272可至少部分地覆盖第二焊盘部PAD2。在连接区域CON中，第一栅极线130和第二栅极线230可以延伸，以随着远离基底衬底110的顶表面移动而在第一水平方向(X方向)和/或第二水平方向(Y方向)上具有较短的长度，从而形成阶梯形状。例如，最底部的第一栅极线130可以在第一水平方向和/或第二水平方向上延伸特定长度，下一个最底部的第一栅极线130可以在第一水平方向和/或第二水平方向上延伸得比最底部的第一栅极线130更短的长度，等等。同样地，最底部的第二栅极线230可以在第一水平方向和/或第二水平方向上延伸得比最上面的第一栅极线130更短的一定长度，下一个最底部的第二栅极线230可以在第一水平方向和/或第二水平方向上延伸比最底部的第二栅极线230更短的长度，等等。第一焊盘部PAD1可以指第一栅极线130的以阶梯形状设置的部分，第二焊盘部PAD2可以指第二栅极线230的以阶梯形状设置的部分。
在连接区域CON中，可以布置多个焊盘接触件CNT。多个焊盘接触件CNT的第一组焊盘接触件可以穿透顶部支撑层TS、上绝缘层174、第二覆盖绝缘层272和第一覆盖绝缘层172，并且可以连接到第一栅极线130。多个焊盘接触件CNT的第二组焊盘接触件可以穿透顶部支撑层TS、上绝缘层174和第二覆盖绝缘层272，并且可以连接到第二栅极线230。第一栅极线130和第二栅极线230中的每一个可以被称为栅极线，第一覆盖绝缘层172、第二覆盖绝缘层272、上绝缘层174和顶部支撑层TS可以被统称为覆盖绝缘层。多个焊盘接触件CNT可以穿透覆盖绝缘层以连接多条导电线ML和栅极线。第一组焊盘接触件可以穿透覆盖绝缘层和覆盖第一栅极线130的顶表面的第一基底绝缘层140。第二组焊盘接触可以穿透覆盖绝缘层和覆盖第二栅极线230的顶表面的第二基底绝缘层240。
在一些实施例中，在连接区域CON中，可以设置公共源极接触件CSLT。公共源极接触件CSLT可以穿透顶部支撑层TS、上绝缘层174、第二覆盖绝缘层272、第一覆盖绝缘层172、上基底层110U和绝缘板112，并且可以连接多条导电线ML和衬底层110S。在一些实施例中，公共源极接触件CSLT可以设置在栅极堆叠件分离孔WLH中。在这种情况下，可以在衬底层110S的接触公共源极接触件CSLT的部分中形成公共源极区域。公共源区域可以是重掺杂有n型杂质的杂质区域，并且可以用作向存储器单元提供电流的源极区域。
多个虚设沟道可以形成在连接区域CON中，所述多个虚设沟道从衬底层110S的顶表面穿透第一栅极堆叠件GS1和第二栅极堆叠件GS2并且在竖直方向(Z方向)上延伸。多个虚设沟道可以形成为在集成电路装置100的制造工艺期间防止第一栅极堆叠件GS1和第二栅极堆叠件GS2的倾斜或弯曲，并且确保结构稳定性。多个虚设沟道中的每个虚设沟道可以具有与多个沟道160中的每个沟道类似的结构和形状。上绝缘层174可以设置在第二栅极堆叠件GS2和第二覆盖绝缘层272上。
多个贯穿电极TVS可以至少部分地填充多个电极孔TVH(例如，至少部分地设置在多个电极孔TVH中)，并且可以布置在贯穿电极区域TVR中。多个电极孔TVH可以穿透顶部支撑层TS、第二覆盖绝缘层272、第一覆盖绝缘层172和基底绝缘层120，以至少部分地暴露出外围布线电路70。多个贯穿电极TVS可以穿透顶部支撑层TS、第二覆盖绝缘层272、第一覆盖绝缘层172和基底绝缘层120，以连接到外围布线电路70。在一些实施例中，多个贯穿电极TVS的下表面可以接触多个外围电路布线层74中的最上面的外围电路布线层。多个贯穿电极TVS可以连接多条导电线ML和外围布线电路70。
虽然在图4A中示出连接区域CON设置在贯穿电极区域TVR与存储器单元区域MCR之间，但是本发明构思的实施例不必限于此。例如，在一些实施例中，贯穿电极区域TVR可以设置在存储器单元区域MCR与连接区域CON之间。此外，在一些实施例中，贯穿电极区域TVR可以设置在连接区域CON中。例如，贯穿电极区域TVR可以在连接区域CON中设置在第一焊盘部PAD1与第二焊盘部PAD2之间。
在集成电路装置100的制造工艺期间，阻挡层90用作结构支撑层，因此根据本发明构思的集成电路装置100具有增加的结构可靠性。
图5A至图6C是根据本发明构思的实施例的集成电路装置100-1a、100-1b、100-1c、100-2a、100-2b和100-2c的贯穿电极区域TVR-1a、TVR-1b、TVR-1c、TVR-2a、TVR-2b和TVR-2c的平面图。贯穿电极区域TVR-1a、TVR-1b、TVR-1c、TVR-2a、TVR-2b和TVR-2c是参照图4A描述的贯穿电极区域TVR的示例或者包括参照图4A描述的贯穿电极区域TVR的各方面。集成电路装置100-1a、100-1b、100-1c、100-2a、100-2b和100-2c是参照图1描述的集成电路装置10和/或参照图4A描述的集成电路装置100的示例或者包括参照图4A描述的集成电路装置100的各方面。具体地，图5A至图6C是在与图4A所示的贯穿电极区域TVR对应的区域中在水平方向(X方向和Y方向)上切割的参照图4A描述的第一阻挡层92的平面图。可以省略由图5A至图6C和图4A至图4C所示出的类似元件的冗余描述。
参照图5A，集成电路装置100-1a可以包括其中布置有填充多个电极孔TVH(例如，设置在多个电极孔TVH中)的多个贯穿电极TVS的贯穿电极区域TVR-1a。多个孔120H可以穿透包括第一阻挡层92的阻挡层90。基底绝缘层120可以填充多个孔120H(例如，设置在多个孔120H中)。多个电极孔TVH可以穿透填充多个孔120H(例如，设置在多个孔120H中)的基底绝缘层120。
多个贯穿电极TVS可以填充多个电极孔TVH(例如，设置在多个电极孔TVH中)。多个贯穿电极TVS中的每个贯穿电极可以包括填充在(例如，设置在)多个孔120H中的每一个中的基底绝缘层120，并且可以与包括第一阻挡层92的阻挡层90间隔开。例如，多个贯穿电极TVS中的每个贯穿电极可以至少被基底绝缘层120部分地围绕，并且多个贯穿电极TVS可以通过基底绝缘层120与阻挡层90间隔开。
在一些实施例中，多个孔120H中的每个孔可以在水平方向(即，X方向和Y方向)上具有圆形截面。例如，多个孔120H中的每个孔可以至少部分地围绕多个贯穿电极TVS中的对应的贯穿电极。填充多个孔120H(例如，设置在多个孔120H中)的基底绝缘层120可以在水平方向(即，X方向和Y方向)上具有环形截面。
参照图5B，集成电路装置100-1b可以包括其中布置有填充多个电极孔TVH(例如，设置在多个电极孔TVH中)的多个贯穿电极TVS的贯穿电极区域TVR-1b。
在一些实施例中，多个孔120H中的每个孔可以在水平方向(即，X方向和Y方向)上具有矩形截面。在一些实施例中，多个孔120H中的每个孔可以至少部分地围绕多个贯穿电极TVS中的对应的贯穿电极。
参照图5C，集成电路装置100-1c可以包括其中布置有填充多个电极孔TVH(例如，设置在多个电极孔TVH中)的多个贯穿电极TVS的贯穿电极区域TVR-1c。
在一些实施例中，多个孔120H中的每个孔可以在水平方向(即，X方向和Y方向)上具有带圆角的矩形截面。例如，多个孔120H中的每个孔可以至少部分地围绕多个贯穿电极TVS中的对应的一个。
参照图6A，集成电路装置100-2a可以包括其中布置有填充多个电极孔TVH(例如，设置在多个电极孔TVH中)的多个贯穿电极TVS的贯穿电极区域TVR-2a。多个孔120H和至少一个扩展孔120HE可以穿透包括第一阻挡层92的阻挡层90。基底绝缘层120可以填充多个孔120H和扩展孔120HE(例如，设置在多个孔120H和扩展孔120HE中)。多个电极孔TVH中的每个电极孔可以穿透填充多个孔120H和至少一个扩展孔120HE(例如，设置在多个孔120H和至少一个扩展孔120HE中)的基底绝缘层120。在本公开中，多个孔120H中的一个孔可以被称为单个孔，并且在这种情况下，多个孔120H和至少一个扩展孔120HE可以被统称为多个孔。
多个贯穿电极TVS可以填充多个电极孔TVH(例如，设置在多个电极孔TVH中)。多个贯穿电极TVS中的每个贯穿电极可以包括填充多个孔120H和多个孔120H之间的至少一个扩展孔120HE(例如，设置在多个孔120H和多个孔120H之间的至少一个扩展孔120HE中)的基底绝缘层120，并且可以与包括第一阻挡层92的阻挡层90间隔开。例如，多个贯穿电极TVS中的每个贯穿电极可以至少被基底绝缘层120部分地围绕，并且多个贯穿电极TVS可以通过基底绝缘层120与阻挡层90间隔开。
在一些实施例中，多个孔120H中的每个孔可以在水平方向(即，X方向和Y方向)上具有圆形截面。例如，多个孔120H中的每个孔可以至少部分地围绕多个贯穿电极TVS中的对应的贯穿电极。填充多个孔120H(例如，设置在多个孔120H中)的基底绝缘层120可以在水平方向(即，X方向和Y方向)上具有环形截面。
至少一个扩展孔120HE可以连接到多个孔120H中的两个或多个孔，并且可以在水平方向(即，X方向和Y方向)上具有椭圆形状。在一些实施例中，至少一个扩展孔120HE可以具有在第一水平方向(X方向)、第二水平方向(Y方向)和第三方向(例如，与X方向和Y方向共面并相交的对角线方向)中的任何一个上延伸的椭圆形形状。至少一个扩展孔120HE可以至少部分地围绕多个贯穿电极TVS中的两个或更多个贯穿电极。
在多个贯穿电极TVS中，与其它贯穿电极间隔相对较远的贯穿电极可以单独设置在多个孔120H中的一个孔中。在多个贯穿电极TVS之中，彼此相对靠近地间隔开的两个或更多个贯穿电极可以一起布置在扩展孔120HE中。即，多个贯穿电极TVS中的设置在多个孔120H的孔中的贯穿电极与多个贯穿电极TVS之中的其它贯穿电极之间的分离距离可以大于多个贯穿电极TVS中的一起布置在扩展孔120HE中的两个或更多个贯穿电极之间的分离距离。
参照图6B，集成电路装置100-2b可以包括其中布置有填充多个电极孔TVH(例如，设置在多个电极孔TVH中)的多个贯穿电极TVS的贯穿电极区域TVR-2b。
在一些实施例中，多个孔120H中的每个孔可以在水平方向(即，X方向和Y方向)上具有矩形截面。例如，多个孔120H中的每个孔可以至少部分地围绕多个贯穿电极TVS中的对应的贯穿电极。
至少一个扩展孔120HE可以连接到多个孔120H中的两个或多个孔，并且可以在水平方向(即，X方向和Y方向)上具有矩形形状。在一些实施例中，至少一个扩展孔120HE可以具有在第一水平方向(X方向)、第二水平方向(Y方向)和第三方向(例如，与X方向和Y方向共面并相交的对角线方向)中的任一个上延伸的矩形形状。扩展孔120HE可以至少部分地围绕多个贯穿电极TVS中的两个或更多个贯穿电极。
参照图6C，集成电路装置100-2c可以包括其中布置有填充多个电极孔TVH(例如，设置在多个电极孔TVH中)的多个贯穿电极TVS的贯穿电极区域TVR-2c。
在一些实施例中，多个孔120H中的每个孔可以在水平方向(即，X方向和Y方向)上具有带圆角的矩形截面。例如，多个孔120H中的每个孔可以围绕多个贯穿电极TVS中的对应的贯穿电极。
至少一个扩展孔120HE可以连接到多个孔120H中的两个或多个孔，并且可以在水平方向(即，X方向和Y方向)上具有带圆角的矩形形状。在一些实施例中，至少一个扩展孔120HE可以具有带圆角的矩形形状，该矩形形状在第一水平方向(X方向)、第二水平方向(Y方向)和第三方向(例如，与X方向和Y方向共面并相交的对角线方向)中的任一个上延伸。扩展孔120HE可以至少部分地围绕多个贯穿电极TVS中的两个或更多个贯穿电极。
在图4A中，在贯穿电极区域TVR中仅示出了两个贯穿电极TVS，但是图4A中示出的贯穿电极区域TVR可以包括图5A至图6C中示出的贯穿电极区域TVR-1a、TVR-1b、TVR-1c、TVR-2a、TVR-2b和TVR-2c中的任一个。
图7A和图7B是根据本发明构思的实施例的集成电路装置200的截面图。具体地，图7B是图7A的部分CXC的放大截面图。集成电路装置200是参照图4A描述的集成电路装置100的示例或者包括参照图4A描述的集成电路装置100的各方面。可以省略图7A和图7B以及图4A至图4C所示的类似元件的冗余描述。
一起参照图7A和图7B，集成电路装置200可以包括外围电路PS和设置在高于外围电路PS的竖直水平处的存储器单元阵列CS(即，设置在外围电路PS上方的存储器单元阵列CS)。存储器单元阵列CS可以包括存储器单元区域MCR、连接区域CON和贯穿电极区域TVR，并且外围电路PS可以包括外围电路区域PERI。
外围电路PS可以包括布置在衬底50上的外围电路晶体管60TR和外围布线电路70。外围布线电路70包括多个外围电路接触件72和多个外围电路布线层74。层间绝缘层80可以覆盖外围电路晶体管60TR和外围布线电路70，并且可以布置在衬底50上。至少一个天线二极管D40可以设置在衬底50上。天线二极管D40可以包括二极管离子注入区域42。
层间绝缘层80可以包括顺序地堆叠的第一层间绝缘层82、钝化层84和第二层间绝缘层86。阻挡层90可以设置在层间绝缘层80上。在一些实施例中，阻挡层90可以包括这样的堆叠结构：其中，第一阻挡层92覆盖层间绝缘层80，并且第二阻挡层94覆盖第一阻挡层92。旁路孔BPH可以穿透阻挡层90以及层间绝缘层80的一部分。外围布线电路70的多个外围电路布线层74中的外围电路布线层的至少一部分可以至少被旁路孔BPH部分地暴露。
覆盖层96可以从旁路通孔BPV与第一阻挡层92之间延伸到第二阻挡层94的顶表面。具体地，覆盖层96可以覆盖阻挡层90的顶表面(即，第二阻挡层94的顶表面)，并且可以设置在旁路通孔BPV、第二阻挡层94、第一阻挡层92、第二层间绝缘层86、钝化层84和多个电路布线层74之间。覆盖层96可以共形地覆盖第二阻挡层94的顶表面和旁路通孔BPV的外表面。在旁路孔BPH中，覆盖层96可以覆盖第二阻挡层94的侧表面、第一阻挡层92的侧表面、第二层间绝缘层86的侧表面、钝化层84的侧表面以及多个外围电路布线层74中的外围电路布线层的顶表面。在一些实施例中，覆盖层96可以包括包含金属的氮化物或金属硅化物。例如，覆盖层96可以包括TiN(氮化钛)、Ti-Si-N(TSN)、WN(氮化钨)或WSi。
基底衬底110可以设置在覆盖层96上。旁路通孔BPV可以设置在旁路孔BPH中。在一些实施例中，旁路通孔BPV可以与衬底层110S一体地形成。覆盖层96可以包括与包括在衬底层110S中的材料不同的材料。在一些实施例中，覆盖层96可以包括对衬底层110S的蚀刻有抵抗力的材料。覆盖层96可在制造工艺期间去除衬底层110S的一部分时防止第一阻挡层92被去除。
图8A和图8B是根据本发明构思的实施例的集成电路装置300的截面图。具体地，图8B是图8A的部分CXD的放大截面图。集成电路装置300是参照图4A描述的集成电路装置100和/或参照图7A描述的集成电路装置200的示例或者包括参照图4A描述的集成电路装置100和/或参照图7A描述的集成电路装置200的各方面。以下将省略图8A和图8B、图4A至图4C以及图7A和图7B所示的类似元件的冗余描述。
一起参照图8A和图8B，集成电路装置300可以包括外围电路PS和设置在高于外围电路PS的竖直水平处的存储器单元阵列CS(即，设置在外围电路PS上方的存储器单元阵列CS)。存储器单元阵列CS可以包括存储器单元区域MCR、连接区域CON和贯穿电极区域TVR，并且外围电路PS可以包括外围电路区域PERI。
外围电路PS可以包括布置在衬底50上的外围电路晶体管60TR和外围布线电路70。外围布线电路70包括多个外围电路接触件72和多个外围电路布线层74。层间绝缘层80可以覆盖外围电路晶体管60TR和外围布线电路70，并且可以布置在衬底50上。至少一个天线二极管D40可以设置在衬底50上。天线二极管D40可以包括二极管离子注入区域42。
层间绝缘层80可以包括顺序地堆叠的第一层间绝缘层82、钝化层84和第二层间绝缘层86。阻挡层90可以设置在层间绝缘层80上。在一些实施例中，阻挡层90可以包括这样的堆叠结构：其中，第一阻挡层92覆盖层间绝缘层80，并且第二阻挡层94覆盖第一阻挡层92。旁路孔BPHa可以穿透阻挡层90以及层间绝缘层80的一部分。外围布线电路70的多个外围电路布线层74中的外围电路布线层的至少一部分可以被旁路孔BPHa暴露。
旁路通孔BPVa可以设置在旁路孔BPHa中。旁路通孔BPVa可以包括旁路导电层BPC和共形地覆盖旁路导电层BPC的至少一部分的旁路阻挡层BPB。旁路阻挡层BPB可以包括金属氮化物。例如，旁路阻挡层BPB可以包括TiN或WN。旁路导电层BPC可以包括金属。例如，旁路导电层BPC可以包括W(钨)等。
基底衬底110可以设置在阻挡层90和旁路通孔BPVa上。第二阻挡层94和旁路通孔BPVa可以包括与衬底层110S中包括的材料不同的材料。在一些实施例中，第二阻挡层94和旁路通孔BPVa可以包括对衬底层110S的蚀刻有抵抗力的材料。旁路通孔BPVa填充在(例如，设置在)通过其暴露出第一阻挡层92的旁路孔BPHa中，从而与第二阻挡层94一起防止第一阻挡层92在制造工艺期间去除衬底层110S的一部分时被去除。
图9A和图9B是根据本发明构思的实施例的集成电路装置302的截面图。具体地，图9B是图9A的部分CXE的放大截面图。集成电路装置302是参照图4A描述的集成电路装置100和/或参照图8A描述的集成电路装置300的示例或者包括参照图4A描述的集成电路装置100和/或参照图8A描述的集成电路装置300的各方面。可以省略图9A和图9B、图4A至图4C以及图8A和图8B所示的类似元件的冗余描述。
一起参照图9A和图9B，集成电路装置302可以包括外围电路PS和设置在高于外围电路PS的竖直水平处的存储器单元阵列CS(即，设置在外围电路PS上方的存储器单元阵列CS)。
旁路孔BPHb可以穿透基底衬底110和阻挡层90以及层间绝缘层80的一部分。外围布线电路70的多个外围电路布线层74中的外围布线层的至少一部分可以被旁路孔BPHb暴露。
旁路通孔BPVb可以设置在旁路孔BPHb中。旁路通孔BPVb可以包括旁路导电层BPCa和共形地覆盖旁路导电层BPCa的至少一部分的旁路阻挡层BPBa。旁路阻挡层BPBa可以包括金属氮化物。旁路导电层BPCa可以包括金属。
图8A和图8B中所示的旁路通孔BPVa的顶表面可以与阻挡层90的顶表面共面，而图9A和图9B中所示的旁路通孔BPVb的顶表面可以位于与基底衬底110的顶表面的竖直水平相同的竖直水平处以彼此共面。
图10A至图10F是示出根据本发明构思的实施例的制造集成电路装置的工艺的截面图。具体地，图10A至图10F是示出了制造图4A至图4C所示的集成电路装置100的工艺的截面图，并且可以省略图10A至图10F和图4A至图4C所示的类似元件的冗余描述。
参照图10A，形成外围电路PS，外围电路PS包括被设置在衬底50上的外围电路晶体管60TR以及由层间绝缘层80围绕的外围布线电路70。
在层间绝缘层80上形成阻挡层90。可以将阻挡层90形成为包括这样的堆叠结构：其中，第一阻挡层92覆盖层间绝缘层80，第二阻挡层94覆盖第一阻挡层92。在一些实施例中，第一阻挡层92可以包括半导体材料，第二阻挡层94可以包括氧化物。例如，第一阻挡层92可以包括多晶硅，第二阻挡层94可以包括氧化硅。第一阻挡层92(例如，在竖直方向上)的厚度可以大于第二阻挡层94(例如，在竖直方向上)的厚度。
参照图10B，通过穿透阻挡层90并且暴露出外围布线电路70的一部分来形成旁路孔BPH。可以通过穿透阻挡层90以及层间绝缘层80的一部分来形成旁路孔BPH。例如，旁路孔BPH可以穿透第二阻挡层94、第一阻挡层92、第二层间绝缘层86和钝化层84。
参照图10C，通过对图10B的结果执行等离子体氮化工艺并氮化第一阻挡层92的暴露于旁路孔BPH的部分来形成覆盖层92N，并且通过氮化多个外围电路布线层74中的外围电路布线层的被旁路孔BPH暴露的部分来形成覆盖接触层74N。
参照图10D，在阻挡层90上形成衬底层110S。旁路通孔BPV可以与衬底层110S一体地形成。在一些实施例中，在阻挡层90上形成半导体材料以形成衬底层110S，并且半导体材料的一部分可以填充旁路孔BPH(例如，设置在旁路孔BPH中)，使得旁路通孔BPV可以与衬底层110S一起形成。
参照图10E，在衬底层110S上形成绝缘板112。之后，通过去除绝缘板112的一部分形成穿透绝缘板112的板凹部112R。填充在板凹部112R(例如，设置在板凹部112R中)中的基底坝部分110C可以与覆盖绝缘板112的上基底层110U一起形成以形成整体。
参照图10F，在贯穿电极区域TVR中，形成穿透其中顺序地堆叠有衬底层110S、绝缘板112和上基底层110U的结构的多个孔120H。层间绝缘层80可以至少被多个孔120H部分地暴露。之后，形成填充多个孔120H(例如，设置在多个孔120H中)的基底绝缘层120。
之后，参照图4A至图4C，形成第一栅极堆叠件GS1、第二栅极堆叠件GS2、多个沟道160、多个焊盘接触件CNT、多个贯穿电极TVS以及多条位线BL。可以通过以下步骤来形成下基底层110L：去除绝缘板112的位于相对于基底坝部分110C的一侧(例如，面对存储器单元区域MCR的一侧)上的部分，然后填充已经去除绝缘板112的所述部分的空间。
图11A和图11B是示出根据本发明构思的实施例的制造集成电路装置的工艺的截面图。具体地，图11A和图11B是示出了制造图7A和图7B中所示的集成电路装置200的工艺的截面图。
参照图11A，在图10B所示的结果上，形成覆盖层96，覆盖层96覆盖阻挡层90的顶表面(即，第二阻挡层94的顶表面)、以及多个外围电路布线层74、层间绝缘层80和阻挡层90的被旁路孔BPH暴露的部分。覆盖层96可以形成为共形地覆盖第二阻挡层94的顶表面以及多个外围电路布线层74、层间绝缘层80和阻挡层90的被旁路孔BPH暴露的部分。
参照图11B，在覆盖层96上形成衬底层110S。旁路通孔BPV可以与衬底层110S一体地形成。在一些实施例中，在覆盖层96上形成半导体材料以形成衬底层110S，并且半导体材料的一部分可以填充在(例如，设置在)旁路孔BPH中，使得旁路通孔BPV可以与衬底层110S一起形成。
之后，可参照图10E和图10F描述的制造方法以及图7A和图7B的描述来进一步形成集成电路装置200。
图12A和图12B是示出根据本发明构思的实施例的制造集成电路装置的工艺的截面图。具体地，图12A和图12B是示出制造图8A和图8B中所示的集成电路装置300的工艺的截面图。
参照图12A，在图10B所示的结果中形成填充旁路孔BPHa(例如，设置在旁路孔BPHa中)的旁路通孔BPVa。旁路通孔BPVa可以包括旁路阻挡层BPB和旁路导电层BPC。旁路阻挡层BPB可以形成为至少部分地共形地覆盖多个外围电路布线层74、层间绝缘层80和阻挡层90的被旁路孔BPHa暴露的部分，并且旁路导电层BPC可以形成为至少部分地覆盖旁路阻挡层BPB并且填充旁路孔BPHa(例如，设置在旁路孔BPHa中)。
参照图12B，在阻挡层90和旁路通孔BPVa上形成衬底层110S。之后，可以参照图10E和图10F描述的制造方法以及图8A和图8B的描述来进一步形成集成电路装置300。
类似地，可以通过以下步骤来形成图9A和图9B中所示的集成电路装置302：在衬底层110S上顺序地形成绝缘板112和上基底层110U，然后形成旁路孔BPHb和旁路孔BPHb中的旁路通孔BPVb。
图13和图14是根据本发明构思的实施例的集成电路装置400和集成电路装置402的截面图。集成电路装置400和集成电路装置402是参照图1至图12B描述的集成电路装置的示例或者包括参照图1至图12B描述的集成电路装置的各方面。可以省略图13和图14以及图4A至图12B所示的类似元件的冗余描述。
参照图13，集成电路装置400可以包括外围电路PS和设置在高于外围电路PS的竖直水平的竖直水平处的存储器单元阵列CS(即，设置在外围电路PS上方的存储器单元阵列CS)。存储器单元阵列CS可以包括存储器单元区域MCR、连接区域CON和贯穿电极区域TVR，并且外围电路PS可以包括外围电路区域PERI。
阻挡层90a可以设置在层间绝缘层80上。旁路孔BPH可以穿透阻挡层90a以及层间绝缘层80的一部分。外围布线电路70的多个外围电路布线层74中的外围电路布线层的至少一部分可以被旁路孔BPH暴露。旁路通孔BPV可以设置在旁路孔BPH中。
阻挡层90a可以包括与衬底层110S的材料不同的材料。在一些实施例中，阻挡层90a可以包括对衬底层110S的蚀刻有抵抗力的材料。例如，阻挡层90a可以包括金属氧化物。在一些实施例中，阻挡层90a可以包括Al2O3、HfO2、ZrO2等。在一些实施例中，在制造工艺期间，可以不去除阻挡层90a，并且去除衬底层110S的一部分。
参照图14，集成电路装置402可以包括外围电路PS和设置在高于外围电路PS的竖直水平的竖直水平处的存储器单元阵列CS(即，设置在外围电路PS上方的存储器单元阵列CS)。存储器单元阵列CS可以包括存储器单元区域MCR、连接区域CON和贯穿电极区域TVR，并且外围电路PS可以包括外围电路区域PERI。
阻挡层90b可以设置在层间绝缘层80上。旁路孔BPH可以穿透阻挡层90b以及层间绝缘层80的一部分。外围布线电路70的多个外围电路布线层74中的外围电路布线层的至少一部分可以被旁路孔BPH暴露。旁路通孔BPV可以设置在旁路孔BPH中。
阻挡层90b可以包括与衬底层110S的材料不同的材料。在一些实施例中，阻挡层90b可以包括对衬底层110S的蚀刻有抵抗力的材料。例如，阻挡层90b可以包括金属。阻挡层90b可以包括氧化物。在一些实施例中，阻挡层90b可以包括W(钨)等。在一些实施例中，在制造工艺期间，可以不去除阻挡层90b，并且可以去除衬底层110S的一部分。
图15是根据本发明构思的实施例的包括集成电路装置1100的电子系统1000的示意图。集成电路装置1100可以是参照图1至图14描述的集成电路装置的示例或者包括参照图1至图14描述的集成电路装置的各方面。
参照图15，根据本发明构思的实施例的电子系统1000可以包括集成电路装置1100和电连接到集成电路装置1100的控制器1200。电子系统1000可以是包括一个或多个集成电路装置1100的存储装置和/或包括存储装置的电子装置。例如，电子系统1000可以是包括至少一个集成电路装置1100的固态驱动装置(SSD)、通用串行总线(USB)装置、计算系统、医疗装置或通信装置。
集成电路装置1100可以是非易失性存储器装置。例如，集成电路装置1100可以是NAND闪速存储器装置，其包括分别参照图1至图14描述的集成电路装置10、100、100-1a、100-1b、100-1c、100-2a、100-2b、100-2c、200、300、302、400或402的元件中的至少一个。集成电路装置1100可以包括第一结构1100F和设置在第一结构1100F上的第二结构1100S。第一结构1100F可以是外围电路，其包括解码器电路1110、页缓冲器1120和逻辑电路1130。第二结构1100S可以是存储器单元结构，其包括多条位线BL、公共源极线CSL、多条字线WL、栅极上线UL1和UL2、栅极下线LL1和LL2、以及设置在多条位线BL与公共源极线CSL之间的多个存储器单元串CSTR。
在第二结构1100S中，多个存储器单元串CSTR中的每个存储器单元串可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与多条位线BL中的位线相邻的上晶体管UT1和UT2、以及布置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储器单元晶体管MCT。在各种实施例中，可以以各种方式修改下晶体管的数量和上晶体管的数量。
在一些实施例中，上晶体管UT1和UT2可以各自包括串选择晶体管，并且下晶体管LT1和LT2可以各自包括接地选择晶体管。栅极下线LL1和LL2可以分别是下晶体管LT1和LT2的栅极线。多条字线WL中的字线可以是多个存储器单元晶体管MCT中的存储器单元晶体管的栅极线，并且栅极上线UL1和UL2可以分别是上晶体管UT1和UT2的栅极线。
公共源极线CSL、栅极下线LL1和LL2、多条字线WL以及栅极上线UL1和UL2可以通过从第一结构1100F向上延伸到第二结构1100S的多条第一连接线1115电连接到解码器电路1110。多条位线BL可以通过从第一结构1100F向上到第二结构1100S的多条第二连接线1125电连接到页缓冲器1120。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储器单元晶体管MCT中的至少一个存储器单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以被逻辑电路1130控制。
集成电路装置1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100F向上延伸到第二结构1100S的输入/输出连接线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口(I/F)1230。根据实施例，电子系统1000可以包括多个集成电路装置1100，并且在这种情况下，控制器1200可以控制多个集成电路装置1100。
处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以根据某些固件操作，并且可以通过控制NAND控制器1220来访问集成电路装置1100。NAND控制器1220可以包括与集成电路装置1100通信的NAND接口1221。可以通过NAND接口1221发送用于控制集成电路装置1100的控制命令、要写入到集成电路装置1100的多个存储器单元晶体管MCT的数据、要从集成电路装置1100的多个存储器单元晶体管MCT读取的数据等。主机接口1230可以提供电子系统1000与外部主机之间的通信功能。在通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制集成电路装置1100。
图16是根据本发明构思的实施例的包括集成电路装置的电子系统2000的透视图。
参照图16，根据本发明构思的实施例的电子系统2000可以包括主衬底2001、安装在主衬底2001上的控制器2002、一个或多个半导体封装件2003、以及DRAM 2004。半导体封装件2003和DRAM 2004可以通过形成在主衬底2001上的多个布线图案2005连接到控制器2002。
主衬底2001可以包括连接器2006，其包括耦合到外部主机的引脚。连接器2006中的引脚的数量和布置可以根据电子系统2000与外部主机之间的通信接口而变化。在一些实施例中，电子系统2000可以根据诸如通用串行总线(USB)、外围组件互连高速(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存的M-Phy(UFS)等的接口中的任何一种与外部主机通信。在一些实施例中，电子系统可经由通过连接器2006从外部供应的电力进行操作。电子系统2000还可以包括电力管理集成电路(PMIC)，其将从外部主机供应的电力分配到控制器2002和半导体封装件2003。
控制器2002可以将数据写入半导体封装件2003或者从半导体封装件2003读取数据，并且可以改善电子系统2000的操作速度。
DRAM 2004可以是用于减小半导体封装件2003(例如，数据存储空间)与外部主机之间的速度差的缓冲存储器。电子系统2000中所包括的DRAM 2004可以作为一种高速缓冲存储器来操作，并且可以在半导体封装件2003上的控制操作期间提供用于临时存储数据的空间。当电子系统2000中包括DRAM 2004时，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以包括封装衬底2100、封装衬底2100上的多个半导体芯片2200、设置在多个半导体芯片2200中的每一个的下表面上的粘合层2300、电连接多个半导体芯片2200和封装衬底2100的连接结构2400、以及覆盖封装衬底2100上的多个半导体芯片2200和连接结构2400的模制层2500。
封装衬底2100可以是包括多个封装上焊盘2130的印刷电路板。多个半导体芯片2200中的每一个可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图15的输入/输出焊盘1101。例如，输入/输出焊盘2210是图15的输入/输出焊盘1101的示例或者包括图15的输入/输出焊盘1101的各方面。多个半导体芯片2200的每个半导体芯片可以包括多个栅极堆叠件3210和多个沟道3220。多个半导体芯片2200中的每个半导体芯片可以包括分别参照图1至图14描述的集成电路装置10、100、100-1a、100-1b、100-1c、100-2a、100-2b、100-2c、200、300、302、400和402中的至少一个。
在一些实施例中，连接结构2400可以是电连接输入/输出焊盘2210和多个封装上焊盘2130的键合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b的每一个中，多个半导体芯片2200中的半导体芯片可以通过键合线方法彼此电连接，并且可以电连接到封装衬底2100的多个封装上焊盘2130。根据一些实施例，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200中的半导体芯片可以通过包括硅通孔TSV并且省略了键合线类型连接结构2400的连接结构彼此电连接。
在一些实施例中，控制器2002和多个半导体芯片2200可以包括在一个封装件中。在实施例中，控制器2002和多个半导体芯片2200安装在与主衬底2001不同的单独的插入衬底上，并且控制器2002和多个半导体芯片2200可以通过形成在插入衬底上的布线彼此连接。
图17是根据本发明构思的实施例的半导体封装件2003的截面图。图17更详细地示出了沿图16的线II-II'截取的截面的构造。
参照图17，在半导体封装件2003中，封装衬底2100可以是印刷电路板。封装衬底2100可以包括封装衬底主体2120、布置在封装衬底主体2120的顶表面上的(图16中所示的)多个封装上焊盘2130、布置在封装衬底主体2120的下表面上或通过该下表面暴露的多个下焊盘2125、以及电连接多个上焊盘2130和封装衬底主体2120内部的多个下焊盘2125的多条内部布线2135。多个封装上焊盘2130可以电连接到多个连接结构2400。多个下焊盘2125可以通过多个导电连接器2800连接到图16中所示的电子系统2000的主衬底2001上的多个布线图案2005。
多个半导体芯片2200的每个半导体芯片可以包括半导体衬底3010、顺序地堆叠在半导体衬底3010上的第一结构3100和第二结构3200。例如，第一结构3100可以设置在半导体衬底3010上方，并且第二结构3200可以设置在第一结构3100上方。第一结构3100可以包括包含多条外围布线3110的外围电路区域。第一结构3100可以包括电连接到多条外围布线3110的栅极线。第二结构3200可以包括公共源极线3205、公共源极线3205上的栅极堆叠件3210、穿透栅极堆叠件3210的沟道3220、电连接到沟道3220和栅极堆叠件3210的位线3240。
阻挡层90可以插入在第一结构3100与第二结构3200之间。在一些实施例中，阻挡层90可以包括这样的堆叠结构：第一阻挡层92覆盖层间绝缘层80并且第二阻挡层94覆盖第一阻挡层92。旁路通孔BPV可以设置在穿透阻挡层90的旁路孔BPH中。在一些实施例中，覆盖层92N可以插入在旁路通孔BPV与第一阻挡层92之间。在一些实施例中，覆盖接触层74N可以插入在旁路通孔BPV与多个外围电路布线层74的外围电路布线层之间。
在图17中，多个半导体芯片2200中的每个半导体芯片包括图4A至图4C中所示的阻挡层90、旁路孔BPH、旁路通孔BPV、覆盖层92N和覆盖接触层74N，但不限于此。例如，多个半导体芯片2200中的每个半导体芯片可以省略图4A至图4C中所示的阻挡层90、旁路孔BPH、旁路通孔BPV、覆盖层92N和覆盖接触层74N，并且可以包括：图7A和图7B中所示的阻挡层90、旁路孔BPH、旁路通孔BPV和覆盖层96；图8A和图8B中所示的阻挡层90、旁路孔BPHa和旁路通孔BPVa；图9A和图9B中所示的阻挡层90、旁路孔BPHb和旁路通孔BPVb；图13中所示的阻挡层90a、旁路孔BPH和旁路通孔BPV；或着图14中所示的阻挡层90b、旁路孔BPH、旁路通孔BPV。
多个半导体芯片2200中的每个半导体芯片可以包括电连接到第一结构3100的多条外围布线3110并且延伸到第二结构3200中的贯穿布线3245。贯穿布线3245可以设置在栅极堆叠件3210外部。在一些实施例中，半导体封装件2003可以包括穿透栅极堆叠件3210的贯穿布线。多个半导体芯片2200中的每个半导体芯片还可以包括电连接到第一结构3100的多条外围布线3110的输入/输出焊盘(例如，图14的输入/输出焊盘2210)。
尽管已经参照本发明构思的实施例具体示出和描述了本发明构思，但是将理解，在不脱离本公开的精神和范围的情况下，可以在本文中做出形式和细节上的各种改变。

Claims (20)

1.一种集成电路装置，包括：
衬底；
外围布线电路，其包括旁路通孔并设置在所述衬底上；
外围电路，其包括围绕所述外围布线电路的至少一部分的层间绝缘层；
存储器单元阵列，其设置在所述外围电路上并且与所述外围电路重叠，并且包括基底衬底、设置在所述基底衬底上的多条栅极线、以及穿透所述多条栅极线的多个沟道；以及
阻挡层，其插入在所述外围电路与所述存储器单元阵列之间，并且包括从所述阻挡层的顶表面穿透到所述阻挡层的下表面的旁路孔，其中，所述旁路通孔设置在所述旁路孔中；
其中，所述阻挡层的至少一部分和所述基底衬底的至少一部分中的每一个包括顺序地堆叠的导电材料层、绝缘材料层、半导体材料层、包括氧化物/氮化物/氧化物层的绝缘材料层、以及半导体材料层。
2.根据权利要求1所述的集成电路装置，还包括：
多条导电线，其中，所述存储器单元阵列设置在所述多条导电线与所述阻挡层之间；
基底绝缘层，其设置在穿透所述基底衬底和所述阻挡层的多个孔中；以及
多个贯穿电极，其穿透所述存储器单元阵列和所述基底绝缘层，将所述多条导电线连接到所述外围布线电路，
其中，所述基底绝缘层插入在所述多个贯穿电极与所述阻挡层之间。
3.根据权利要求2所述的集成电路装置，其中：
所述多个孔包括多个单孔和至少一个扩展孔；
所述多个贯穿电极中的一个贯穿电极设置在所述多个单孔中的每个单孔中；并且
所述多个贯穿电极中的至少两个贯穿电极布置在所述至少一个扩展孔中。
4.根据权利要求3所述的集成电路装置，其中，所述多个贯穿电极中的布置在所述多个单孔中的贯穿电极之间的分离距离大于所述多个贯穿电极中的布置在所述至少一个扩展孔中的所述至少两个贯穿电极之间的分离距离。
5.根据权利要求2所述的集成电路装置，其中，所述多个孔中的每个孔具有圆形形状、椭圆形形状、矩形形状或具有圆角的矩形形状的截面。
6.根据权利要求1所述的集成电路装置，其中：
所述外围电路还包括设置在所述衬底上的天线二极管；并且
所述旁路通孔电连接到所述天线二极管。
7.根据权利要求1所述的集成电路装置，其中：
所述旁路通孔与所述基底衬底的至少一部分成一体；
所述阻挡层的一部分包括与所述基底衬底的至少一部分的材料相同的材料；并且
所述集成电路装置还包括覆盖层，所述覆盖层包括氮化物、氧化物、包括金属的氮化物或金属硅化物，并且覆盖所述阻挡层的至少一部分，所述覆盖层插入在所述阻挡层的至少一部分与所述旁路通孔之间。
8.根据权利要求7所述的集成电路装置，其中，所述阻挡层包括：
第一阻挡层，其覆盖所述层间绝缘层并且包括导电材料层；以及
第二阻挡层，其覆盖所述第一阻挡层并且包括绝缘材料层。
9.根据权利要求8所述的集成电路装置，其中，所述覆盖层插入在所述第一阻挡层与所述旁路通孔之间，并且所述覆盖层在所述第二阻挡层与所述旁路通孔之间被省略。
10.根据权利要求7所述的集成电路装置，其中，所述覆盖层覆盖所述阻挡层的顶表面并且接触所述旁路通孔的侧表面和底表面。
11.根据权利要求1所述的集成电路装置，其中，所述旁路通孔包括金属氮化物、金属或它们的组合。
12.一种集成电路装置，包括：
衬底；
外围布线电路，其包括外围电路接触件、外围电路布线层和旁路通孔，并且设置在所述衬底上；
外围电路，其包括围绕所述外围电路接触件和所述外围电路布线层的层间绝缘层；
存储器单元阵列，其设置在所述外围电路上并且与所述外围电路重叠，并且包括衬底层、布置在所述衬底层上的多条栅极线、以及穿透所述多条栅极线的多个沟道；
阻挡层，其插入在所述外围电路与所述存储器单元阵列之间，其中，所述阻挡层包括覆盖所述层间绝缘层的第一阻挡层和覆盖所述第一阻挡层的第二阻挡层，其中，所述阻挡层还包括暴露出所述外围电路布线层的至少一部分的旁路孔，并且其中，所述旁路通孔设置在所述旁路孔中；以及
覆盖层，其插入在所述第一阻挡层与所述旁路通孔之间。
13.根据权利要求12所述的集成电路装置，其中，在所述第二阻挡层与所述旁路通孔之间省略所述覆盖层。
14.根据权利要求13所述的集成电路装置，其中：
所述衬底层、所述旁路通孔和所述第一阻挡层中的每一个包括半导体材料；并且
所述第二阻挡层和所述覆盖层中的每一个包括氮化物或氧化物。
15.根据权利要求12所述的集成电路装置，其中，所述覆盖层从所述第一阻挡层与所述旁路通孔之间延伸到所述第二阻挡层的顶表面。
16.根据权利要求15所述的集成电路装置，其中，所述覆盖层包括含金属氮化物或金属硅化物。
17.根据权利要求12所述的集成电路装置，其中，所述衬底层和所述旁路通孔由相同的材料一体地形成。
18.一种集成电路装置，包括：
外围电路晶体管，其设置在衬底上；
外围布线电路，其包括外围电路接触件、外围电路布线层和旁路通孔，其中，所述外围布线电路电连接到所述外围电路晶体管；
外围电路，其包括围绕所述外围电路接触件和所述外围电路布线层的至少一部分的层间绝缘层；
存储器单元阵列，其设置在所述外围电路上并且与所述外围电路重叠；
基底衬底，其包括顺序地堆叠的衬底层、下基底层和上基底层；
多条栅极线，其布置在所述上基底层上；
多个沟道，其设置在穿透所述多条栅极线的多个沟道孔中；
阻挡层，其插入在所述外围电路与所述存储器单元阵列之间，其中，所述阻挡层包括覆盖所述层间绝缘层的第一阻挡层和覆盖所述第一阻挡层的第二阻挡层，其中，所述阻挡层还包括暴露出所述外围电路布线层的至少一部分的旁路孔，并且其中，与所述衬底层一体地形成并且包括与所述衬底层的材料相同的材料的旁路通路设置在所述旁路孔中；
覆盖层，其插入在所述旁路通孔与所述第一阻挡层之间；
基底绝缘层，其设置在穿透所述基底衬底和所述阻挡层的多个孔中；
多条导电线，其设置在所述存储器单元阵列上；以及
多个贯穿电极，其穿透所述存储器单元阵列和所述基底绝缘层以将所述多条导电线连接到所述外围布线电路，
所述基底绝缘层设置在所述多个贯穿电极与所述阻挡层之间。
19.根据权利要求18所述的集成电路装置，其中：
所述衬底层和所述第一阻挡层中的每一个包括半导体材料；并且
所述第二阻挡层和所述覆盖层中的每一个包括与所述第一阻挡层的材料不同的材料。
20.根据权利要求18所述的集成电路装置，其中：
所述多个沟道中的每个沟道包括顺序地布置在所述多个沟道孔中的对应的沟道孔的外部区域中的栅极绝缘层和沟道层；
所述栅极绝缘层包括彼此间隔开的侧壁部分和底部部分；并且
所述沟道层直接接触所述下基底层。
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