KR102650995B1 - 수직형 메모리 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 수직형 메모리 장치는, 셀 어레이 영역 및 상기 셀 어레이 영역의 외측에 위치하는 연결 영역을 가지는 기판, 상기 기판의 상기 셀 어레이 영역 및 상기 연결 영역 상에 적층되고, 상기 연결 영역에서 계단 구조를 이루는 복수의 게이트 전극층들, 상기 셀 어레이 영역에 배치되며, 상기 기판의 상면에 수직한 방향으로 연장되며 상기 복수의 게이트 전극층들을 관통하는 복수의 채널 구조체들, 상기 연결 영역에 배치되며, 상기 채널 구조체들과 동일한 방향으로 연장되며 상기 계단 구조를 이루는 상기 복수의 게이트 전극층들을 관통하는 복수의 더미 구조체들, 상기 채널 구조체들 아래에 배치되는 제1 반도체 패턴들; 및 상기 더미 구조체들 아래에 배치되는 제2 반도체 패턴들을 포함할 있다, 여기서, 상기 제1 반도체 패턴들 및 상기 제2 반도체 패턴들은 다결정질의 반도체 물질을 포함할 수 있다.

Description

수직형 메모리 장치 {VERTICAL TYPE MEMORY DEVICE}
본 발명은 수직형 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 셀들이 적층된 수직형 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 신뢰성이 향상된 수직형 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 수직형 메모리 장치는, 셀 어레이 영역 및 상기 셀 어레이 영역의 외측에 위치하는 연결 영역을 가지는 기판, 상기 기판의 상기 셀 어레이 영역 및 상기 연결 영역 상에 적층되고, 상기 연결 영역에서 계단 구조를 이루는 복수의 게이트 전극층들, 상기 셀 어레이 영역에 배치되며, 상기 기판의 상면에 수직한 방향으로 연장되며 상기 복수의 게이트 전극층들을 관통하는 복수의 채널 구조체들, 상기 연결 영역에 배치되며, 상기 채널 구조체들과 동일한 방향으로 연장되며 상기 계단 구조를 이루는 상기 복수의 게이트 전극층들을 관통하는 복수의 더미 구조체들, 상기 채널 구조체들 아래에 배치되는 제1 반도체 패턴들; 및 상기 더미 구조체들 아래에 배치되는 제2 반도체 패턴들을 포함할 있다, 여기서, 상기 제1 반도체 패턴들 및 상기 제2 반도체 패턴들은 다결정질의 반도체 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 수직형 메모리 장치는, 셀 어레이 영역, 주변회로 영역 및 상기 셀 어레이 영역과 상기 주변회로 영역 사이에 위치하는 연결 영역을 가지는 기판, 상기 셀 어레이 영역에 배치되는 제1 반도체 패턴들, 상기 연결 영역에 배치되며 상기 제1 반도체 패턴들과 다른 직경 또는 폭을 가지는 제2 반도체 패턴들, 상기 주변회로 영역에 배치되는 회로 트랜지스터를 포함할 수 있다. 여기서, 상기 제1 반도체 패턴들 및 상기 제2 반도체 패턴들은 다결정질의 반도체 물질을 포함할 수 있다.
본 발명의 실시예에 따르면, 채널 구조체들 및 더미 구조체들 아래에 평탄화 공정에 의해 형성된 다결정질의 반도체 패턴들을 배치함으로써, 신뢰성이 향상된 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 5는 본 발명의 다른 일 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 6 및 도 7은 본 발명의 다른 일 실시예들에 따른 수직형 메모리 장치의 개략적인 평면도들이다.
도 8 및 도 9는 본 발명의 다른 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도 및 단면도이다.
도 10 및 도 11은 본 발명의 다른 일 실시예들에 따른 수직형 메모리 장치의 개략적인 평면도 및 단면도이다.
도 12 내지 도 20은 본 발명의 일 실시예에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 21은 본 발명의 다른 일 실시예에 따른 수직형 메모리 장치의 개략적인 단면도이다.
도 22는 본 발명의 일 실시예에 따른 수직형 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다. 도 1은 설명의 편의 상 도 2의 일부 구성요소 예를 들어, 제3 층간 절연층(170)를 생략하고 도시하였다.
도 1을 참조하면, 일 실시예에 따른 수직형 메모리 장치는 메모리 셀들이 형성되는 셀 어레이 영역(CA), 상기 메모리 셀들을 배선과 연결하기 위한 연결 영역(CE) 및 상기 메모리 셀들을 제어하는 주변회로들이 형성되는 주변회로 영역(PC)을 포함한다. 도 1에 셀 어레이 영역(CA)의 일부가 도시된 것이다. 도 1에 연결 영역(CE)은 셀 어레이 영역(CA)의 일측에 배치된 것으로 도시되었으나, 셀 어레이 영역(CA)의 양측에 배치될 수 있다.
한편, 주변 회로 영역(PC)은 연결 영역(CE) 외측에 마련될 수 있으며, 상기 주변 회로 영역에는 복수의 트랜지스터들(210)이 배치될 수 있다.
셀 어레이 영역(CA) 및 연결 영역(CE)에 공통 소스라인(180)에 의해 y축 방향으로 복수의 블록들로 나뉘는 게이트 적층물(GS)이 배치될 수 있다. 게이트 적층물(GS)은 기판 상에 번갈아 적층된 복수의 게이트 전극층들과 복수의 몰들 절연층들을 포함할 수 있다. 공통 소스라인(180)은 셀 어레이 영역(CA) 및 연결 영역(CE)에서 연속적으로 연장될 수 있다. 공통 소스라인(180)은 기판과 전기적으로 연결될 수 있다. 공통 소스라인(180)은 도전성 물질로 이루어질 수 있다. 예를 들어, 공통 소스 라인(180)은 텅스텐(W)을 포함할 수 있다. 공통 소스라인(180)과 게이트 적층물(GS) 사이에는 절연층(182)이 개재될 수 있고, 절연층(182)은 공통 소스 라인(180)과 게이트 적층물(GS) 내의 상기 게이트 전극층들을 전기적으로 절연시킨다. 절연층(182)는 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.
셀 어레이 영역(CA)에는 게이트 적층물(GS)을 관통하는 복수의 채널 구조체들(CH)이 배치되고, 연결 영역(CE)에는 복수의 더미 구조체들(DCH)와 복수의 콘택 플러그들(175a, 175b)이 배치될 수 있다.
게이트 적층물(GS)은 예를 들어, x축 방향으로 연장되고, 연결 영역(CT)에서 복수의 계단층들(ST)을 포함하는 제1 계단 구조를 형성할 수 있다. 상기 제1 계단 구조는 복수의 게이트 전극층들과 복수의 몰드 절연층들이 셀 어레이 영역(CA)으로부터 서로 다른 길이로 x축 방향으로 연장되어 형성될 수 있다. 각 계단층(ST)은 제1 패드 영역(Pa) 및 제2 패드 영역(Pb)을 제공할 수 있다. 게이트 적층물(GS)은 복수의 제1 패드 영역들(Pa)과 복수의 제2 패드 영역들(Pb)을 포함할 수 있다. 제1 패드 영역들(Pa)에는 제1 콘택 플러그들(175a)이 배치되고, 제2 패드 영역들(Pb)에는 제2 콘택 플러그들(175b)이 배치될 수 있다.
게이트 적층물(GS)의 상부에는 분리 절연패턴(150)이 배치될 수 있으며, 스트링 선택 라인으로 제공되는 최상부의 게이트 전극층(도 2의 131c)을 2개의 영역으로 분리시킬 수 있다.
셀 어레이 영역(CA)에는 복수의 채널 구조체들(CH)은 x축 방향을 따라 복수의 열로 배치될 수 있다. 도 1에는 예시적으로 8열의 채널 구조체들(CH)이 도시되었다. 복수의 채널 구조체들(CH)은 지그재그 형태로 배치될 수 있다. 복수의 채널 구조체들(CH)의 배치 형태는 도시된 바에 한정되지 않으며, 다양하게 변형될 수 있다. 일 실시예에서, 분리 절연패턴(150)이 배치된 영역에 채널 구조체들(CH)이 형성될 수 있고, 이러한 채널 구조체들(CH)은 비트라인과 연결되지 않는 더미 채널 구조체일 수 있다.
더미 구조체들(DCH)은 각 계단층들(ST)의 끝단에 인접하도록 배치될 수 있다. 더미 구조체들(DCH)은 x축 방향을 따라 4열로 배치되는 것으로 도 1에 도시되었으나, 더미 구조체들(DCH)의 배치 형태는 도시된 바에 한정되지 않는다. 예를 들어, 더미 구조체들(DCH) 중 일부는 각 계단층(ST)의 끝단에 인접하도록 배치되고, 나머지 일부는 각 계단층(ST)의 내부에 배치될 수 있다.
채널 구조체들(CH) 아래에는 제1 반도체 패턴들(151)이 일대일 대응으로 배치될 수 있다. 또한, 더미 구조체들(DCH) 아래에는 제2 반도체 패턴들(152)이 일대일 대응으로 배치될 수 있다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다. 도 2는 도 1의 I-I'선을 따라 절단한 단면도이고, 도 3은 도 2의 점선으로 표시된 영역을 확대한 도면이다. 도 4는 도 1의 II-II'선을 따라 절단한 단면도이다.
도 2를 참조하면, 기판(101) 상에 z축 방향으로 서로 이격되어 적층된 복수의 게이트 전극층들(131a, 131b, 131c)을 포함할 수 있다. 게이트 적층물(GS)은 셀 어레이 영역(CA) 및 연결 영역(CE)에 배치될 수 있다. 셀 어레이 영역(CA)에는 복수의 게이트 전극층들(131a, 131b, 131c)을 관통하는 채널 구조체들(CH) 및 채널 구조체들(CH) 아래에 제1 반도체 패턴들(151)이 배치되고, 연결 영역(CE)에는 복수의 게이트 전극층들(131a, 131b, 131c)을 관통하는 더미 구조체들(DCH) 및 더미 구조체들(DCH) 아래에 제2 반도체 패턴들(152)이 배치될 수 있다. 주변 회로 영역(PC)에는 회로 트랜지스터들(210) 및 회로 트랜지스터들(210)을 덮는 희생층(121)이 배치될 수 있다.
기판(101)은 x축 방향과 y축 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다.
게이트 적층물(GS)을 구성하는 복수의 게이트 전극층들(131a, 131b, 131c) 중 최하부의 게이트 전극층(131a)은 접지 선택 라인 또는 하부 선택 라인으로 제공되고, 게이트 전극층들(131b)은 워드 라인들로 제공되고, 최상부의 게이트 전극층(131c)는 스트링 선택 라인 또는 상부 선택 라인으로 제공될 수 있다. 게이트 전극층들(131b) 사이에 몰드 절연층들(114)이 배치될 수 있다. 최하부의 게이트 전극층(131a)과 기판(101) 사이에 버퍼 절연층(111)이 배치될 수 있다. 최하부의 게이트 전극층(131a)과 최하부의 게이트 전극층(131a)에 인접한 게이트 전극층(131b) 사이에 제1 층간 절연층(112) 및 제2 층간 절연층(113)이 순차적으로 배치될 수 있다. 제1 층간 절연층(112)이 기판(101)에 더 가까이 배치되고, 제2 층간 절연층(113)이 제1 층간 절연층(112) 상에 배치될 수 있다.
회로 트랜지스터들(210)은 활성영역(207), 회로 게이트 유전층(212) 및 회로 게이트 전극(214)을 포함할 수 있다. 회로 게이트 전극(214) 상에는 캡핑층(216)이 형성될 수 있고, 회로 게이트 전극(214)의 측면에는 스페이서(220)이 형성될 수 있다. 주변회로 영역(PC)에는 회로 트랜지스터들(210)을 덮는 희생층(121)이 배치될 수 있다. 희생층(121)과 트랜지스터들(210) 사이에는 버퍼 절연층(111)이 배치될 수 있다. 제1 층간 절연층(112) 및 제2 층간 절연층(113)은 회로 트랜지스터(210) 상의 희생층(121)을 완전히 덮도록 배치될 수 있다.
제1 반도체 패턴들(151) 및 제2 반도체 패턴들(152)은 최하부의 게이트 전극층(131a), 제1 층간 절연층(112) 및 제2 층간 절연층(113)을 관통하여 기판(101)까지 연장될 수 있다. 제1 반도체 패턴들(151)의 제1 높이(H1)는 제2 반도체 패턴들(152)의 제2 높이(H2)와 실질적으로 동일할 수 있다. 회로 트랜지스터(210)를 덮는 희생층(121)의 제3 높이(H3)보다 제1 반도체 패턴들(151)의 제1 높이(H1) 및 제2 반도체 패턴들(152)의 제2 높이(H2)는 더 클 수 있다. 즉, 제1 반도체 패턴들(151)의 상면 및 제2 반도체 패턴들(152)의 상면은 희생층(121)의 상면보다 높게 위치할 수 있다. 제1 내지 제3 높이(H1, H2, H3)는 기판(101)의 상면을 기준으로 측정된 높이일 수 있다. 제1 반도체 패턴들(151)의 상면과 제2 반도체 패턴들(152)의 상면은 제1 층간 절연층의 상면과 공면을 이룰 수 있다.
게이트 적층물(GS)을 이루는 게이트 전극층들(131a, 131b, 131c)의 개수는 도 2에 도시된 바에 한정되지 않는다. 수직형 메모리 장치의 저장 용량에 따라 메모리 셀들을 구성하는 게이트 전극층들(131b)의 개수가 결정될 수 있으며, 예를 들어, 수 십층 내지 수 백층의 게이트 전극층들(131a, 131b, 131c)이 기판(101) 상에 적층될 수 있다.
복수의 게이트 전극층들(131a, 131b, 131c)은 x축 방향으로 셀 어레이 영역(CA)으로부터 연결 영역(CE)까지 연장될 수 있다. 연결 영역(CE)에서 복수의 게이트 전극층들(131a, 131b, 131c)이 x축 방향으로 서로 다른 길이로 연장되어 제1 계단 구조를 이룰 수 있다. 상기 제1 계단 구조를 이루는 각각의 계단층(ST)은 두 개의 게이트 전극층들(131b)을 포함할 수 있다. 최하부의 계단층(ST)은 하나의 게이트 전극층(131a)을 포함할 수 있다. 몰드 절연층들(114)도 게이트 전극층들(131b)과 함께 제1 계단 구조를 이룰 수 있다.
도 4를 참조하면, 기판(101)의 상부에서 보았을 때, 각 계단층(ST)을 이루는 2개의 게이트 전극층들(131b)은 서로 겹치지 않는 부분을 가질 수 있다. 각 계단층(ST)에서 상부에 위치하는 게이트 전극층(131b)의 일부분이 제거될 수 있다.
각 계단층(ST)에서 상부에 위치하는 게이트 전극층(131b)에 의해 가려지지 않는 하부 게이트 전극층(131b)의 일부는 제1 패드 영역(Pa)으로 제공되고, 상부 에 위치하는 게이트 전극층(132b)은 제1 패드 영역(Pa)와 z축 방향으로 이격되는 제2 패드 영역(Pb)으로 제공될 수 있다. 이로 인해, 상기 제1 계단 구조를 이루는 각각의 계단층(ST) 내에서도 y축 방향으로 짧은 계단 구조가 형성될 수 있다. 즉, 제1 패드 영역(Pa)과 제2 패드 영역(Pb)은 각 계단층(ST) 내에서 y축 방향으로 제2 계단 구조를 형성할 수 있다.
일 실시예에서, 연결 영역(CE)에서 상기 제1 계단 구조를 이루는 각 계단층(ST)이 3개의 게이트 전극층을 포함하도록 형성되고, 3개의 게이트 전극층에 의해 제공되는 3개의 패드 영역들로 이루어지는 상기 제2 계단 구조가 형성될 수 있다. 나아가, 연결 영역(CE)에서 상기 제1 계단 구조의 각 계단층(ST)에 4개 이상의 패드 영역들로 이루어지는 제2 계단 구조가 형성될 수 있다.
제3 층간 절연층(170)과 복수의 게이트 전극층(131b) 등을 수직으로 나누는 공통 소스라인(180)은 기판(101)까지 연장되고, 공통 소스라인(180)은 불순물 영역(108)과 연결될 수 있다.
게이트 전극층들(131a, 131b, 131c)은 도전 물질을 포함할 수 있다. 게이트 전극층들(131a, 131b, 131c)은 금속 물질, 금속 질화물, 금속 실리사이드 물질, 다결정질 실리콘 및 이들의 조합을 포함할 수 있다. 상기 금속 물질은 예를 들어, 텅스텐(W)을 포함할 수 있다. 상기 금속 실리사이드는 예를 들어, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 어느 하나의 금속 실리사이드 물질 또는 이들의 조합을 포함할 수 있다. 상기 금속 질화물은 예를 들어, 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다. 버퍼 절연층(111) 및 몰드 절연층들(114)은 실리콘 산화물을 포함할 수 있다. 제1 및 제2 층간 절연층들(112, 113)은 실리콘 산화물 및 저유전 물질을 포함할 수 있다. 제1 반도체 패턴들(151) 및 제2 반도체 패턴들(152)은 다결정질의 반도체 물질을 포함할 수 있다. 제1 반도체 패턴들(151) 및 제2 반도체 패턴들(152)은 예를 들어, 다결정질 실리콘 또는 다결정질 실리콘-게르마늄을 포함할 수 있다. 공통 소스라인(180)은 예를 들어, 텅스텐을 포함할 수 있다.
도 2 및 도 3을 참조하면, 셀 어레이 영역(CA)에 복수의 채널 구조체들(CH)이 배치될 수 있다. 복수의 채널 구조체들(CH)은 제3 층간 절연층(170), 복수의 게이트 전극층들(131b) 및 제2 층간 절연층(113)을 관통하여 제1 반도체 패턴(151)까지 연장될 수 있다. 복수의 더미 구조체(DCH)는 제3 층간 절연층(170), 복수의 게이트 전극층들(131b) 및 제2 층간 절연층(113)을 관통하여 제2 반도체 패턴(152)까지 연장될 수 있다. 채널 구조체(CH) 및 더미 구조체(DCH)은 게이트 유전층(161), 채널층(163), 충진 절연층(165) 및 콘택 패드(167)를 포함할 수 있다. 채널 구조체(CH) 및 더미 구조체(DCH)에서 채널층(163)의 하단부는 제1 반도체 패턴(151) 및 제2 반도체 패턴(152)와 접촉하여 전기적으로 연결될 수 있고, 채널층(163)의 상단부는 콘택 패드(167)과 접촉하여 전기적으로 연결될 수 있다. 제1 및 제2 반도체 패턴들(151, 152)와 최하부의 게이트 전극층(131a) 사이에 국부적으로 접지 선택 게이트 유전층(155)이 배치될 수 있다. 접지 선택 게이트 유전층(155)은 제1 및 제2 반도체 패턴들(151, 152)의 일부가 산화되어 형성될 수 있다.
제2 반도체 패턴들(152)는 제1 반도체 패턴들(151)보다 더 큰 직경 또는 폭을 가질 수 있다. 제2 반도체 패턴(152)의 제2 직경(D2)은 제1 반도체 패턴(151)의 제1 직경(D1)보다 클 수 있다.
더미 구조체(DCH)은 채널 구조체(CH)보다 더 큰 직경 또는 폭을 가질 수 있다. 더미 구조체들(DCH)의 제4 직경(D4)은 채널 구조체들(CH)의 제3 직경(D3)보다 클 수 있다.
게이트 유전층(161)이 채널층(163)의 외측면을 둘러싸도록 형성될 수 있다. 게이트 유전층(161)은 채널층(163)의 외측면으로부터 순차로 배치되는 터널링층(161a), 전하 저장층(161b), 및 블록킹층(161c)을 포함할 수 있다.
채널층(163)은 하단부가 막힌 파이프 형상을 가질 수 있다. 채널층(163)의 내부 공간은 충진 절연층(165)로 채워질 수 있다. 채널층(163)은 다결정질 실리콘, 단결정질 실리콘 등의 반도체 물질을 포함할 수 있다.
터널링층(161a)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 본 발명의 메모리 장치에서 F-N 터널링 방식에 의해 전자(electron)가 터널링층(161a)을 통과하여 전하 저장층(161b)으로 이동할 수 있다. 전하 저장층(161b)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예를 들어, 전하 저장층(161b)은 실리콘 질화물 등의 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 블록킹층(161c)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
도 5는 본 발명의 다른 일 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 5를 참조하면, 본 실시예의 수직형 메모리 장치는 도 2에 도시된 수직형 메모리 장치에 비해, 제1 층간 절연층(112)와 제2 층간 절연층(113) 사이에 배치된 계면층(119)을 더 포함할 수 있다. 계면층(119)은 예를 들어, 알루미늄 산화물을 포함할 수 있다. 도 5에 도시된 수직형 메모리 장치의 나머지 구성들은 도 2에 도시된 수직형 메모리 장치와 동일하므로 설명을 생략한다.
도 5의 상기 수직형 메모리 장치의 구조는 도 16에 도시된 구조물 상에 계면 절연층(119)을 더 형성한 후 도 17 이후의 공정을 수행함으로써, 얻어질 수 있다.
계면 절연층(119)은 도 19를 참조하여 설명하는 채널 홀들(HL3) 및 더미 홀들(HL4)을 형성하는 이방성 식각 공정에 대한 식각 정지층으로 이용될 수 있으며, 채널 홀들(HL3) 및 더미 홀들(HL4)의 저면에 노출되는 제1 및 제2 반도체 패턴들(151, 152)이 상기 이방성 식각 공정에 의해 불균일하게 식각되는 것을 방지할 수 있다.
도 6 및 도 7은 본 발명의 다른 일 실시예들에 따른 수직형 메모리 장치의 개략적인 평면도들이다.
도 6 및 도 7에 도시된 수직형 메모리 장치들은 도 1에 도시된 수직형 메모리 장치에 비해, 제2 반도체 패턴들(152a, 152b)의 형태가 다르다. 도 1에 도시된 수직형 메모리 장치의 경우 제1 반도체 패턴들(151)과 제2 반도체 패턴들(152)은 원기둥 형태를 가지지만, 도 6 및 도 7에 도시된 수직형 메모리 장치들의 경우 제1 반도체 패턴들(151)과 제2 반도체 패턴들(152a, 152b)은 서로 다른 형태를 가질 수 있으며, 제1 반도체 패턴들(151)은 원기둥 형태를 가지고, 제2 반도체 패턴들(152a, 152b)은 제1 방향(예를 들어, y축 방향)으로 연장되는 바(bar) 형태를 가질 수 있다. 도 6에 도시된 수직형 메모리 장치의 경우 제2 반도체 패턴들(152a)은 제1 방향(예를 들어, y축 방향)으로 이웃하여 배치된 2개의 더미 구조체들(DCH)에 공통으로 접촉될 수 있다.
도 7에 도시된 수직형 메모리 장치의 경우 제2 반도체 패턴들(152b)은 제1 방향(예를 들어, y축 방향)으로 배치된 4개의 더미 구조체들(DCH)에 공통으로 접촉될 수 있다. 제2 반도체 패턴들(152b)은 한 쌍의 공통 소스라인들(180) 사이에서 제1 방향(예를 들어, y축 방향)으로 배치된 모든 더미 구조체들(DCH)에 공통으로 접촉될 수 있다.
도 6 및 도 7에 도시된 수직형 메모리 장치의 나머지 구성들은 도 1에 도시된 수직형 메모리 장치와 동일하므로 설명을 생략한다.
도 8 및 도 9는 본 발명의 다른 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도 및 단면도이다.
도 8 및 도 9에 도시된 수직형 메모리 장치는 도 1 및 도 2에 도시된 수직형 메모리 장치에 비해, 제2 반도체 패턴들(152a, 152c)의 형태가 다르다.
본 실시예에서, 제2 반도체 패턴들(152a, 152c)은 제1 방향(예를 들어, y축 방향)으로 연장되는 바(bar) 형태를 가지는 제1 패턴들(152a) 및 제2 방향(예를 들어, x축 방향)으로 연장되는 바(bar) 형태를 가지는 제2 패턴들(152c)을 포함할 수 있다. 제1 패턴들(152a)은 제1 방향(예를 들어, y축 방향)으로 이웃하여 배치된 2개의 더미 구조체들(DCH)에 공통으로 접촉될 수 있고, 제2 패턴들(152c)은 제2 방향(예를 들어, x축 방향)으로 이웃하여 배치된 2개의 더미 구조체들(DCH)에 공통으로 접촉될 수 있다. 제1 패턴들(152c)이 연결 영역(CE)에 형성된 계단 구조의 끝에 배치되는 것으로 도시되어 있으나, 이는 예시적인 것이며, 다양하게 변형될 수 있다.
도 10 및 도 11은 본 발명의 다른 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도 및 단면도이다.
도 10 및 도 11에 도시된 수직형 메모리 장치는 도 8 및 도 9에 도시된 수직형 메모리 장치에 비해, 제2 반도체 패턴들(152a, 152c)의 형태가 다르다.
본 실시예에서, 제2 반도체 패턴들(152a, 152c)은 제1 방향(예를 들어, y축 방향)으로 연장되는 바(bar) 형태를 가지는 제1 패턴들(152a) 및 제2 방향(예를 들어, x축 방향)으로 연장되는 바(bar) 형태를 가지는 제2 패턴들(152c)을 포함할 수 있다. 제1 패턴들(152a) 및 제2 패턴들(152c)이 제1 방향(예를 들어, y축 방향)으로 번갈아 배치될 수 있다. 도 10 및 도 11에 도시된 제1 패턴들(152a) 및 제2 패턴들(152c)의 배치는 예시적인 것이며, 다양하게 변형될 수 있다. 제1 패턴들(152a)은 제1 방향(예를 들어, y축 방향)으로 이웃하여 배치된 2개의 더미 구조체들(DCH)에 공통으로 접촉될 수 있고, 제2 패턴들(152c)은 제2 방향(예를 들어, x축 방향)으로 이웃하여 배치된 2개의 더미 구조체들(DCH)에 공통으로 접촉될 수 있다.
도 12 내지 도 20은 본 발명의 일 실시예에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들이다. 이하에서 도 12 내지 도 20은 참조하여, 도 1 내지 도 4에 도시된 수직형 메모리 장치의 제조 방법을 설명한다.
도 12를 참조하면, 기판(101)은 셀 어레이 영역(CA), 연결 영역(CE) 및 주변회로 영역(PC)를 포함할 수 있다. 주변회로 영역(PC)에 주변회로를 구성하는 회로 트랜지스터(210)가 형성될 수 있다. 회로 트랜지스터(210)는 활성영역(207), 회로 게이트 유전층(212) 및 회로 게이트 전극(214)을 포함할 수 있다.
주변회로 영역(PC)에 소자 분리막(205) 및 소자 분리막(205)에 의해 정의되는 활성영역(207)이 형성될 수 있다. 활성영역(207) 상에 회로 게이트 유전층(212) 및 회로 게이트 전극(214)이 형성될 수 있다. 회로 게이트 전극(214) 상에는 캡핑층(216)이 형성될 수 있고, 회로 게이트 전극(214)의 측면에는 스페이서(220)이 형성될 수 있다.
도 13을 참조하면, 기판(101) 상에 버퍼 절연층(111) 및 희생층(121)이 형성될 수 있다. 버퍼 절연층(111) 및 희생층(121)은 셀 어레이 영역(CA), 연결 영역(CE) 및 주변회로 영역(PC)에 형성될 수 있다. 다만, 연결 영역(CE)과 주변회로 영역(PC) 사이에서 버퍼 절연층(111)의 일부 및 희생층(121)의 일부가 제거될 수 있다. 버퍼 절연층(111) 및 희생층(121)은 CVD(chemical mechanical deposition) 방법을 이용하여 기판(101) 상의 구조물들의 표면을 따라 컨포멀하게 증착될 수 있다. 주변회로 영역(PC)에 형성된 버퍼 절연층(111) 및 희생층(121)은 트랜지스터(210)을 덮도록 형성될 수 있다. 예를 들어, 버퍼 절연층(111)은 실리콘 산화물이고, 희생층(121)은 실리콘 질화물일 수 있다. 셀 어레이 영역(CA) 및 연결 영역(CE)에 형성된 희생층(121)은 후속의 게이트 리플레이스먼트(gate replacement) 공정에 의해 제거될 수 있다. 주변회로 영역(PC)에 형성된 희생층(121)은 제거되지 않고 잔존할 수 있다. 주변회로 영역(PC)의 희생층(121)은 식각 정지층일 수 있다.
도 14를 참조하면, 셀 어레이 영역(CA)에 제1 홀(HL1)을 포함하고, 연결 영역(CE)에 제2 홀(HL2)을 포함하는 제1 층간 절연층(112)를 형성할 수 있다.
제1 홀(HL1) 및 제2 홀(HL2)는 제1 층간 절연층(112), 버퍼 절연층(111)및 희생층(121)을 관통하여 기판(101)까지 연장될 수 있다. 제1 홀(HL1) 및 제2 홀(HL2)에 의해 드러난 기판(101)의 상부에 리세스 영역이 형성될 수 있다. 제1 홀(HL1) 및 제2 홀(HL2)는 원통 형상을 가질 수 있다. 제1 홀(HL1)의 직경(D1)은 제2 홀(HL2)의 직경(D2)보다 작을 수 있다.
제1 층간 절연층(112)을 형성하는 것은 기판(101) 상에 절연막을 형성한 다음, 평탄화 공정 예를 들어, 화학적 기계적 연마(Chemical Mechnical Polishing; CMP) 공정을 수행하는 것을 포함할 수 있다. 제1 층간 절연층(112)의 높이는 주변회로 영역(PC)의 희생층(121)이 노출되지 않도록 조절될 수 있다. 즉, 제1 층간 절연층(112)의 높이는 주변회로 영역(PC)의 트랜지스터(210)를 덮는 희생층(121)의 상면보다 높을 수 있다. 일 실시예에서, 제1 층간 절연층(112)의 높이는 주변회로 영역(PC)의 희생층(121)이 노출되도록 조절될 수 있다.
제1 홀(HL1) 및 제2 홀(HL2)을 형성하는 것은 제1 층간 절연층(112) 상에 마스크 패턴(예를 들어, 포토레지스트 패턴)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 기판(101)의 상면이 노출될 때까지 제1 층간 절연층(112), 희생층(121) 및 제1 절연층(111)을 연속적으로 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각 완료후 상기 마스크 패턴은 제거될 수 있다.
도 15를 참조하면, 제1 홀(HL1) 및 제2 홀(HL2)을 채우는 반도체 물질층(115)을 형성할 수 있다. 반도체 물질층(115)은 화학적 기상 증착(CVD) 공정에 의해 제1 홀(HL1) 및 제2 홀(HL2)을 완전히 채우도록 형성될 수 있다. 반도체 물질층(115)은 제1 층간 절연층(112) 상에도 형성될 수 있다. 반도체 물질층(115)은 다결정질의 실리콘 또는 다결정질의 실리콘-게르마늄을 포함할 수 있다. 반도체 물질층(115)은 도핑될 불순물 이온을 더 포함할 수 있다.
도 16을 참조하면, 셀 어레이 영역(CA)에 제1 반도체 패턴(151)을 포함하고, 연결 영역(CE)에 제2 반도체 패턴(152)이 형성될 수 있다.
제1 반도체 패턴(151) 및 제2 반도체 패턴(152)을 형성하는 것은 제1 층간 절연층(112)를 덮고 있는 반도체 물질층(115)을 평탄화 공정 예를 들어, CMP 공정에 의해 제거하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해 제1 층간 절연층(112)의 상면이 드러날 수 있다. 제1 반도체 패턴(151)의 제1 높이(H1) 및 제2 반도체 패턴(152)의 제2 높이(H2)는 동일하게 형성될 수 있다. 제1 높이(H1) 및 제2 높이(H2)는 주변회로 영역(PC)의 트랜지스터(210)를 덮는 희생층(121)의 제3 높이(H3)보다 클 수 있다. 제1 높이(H1), 제2 높이(H2) 및 제3 높이(H3)는 기판(101)의 상면을 기준으로 측정된 것일 수 있다. 제1 반도체 패턴(151)의 제1 직경(D1)은 제2 반도체 패턴(152)의 제2 직경(D2)보다 작은 수 있다.
도 17을 참고하면, 제2 층간 절연층(113) 및 제2 층간 절연층 상에 교대로 적층된 희생층들(122) 및 몰드 절연층들(114)이 형성될 수 있다.
희생층들(122)은 몰드 절연층들(114)에 대해 식각 선택성을 가지는 물질로 형성될 수 있다. 예를 들면, 몰드 절연층들(114)은 실리콘 산화물 및 실리콘 질화물 중의 가지일 수 있고, 희생층들(122)은 실리콘(Si), 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 몰드 절연층들(114)과 다른 물질일 수 있다.
일 실시예에서, 희생층들(122)은 실리콘 질화물이고, 몰드 절연층들(114)은 실리콘 산화물일 수 있다.
도 18을 참고하면, 연결 영역(CE)의 몰드 절연층들(114) 및 희생층들(122)을 패터닝하여 계단 구조가 형성될 수 있다. 상기 계단 구조는 몰드 절연층들(114) 및 희생층들(122)을 다수 회 패터닝하여 구현될 수 있다. 상기 계단 구조를 이루는 각 계단층은 2개의 몰드 절연층들(114) 및 2개의 희생층들(122)을 포함할 수 있다. 일 실시예에서, 상기 각 계단층은 3개 이상의 몰드 절연층들(114) 및 3개 이상의 희생층들(122)을 포함할 수 있다. 이에 따라, 연결 영역(CE)에서, 몰드 절연층들(114) 및 희생층들(122)의 수평 길이(예를 들어, x축 방향의 길이)가 다를 수 있다. 기판(101)으로부터 멀어질수록 층간 절연층들(114) 및 희생층들(122)의 수평 길이가 짧아질 수 있다.
다음으로, 기판(101) 상에 제3 층간 절연층(170)이 형성될 수 있다. 제3 층간 절연층(170)은 셀 어레이 영역(CA) 및 연결 영역(CE)의 계단 구조를 덮도록 충분한 두께로 형성될 수 있다. 제3 층간 절연층(170)을 형성하는 것은 평탄화 공정(예를 들어, CMP 공정)을 포함할 수 있다.
도 19를 참조하면, 셀 어레이 영역(CA)에 채널 홀들(HL3)이 형성하고, 연결 영역(CE) 내에 더미 홀들(HL4)이 형성될 수 있다.
채널 홀들(HL3) 및 더미 홀들(HL4)을 형성하는 것은 제3 층간 절연층(170) 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 제1 반도체 패턴(151) 및 제2 반도체 패턴(152)의 상면이 노출될 때까지 제3 층간 절연층(170), 몰드 절연층들(114), 희생층들(122) 및 제2 층간 절연층(113)을 연속적으로 이방성 식각하는 것을 포함할 수 있다.
채널 홀들(HL3) 및 더미 홀들(HL4)을 원통 모양의 홀 형태를 가질 수 있다.
채널 홀들(HL3)의 제3 직경(D3)은 더미 홀들(HL4)의 제4 직경(D4)보다 작을 수 있다. 채널 홀들(HL3)의 제3 직경(D3)은 제1 반도체 패턴(151)의 제1 직경(D1)보다 작을 수 있고, 더미 홀들(HL4)의 제4 직경(D4)은 제2 반도체 패턴(152)의 제2 직경(D2)보다 작을 수 있다. 일 실시예에서, 채널 홀들(HL3)의 제3 직경(D3)은 제1 반도체 패턴(151)의 제1 직경(D1)과 동일할 수 있고, 더미 홀들(HL4)의 제4 직경(D4)은 제2 반도체 패턴(152)의 제2 직경(D2)과 동일할 수 있다.
도 20을 참조하면, 제1 반도체 패턴들(151) 상의 채널 홀들(HL3) 내에 채널 구조체들(CH)이 형성될 수 있다. 동시에, 제2 반도체 패턴들(152) 상의 더미 홀들(HL4) 내에 더미 채널 구조체(DCH)이 형성될 수 있다.
채널 구조체들(CH)의 각각은 채널 홀들(HL3) 내에 순차적으로 적층된 게이트 유전층(161), 채널층(163) 및 충진 절연층(165)을 포함할 수 있다. 채널 구조체들(CH)은 제1 반도체 패턴들(151)과 접촉하여 기판(101)과 전기적으로 연결될 수 있다. 채널 구조체들(CH)의 저면은 주변회로 영역(PC)의 트랜지스터(210)를 덮는 희생층(121)의 상면보다 높은 레벨에 위치할 수 있다.
채널 구조체들(CH)와 동시에 형성되므로, 더미 채널 구조체(DCH)도 채널 구조체들(CH)과 동일하거나 유사한 구조를 가질 수 있다.
게이트 유전층들(161)은 채널 홀들(HL3) 및 더미 홀들(HL4) 내에 파이프 형태(pipe shape)로 형성될 수 있다. 게이트 유전층들(161)은 채널층(163)으로부터 순차적으로 적층된 터널링층, 전하 저장층, 및 블록킹층을 포함할 수 있다.
게이트 유전층들(161)의 내측에 채널층(163)이 형성될 수 있다. 채널층(163)은 하부가 막힌 파이프 형태일 수 있다. 채널층(163)은 비정질 실리콘, 다결정질 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함하는 물질일 수 있다.
채널층(163)에 의해 정의되는 공간 내에 충진 절연층(165)이 채워질 수 있다. 충진 절연층(165)은 갭필 특성이 우수한 절연물질로 형성될 수 있다.
채널 구조체들(CH) 및 더미 채널 구조체(DCH)은 채널층(163) 및 충진 절연층(165) 상에 형성된 콘택 패드(167)을 더 포함할 수 있다. 콘택 패드(167)은 불순물이 도핑된 폴리 실리콘 또는 금속 물질로 형성될 수 있다.
다시, 도 2를 참조하면, 게이트 리플레이스먼트 공정에 의해, 셀 어레이 영역(CA) 및 연결 영역(CE)에서 희생층들(121, 122)을 제거한 후, 도전성 물질로 채워 넣음으로써, 복수의 게이트 전극층들(131a, 131b, 131c)을 형성할 수 있다. 상기 게이트 리플레이스먼트 공정을 수행하기 위해, 도 1의 공통 소스라인들(180)이 배치되는 트렌치들이 먼저 형성될 수 있다.
도 21은 본 발명의 다른 일 실시예에 따른 수직형 메모리 장치의 개략적인 단면도이다.
도 21에 도시된 수직형 메모리 장치는 주변회로 영역(PC) 상에 셀 영역(CR)이 배치된 구조를 가질 수 있다. 셀 영역(CR)은 셀 어레이 영역(CA) 및 연결 영역(CE)를 포함하고, 도 2의 셀 어레이 영역(CA) 및 연결 영역(CE)와 동일한 구조를 가질 수 있다. 일 실시예에서, 셀 영역(CR)은 주변회로 영역(PC)의 아래에 배치될 수도 있다.
본 실시예에서, 셀 영역(CR)이 형성되는 기판(101')은 예를 들어, 다결정질 실리콘으로 형성되거나, 비정질 실리콘으로 형성된 후 결정화될 수도 있다.
주변 회로 영역(PERI)은 기저 기판(301), 기저 기판(301) 상에 배치된 회로 트랜지스터들(310), 버퍼 절연층(311), 식각 정지층(321) 등을 포함할 수 있다.
기저 기판(301)은 소자 분리막(305)에 의해 정의되는 활성 영역(307)을 포함할 수 있다. 기저 기판(301)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기저 기판(301)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 트랜지스터들(310)은 회로 게이트 유전층(312), 회로 게이트 전극(314)를 포함할 수 있다. 회로 게이트 전극(314)의 측벽에는 스페이서층(320)이 배치되고, 회로 게이트 전극(314) 상에는 캡핑층(316)이 배치될 수 있다. 회로 게이트 전극(314)의 양 측에서 기저 기판(301) 내에는 소스/드레인 영역이 배치될 수 있다. 층간 절연층(313)이 기저 기판(301) 상에서 회로 트랜지스터들(310)을 덮도록 배치될 수 있다. 주변회로 영역(PC)에는 회로 트랜지스터들(310)에 연결되는 콘택 플러그들 및 배선 라인들이 배치될 수 있다.
도 22는 본 발명의 일 실시예에 따른 수직형 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 22를 참조하면, 일 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 상술한 것과 같은 본 발명의 실시예들에 따라 제조된 수직형 메모리 장치를 포함할 수 있다. 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판, GS: 게이트 적층물, CH: 채널 구조체, DCH: 더미 구조체, 111: 버퍼 절연층, 114: 몰드 절연층, 112, 113: 제1, 제2 층간 절연층, 131a, 131b, 131c: 게이트 전극층, 151, 152: 제1, 제2 반도체 패턴, 161: 게이트 유전층, 163: 채널층, 170: 제3 층간 절연층, 175a, 175b: 콘택 플러그

Claims (10)

  1. 셀 어레이 영역 및 상기 셀 어레이 영역의 외측에 위치하는 연결 영역을 가지는 기판;
    상기 기판의 상기 셀 어레이 영역 및 상기 연결 영역 상에 적층되고, 상기 연결 영역에서 계단 구조를 이루는 복수의 게이트 전극층들;
    상기 셀 어레이 영역에 배치되며, 상기 기판의 상면에 수직한 방향으로 연장되며 상기 복수의 게이트 전극층들을 관통하는 복수의 채널 구조체들;
    상기 채널 구조체들 아래에 배치되는 제1 반도체 패턴들; 및
    상기 복수의 게이트 전극층들 중 제1 게이트 전극층과 상기 제1 게이트 전극층에 가장 인접한 제2 게이트 전극층 사이에 배치되는 제1 층간 절연층 및 제2 층간 절연층을 포함하고,
    상기 복수의 채널 구조체들 각각은,
    충진 절연층;
    상기 충진 절연층의 측면과 바닥면을 커버하는 채널층; 및
    상기 채널층의 외측면 상에 배치되는 게이트 유전층을 포함하고,
    상기 제1 반도체 패턴들은 상기 제1 층간 절연층을 관통하고,
    상기 복수의 채널 구조체들은 상기 제2 층간 절연층을 관통하고,
    상기 제1 층간 절연층 및 제2 층간 절연층은 상기 제1 게이트 전극층의 상면과 상기 제2 게이트 전극층의 하면 사이에 배치되고,
    상기 제1 반도체 패턴들 각각의 직경은 상기 제1 반도체 패턴들에 인접한 상기 복수의 채널 구조체들 각각의 채널층의 직경보다 크고,
    상기 제1 반도체 패턴들 각각의 측벽은 상기 제1 층간 절연층과 접촉하는 수직형 메모리 장치.
  2. 제1 항에 있어서,
    상기 연결 영역에 배치되며, 상기 채널 구조체들과 동일한 방향으로 연장되며 상기 계단 구조를 이루는 상기 복수의 게이트 전극층들을 관통하는 더미 구조체들을 더 포함하고,
    상기 더미 구조체들은 상기 채널 구조체들보다 더 큰 직경 또는 폭을 가지는 수직형 메모리 장치.
  3. 제2 항에 있어서,
    상기 더미 구조체들 아래에 배치되는 제2 반도체 패턴들을 더 포함하고,
    상기 제2 반도체 패턴들은 상기 제1 반도체 패턴들보다 더 큰 직경 또는 폭을 가지는 수직형 메모리 장치.
  4. 삭제
  5. 제3 항에 있어서,
    상기 제1 반도체 패턴들의 상면과 상기 제2 반도체 패턴들의 상면은 상기 제1 층간 절연층의 상면과 공면을 이루는 수직형 메모리 장치.
  6. 제1 항에 있어서,
    상기 제1 층간 절연층과 상기 제2 층간 절연층 사이에 배치되는 계면 절연층을 더 포함하는 수직형 메모리 장치.
  7. 제3 항에 있어서,
    상기 제1 반도체 패턴들은 원기둥 형태를 가지고, 상기 제2 반도체 패턴들의 각각은 제1 방향으로 연장되는 바(bar) 형태를 가지며, 2개 이상의 더미 구조체들에 공통으로 접촉되는 수직형 메모리 장치.
  8. 제3 항에 있어서,
    상기 제1 반도체 패턴들은 원기둥 형태를 가지고, 상기 제2 반도체 패턴들은 제1 방향으로 연장되는 바(bar) 형태를 가지는 제1 패턴들 및 상기 제1 방향과 다른 제2 방향으로 연장되는 바(bar) 형태를 가지는 제2 패턴들을 포함하고, 상기 제1 패턴들 및 상기 제2 패턴들은 각각 2개 이상의 더미 구조체들에 공통으로 접촉되는 수직형 메모리 장치.
  9. 제3 항에 있어서,
    상기 기판은 상기 연결 영역의 외측에 주변 회로 영역을 더 포함하고, 상기 주변 회로 영역에 배치되는 회로 트랜지스터들; 및
    상기 주변 회로 영역에 상기 회로 트랜지스터들을 덮는 식각 정지층을 더 포함하되,
    상기 제1 반도체 패턴의 상면 및 상기 제2 반도체 패턴들의 상면은 상기 식각 정지층의 상면보다 높게 위치하는 수직형 메모리 장치.
  10. 제3 항에 있어서,
    상기 제1 반도체 패턴들과 상기 제1 게이트 전극층의 사이 및 상기 제2 반도체 패턴들과 상기 제1 게이트 전극층의 사이에 국부적으로 배치되는 접지 선택 게이트 유전층을 더 포함하는 수직형 메모리 장치.
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