CN109256390B - 垂直存储器件 - Google Patents

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Abstract

提供了一种垂直存储器件及其制造方法。该垂直存储器件包括堆叠在衬底上的栅电极层、贯穿栅电极层的沟道层、以及第一外延层，第一外延层与沟道层的下部接触并包括具有比沟道层的外径小的直径的区域。

Description

垂直存储器件
技术领域
与本公开一致的装置、器件、制品和方法涉及垂直存储器件以及制造垂直存储器件。
背景技术
电子产品已逐渐缩小尺寸，但仍需处理高容量数据。因此，需要提高电子产品中使用的半导体存储器件的集成度。为了提高半导体存储器件的集成度，已提出了一种制造垂直存储器件的方法，该垂直存储器件中具有垂直晶体管结构而非相关技术的平面晶体管结构的存储单元被堆叠。
发明内容
一方面提供了一种垂直存储器件，其防止沟道层的断开现象并在形成存储单元串的晶体管中具有改善的特性。
根据一示例实施方式的一方面，提供了一种垂直存储器件，其包括衬底、堆叠在衬底上的多个栅电极层、贯穿所述多个栅电极层的沟道层、以及第一外延层，第一外延层与沟道层的下部接触并包括具有比沟道层的外径小的直径的区域。
根据一示例实施方式的另一方面，提供了一种垂直存储器件，其包括：衬底；堆叠在衬底上的多个栅电极层；贯穿所述多个栅电极层的沟道孔；在垂直方向上在沟道孔中延伸的沟道层；包括侧壁部分和下表面部分的栅极电介质层，侧壁部分设置在沟道层与所述多个栅电极层之间，下表面部分在沟道孔的下部中弯曲以设置在沟道层与衬底之间；以及第一外延层，与沟道层接触并贯穿栅极电介质层的下表面部分。
根据一示例实施方式的又一方面，提供了一种垂直存储器件，其包括：衬底；堆叠在衬底上的多个栅电极层；贯穿所述多个栅电极层的沟道孔；栅极电介质层，覆盖沟道孔的内侧壁并在沟道孔的下部中弯曲；通孔，贯穿沟道孔的下部中的栅极电介质层；以及填充通孔的至少一部分的单晶半导体层。
根据一示例实施方式的再一方面，提供了一种制造垂直存储器件的方法，该方法包括在衬底上交替地堆叠多个模制绝缘层和多个牺牲层、形成贯穿所述多个模制绝缘层和所述多个牺牲层的沟道孔、形成覆盖沟道孔的侧壁的栅极电介质层、通过去除栅极电介质层的一部分在沟道孔的下部中形成通孔、以及生长填充通孔的至少一部分的第一外延层。
附图说明
当结合附图时，以上及另外的方面从由以下详细描述被更清楚地理解，附图中：
图1是根据一示例实施方式的垂直存储器件的示意透视图；
图2A至2G是示出根据示例实施方式的垂直存储器件的外延层的剖视图，并示出与图1的区域“A”对应的区域；
图3A和3B是示出根据示例实施方式的垂直存储器件的栅电极层的剖视图，并示出与图1的区域“B”对应的区域；
图4至11是根据一示例实施方式的制造垂直存储器件的方法的操作的示意图；
图12是根据一示例实施方式的垂直存储器件的示意透视图；
图13A至13E是根据示例实施方式的外延层的剖视图，并示出与图12的区域“C”对应的区域；
图14至17是根据一示例实施方式的制造垂直存储器件的方法的操作的示意图；以及
图18是根据一示例实施方式的垂直存储器件的示意透视图。
具体实施方式
在下文中，将参照附图描述本发明构思的示例实施方式。
图1是根据一示例实施方式的垂直存储器件的示意透视图。
图2A是示出根据一示例实施方式的垂直存储器件100的外延层的剖视图，并示出与图1的区域“A”对应的区域。
参照图1和2A，垂直存储器件100可以包括衬底101、在垂直于衬底101的上表面的方向上延伸的沟道孔CHH、设置在沟道孔CHH中的沟道结构CHS、沿沟道孔的侧壁堆叠的模制绝缘层120和栅电极层130。垂直存储器件100可以包括在垂直于衬底101的上表面的方向上贯穿交替地堆叠在衬底101上的模制绝缘层120和栅电极层130的沟道孔CHH，并且可以包括设置在沟道孔CHH中的沟道结构CHS。就是说，沟道孔CHH的每个中可以设置对应的沟道结构CHS。沟道结构CHS可以设置为在X方向和Y方向上彼此间隔开。沟道结构CHS可以包括沟道层150、与沟道层150的下部接触的上外延层145、与上外延层145和衬底101接触的下外延层143、插置在沟道层150与栅电极层130之间的栅极电介质层160、以及设置在沟道层150上的导电垫190。垂直存储器件100可以包括分隔栅电极层130的导电层107、以及在导电层107下方设置于衬底101中的杂质区105。图1显示了一个导电层107和一个杂质区105。然而，将理解，图1所示的结构仅是示例，并且可以提供额外的导电层107和对应的杂质区105。在这样的情况下，垂直存储器件100可以被分成三个或更多个区段，而不是将垂直存储器件100分成两个区段。
衬底101可以具有在X方向和Y方向上延伸的上表面。衬底101可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)或硅锗(SiGe)。衬底101可以被提供为体晶片或外延层。
栅电极层130和模制绝缘层120可以交替地堆叠在衬底101上。
栅电极层130可以设置为在Z方向上从衬底101起彼此间隔开。在图1中，作为示例示出了八个栅电极层130。为了增加垂直存储器件100的存储容量，可以增加栅电极层130的数量。例如，栅电极层130的数量可以为几十到几百。
单个沟道结构CHS和栅电极层130可以形成单个存储单元串。设置在栅电极层130当中的最下面的位置的栅电极层131可以在Y方向上延伸以形成地选择线GSL。设置在栅电极层130的上部中的栅电极层137和138可以在Y方向上延伸以形成串选择线SSL。设置在栅电极层130当中的中间位置的栅电极层132、133、134、135和136可以形成字线WL。
栅电极层130可以包括诸如钨(W)的金属。此外，可以设置扩散屏障层以围绕栅电极层130。扩散屏障层可以包括钨氮化物(WN)、钽氮化物(TaN)和钛氮化物(TiN)中的至少一种。在一示例实施方式中，栅电极层130可以包括多晶硅或金属硅化物材料。金属硅化物材料可以被提供为从钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)和钛(Ti)中选择的材料。
模制绝缘层120可以设置为在Z方向上彼此间隔开并且可以在Y方向上延伸。模制绝缘层120可以包括诸如硅氧化物或硅氮化物的绝缘材料。
沟道层150可以在垂直方向上在沟道孔CHH中延伸。沟道层150可以贯穿栅电极层130和模制绝缘层120，以便在实质上垂直于衬底101的上表面的方向(Z方向)上延伸。沟道层150可以设置为在X方向和Y方向上彼此间隔开。然而，根据示例实施方式，沟道层150的设置可以变化。例如，沟道层150可以设置为具有Z字形形式。沟道层150可以包括诸如多晶硅和/或单晶硅的半导体材料。此外，半导体材料可以被提供为无掺杂材料、或者包括p型或n型杂质的材料。各个沟道层150可以具有通心粉形状。
对于每个沟道结构CHS，沟道层150的内部可以用第一绝缘层182填充。
对于每个沟道结构CHS，栅极电介质层160可以设置在栅电极层130与沟道层150之间，并在沟道层150与衬底101之间延伸，其示例在图2A中示出。各个栅极电介质层160可以包括覆盖沟道孔CHH的内侧壁并插置在栅电极层130与沟道层150之间的侧壁部分S，并且可以包括在沟道孔CHH的下部中弯曲并插置在沟道层150与衬底101之间的下表面部分LSP。栅极电介质层160的弯曲的角度A可以以锐角提供。栅极电介质层160的下表面部分可以具有贯穿栅极电介质层160的通孔H。栅极电介质层160的下表面部分可以具有“L”形剖面。栅极电介质层160可以包括从沟道层150顺序堆叠的隧穿层162、电荷存储层164和阻挡层166。就一示例实施方式的栅极电介质层160而言，隧穿层162、电荷存储层164和阻挡层166的整体可以在垂直方向上沿着沟道层150延伸。形成栅极电介质层160的隧穿层162、电荷存储层164和阻挡层166的相对厚度不限于其中所示的示例实施方式，并且可以各种各样地改变。
例如，隧穿层162可以包括硅氧化物。电荷存储层164可以被提供为电荷俘获层或浮置栅极导电层。例如，电荷存储层164可以包括硅氮化物。电荷存储层164可以包括包含量子点或纳米晶体的绝缘材料。在这种情况下，量子点或纳米晶体可以包括导电材料，诸如金属或半导体的精细颗粒。
阻挡层166可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、高k电介质材料或其组合。高k电介质材料可以被提供为铝氧化物(Al2O3)、钽氧化物(Ta2O3)、二氧化钛(TiO2)、钇氧化物(Y2O3)、二氧化锆(ZrO2)、锆硅酸盐(ZrSixOy)、铪氧化物(HfO2)、铪硅酸盐(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和镨氧化物(Pr2O3)中的一种。
沟道层150可以通过上外延层145和下外延层143电连接到衬底101。在一示例实施方式中，上外延层145可以被称为第一外延层，而下外延层143可以被称为第二外延层。
上外延层145可以与沟道层150的下部接触，并且可以具有比沟道层150的外径D1小的直径D2。上外延层145可以填充贯穿栅极电介质层160的下表面部分的通孔H。上外延层145可以贯穿沟道孔CHH的下部中的栅极电介质层160，并且可以具有突出超过栅极电介质层160的上表面(即在Z方向上突出)的上表面。上外延层145的上表面可以具有向上凸起的弯曲表面。上外延层145可以具有突出超过栅极电介质层160的下表面(即在-Z方向上突出)的下表面。上外延层145的下表面可以具有平坦表面。
照此，上外延层145可以形成为填充栅极电介质层160的通孔H，从而防止使用多晶半导体形成的沟道层150的断开现象。因此，上述结构可以允许沟道层150的厚度减小。
下外延层143可以设置在沟道层150与衬底101之间，并且可以与沟道层150和衬底101电接触。下外延层143可以设置在衬底101的凹陷区R1上。如图2A所示，下外延层143可以填充凹陷区R1，并且可以在衬底101的上表面上方延伸。例如，在Z方向上，下外延层143的上表面可以设置为高于最下面的栅电极层131的上表面，并且可以设置为低于栅电极层132的下表面。下外延层143的上表面可以具有凸起的中央部分和倾斜表面。
下外延层143的上部可以包括与上外延层145的下部接触的凹陷区R2。如稍后将讨论地，上外延层145的下部的形状可以由形成在下外延层143的上部中的凹陷区R2的形状决定。
下外延层143可以被提供为使用选择性外延生长(SEG)工艺形成的单晶半导体层。下外延层143可以包括晶格缺陷。下外延层143可以包括掺杂有杂质或无掺杂的Si、Ge或SiGe。
绝缘层169可以设置在下外延层143与栅电极层131之间。绝缘层169可以被提供为以下外延层143的一部分被氧化的方式形成的氧化物。例如，绝缘层169可以被提供为硅氧化物(SiO2)。
导电垫190可以设置为覆盖第一绝缘层182的上表面并电连接到沟道层150。详细地，导电垫190可以包括掺杂多晶硅。导电垫190可以通过接触插塞电连接到位线。
杂质区105可以与衬底101的上表面相邻设置，在Y方向上延伸，并布置为在X方向上彼此间隔开。
导电层107可以设置在杂质区105上以在Y方向上沿着杂质区105延伸。导电层107可以包括导电材料。例如，导电层107可以包括W、铝(Al)或铜(Cu)。导电层107可以通过第二绝缘层184与栅电极层130电隔离。
图2B、2C、2D、2E、2F和2G是示出根据示例实施方式的外延层143和145的剖视图，并示出与图1的区域“A”对应的区域。将仅提供与先前提供的对图2A的描述不同的对图2B、2C、2D、2E、2F和2G的描述。
参照图2B，以与图2A的示例实施方式不同的方式，下外延层143的上表面可以具有水平表面(平坦表面)而不是倾斜表面。因此，栅极电介质层160的弯曲角度可以大于图2A的栅极电介质层160的弯曲角度。图2A的栅极电介质层160的弯曲角度可以为锐角，而示例实施方式中的栅极电介质层160的弯曲角度可以为例如90°。
参照图2C，以与图2A的示例实施方式不同的方式，上外延层145可以仅填充栅极电介质层160的通孔H的一部分。通孔H的空间的剩余部分可以用沟道层150填充。沟道层150可以覆盖上外延层145的上表面。沟道层150可以与通孔H中的上外延层145接触。
参照图2D，以与图2A的示例实施方式不同的方式，上外延层145的下表面可以具有向下凸起的弯曲表面。换言之，下外延层143的上部可以包括凹陷区R2，凹陷区R2与上外延层145接触并具有凹入的弯曲表面。下外延层143中的凹陷区R2的上部的直径(宽度)可以大于通孔H的直径(宽度)。
参照图2E，以与图2A的示例实施方式不同的方式，上外延层145的下表面可以向下凸起并具有倾斜表面。上外延层145的下表面可以具有向下指向的剖面(例如箭头形剖面)。换言之，下外延层143的上部可以包括凹陷区R2，凹陷区R2与上外延层145接触并具有凹入的弯曲表面。外延层143中的凹陷区R2的上部的直径(宽度)可以大于通孔H的直径(宽度)。
参照图2F，以与图2A不同的方式，上外延层145可以包括贯穿栅极电介质层160的第一区RA、以及设置在第一区上并具有比第一区的直径(宽度)大的直径(宽度)的第二区RB。上外延层145的第二区的上表面可以具有向上凸起的弯曲表面。
参照图2G，以与图2A的示例实施方式不同的方式，上外延层145可以包括贯穿栅极电介质层160的第一区RA、以及设置在第一区上并具有比第一区的直径(宽度)大的直径(宽度)的第二区RB。第二区可以与栅极电介质层160的侧壁部分接触。上外延层145的第二区的上表面可以向上凸起并具有倾斜表面。
图2A至2G的示例实施方式可以适当地彼此组合。
图3A和3B是示出根据示例实施方式的垂直存储器件的栅极电介质层的剖视图，并示出与图1的区域“B”对应的区域。
图3A和3B示出栅电极层133、栅极电介质层160a和160b、沟道层150和第一绝缘层182。
参照图3A，栅极电介质层160a可以包括在远离沟道层150的方向上顺序堆叠的隧穿层162、电荷存储层164以及第一阻挡层166a1和第二阻挡层166a2。形成栅极电介质层160的上述隧穿层162、电荷存储层164、第一阻挡层166a1和第二阻挡层166a2的每个的相对厚度不限于其中所示的示例实施方式，并且可以各种各样地改变。
栅极电介质层160a可以与图1和2A的示例实施方式不同在于，第一阻挡层166a1以与沟道层150相同的方式垂直地延伸，并且第二阻挡层166a2设置为围绕栅电极层133。详细地，第二阻挡层166a2可以包括具有比第一阻挡层166a1的介电常数高的介电常数的材料。
参照图3B，栅极电介质层160b可以具有其中隧穿层162b、电荷存储层164b和阻挡层166b从沟道层150顺序堆叠的结构。示例实施方式的栅极电介质层160b可以与图1和2A的示例实施方式不同在于，隧穿层162b、电荷存储层164b和阻挡层166b的整体设置为围绕栅电极层133。
图4至11是根据一示例实施方式的制造垂直存储器件100的方法的操作的示意图。图4至11可以示出与沿图1的透视图的线X-Z截取的剖面对应的区域。
参照图4，牺牲层110和模制绝缘层120可以在衬底101上交替地堆叠。如其中所示，模制绝缘层120和牺牲层110可以从模制绝缘层121起交替地堆叠在衬底101上。
牺牲层110可以使用相对于模制绝缘层120具有蚀刻选择性的材料形成。例如，模制绝缘层120可以使用硅氧化物和硅氮化物中的至少一种形成。牺牲层110可以使用与模制绝缘层120不同的从由Si、硅氧化物、硅碳化物和硅氮化物组成的组中选择的材料形成。
如其中所示，示例实施方式中的模制绝缘层120的厚度可以不相等。模制绝缘层120当中最下面的模制绝缘层121可以形成为相对较薄，而模制绝缘层120当中最上面的模制绝缘层129可以形成为相对较厚。此外，模制绝缘层122和127可以形成为比模制绝缘层123至126相对更厚。然而，模制绝缘层120和牺牲层110的厚度可以以与其中所示的方式不同的方式各种各样地改变。形成模制绝缘层120和牺牲层110的层的数量也可以各样各样地改变。
随后，贯穿牺牲层110和模制绝缘层120的沟道孔CHH可以被形成。
沟道孔CHH可以在Z方向上延伸到衬底101，使得凹陷区R1可以在衬底101中形成。沟道孔CHH可以以各向异性地蚀刻牺牲层110和模制绝缘层120的方式形成。在一些示例实施方式中，沟道孔CHH的侧壁可以不设置在垂直于衬底101的上表面的方向上。例如，沟道孔CHH的直径(宽度)可以在衬底101的上表面方向上减小。作为另一示例，沟道孔CHH的直径(宽度)可以从上层129朝向衬底101中的凹陷区R1的下表面逐渐地减小。
参照图5，下外延层143可以在沟道孔CHH的下部中的凹陷区R1上形成。
下外延层143可以以使用凹陷区R1中的衬底101作为籽晶执行SEG工艺的方式形成。下外延层143可以形成为具有单层结构或包括不同生长条件或组成的多层结构。
下外延层143可以掺杂以杂质。杂质可以被提供为与衬底101中的杂质相同或与其相反的导电杂质。
下外延层143的上表面可以形成为高于与衬底101相邻设置的牺牲层111的上表面。此外，下外延层143的上表面可以形成为在与衬底101相反的方向上具有凸起形状。然而，取决于生长条件等，下外延层143的上表面可以形成为具有平坦形状。
随后，栅极电介质层160和牺牲半导体层151可以在沟道孔CHH中形成。
栅极电介质层160可以形成在沟道孔CHH的侧壁、下外延层143的上表面和模制绝缘层129的上表面上以具有均匀的厚度。栅极电介质层160可以包括顺序形成的阻挡层、电荷存储层和隧穿层。
牺牲半导体层151可以在栅极电介质层160上形成为具有均匀的厚度。牺牲半导体层151可以使用诸如多晶硅和非晶硅的半导体材料形成。例如，牺牲半导体层151可以被提供为多晶硅。
栅极电介质层160和牺牲半导体层151可以使用原子层沉积(ALD)法或化学气相沉积(CVD)法形成。
参照图6，为了允许沟道层150在后续工艺中与下外延层143直接接触，栅极电介质层160的一部分可以从沟道孔CHH去除，从而形成通孔H。
首先，牺牲间隔物层151S可以以各向异性地蚀刻牺牲半导体层151的方式形成在栅极电介质层160的侧壁上。牺牲间隔物层151S可以允许栅极电介质层160的形成在下外延层143的上表面上的部分暴露于沟道孔CHH的下部中。
随后，已暴露的栅极电介质层160可以以使用牺牲间隔物层151S作为蚀刻掩模各向异性地蚀刻栅极电介质层160的方式被选择性地去除。同时，在各向异性蚀刻工艺期间，设置在牺牲间隔物层151S下方的栅极电介质层160可以不被蚀刻。因此，栅极电介质层160可以在沟道孔CHH的侧壁上具有“L”形剖面。
当栅极电介质层160被蚀刻时，下外延层143的一部分可以被一起蚀刻。凹陷区R2可以在下外延层143的上部中形成。
参照图7，上外延层145可以在沟道孔CHH的下部中的凹陷区R2上形成。
首先，牺牲间隔物层151S可以使用湿蚀刻工艺被去除。上外延层145可以以使用凹陷区R2中的下外延层143作为籽晶执行SEG工艺的方式形成。上外延层145可以形成为具有单层结构或包括不同生长条件或组成的多层结构。
上外延层145可以掺杂以杂质。该杂质可以被提供为与衬底101中的杂质相同或与其相反的导电杂质。
上外延层145的上表面可以完全填充栅极电介质层160的通孔H。此外，上外延层145的上表面可以形成为在与衬底101相反的方向上具有凸起形状。或者，在一些示例实施方式中，如以上所讨论地，上外延层145的上表面可以仅填充栅极电介质层160的通孔H的一部分。
随后，沟道层150可以在沟道孔CHH中形成。
沟道层150可以使用ALD法或CVD法在栅极电介质层160上形成为具有均匀的厚度。沟道层150可以使用诸如多晶硅和非晶硅的半导体材料形成。
沟道层150可以覆盖上外延层145的上表面。
在其中沟道层150使用多晶硅形成的情况下，沟道层150可以形成为比最终期望的厚度更厚，然后可以使用修剪工艺调节为具有最终期望的厚度。修剪工艺可以使用诸如标准清洁1(SC1)溶液的溶液精确地执行。SC1溶液是指其中混合了去离子水、NH4OH和H2O2的溶液。
参照图8，填充沟道孔CHH的第一绝缘层182和第一绝缘层182上的导电垫190可以被形成。第一绝缘层182可以被提供为绝缘材料。导电垫190可以被提供为掺杂半导体材料。
随后，将牺牲层110和模制绝缘层120的层叠分隔的开口OP可以被形成。在开口OP形成之前，绝缘层171可以进一步形成在最上面的模制绝缘层129和导电垫190上。绝缘层171可以防止后续工艺期间对导电垫190和沟道层150的损坏。开口OP可以以使用光刻工艺形成掩模层的方式形成，并且牺牲层110和模制绝缘层120被各向异性地蚀刻。开口OP可以形成为具有在Y方向上延伸的沟槽形式(见图1)。开口OP可以允许衬底101在沟道层150之间暴露。
参照图9，通过开口OP暴露的牺牲层110可以使用湿蚀刻工艺被去除，从而在模制绝缘层120之间形成多个横向开口LP。通过横向开口LP，栅极电介质层160和下外延层143的侧壁的一部分可以被暴露。在牺牲层110为硅氮化物并且模制绝缘层120为硅氧化物的情况下，湿蚀刻工艺可以使用磷酸溶液执行。
随后，绝缘层169可以在下外延层143的通过横向开口LP暴露的侧壁上形成。
例如，绝缘层169可以使用氧化工艺形成。在这种情况下，绝缘层169可以被提供为氧化物膜，该氧化物膜以下外延层143的一部分被氧化的方式形成。绝缘层169的厚度和形式不限于其中所示的示例实施方式。
参照图10，栅电极层130可以在横向开口LP中形成。
首先，栅电极层130可以形成为填充横向开口LP。栅电极层130可以包括金属、金属氮化物、多晶硅或金属硅化物材料。金属可以包括W、Cu、Al等。金属氮化物可以包括WN、TaN、TiN或其组合。
参照图11，杂质区105可以在开口OP中的衬底101中形成，并且导电层107和第二绝缘层184可以形成在杂质区105上。
首先，杂质可以被注入到通过开口OP暴露的衬底101中，从而形成杂质区105。随后，第二绝缘层184可以在开口OP的侧壁上形成，并且填充开口OP的导电层107可以被形成。
在一示例实施方式中，杂质区105可以在形成第二绝缘层184之后形成。杂质区105可以被构造为包括具有不同杂质浓度的区域。
随后，可以进一步设置连接到导电垫190的接触插塞，并且可以形成连接到接触插塞的位线，这在图11中未被示出。
图12是根据一示例实施方式的垂直存储器件100A的示意透视图。图13A是根据一示例实施方式的垂直存储器件100A的外延层的剖视图，并示出与图12的区域“C”对应的区域。
参照图12和13A，垂直存储器件100A类似于上述垂直存储器件100，并且相同的附图标记指相同的元件。例如，垂直存储器件100A可以包括衬底101、以及设置在垂直于衬底101的上表面的方向上的多个沟道层150。多个模制绝缘层120和多个栅电极层130可以沿着沟道层150的外侧壁交替地堆叠。此外，垂直存储器件100A还可以包括设置在栅电极层130与每个沟道层150之间的栅极电介质层160。此外，导电层107和沟道层150上的导电垫190可以被提供。
垂直存储器件100A可以与参照图1和2A所示的垂直存储器件100不同在于，下外延层未被设置在沟道层150与衬底101之间。因此，在一示例实施方式中，上外延层145被称为外延层145。下面将仅提供与先前提供的对图1和2A的描述不同的描述。
栅极电介质层160可以设置在栅电极层130与每个沟道层150之间。如图13A所示，栅极电介质层160的下表面部分可以具有“L”形剖面。栅极电介质层160可以延伸至衬底101的上表面下方，并且栅极电介质层160的下表面可以形成在低于衬底101的上表面的位置(即形成在-Z方向上)。栅极电介质层160可以设置在衬底101的凹陷区R3中。
衬底101可以包括与外延层145接触的凹陷区R4。外延层145可以形成在衬底101的凹陷区R4上。
沟道层150可以通过外延层145电连接到衬底101。
外延层145可以与沟道层150的下部接触，并且可以具有比沟道层150的外径D1小的直径(宽度)D2。外延层145可以填充贯穿栅极电介质层160的下表面部分的通孔H。外延层145可以贯穿沟道孔CHH的下部中的栅极电介质层160，并且可以具有突出超过栅极电介质层160的上表面的上表面。外延层145的上表面可以具有向上凸起的弯曲表面。外延层145可以具有突出超过栅极电介质层160的下表面的下表面。外延层145的下表面可以具有平坦表面。
因此，外延层145形成为填充栅极电介质层160的通孔H，从而防止使用多晶半导体形成的沟道层150的断开现象。因此，上述结构可以允许沟道层150的厚度减小。
以与图12和13A所示的示例实施方式不同但与图2C的示例实施方式类似的方式，外延层145可以仅填充通孔H的一部分。
图13B至13E是根据示例实施方式的外延层145的剖视图，并示出与图12的区域“C”对应的区域。将仅提供与先前提供的对图13A的描述不同的对图13B、13C、13D和13E的描述。
参照图13B，以与图13A的示例实施方式不同的方式，外延层145的下表面可以具有向下凸起的弯曲表面。换言之，衬底101的上部可以包括凹陷区R4，凹陷区R4与外延层145接触并具有凹入的弯曲表面。衬底101中的凹陷区R4的上部的直径(宽度)可以大于通孔H的直径(宽度)。
参照图13C，以与图13A的示例实施方式不同的方式，外延层145的下表面可以向下凸起并具有倾斜表面。外延层145的下表面可以具有向下指向的剖面(例如箭头形剖面)。换言之，衬底101的上部可以包括凹陷区R4，凹陷区R4与外延层145接触、是凹入的、并具有倾斜表面。衬底101中的凹陷区R4的上部的直径(宽度)可以大于通孔H的直径(宽度)。
参照图13D，以与图13A的示例实施方式不同的方式，外延层145可以包括贯穿栅极电介质层160的第一区RA、以及设置在第一区上并具有比第一区的直径(宽度)大的直径(宽度)的第二区RB。外延层145的第二区的上表面可以具有向上凸起的弯曲表面。
参照图13E，以与图13A的示例实施方式不同的方式，外延层145可以包括贯穿栅极电介质层160的第一区RA、以及设置在第一区上并具有比第一区的直径(宽度)大的直径(宽度)的第二区RB。第二区可以接触栅极电介质层160的侧壁部分。外延层145的第二区的上表面可以向上凸起并具有倾斜表面。
图13A至13E的示例实施方式可以适当地彼此组合。
图14至17是根据一示例实施方式的制造垂直存储器件100A的方法的主要操作的示意图。
参照图14，牺牲层110和模制绝缘层120可以在衬底101上交替地堆叠。贯穿牺牲层110和模制绝缘层120的孔形式的沟道孔CHH可以被形成。
沟道孔CHH可以在Z方向上延伸到衬底101，从而在衬底101中形成凹陷区R3。
参照图15，栅极电介质层160和牺牲半导体层151可以形成在沟道孔CHH中。
栅极电介质层160可以在沟道孔CHH的侧壁上、在暴露于沟道孔CHH中的衬底101的上表面上、以及在模制绝缘层129的上表面上形成为具有均匀的厚度。栅极电介质层160的下表面可以设置为低于衬底101的上表面。
牺牲半导体层151可以在栅极电介质层160上形成为具有均匀的厚度。牺牲半导体层151可以使用诸如多晶硅和非晶硅的半导体材料形成。
参照图16，为了允许沟道层150在后续工艺中与衬底101直接接触，栅极电介质层160的一部分可以从沟道孔CHH被去除。
在牺牲半导体层151被各向异性地蚀刻从而形成在栅极电介质层160的侧壁上形成的牺牲间隔物层151S之后，暴露的栅极电介质层160可以使用牺牲间隔物层151S作为刻蚀掩模被各向异性地蚀刻，以便被选择性地去除。通孔H可以形成在栅极电介质层160的下表面部分中。栅极电介质层160可以在沟道孔CHH的侧壁上具有“L”形剖面。衬底101的上部可以被蚀刻，从而形成比凹陷区R3深的凹陷区R4。
参照图17，外延层145和沟道层150可以形成在沟道孔CHH中。
首先，牺牲间隔物层151S可以使用湿蚀刻工艺被去除。
外延层145可以以使用凹陷区R2中的衬底101作为籽晶执行SEG工艺的方式形成。外延层145可以形成为具有单层结构或包括不同生长条件或组成的多层结构。
外延层145可以掺杂以杂质。杂质可以被提供为与衬底101中的杂质相同或与其相反的导电杂质。
外延层145可以完全填充栅极电介质层160的通孔H。此外，外延层145的上表面可以形成为在与衬底101相反的方向上具有凸起形状。或者，在一些示例实施方式中，如以上所讨论地，外延层145的上表面可以仅填充栅极电介质层160的通孔H的一部分。
沟道层150可以使用诸如多晶硅和非晶硅的半导体材料形成。沟道层150可以形成为填充衬底101的凹陷区R3。沟道层150可以形成为比最终厚度厚，然后可以使用修剪工艺调节为具有最终期望的厚度。
随后，垂直存储器件100A可以通过执行参照图8至11描述的工艺被制造。
图18是根据一示例实施方式的垂直存储器件的示意透视图。
参照图18，垂直存储器件100B可以包括单元区CELL和外围电路区PERI。
单元区CELL可以对应于其中设置存储单元阵列的区域，而外围电路区PERI可以对应于其中设置存储单元阵列的驱动电路的区域。单元区CELL可以设置在外围电路区PERI上。在一示例实施方式中，以与图18所示的示例实施方式不同的方式，单元区CELL可以设置在外围电路区PERI下方。
单元区CELL类似于图1所示的结构，并且可以包括衬底101'、设置在垂直于衬底101'的上表面的方向上的多个沟道层150、以及沿着沟道层150的外侧壁交替堆叠的多个模制绝缘层120和多个栅电极层130。此外，单元区CELL可以包括设置在沟道层150与衬底101'之间的下外延层143和上外延层145、设置在沟道层150与栅电极层130之间的栅极电介质层160、设置在杂质区105上的导电层107、以及设置在沟道层150上的导电垫190。
在一示例实施方式中，单元区CELL被示为具有与图1的示例实施方式类似的结构，但不限于此。单元区CELL可以具有本发明构思的上述各种各样的示例实施方式的结构、或其中组合了示例实施方式的结构。
外围电路区PERI可以包括基底衬底201、以及设置在基底衬底201上的电路元件230、接触插塞250和布线260。
基底衬底201可以具有在X方向和Y方向上延伸的上表面。被限定为有源区的元件分隔层210可以形成在基底衬底201中。包括杂质的掺杂区205可以设置在有源区的一部分中。基底衬底201可以包括诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体的半导体材料。例如，IV族半导体可以包括Si、Ge或SiGe。基底衬底201可以被提供为体晶片或外延层。
每个电路元件230可以包括电路栅极绝缘层232和电路栅电极235。间隔物层241可以设置在电路栅电极235的侧壁上。掺杂区205可以设置在电路栅电极235的相反侧上的基底衬底201中，以用作电路元件230的源极区或漏极区。电路元件230不限于其中所示的示例实施方式，并且可以包括各种类型的场效应晶体管。
多个外围区绝缘层244、246和248可以设置在基底衬底201上以覆盖电路元件230。外围区绝缘层244可以包括硅氧化物或低k电介质材料。
接触插塞250可以贯穿外围区绝缘层244以连接到掺杂区205。电信号可以通过接触插塞250施加到电路元件230。
在未示出的区域中，接触插塞250也可以连接到电路栅电极235。布线260可以连接到接触插塞250，并且在一示例实施方式中，可以设置为具有多个层。
在外围电路区PERI被首先形成之后，可以制造单元区CELL。衬底101'可以具有与基底衬底201的尺寸相同的尺寸，或者可以形成为小于基底衬底201。衬底101'可以使用多晶硅形成。衬底101'可以使用非晶硅形成，然后可以被结晶化。
单元区CELL可以在未示出的区中连接到外围电路区PERI。详细地，栅电极层130在Y方向上的端部可以电连接到电路元件230。
因为单元区CELL和外围电路区PERI垂直地设置，所以示例实施方式的垂直存储器件100B可以被实现为小型化器件。
如上所述，根据本发明构思的示例实施方式，可以提供一种垂直存储器件，其防止沟道层的断开现象并通过减小沟道层的厚度而在形成存储单元串的晶体管中具有改善的特性。
虽然以上已经显示和描述了示例实施方式，但是对本领域技术人员将明显的是，可以进行修改和变化而不脱离由所附权利要求限定的本发明构思的范围。
本申请要求2017年7月13日在韩国知识产权局提交的韩国专利申请第10-2017-0089171号的优先权，其公开通过引用全文合并于此。

Claims (15)

1.一种垂直存储器件，包括：
衬底；
堆叠在所述衬底上的多个栅电极层；
沟道层，具有竖直部分和从所述竖直部分的下端部延伸的连接部分，所述竖直部分贯穿所述多个栅电极层；
第一外延层，在所述连接部分和所述衬底之间；
第二外延层，在所述连接部分和所述衬底之间；以及
栅极电介质层，包括第一部分和从所述第一部分的下端延伸的第二部分，
其中所述第一外延层设置在所述第二外延层和所述沟道层的所述连接部分之间，并包括贯穿所述栅极电介质层的第一区，
其中所述沟道层是单个层，
其中所述沟道层的所述连接部分覆盖所述第一外延层的整个上表面，
其中所述栅极电介质层的所述第一部分设置在所述栅电极层和所述竖直部分之间，
其中所述栅极电介质层的所述第二部分设置在所述连接部分和所述第二外延层之间，
其中所述第二外延层的宽度大于所述第一外延层的宽度，所述连接部分的宽度大于所述第一外延层的所述第一区的宽度。
2.根据权利要求1所述的垂直存储器件，其中所述第一外延层贯穿所述栅极电介质层的至少一部分并且具有突出超过所述栅极电介质层的上表面。
3.根据权利要求1所述的垂直存储器件，其中所述第一外延层的上表面具有向上凸起的弯曲表面。
4.根据权利要求1所述的垂直存储器件，其中所述第一外延层的上表面具有倾斜表面。
5.根据权利要求1所述的垂直存储器件，其中所述第一外延层的下表面具有向下凸起的弯曲表面。
6.根据权利要求1所述的垂直存储器件，其中所述第一外延层的下表面具有倾斜表面。
7.根据权利要求2所述的垂直存储器件，其中所述第一外延层还包括设置在所述第一区上并且具有比所述第一区的第一直径大的第二直径的第二区。
8.根据权利要求1所述的垂直存储器件，其中所述第一外延层的第一上表面设置为高于所述多个栅电极层当中最下面的栅电极层的第二上表面。
9.根据权利要求1所述的垂直存储器件，其中所述第一外延层的第一下表面设置为低于所述栅极电介质层的所述下表面。
10.一种垂直存储器件，包括：
衬底；
堆叠在所述衬底上的多个栅电极层；
贯穿所述多个栅电极层的沟道孔；
在垂直方向上在所述沟道孔中延伸的沟道层；
包括侧壁部分和下表面部分的栅极电介质层，所述侧壁部分设置在所述沟道层与所述多个栅电极层之间，所述下表面部分在所述沟道孔的下部中弯曲以设置在所述沟道层与所述衬底之间；以及
第一外延层，与所述沟道层接触并且贯穿所述栅极电介质层的所述下表面部分。
11.根据权利要求10所述的垂直存储器件，其中所述第一外延层的上表面和所述第一外延层的下表面具有不同的形状。
12.一种垂直存储器件，包括：
衬底；
堆叠在所述衬底上的多个栅电极层；
贯穿所述多个栅电极层的沟道孔；
栅极电介质层，覆盖所述沟道孔的内侧壁并且在所述沟道孔的下部中弯曲，其中所述栅极电介质层包括第一部分和从所述第一部分的下端延伸的第二部分；
沟道层，具有在垂直方向上在所述沟道孔中延伸的竖直部分和从所述竖直部分的下端部延伸的连接部分；
通孔，贯穿所述沟道孔的所述下部中的所述栅极电介质层；以及
填充所述通孔的至少一部分的第一半导体层，
其中所述第一半导体层贯穿所述沟道孔的所述下部中的所述栅极电介质层的所述第二部分从而与所述沟道层的所述连接部分接触，并且具有向上突出超过所述栅极电介质层的所述第二部分的上表面的上表面。
13.根据权利要求12所述的垂直存储器件，其中所述第一半导体层具有比所述沟道层的外径小的直径。
14.根据权利要求12所述的垂直存储器件，其中所述第一半导体层完全填充所述通孔，并且所述第一半导体层的所述上表面具有向上凸起的弯曲表面。
15.根据权利要求12所述的垂直存储器件，其中所述第一半导体层完全填充所述通孔，并且所述第一半导体层的所述上表面具有倾斜表面。
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