CN111710683A - 三维存储器及其制备方法 - Google Patents

Abstract

本申请公开了一种三维存储器及其制备方法。三维存储器的制备方法包括:提供衬底；沿衬底形成第一外延结构；在第一外延结构上依次形成存储器层及保护层，存储器层及保护层沿垂直于衬底的方向延伸，且保护层位于存储器层的外侧；刻蚀保护层及至少部分第一外延结构，且在存储器层朝向衬底的底部形成开口；沿刻蚀的第一外延结构或衬底形成第二外延结构，且第二外延结构封堵开口。本申请提供的三维存储器的制备方法降低了三维存储器的漏电风险。

Description

三维存储器及其制备方法

技术领域

本申请涉及半导体制造技术领域，尤其涉及一种三维存储器及其制备方法。

背景技术

三维(3Dimension,3D)存储器作为一种典型的垂直沟道式三维存储器，包括衬底以及位于衬底上的堆叠层。通常三维存储器中堆叠层数越多，三维存储器的容量越高，因此为了实现三维存储器更高的容量，堆叠层数相应的不断增加。

在形成贯穿堆叠层的存储结构的过程中，为了保护三维存储器的其他结构(例如存储器层)会形成保护层，这层保护层后续工艺制程中会被去除。但是随着堆叠层数的不断增加，刻蚀位于堆叠层内部的保护层的难度也逐渐增加，使得在去除保护层的过程中可能损坏位于保护层周边的结构，增加了三维存器的漏电风险，降低了三维存储器的良率。

发明内容

本申请提供了一种三维存储器及其制备方法，三维存储器中的外延结构封堵存储器层形成的开口，避免了形成于外延结构上的沟道层部分位于存储器层的下方，降低了三维存储器的电性失效或漏电等风险，提高了三维存储器的良率。

第一方面，本申请提供了一种三维存储器的制备方法。三维存储器的制备方法包括：

提供衬底；

沿所述衬底形成第一外延结构；

在所述第一外延结构上依次形成存储器层及保护层，所述存储器层及所述保护层沿垂直于所述衬底的方向延伸，且所述保护层位于所述存储器层的外侧；

刻蚀所述保护层及至少部分所述第一外延结构，且在所述存储器层朝向所述衬底的底部形成开口；

沿刻蚀的所述第一外延结构或所述衬底形成第二外延结构，且所述第二外延结构封堵所述开口。

在一种实施例中，所述第二外延结构远离所述衬底的表面与所述衬底之间的间距为第一距离，所述存储器层朝向所述衬底的表面与所述衬底之间的间距为第二距离，所述第一距离大于所述第二距离，且所述第一距离与所述第二距离之间的差值大于或等于10纳米。

在一种实施例中，所述第二外延结构采用的材料与所述第一外延结构采用的材料相同。

在一种实施例中，所述存储器层包括依次形成的阻挡层、存储层及遂穿层；

其中，所述“刻蚀所述保护层及至少部分所述第一外延结构”包括：

刻蚀所述保护层、所述遂穿层、所述存储层及所述阻挡层的底部，以使形成的所述开口露出所述第一外延结构；

刻蚀所述保护层的侧壁，及至少部分所述第一外延结构。

在一种实施例中，在所述“沿刻蚀的所述第一外延结构或所述衬底形成第二外延结构”之后，所述制备方法还包括：

在所述第二外延结构上形成沟道层，所述沟道层沿垂直于所述衬底的方向延伸。

在一种实施例中，在所述“在所述第一外延结构上依次形成存储器层及保护层”之前，所述制备方法还包括：

在所述衬底上形成多层绝缘层与牺牲层交替堆叠设置的存储堆叠层；

刻蚀所述存储堆叠层，以形成贯穿所述存储堆叠层的沟道孔；其中，所述存储器层及所述保护层沿所述沟道孔的轴向形成。

在一种实施例中，在所述“在所述衬底上形成多层绝缘层与牺牲层交替堆叠设置的存储堆叠层”之前，所述制备方法还包括：

在所述衬底上形成下选择管层；

其中，所述“刻蚀所述存储堆叠层，以形成贯穿所述存储堆叠层的沟道孔”包括：

刻蚀所述下选择管层，以露出所述衬底。

第二方面，本申请提供一种三维存储器。三维存储器包括：

衬底；

位于所述衬底上的存储堆叠层；

贯穿所述存储堆叠层并延伸至所述衬底的沟道结构，所述沟道结构包括半导体插塞和位于所述半导体插塞上的沟槽层和存储器层，所述沟道层位于所述存储器层的外围；

所述半导体插塞的顶部沿垂直于所述衬底的方向穿过所述存储器层，并位于所述存储器层的内侧。

在一种实施例中，所述半导体插塞包括第一外延结构及位于所述第一外延结构上的第二外延结构，所述第一外延结构接触所述衬底，所述第二外延结构接触所述第一外延结构，且所述第二外延结构的顶部穿过所述存储器层，并位于所述存储器层的内侧。

在一种实施例中，所述第一外延结构采用的材料与所述第二外延结构采用的材料相同。

在一种实施例中，所述三维存储器还包括位于所述衬底与所述存储堆叠层之间的下选择管层，至少部分所述半导体插塞嵌设于所述下选择管层。

在一种实施例中，所述半导体插塞远离所述衬底的表面与所述衬底之间的间距为第一距离，所述存储器层朝向所述衬底的表面与所述衬底之间的间距为第二距离，所述第一距离大于所述第二距离，且所述第一距离与所述第二距离之间的差值大于或等于10纳米。

在本申请实施例中，在去除保护层的过程中过刻蚀以确保保护层去除完全，同时再生长外延结构，以补偿因过刻蚀造成外延结构的缺陷。并且，再生长形成的外延结构封堵存储器层形成的开口，避免了形成于外延结构上的沟道层部分位于存储器层的下方，从而降低了三维存储器的电性失效或漏电等风险，提高了三维存储器的良率。

附图说明

为了更清楚地说明本申请的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以如这些附图获得其他的附图。

图1是本申请实施例提供的三维存储器的部分截面示意图；

图2是图1所示A部分结构的放大结构示意图；

图3是本申请提供的三维存储器的制备方法的部分流程示意图；

图4是图3所示步骤S120的流程示意图；

图5A-图5C是图3所示制备三维存储器的一部分工艺截面示意图；

图6是图5C所示B部分结构的放大结构示意图；

图7A-图7D是图3所示制备三维存储器的另一部分工艺截面示意图；

图8是图3所示步骤S140的流程示意图。

具体实施方式

下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行描述，显然，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部的实施方式。在不冲突的情况下，本申请的实施方式及实施方式中的特征可以相互组合。基于本申请中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。

传统技术，三维存储器的制备过程中，在形成的选择性外延生长结构(SEG)上形成垂直于衬底的存储结构；其中，存储结构包括存储器层及沟道层。存储器层的底部设有开口，沟道层封堵此开口，以使沟道层与选择性外延生长结构电性连接。

其中，在形成存储结构的过程中，在刻蚀存储器层底部形成开口之前会先形成一层保护层，保护层用于保护存储器层的侧壁，避免在存储器层底部形成开口的过程中存储器层的侧壁受损。在存储器层底部形成开口之后，去除此保护层再形成沟道层。但是，在去除保护层的过程中为完全去除保护层，会过刻蚀而造成选择性外延生长结构存在缺陷，使得后续形成的沟道层部分位于存储器层的下方，接触存储器层下方的结构(例如下选择管层)，导致三维存储器的电性失效或漏电等风险，降低三维存储器的良率。

本申请提供一种三维存储器，三维存储器中的选择性外延生长结构至少部分穿过存储层，且位于存储器层的内侧，以避免形成于选择性外延生长结构上的沟道层的部分结构位于存储器层的下方，从而降低了三维存储器的电性失效或漏电等风险，提高了三维存储器的良率。请参阅图1，图1是本申请实施例提供的三维存储器100的部分截面示意图。

三维存储器100的储存单元采用三维模式层层堆叠的结构，使得三维存储器100具有单位面积存储密度，高效存储结构性能的优点。三维存储器100包括衬底10及位于衬底10上的下选择管层20及存储堆叠层30。下选择管层20位于衬底10与存储堆叠层30之间，存储堆叠层30设有存储结构。示例性的，下选择管层20与存储堆叠层30之间还包括绝缘结构23。绝缘结构23间隔下选择管层20与存储堆叠层30，避免下选择管层20与存储堆叠层30电性连接，以保证三维存储器100的可靠性。其中，图1所示下选择管层20、绝缘结构23及存储堆叠层30的厚度仅为示例，本申请并不限定。

衬底10可以是但不限于Si衬底、Ge衬底、SiGe衬底、SOI(Silicon On Insulator，绝缘体上硅)衬底或GOI(Germanium On Insulator，绝缘体上锗)衬底等。下选择管层20本领域技术人员可以根据实际需求进行设置。本实施例中的下选择管层20结构仅为示例，并不以此为限制。

存储堆叠层30包括交替堆叠设置的多个栅极层31及多个绝缘层32。任意两层栅极层31之间设有绝缘层32。存储堆叠层30的层数本领域技术人员可以根据实际需要进行选择，例如32层、64层、96层、128层、192层或者其他层数。一般来说，存储堆叠层30数越多，三维存储器100的集成度越高。绝缘层32的材料可以是但不限于氧化物材料，栅极层31的材料可以是但不限于导电金属。

三维存储器100还包括贯穿存储堆叠层30并延伸至衬底10的沟道结构300。沟道结构300包括半导体插塞40和位于半导体插塞40上的存储器层50和沟道层60。沟道层60位于存储器层50的外围。存储器层50与衬底10间隔设置。半导体插塞40的顶部沿垂直于衬底10的方向穿过存储器层50，并位于存储器层50的内侧。示例性的，半导体插塞40为选择性外延生长(selective epitaxy growth，SEG)结构，通过外延生长工艺形成。在本申请实施例中，以半导体插塞40为选择性外延生长单晶硅为例来进行描写，本申请对半导体插塞40的具体材料并不限定。

如图1所示，在一些实施方式中，存储器层50朝向衬底10的一侧设有开口501。半导体插塞40及存储器层50均沿垂直于衬底10的方向设置。其中，半导体插塞40封堵开口501，且至少部分半导体插塞40位于存储器层50与衬底10之间。可以理解的，至少部分半导体插塞40嵌设于下选择管层20。

其中，半导体插塞40远离衬底10的表面与衬底10之间的间距为第一距离D1，存储器层50朝向衬底10的表面与衬底10之间的间距为第二距离D2。当半导体插塞40的顶部沿垂直于衬底10的方向穿过存储器层50时，第一距离D1大于或等于第二距离D2。也即，半导体插塞40封堵存储器层50朝向衬底一侧的开口501时，半导体插塞40的高度不低于存储器层50的最底部。

如图1所示，在本申请实施例中，以第一距离D1大于第二距离D2为例来进行描写。也即，在本申请实施例中，一部分半导体插塞40嵌设于存储堆叠层30，另一部分半导体插塞40嵌设于下选择管层20，以使半导体插塞40的高度高于存储器层50最底部的高度。在其他实施例中，第一距离D1也能够等于第二距离D2，本申请对此并不限定。

其中，沟道层60与半导体插塞40电性连接。沟道层60与存储器层50属于存储堆叠层30中的存储结构。在本申请实施例中，半导体插塞40的高度不低于存储器层50的最底部，且沟道层60位于半导体插塞40的上层，使得沟道层60朝向衬底10一侧的表面不低于存储器层50朝向衬底10一侧的表面的高度，沟道层60不接触下选择管层20。

传统技术中，当半导体插塞40存在缺陷时，半导体插塞40与存储器层50之间间隔设置，使得形成于半导体插塞40上的沟道层60至少部分位于存储器层50的下方，与下选择管层20接触，导致三维存储器100存在漏电的风险。而在本申请实施例中，半导体插塞40的顶部沿垂直于衬底10的方向穿过存储器层50，使得半导体插塞40的高度不低于存储器层50的最底部，避免了形成于半导体插塞40上的沟道层60接触下选择管层20，从而降低了三维存储器100的漏电风险。

其中，三维存储器100包括若干间隔设置的半导体插塞40。基于半导体插塞40通过外延工艺形成，半导体插塞40在形成的过程中可能存在不均一的问题，导致形成的若干间隔设置的半导体插塞40的高度不一致。若半导体插塞40远离衬底10的一面与存储器层50朝向衬底10的一面之间的高度差较小，则会因形成若干间隔设置的半导体插塞40不均一，而导致单个半导体插塞40仍位于存储器层50的下方。

在一种实施例中，第二距离D2与第一距离D1之间的差值大于或等于10纳米。可以理解的，半导体插塞40的高度相比存储器层50最底部的高度之间的差值至少大于或等于10纳米。

在本申请实施例中，半导体插塞40的高度至少高于存储器层50最底部10纳米，第二半导体插塞40远离衬底10的一面与存储器层50朝向衬底10的一面之间的高度差较大，保证若干间隔设置的第二半导体插塞40均不低于存储器层50的最底部，避免了因形成第二半导体插塞40过程中不均一，而造成单个或多个第二半导体插塞40位于存储器层50的下方，从而进一步地提高了三维存储器100的可靠性。

请继续参阅图1，在一种实施例中，半导体插塞40包括第一外延结构41及位于第一外延结构41上的第二外延结构42。第一外延结构41接触衬底10，第二外延结构42接触第一外延结构41，且第二外延结构42的顶部穿过存储器层50，并位于存储器层50的内侧。也即，第二外延结构42封堵存储器层50底部的开口501。示例性的，第一外延结构41沿衬底10外延生长形成。第二外延结构42沿第一外延结构41外延生长形成，且第二外延结构42生长的高度不低于存储器层50的最底部。在其他实施例中，半导体插塞40也可以仅包括第二外延结构42，第二外延结构42接触衬底10，且第二外延结构42封堵开口501。示例性的，第二外延结构42沿衬底10外延生长形成。

可以理解的，本申请并不限定半导体插塞40的具体形态。在制备三维存储器100的过程，当第一外延结构41被去除完全时，第二外延结构42沿衬底外延生长形成；当第一外延结构41未被去除完全时，第二外延结构42沿第一外延结构41外延生长形成。如图1所示，在本申请实施例中，以第二外延结构42沿第一外延结构41形成，以至少部分第一外延结构41嵌设于衬底为例来进行描写。其中，第一外延结构41的高度可以与衬底的高度齐平，也可以超过衬底，本申请对此并不限定。

其中，基于在三维存储器100的制备过程中，上层结构的工艺制程位于下层结构的工艺制程之后，第二外延结构42位于第一外延结构41的上层，使得在三维存储器100的过程中先形成第一外延结构41后，再形成第二外延结构42。

在本申请实施例中，在形成存储器层50之后，在第一外延结构41或衬底10上再形成第二外延结构42，且第二外延结构42封堵存储器层50中的开口501，使得沿第二外延结构42形成的沟道层60位于存储器层50的上层结构，避免因第一外延结构41的缺陷使得沟道层60位于存储器层50的下层结构，而导致三维存储器100的漏电。

在一种实施例中，第一外延结构41采用的材料与第二外延结构42采用的材料相同。

在本申请实施例中，第一外延结构41采用的材料与第二外延结构42采用的材料相同，使得在采用外延生长工艺形成第二外延结构42的过程中，第二外延结构42能够有效且稳定地沿第一外延结构41生长，提高了第二外延结构42的均一性，从而提供了三维存储器100的可靠性。

请一并参阅图1及图2，图2是图1所示A部分结构的放大结构示意图。在一种实施方式中，存储器层50包括依次设置的阻挡层51、存储层52及遂穿层53。阻挡层51位于存储层52靠近存储堆叠层30的一侧。如图2所示，阻挡层51位于存储层52与存储堆叠层30之间，存储层52位于阻挡层51与遂穿层53之间，且遂穿层53位于存储层52与沟道层60之间。

其中，存储层52存储有电子。存储层52的电子在加压的情况下，能够穿过遂穿层53进入沟道层60。在一些实施方式中，存储器层50可以形成为氧化物-氮化物-氧化物(ONO)分层结构。形成阻挡层51、存储层52及遂穿层53均可采用沉积工艺。

在本申请实施例中，阻挡层51阻隔存储堆叠层30中的栅极层31及存储层52，避免栅极层31电接触存储层52，而造成三维存储器100的短路，从而提高三维存储器100的可靠性。遂穿层53间隔在存储层52与沟道层60之间，避免存储层52与沟道层60电接触而影响三维存储器100的性能。

下面结合前面的三维存储器100对本申请提供的一种三维存储器的制备方法进行详细介绍。在其他实施例中，采用本三维存储器的制备方法获得的三维存储器100也可以不同于前述实施例的三维存储器100。

请参阅图3、图4及图5A-图5C，图3是本申请提供的三维存储器的制备方法的部分流程示意图；图4是图3所示步骤S120的流程示意图；图5A-图5C是图3所示制备三维存储器的一部分工艺截面示意图。

三维存储器的制备方法，包括：

S110：提供衬底10。

其中，衬底10可以是但不仅限于Si衬底、Ge衬底、SiGe衬底、SOI(Silicon OnInsulator，绝缘体上硅)衬底或GOI(Germanium On Insulator，绝缘体上锗)衬底等。

S120：沿衬底10形成第一外延结构41。

示例性的，第一外延结构41为选择性外延生长结构，通过外延生长工艺形成。外延工艺是指在单晶衬底上生长一层跟衬底具有相同晶格排列的单晶材料。外延层可以是同质外延层(Si/Si)，也可以是异质外延层(SiGe/Si或SiC/Si等)。实现外延生长包括分子束外延(MBE)、超高真空化学气相沉积(UHV/CVD)、常压及减压外延(ATM&RP Epi)等。在本申请实施例中，以第一外延结构41为选择性外延生长单晶硅(selective epitaxy growth，SEG)为例来进行描写。

在一些实施例中，步骤S120包括：

S121：沿衬底10依次形成下选择管层20及存储堆叠层30；其中，存储堆叠层30包括多层交替堆叠设置的绝缘层32及牺牲层33。

其中，下选择管层20位于衬底10与存储堆叠层30之间，存储堆叠层30设有存储结构。绝缘层32和牺牲层33采用沉积方式。沉积方式可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)、物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发或溅射等方式。绝缘层32的材料可以是但不限于氧化物材料，牺牲层33的材料可以是但不限于氮化物材料。其中，牺牲层33在后续工艺制程中会被置换为栅极层。绝缘层32与牺牲层33交替设置，使得制备的三维存储器中绝缘层32能够间隔任意两层之间的栅极层，以保证三维存储器的存储性能。

S122：刻蚀下选择管层20及存储堆叠层30，以形成贯穿下选择管层20及存储堆叠层30的沟道孔301。

如图5A所示，沟道孔301的结构仅为示例，实际结构可以为圆柱形，锥形，环形等，本申请并不为限制。在形成沟道孔301的过程中，刻蚀衬底10上的存储堆叠层30及下选择管层20，以露出衬底10。其中，形成贯穿下选择管层20及存储堆叠层30的沟道孔301的过程中，刻蚀到衬底10表面截止或者刻蚀掉部分衬底10，本实施例以刻蚀掉部分衬底10为例。

S123：自沟道孔301沿衬底10选择性外延生长形成第一外延结构41；其中，第一外延结构41位于存储堆叠层30的下层结构。

如图5B所示，第一外延结构41沿衬底10生长至下选择管层20的上层。示例性的，第一外延结构41沿衬底10生长至存储堆叠层30的下层，本申请并不限定第一外延结构41的具体高度。其中，在采用选择性外延生长工艺形成第一外延结构41的过程中，能够通过控制工艺生长的时间或速率等来控制形成的第一外延结构41生长的高度，使得沿沟道孔301生长的第一外延结构41位于存储堆叠层30的下层。

在本申请实施例中，先形成堆叠设置的下选择管层20及存储堆叠层30后，再形成贯穿下选择管层20与存储堆叠层30的沟道孔301，简化了形成沟道孔301的工艺制程。在另一些实施例中，三维存储器的制备方法也可以沿衬底10形成下选择管层20后，刻蚀下选择管层20形成通孔以露出衬底10，自通孔沿衬底10选择性外延生长形成第一外延结构41后，再形成存储堆叠层30。也即，本申请对沿衬底10形成第一外延结构41的具体步骤并不限定。

在此实施例中，先形成第一外延结构41后再形成存储堆叠层30，使得形成第一外延结构41的通孔的孔道较浅，避免了形成第一外延结构41时因孔道较深而导致形成的第一外延结构41的波动较大，有利于提高第一外延结构41的均一性。

S130：在第一外延结构41上依次形成存储器层50及保护层70，存储器层50及保护层70沿垂直于衬底10的方向延伸，且保护层70位于存储器层50的外侧。

如图5C所示，存储器层50及保护层70沿沟道孔301的轴向形成。保护层70位于存储器层50的外侧，使得在刻蚀工艺过程中，保护层70能够保护内部的存储器层70，避免存储器层70受损。

请参阅图6，图6是图5C所示B部分结构的放大结构示意图。在一种实施例中，形成存储器层50包括沿沟道孔301依次形成阻挡层51、存储层52及遂穿层53。阻挡层51位于存储层52靠近存储堆叠层30的一侧，保护层70位于遂穿层53远离存储层52的一侧。其中，存储层52存储有电子。存储层52的电子在加压的情况下，能够穿过遂穿层53。

示例性的，存储器层50可以形成为氧化物-氮化物-氧化物(ONO)分层结构。保护层70可以为多晶硅，存储器层50与保护70可以形成氧化物-氮化物-氧化物-多晶硅(ONOP)分层结构。

其中，形成阻挡层51、存储层52、遂穿层53及保护层70均采用沉积工艺。如图6所示，步骤S130形成的存储器层50及保护层70不仅位于沟道孔301的侧壁，也位于沟道孔301的底壁，以遮盖第一外延结构41。

请继续参阅图3、图7A-图7D及图8，图7A-图7D是图3所示制备三维存储器的另一部分工艺截面示意图；图8是图3所示步骤S140的流程示意图。

S140：刻蚀保护层70及至少部分第一外延结构41，且在存储器层50朝向衬底10的底部形成开口501。

在一些实施例中，步骤S140包括：

S141：刻蚀保护层70及存储器层50的底部，以使形成的开口501露出第一外延结构41。

如图7A所示，保护层70及存储器层50的底部被打开，以露出第一外延结构41。其中，在步骤S141中，仅打开保护层70及存储器层50的底部，位于沟道孔301侧壁的保护层70及存储器层50仍存在。示例性的，刻蚀保护层70及存储器层50的底部采用等离子(plasma)刻蚀，以有效刻蚀保护层70及存储器层50的底部。

在一些实施例中，当存储器层50包括依次形成的阻挡层51、存储层52及遂穿层53时，刻蚀存储器层50的底部包括依次刻蚀遂穿层53、存储层52及阻挡层51的底部。

在本申请实施例中，在刻蚀保护层70及存储器层50的底部的过程中，位于沟道孔301侧壁的保护层70能够保护位于保护层70内部的存储器层50，避免位于沟道孔301侧壁的存储器层50受损，从而提高了三维存储器制备方法的可靠性。

S142：刻蚀保护层70的侧壁，及至少部分第一外延结构41。

如图7A及图7B所示，其中，保护层70作为牺牲层，在刻蚀存储器层50底部的过程中保护存储器层50的侧壁，在此步骤S142中会被去除。基于三维存储器的存储性能不断提高，使得存储堆叠层30的层数不断增加，沟道孔301的孔深逐渐增加，使得去除侧壁保护层70的难度也逐渐增加。并且，传统技术中在刻蚀存储器层50底部的过程中，采用等离子体(plasma)刻蚀，保护层70可能与等离子体发生反应，例如原位氧化(in-situ oxidation)改变了保护层70的性质，使得刻蚀保护层70的难度增加。

如果刻蚀保护层70的侧壁的时间不够，则会造成保护层70的残留，从而影响后续的结构的形成。但是，如果刻蚀保护层70的时间过长(过刻蚀)，则会导致第一外延结构41残缺，使得形成的三维存储器存在漏电风险，从而影响三维存储的可靠性。

在本申请实施例中，在刻蚀保护层70及至少部分第一外延结构41，表明刻蚀保护层70的时间较长，以使保护层70可以被完全去除，避免刻蚀时间较大而造成保护层70的残留，保证了后续结构能够沿存储器层50的侧壁形成，从而提高了三维存储器制备方法的可靠性。

S150：沿刻蚀的第一外延结构41或衬底10形成第二外延结构42，且第二外延结构42封堵开口501。

可以理解的，在刻蚀保护层70及至少部分第一外延结构41的过程，当第一外延结构41被去除完全时，第二外延结构42沿衬底10外延生长形成；当第一外延结构41未被去除完全时，第二外延结构42沿第一外延结构41外延生长形成。如图7B及图7C所示，在本申请实施例中，以刻蚀部分第一外延结构41，以使第二外延结构42沿第一外延结构41形成为例来进行描写。其中，本申请并不限制刻蚀第一外延结构41的深度，也即被刻蚀的第一外延结构41的高度可以与衬底10的高度齐平，也可以超过衬底10。在本申请实施例中，以至少部分第一外延结构41嵌设于衬底10为例来进行描写。

在本申请实施例中，基于在去除保护层70的过程中过刻蚀，使得至少部分第一外延结构41被刻蚀，导致第一外延结构41残缺，本申请实施例通过沿刻蚀的第一外延结构41继续形成第二外延结构42，以补偿被刻蚀的第一外延结构41形成的缺陷，从而提高三维存储器制备方法的可靠性。

其中，半导体插塞40包括第一外延结构41及及位于第一外延结构41上的第二外延结构42。第二外延结构42远离衬底10的表面与衬底10之间的间距为第一距离D1，存储器层50朝向衬底10的表面与衬底10之间的间距为第二距离D2。当第二外延结构42封堵存储器层50朝向衬底10一侧的开口501时，第一距离D1大于或等于第二距离D2。也即，第二外延结构42封堵存储器层50朝向衬底10一侧的开口501时，半导体插塞40的顶部沿垂直于衬底10的方向穿过存储器层50。

如图7C所示，在本申请实施例中，以第一距离D1大于第二距离D2为例来进行描写。也即，在本申请实施例中，一部分第二外延结构42嵌设于存储堆叠层30，另一部分第二外延结构42嵌设于下选择管层20，以使半导体插塞40的高度高于存储器层50最底部的高度。在其他实施例中，第一距离D1也能够等于第二距离D2，例如第二外延结构42的表面与存储器层50的底面齐平，本申请对此并不限制。

本申请实施例中，通过沿刻蚀的第一外延结构41继续形成第二外延结构42，以补偿被刻蚀的第一外延结构41形成的缺陷，并且第二外延结构42封堵开口501，避免了自第二外延结构42形成的存储部分接触下选择管层20，从而降低制备形成的三维存储器的漏电风险。

在一种实施例中，第二外延结构42采用的材料与第一外延结构41采用的材料相同。第二外延结构42与第一外延结构41均采用外延生长工艺。

在本申请实施例中，第一外延结构41采用的材料与第二外延结构42采用的材料相同，使得在采用外延生长工艺形成第二外延结构42的过程中，第二外延结构42能够有效且稳定地沿第一外延结构41生长，提高了第二外延结构42的均一性，从而提高了三维存储器制备方法的可靠性。

其中，在三维存储器的制备过程中形成沟道孔301的数量为若干个，形成的第二外延结构42的数量也为若干个。基于第二外延结构42通过外延工艺形成，第二外延结构42在形成的过程中可能存在不均一的问题，使得若干个第二外延结构42的高度不一致。若第二外延结构42远离衬底10的一面与存储器层50朝向衬底10的一面之间的高度差较小，则会因形成若干间隔设置第二外延结构42不均一，而导致单个第二外延结构42仍位于存储器层50的下方。

在一种实施例中，第二距离D2与第一距离D1之间的差值大于或等于10纳米。可以理解的，第二外延结构42的高度相比存储器层50最底部的高度之间的差值至少大于或等于10纳米。

在本申请实施例中，半导体插塞40的高度至少高于存储器层50最底部10纳米，第二外延结构42远离衬底10的一面与存储器层50朝向衬底10的一面之间的高度差较大，保证若干间隔设置的第二外延结构42均不低于存储器层50的最底部，避免了因形成第二外延结构42过程中不均一，而造成单个或多个第二外延结构42位于存储器层50的下方，从而进一步地提高了三维存储器制备方法的可靠性。

S160：在第二外延结构42上形成沟道层60，沟道层60沿垂直于衬底10的方向延伸。

如图7D所示，沟道层60位于存储器层50的内侧，且位于第二外延结构42上。其中，沟道层60与第二外延结构42电性连接。沟道层60与存储器层50属于存储堆叠层30中的存储结构。

在本申请实施例中，第二外延结构42的高度不低于存储器层50的最底部，且沟道层60位于第二外延结构42的上层，使得沟道层60朝向衬底10一侧的表面不低于存储器层50朝向衬底10一侧的表面的高度，沟道层60不接触下选择管层20，从而降低了制备的三维存储器的漏电风险。

以上对本申请实施方式进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施方式的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本申请的限制。

Claims (12)

1.一种三维存储器的制备方法，其特征在于，包括：

提供衬底；

沿所述衬底形成第一外延结构；

在所述第一外延结构上依次形成存储器层及保护层，所述存储器层及所述保护层沿垂直于所述衬底的方向延伸，且所述保护层位于所述存储器层的外侧；

刻蚀所述保护层及至少部分所述第一外延结构，且在所述存储器层朝向所述衬底的底部形成开口；

沿刻蚀的所述第一外延结构或所述衬底形成第二外延结构，且所述第二外延结构封堵所述开口。

2.如权利要求1所述的三维存储器的制备方法，其特征在于，所述第二外延结构远离所述衬底的表面与所述衬底之间的间距为第一距离，所述存储器层朝向所述衬底的表面与所述衬底之间的间距为第二距离，所述第一距离大于所述第二距离，且所述第一距离与所述第二距离之间的差值大于或等于10纳米。

3.如权利要求1或2所述的三维存储器的制备方法，其特征在于，所述第二外延结构采用的材料与所述第一外延结构采用的材料相同。

4.如权利要求3所述的三维存储器的制备方法，其特征在于，所述存储器层包括依次形成的阻挡层、存储层及遂穿层；

其中，所述“刻蚀所述保护层及至少部分所述第一外延结构”包括：

刻蚀所述保护层、所述遂穿层、所述存储层及所述阻挡层的底部，以使形成的所述开口露出所述第一外延结构；

刻蚀所述保护层的侧壁，及至少部分所述第一外延结构。

5.如权利要求3所述的三维存储器的制备方法，其特征在于，在所述“沿刻蚀的所述第一外延结构或所述衬底形成第二外延结构”之后，所述制备方法还包括：

在所述第二外延结构上形成沟道层，所述沟道层沿垂直于所述衬底的方向延伸。

6.如权利要求3所述的三维存储器的制备方法，其特征在于，在所述“在所述第一外延结构上依次形成存储器层及保护层”之前，所述制备方法还包括：

在所述衬底上形成多层绝缘层与牺牲层交替堆叠设置的存储堆叠层；

刻蚀所述存储堆叠层，以形成贯穿所述存储堆叠层的沟道孔；其中，所述存储器层及所述保护层沿所述沟道孔的轴向形成。

7.如权利要求6所述的三维存储器的制备方法，其特征在于，在所述“在所述衬底上形成多层绝缘层与牺牲层交替堆叠设置的存储堆叠层”之前，所述制备方法还包括：

在所述衬底上形成下选择管层；

其中，所述“刻蚀所述存储堆叠层，以形成贯穿所述存储堆叠层的沟道孔”包括：

刻蚀所述下选择管层，以露出所述衬底。

8.一种三维存储器，其特征在于，包括：

衬底；

位于所述衬底上的存储堆叠层；

贯穿所述存储堆叠层并延伸至所述衬底的沟道结构，所述沟道结构包括半导体插塞和位于所述半导体插塞上的沟道层和存储器层，所述沟道层位于所述存储器层的外围；

所述半导体插塞的顶部沿垂直于所述衬底的方向穿过所述存储器层，并位于所述存储器层的内侧。

9.如权利要求8所述的三维存储器，其特征在于，所述半导体插塞包括第一外延结构及位于所述第一外延结构上的第二外延结构，所述第一外延结构接触所述衬底，所述第二外延结构接触所述第一外延结构，且所述第二外延结构的顶部穿过所述存储器层，并位于所述存储器层的内侧。

10.如权利要求9所述的三维存储器，其特征在于，所述第一外延结构采用的材料与所述第二外延结构采用的材料相同。

11.如权利要求8所述的三维存储器，其特征在于，所述三维存储器还包括位于所述衬底与所述存储堆叠层之间的下选择管层，至少部分所述半导体插塞嵌设于所述下选择管层。

12.如权利要求8至11中任意一项所述的三维存储器，其特征在于，所述半导体插塞远离所述衬底的表面与所述衬底之间的间距为第一距离，所述存储器层朝向所述衬底的表面与所述衬底之间的间距为第二距离，所述第一距离大于所述第二距离，且所述第一距离与所述第二距离之间的差值大于或等于10纳米。

Images