CN113270421B - 三维存储器及其制备方法 - Google Patents

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Abstract

本申请提供了一种三维存储器及其制备方法。制备方法包括：在衬底上形成叠层结构，并在叠层结构上形成顶部叠层；在顶部叠层远离衬底的第一侧设置间隔层，并在第一侧形成至少穿透间隔层的沟槽；利用第一填充层填充沟槽；在填充后的沟槽处形成贯穿顶部叠层和叠层结构并延伸至衬底的栅极间隙，其中，在平行于衬底的方向上，栅极间隙的宽度小于沟槽的宽度。根据该制备方法，可降低三维存储器的位线触点与顶部选择栅切口结构之间因错误连接导致的短路风险，提高三维存储器的可靠性。

Description

三维存储器及其制备方法
技术领域
本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3D NAND)的结构及其制备方法。
背景技术
在三维存储器中，栅极间隙结构和顶部选择栅(TSG)切口用于将块存储器分成更小的存储单位，例如指存储器和切片存储器。
随着堆叠层数的增加和单位面积存储密度的提高，存储器单元的各项特征尺寸已接近下限，在位线触点和顶部选择栅切口结构的制备过程中，由于套刻精度(OVL)可能存在偏移，进而可能导致用于形成位线触点的开口与用于形成顶部选择栅切口结构的开口相连。进一步地，三维存储器可能因上述开口的错误连接导致位线触点与顶部选择栅切口结构之间出现短路风险，该短路风险最终影响制备的三维存储器的可靠性，导致其可靠性劣化或晶圆测试良率低。
发明内容
本申请提供了一种可至少部分解决现有技术中存在的上述问题的三维存储器及其制备方法。
本申请一方面提供了一种制备三维存储器的方法，所述方法包括：在衬底上形成叠层结构，并在所述叠层结构上形成顶部叠层；在所述顶部叠层远离所述衬底的第一侧设置间隔层，并在所述第一侧形成至少穿透所述间隔层的沟槽；利用第一填充层填充所述沟槽；以及在填充后的所述沟槽处形成贯穿所述顶部叠层和所述叠层结构并延伸至所述衬底的栅极间隙，其中，在平行于所述衬底的方向上，所述栅极间隙的宽度小于所述沟槽的宽度。
在本申请一个实施方式中，其中所述顶部叠层包括至少一对交替堆叠的顶部电介质层和顶部牺牲层，所述间隔层为所述顶部牺牲层中距离所述衬底最远的第一顶部牺牲层，或者所述间隔层为设置于所述第一顶部牺牲层远离所述衬底的一侧的沉积层。
在本申请一个实施方式中，所述顶部牺牲层相对于所述第一填充层具有大于设定值的刻蚀选择比，以在去除所述顶部牺牲层时保留所述第一填充层。
在本申请一个实施方式中，采用相同材料制备所述顶部电介质层和所述第一填充层。
在本申请一个实施方式中，所述叠层结构包括交替叠置的栅极牺牲层和绝缘层，其中，所述方法还包括：经由所述栅极间隙去除除所述第一顶部牺牲层之外的顶部牺牲层以形成顶部层间间隙，并经由所述栅极间隙去除所述栅极牺牲层以形成牺牲间隙，或者在所述顶部叠层包括沉积层的情况下，经由所述栅极间隙去除顶部牺牲层以形成顶部层间间隙，并经由所述栅极间隙去除所述栅极牺牲层以形成牺牲间隙；分别在所述顶部层间间隙和所述牺牲间隙内填充导电材料以形成所述三维存储器的顶部选择栅极层和栅极层；以及填充所述栅极间隙以形成栅极间隙结构。
在本申请一个实施方式中，在填充后的所述沟槽处形成贯穿所述顶部叠层和所述叠层结构并延伸至所述衬底的栅极间隙之前，所述方法还包括：形成贯穿所述叠层结构并延伸至所述衬底的沟道孔，并在所述沟道孔内形成沟道结构；以及在所述顶部叠层的、与所述沟道孔对应的位置形成贯穿所述顶部叠层的第一开口，并在所述第一开口内形成第一开口结构，其中，所述第一开口的开口尺寸小于沟道孔顶部的开口尺寸。
在本申请一个实施方式中，所述方法还包括：在所述第一开口结构上形成第二开口；以及采用金属材料填充所述第二开口以形成位线触点，其中，形成所述第二开口的刻蚀操作停止于所述第一顶部牺牲层的远离所述衬底的一侧。
在本申请一个实施方式中，在形成所述三维存储器的顶部选择栅极层和栅极层之后，所述方法还包括：形成贯穿所述顶部叠层并与所述第一开口在平行于所述栅极层的延伸方向具有间距的第三开口；以及填充所述第三开口以形成顶部选择栅切口结构。
在本申请一个实施方式中，填充所述栅极间隙以形成栅极间隙结构包括：在所述栅极间隙的内壁形成阻隔层；以及利用第二填充层填充所述栅极间隙。
本申请另一方面提供了一种三维存储器，包括：衬底；叠层结构，设置于所述衬底上，并包括交替叠置的栅极层和绝缘层；沟道结构，贯穿所述叠层结构并延伸至所述衬底中；以及顶部选择堆叠层，设于所述叠层结构上，并包括至少一对交替堆叠顶部电介质层和顶部选择栅极层，其中，所述顶部选择堆叠层还包括设置在远离所述衬底的最外侧的间隔层。
在本申请一个实施方式中，所述三维存储器还包括：设置在所述沟道结构上并与所述沟道结构的沟道层电连接的沟道插塞；以及贯穿所述顶部选择堆叠层并与所述沟道插塞电连接的第一开口结构，其中，在平行于所述衬底的方向上，所述第一开口结构的横向尺寸小于沟道结构顶部的横向尺寸。
在本申请一个实施方式中，所述三维存储器还包括：位线触点，所述位线触点包括设置于所述第一开口结构上的第二开口，以及设置于所述第二开口内的金属填充层，其中，所述金属填充层与所述顶部选择栅极层由所述第一顶部牺牲层间隔层彼此间隔开。
在本申请一个实施方式中，所述三维存储器还包括：贯穿所述顶部选择堆叠层和所述叠层结构并延伸至所述衬底的栅极间隙结构，所述栅极间隙结构包括依次设置于栅极间隙的内壁的第一填充层、阻隔层和第二填充层，其中，所述第一填充层在垂直于所述衬底的方向穿透所述第一顶部牺牲层，并终止于远离所述衬底的最外侧的顶部选择栅极层的上方。
在本申请一个实施方式中，所述顶部电介质层和所述第一填充层由相同材料制备。
在本申请一个实施方式中，所述三维存储器还包括：贯穿所述顶部选择堆叠层并与所述第一开口结构在平行于所述栅极层的延伸方向具有间距的顶部选择栅切口结构。
根据本申请一个实施方式提供的三维存储器及其制备方法，通过在顶部选择堆叠层中设置刻蚀停止层，可使形成位线触点开口的刻蚀操作停止在该层，从而避免用于形成位线触点的开口与用于形成顶部选择栅切口结构的开口相连，降低了三维存储器的位线触点与顶部选择栅切口结构之间因错误连接导致的短路风险，提高了三维存储器的可靠性。
进一步地，根据本申请至少一个实施方式提供的三维存储器及其制备方法，通过在形成栅极层的工艺步骤中，不去除距离衬底最远的第一顶部牺牲层并将其设置为刻蚀停止层，可简化三维存储器的制备工艺并优化最终形成的三维存储器的结构。
附图说明
通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：
图1是根据本申请一个实施方式的三维存储器的制备方法流程图；以及
图2至图5B分别是根据本申请一个实施方式的制备方法的工艺示意图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一侧也可被称作第二侧，第一开口可称为第二开口，反之亦然。
在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。
此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
图1是根据本申请一个实施方式的三维存储器的制备方法1000的流程图。如图1所示，本申请提供一种三维存储器的制备方法1000包括：
S1，在衬底上形成叠层结构，并在叠层结构上形成顶部叠层。
S2，在顶部叠层远离衬底的第一侧设置间隔层，并在第一侧形成至少穿透间隔层的沟槽。
S3，利用第一填充层填充沟槽。
S4，在填充后的沟槽处形成贯穿顶部叠层和叠层结构并延伸至衬底的栅极间隙，其中，在平行于衬底的方向上，栅极间隙的宽度小于沟槽宽度。
下面将结合图2至图5B详细说明上述制备方法1000的各个步骤的具体工艺。
步骤S1
图2是根据本申请一个实施方式制备方法的、在叠层结构200中形成沟道结构300和第一开口结构602后所形成的结构的剖面示意图。
如图2所示，步骤S1在衬底上形成叠层结构，并在叠层结构上形成顶部叠层可例如包括：制备衬底100；在衬底100的一侧形成叠层结构200；以及在叠层结构200远离衬底100的一侧形成顶部叠层600。
具体地，在本申请的一个实施方式中，衬底100的制备材料可选择任何适合的半导体材料，例如可为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。进一步地，衬底100可选择单晶硅。
在本申请的一个实施方式中，衬底100可例如是复合衬底，用于支撑在其上的器件结构。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺依次设置多个由不同材料制备的层以形成衬底100。
衬底100的部分区域还可形成经由离子注入或扩散工艺由N型或P型掺杂剂掺杂形成的阱区。掺杂剂可包括磷(P)、砷(As)和锑(Sb)中的任意一种或组合。在本申请的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，进一步地，阱区的掺杂浓度可相同也可不同，本申请对此不作限定。
在本申请的一个实施方式中，衬底100具有相对的第一侧和第二侧。在形成衬底100之后，可通过一个或多个薄膜沉积工艺在衬底100的例如第一侧形成叠层结构200，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。叠层结构200可包括多对彼此交替地堆叠的绝缘层210和栅极牺牲层220。例如，叠层结构200可包括64对、128对或多于128对的绝缘层210和栅极牺牲层220。在一些实施方式中，绝缘层210和栅极牺牲层220可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成绝缘层210和栅极牺牲层220的示例性材料可分别包括氧化硅和氮化硅。氧化硅层可用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。随后可刻蚀掉牺牲堆叠层，并用包括导电材料的导体层替换牺牲堆叠层。作为一种选择，可在衬底100的、用于形成叠层结构200的平面内定义相互垂直的X方向及Y方向，并将垂直于衬底100的上述表面的方向定义为Z方向，换言之，Z方向也可以是叠层结构200的厚度的方向。
上文中对单个叠层结构200的制备方法进行了说明。事实上，随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，如图2所示，可采用双堆叠技术或多堆叠技术形成通过在叠层结构的厚度的方向(Z方向)上依次堆叠的多个子叠层结构形成叠层结构200，其中，每个子叠层结构可包括多个交替层叠设置的绝缘层210和栅极牺牲层220。每个子叠层结构的层数可相同，也可不同。由于在上文中描述的单个叠层结构的制备工艺涉及的内容和结构可完全或部分地适用于在这里描述的包括多个子叠层结构形成的叠层结构，因此与其相关或相似的内容不再赘述。然而本领域技术人员可以理解的是，可以在多叠层结构或单叠层结构的基础上进行后续制备工艺。
在形成叠层结构200之后，可在叠层结构200远离衬底100的一侧，通过一个或多个薄膜沉积工艺形成顶部叠层600。薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。
顶部叠层600用于在后续步骤中形成顶部选择栅极层。可包括至少一对交替堆叠的顶部电介质层610和顶部牺牲层620，顶部电介质层610和顶部牺牲层620可分别包括第三电介质材料和与第三电介质材料不同的第四电介质材料。在本申请的一个实施方式中，顶部叠层600可包括四对电介质层对，然而本领域的技术人员应理解，本申请对顶部叠层包括的电介质层对的数量不作限定，其中距离衬底100最远的电介质层对为第一电介质层对601，其包括第一顶部牺牲层621和第一顶部电介质层611。作为一种选择，第一顶部牺牲层621可作为间隔层间隔后续形成的顶部选择栅极层与位线触点中的金属填充层，设置间隔层可降低三维存储器的位线触点与顶部选择栅切口结构之间因错误连接导致的短路风险，提高三维存储器的可靠性。
作为另一种选择，在本申请的一个实施方式中，可在第一电介质层对601的、远离衬底100的表面通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺形成沉积层(未示出)，以作为间隔层间隔后续形成的顶部选择栅极层与位线触点中的金属填充层。同样地，该间隔层可降低三维存储器的位线触点与顶部选择栅切口结构之间因错误连接导致的短路风险，提高三维存储器的可靠性。
此外，在本申请的一个实施方式中，可在第一电介质层对601的、远离衬底100的表面或者沉积层的表面通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺形成盖层650，盖层650可选择与顶部电介质层610采用相同的材料制备。
在一些实施方式中，顶部牺牲层620可包括单层、多层或合适的复合层。例如，顶部牺牲层620可包括氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个。作为另一种选择，顶部牺牲层620还可包括多晶硅、多晶硅锗、TEOS、多晶硅锗及其任意组合。此外，顶部牺牲层620还可包括非晶半导体层，例如非晶硅层或非晶锗层。顶部电介质层610可包括任何合适的绝缘材料，例如氧化硅、氮氧化硅、氮化硅、TEOS或掺入氟、碳、氮和氢中的任意一种的氧化硅，或者高介电常数介质材料，例如氧化铪、氧化锆、氧化铝、氧化钽或氧化镧膜。作为一种选择，顶部电介质层610和叠层结构200中的绝缘层210可由相同的电介质材料制备。进一步地，顶部牺牲层620和叠层结构200中的栅极牺牲层220也可由相同的电介质材料制备。在本申请一个实施方式中，顶部电介质层610可以是氧化物层，例如氧化硅。顶部牺牲层620可以是氮化物层，例如氮化硅。
步骤S2
图3A是根据本申请一个实施方式制备方法的、在顶部叠层600中形成沟槽10后所形成的结构的剖面示意图。
结合图2和图3A，步骤S2在顶部叠层远离衬底的第一侧设置间隔层，并在第一侧形成至少穿透间隔层的沟槽可例如包括：在叠层结构200中形成沟道孔310，沟道孔310沿叠层结构200的厚度方向贯穿叠层结构200并延伸至衬底100中；形成包括功能层320、沟道层330、沟道填充层350的沟道结构300以及沟道插塞340；在顶部叠层600的、与沟道孔310对应的位置形成贯穿顶部叠层600的第一开口630；形成与沟道插塞340连接的第一开口结构602；在顶部叠层600的、远离衬底100的一侧形成沟槽10，沟槽10沿顶部叠层600的厚度方向(Z方向)延伸，并至少穿透顶部叠层600中距离衬底100最远的间隔层。
具体地，沟道孔310可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。此外，也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。沟道孔310可具有贯穿叠层结构200并延伸至衬底100的圆柱形或柱形形状。
进一步地，在采用双堆叠技术或多堆叠技术形成叠层结构后，叠层结构可包括N个子叠层结构，相应地，沟道孔也可包括N×M个子沟道孔，其中每个子叠层结构可包括M个子沟道孔，其中M≥1，且N≥2。采用双堆叠技术或多堆叠技术在叠层结构中形成沟道孔可包括：在衬底的一侧形成第一子叠层结构并形成M个贯穿第一子叠层结构以及延伸至衬底中的第一子沟道孔；继续形成后续子叠层结构和子沟道孔，直到形成第N子叠层结构和位于第N子叠层结构中的M个子沟道孔，之后在除第N子叠层结构之外的N-1个子叠层结构中相应的子沟道孔内填入填孔牺牲层；以及基于第N子叠层结构的M个子沟道孔去除N-1个子叠层结构中的填孔牺牲层，使得N个子叠层结构中上下相邻的子沟道孔彼此至少部分对准以得到M个沟道孔。
沟道结构300包括填充有半导体层和复合电介质层的沟道孔310。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在沟道孔310的内壁上形成功能层320。
具体地，功能层320可包括在沟道孔310的内壁上形成的以阻挡电荷流出的阻挡层(未示出)、在阻挡层的表面上以在三维存储器的操作期间存储电荷的电荷捕获层(未示出)、以及在电荷捕获层的表面上的隧道绝缘层(未示出)。阻挡层可包括一个或多个层，该一个或多个层可包括一种或多种材料。用于阻挡层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料、另一种宽带隙材料等。电荷捕获层可包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于电荷捕获层的材料可包括多晶硅、氮化硅、氮氧化硅、纳米晶体硅、另一种宽带隙材料等。隧道绝缘层可以包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于隧道绝缘层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料、另一种宽带隙材料等。
在一些实施方式中，功能层320可包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施方式中，功能层320可具有不同于ONO配置的结构。例如，功能层320可包括氧化硅层、氮化硅层和另一氧化硅层。
沟道层330能够用于输运所需的电荷(电子或空穴)。根据本申请的一个示例性实施方式，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在隧道绝缘层的表面形成沟道层330。
在一些实施方式中，沟道层330可包括硅，例如非晶硅、多晶硅或单晶硅。沟道层330的材质可包括但不限于P型掺杂的多晶硅。
在形成沟道层330后，还可在沟道孔310的远离衬底100的顶部形成沟道插塞340。具体地，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，填充已经形成沟道层330和功能层320的沟道孔310，以形成沟道填充层350。沟道填充层350可包括氧化介质层，例如氧化硅等。进一步地，在填充过程中，可通过控制沟道填充工艺，在沟道填充层350中形成多个绝缘间隙以减轻结构应力。然后，在沟道结构300的顶部形成沟道插塞340。沟道插塞340的材料可选用与沟道层330相同的材料制备，例如P型掺杂的多晶硅等。
具体地，在本申请的一个实施方式中，在形成沟道填充层350后，沟道结构300的顶表面(远离衬底100的表面)可包括沿沟道结构径向从内侧到外侧依次围绕沟道填充层350的沟道层330、功能层320的多个环，其中沟道填充层350的顶表面可具有近似圆形。通过执行一个或多个蚀刻工艺，采用包括例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，去除部分沟道结构300的顶部，并在沟道结构300的上方形成凹槽(未示出)。通过使用选择性外延工艺或通过使用诸如ALD、CVD、PVD等薄膜沉积工艺或任何其他合适工艺形成例如非晶硅层或多晶硅层等半导体层。半导体层可作为沟道插塞340与沟道层330电接触。
沟道插塞340的一侧可电联接沟道层330，沟道插塞340的另一侧可电联接第一开口结构602。
在形成沟道插塞340之后，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合在顶部叠层600的、与沟道孔310对应的位置形成贯穿顶部叠层600的第一开口630。此外，也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。第一开口630在Z方向可具有与沟道孔310类似的圆柱形或柱形形状，此外，在X方向的第一开口630的开口尺寸小于沟道孔310的位于远离衬底100一侧的顶部的开口尺寸。
第一开口结构602包括第一开口630、形成在第一开口630的内壁上的导电层640以及第一开口填充层，其中导电层640与沟道插塞340电连接。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在第一开口630的内壁上形成导电层640。在一些实施方式中，导电层640可包括硅，例如非晶硅、多晶硅或单晶硅。导电层640的材质可包括但不限于P型掺杂的多晶硅。作为一种选择，导电层640的材料可选用与沟道插塞340相同的材料制备。此外，还可在第一开口630的、设置导电层640之后的剩余空间内通过例如薄膜沉积等工艺形成第一开口填充层。
由于第一开口630的开口尺寸小于沟道孔310的顶部开口尺寸，因此，在平行于衬底100的方向上，第一开口结构602的横向尺寸小于沟道结构300的顶部的横向尺寸。随着堆叠层数的增加和单位面积存储密度的提高，存储器单元的各项特征尺寸已接近下限，在本申请提供的三维存储器的制备方法中，缩小了与后续形成的位线触点连接的第一开口结构在X方向延伸的横向尺寸，有利于在三位存储结构中形成在X方向与第一开口结构并列设置的顶部选择栅切口结构。
在形成第一开口结构602之后，可在顶部叠层600的、远离衬底100的一侧(如图2中所示的虚线框的上侧)，通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合形成沟槽10。
具体地，可经由表面603(顶部叠层600的、远离衬底100的表面)通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，形成沿Z方向纵向延伸，并至少穿透间隔层的沟槽10。间隔层可以是第一电介质层对601的第一顶部牺牲层621，或者为形成在第一顶部牺牲层621远离衬底100的一侧的沉积层。作为一种选择，沟槽10沿Z方向的深度可包括第一电介质层对601。此外，多个沟槽10在X方向间隔分布的位置与三维存储器制备工艺后续形成的多个栅极间隙的设计位置在表面603的投影重合。进一步，后续形成的栅极间隙(如图3D所示)在X方向的宽度W1小于沟槽10在X方向延伸的宽度W2。
步骤S3
图3B是根据本申请一个实施方式制备方法的、填充沟槽10后所形成的结构的剖面示意图。图3C是根据本申请一个实施方式制备方法的、对填充后的沟槽10的外表面执行平坦化处理后所形成的结构的剖面示意图。
如图3B和3C所示，步骤S3填充沟槽可例如包括：利用第一填充层11填充沟槽10；以及对填充后的沟槽10的外表面执行平坦化处理。
具体地，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在沟槽10内填充形成第一填充层11。在一些实施方式中，第一填充层11可选用与顶部电介质层610相同的材料制备。在一些实施方式中，在选择第一填充层11的制备材料时，应考虑顶部牺牲层620与第一填充层11的刻蚀选择比，例如顶部牺牲层620相对于第一填充层11可选择大于设定值的、较高的刻蚀选择比，从而在后续去除顶部牺牲层620的步骤中，第一填充层11能够被保留。
进一步地，可对填充后的沟槽10的外表面执行诸如研磨速率较低的化学机械抛光工艺(Buffer CMP)的平坦化处理以使填充后的沟槽10具有平坦的外表面15。通过平坦化处理能够更容易地使填充后的沟槽10的外表面15与表面603在Z方向的高度保持一致，有利于后续形成栅极间隙。
步骤S4
图3D是根据本申请一个实施方式制备方法的、形成栅极间隙410后所形成的结构的剖面示意图。
如图3D所示，步骤S4在填充后的沟槽处形成贯穿顶部叠层和叠层结构并延伸至衬底的栅极间隙，其中，在平行于衬底的方向上，栅极间隙的宽度小于所述沟槽宽度可具体为：通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，在填充后的沟槽处10形成贯穿顶部叠层600和叠层结构200并延伸至衬底100的栅极间隙410。
如上所述，栅极间隙410在X方向的宽度W1小于沟槽10在X方向延伸的宽度W2，因此在形成栅极间隙410的工艺步骤后，形成在沟槽10中的第一填充层11还可剩余部分第一填充层13。部分第一填充层13的截面呈围绕栅极间隙410的轴线并具有一定宽度的环形形状。在后续的形成栅极层的步骤中，由于制备顶部牺牲层620相对于制备第一填充层11的材料具有较高的刻蚀选择比，因此凹槽10在Z方向的深度所包括的多个层不会被去除，换言之与剩余部分第一填充层13所对应的诸如顶部牺牲层620或者沉积层不会被去除。进一步地，在本申请的一个实施方式中，沟槽10在Z方向的深度可包括第一电介质层对601，因此第一顶部牺牲层621在后续的形成栅极层的步骤中不会被去除。
图4A是根据本申请一个实施方式制备方法的、形成顶部层间间隙640和牺牲间隙240后所形成的结构的剖面示意图。图4B是根据本申请一个实施方式制备方法的、形成顶部选择栅极层630和栅极层230后所形成的结构的剖面示意图。图4C是根据本申请一个实施方式制备方法的、在栅极间隙410中形成阻隔层430后所形成的结构的剖面示意图。图4D是根据本申请一个实施方式制备方法的、形成栅极间隙结构400后所形成的结构的剖面示意图。
如图4A至图4D所示，根据本申请的一个实施方式，本申请的三维存储器的制备方法1000还包括在叠层结构200中设置栅极层230以及在顶部叠层600中设置顶部选择栅极层630的步骤。设置栅极层230和顶部选择栅极层630的步骤可例如包括：在所述顶部叠层不包括沉积层的情况下经由栅极间隙410去除栅极牺牲层220以形成牺牲间隙240，并经由栅极间隙410去除顶部牺牲层620以形成顶部层间间隙640(不包括第一顶部牺牲层621)；分别在牺牲间隙240内形成栅极层230，在顶部层间间隙640内形成顶部选择栅极层630；以及形成栅极间隙结构400。
或者，根据本申请的另一实施方式，本申请的三维存储器的制备方法1000的设置栅极层230和顶部选择栅极层630的步骤可例如包括：在所述顶部叠层包括沉积层的情况下经由栅极间隙410去除栅极牺牲层220以形成牺牲间隙240，并经由栅极间隙410去除顶部牺牲层620以形成顶部层间间隙640；分别在牺牲间隙240内形成栅极层230，在顶部层间间隙640内形成顶部选择栅极层630；以及形成栅极间隙结构400。
具体地，可将栅极间隙410作为提供刻蚀剂和化学前体的通路，采用例如湿法腐蚀等工艺分别去除顶部牺牲层620(如图2所示)以形成顶部层间间隙640以及叠层结构200中的全部栅极牺牲层220(如图2所示)以形成牺牲间隙，其中待去除的顶部牺牲层620不包括与剩余部分第一填充层13所对应的顶部牺牲层620，在本申请的一个实施方式中，在顶部叠层600不包括沉积层的情况下，待去除的顶部牺牲层620可不包括第一顶部牺牲层621。作为一种选择，在本申请的一个实施方式中，在顶部叠层600包括沉积层的情况下，待去除的顶部牺牲层620包括第一顶部牺牲层621。
可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺分别在牺牲间隙220中形成栅极层230，以及在顶部层间间隙640内形成顶部选择栅极层630。
在本申请的一个实施方式中，栅极层230和顶部选择栅极层630可选用相同的导电材料，在本申请的另一实施方式中，栅极层230和顶部选择栅极层630可选用不相同的导电材料，本申请对此不作限定。栅极层230和顶部选择栅极层630可选用诸如钨(W)、钴(Co)、铜(Cu)或铝(Al)等金属材料中的任意一种或组合。作为一种选择，也可选用掺杂晶体硅或者硅化物中的任意一种或者组合。
顶部叠层中的沉积层或者未被去除的顶部牺牲层620(例如第一顶部牺牲层621)可作为刻蚀停止层，使后续形成三维存储器的位线触点开口的刻蚀操作停止在该层，从而避免用于形成位线触点的开口与用于形成顶部选择栅切口结构的开口相连，降低了三维存储器的位线触点与顶部选择栅切口结构之间因错误连接导致的短路风险，提高了三维存储器的可靠性。
在形成栅极层230和顶部选择栅极层630之后，可通过填充栅极间隙410形成栅极间隙结构400。具体地，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在栅极间隙410中形成第二填充层420。作为一种选择，也可采用溅镀或沉积等方式在在栅极间隙410中填充非晶硅层或多晶硅层以形成第二填充层420。进一步地，在填充过程中，可通过控制栅极间隙填充工艺，在第二填充层420中形成填充间隙以减轻结构应力。
在本申请的一个实施方式中，在形成第二填充层420的步骤之前，三维存储器的制备方法还包括在栅极间隙410的内壁形成阻隔层430。
具体地，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在栅极间隙410的内壁形成阻隔层430。可选择例如氧化物等电介质材料形成阻隔层430，作为一种选择，也可选择与绝缘层210相同的材料形成阻隔层430，例如氧化硅。
图5A是根据本申请一个实施方式制备方法的、形成位线触点606和顶部选择栅切口结构604后所形成的结构的剖面示意图。图5B是根据本申请一个实施方式的制备方法形成位线触点606和顶部选择栅切口结构604后的局部剖面放大示意图。
如图5A和图5B所示，根据本申请的一个实施方式，本申请的三维存储器的制备方法1000还包括在顶部叠层600中设置顶部选择栅切口结构604的步骤。设置顶部选择栅切口结构604的步骤可例如包括：形成贯穿顶部叠层600并与第一开口630在平行于栅极层230的延伸方向具有间距的第三开口650；以及填充第三开口650以形成顶部选择栅切口结构604。
具体地，在三维存储器中顶部选择栅切口结构604用于将三维存储器的块存储器分成更小的存储单位，例如切片存储器。顶部选择栅切口结构604可在平行于衬底100的平面中沿与X方向垂直的Y方向延伸，并形成条形或者波浪形状的截面。
在本申请的一个实施方式中，可通过一次或多次例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，在顶部叠层600中形成贯穿其中并与第一开口630在平行于栅极层230的延伸方向(X方向)具有间距的第三开口650，换言之第三开口650在Z方向延伸，不仅穿透第一顶部牺牲层621和全部的顶部电介质层610，还穿透后续形成的、全部的顶部选择栅极层630。进一步地，还可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在第三开口650中沉积适当的电介质材料以形成顶部选择栅切口结构604。电介质材料可包括任何合适的绝缘材料，例如氧化硅、氮氧化硅、氮化硅、TEOS或掺入氟、碳、氮和氢中的任意一种的氧化硅，或者高介电常数介质材料，例如氧化铪、氧化锆、氧化铝、氧化钽或氧化镧膜，本申请对此不作限定。
随着堆叠层数的增加和单位面积存储密度的提高，存储器单元的各项特征尺寸已接近下限，在常规的三维存储器制备工艺中，在位线触点和顶部选择栅切口结构的制备过程中，由于套刻精度(OVL)可能存在偏移，进而可能导致后续步骤中用于形成位线触点的开口与上述用于形成顶部选择栅切口结构的开口相连，最终导致因上述开口的错误连接出现位线触点与顶部选择栅切口结构之间短路的风险，并最终影响制备的三维存储器的可靠性，导致其可靠性劣化或晶圆测试良率低。
本申请提供一种三维存储器制备方法，通过上述工艺步骤可在顶部选择堆叠层中形成刻蚀停止层(间隔层)，例如在形成栅极层的工艺步骤中不被去除的、且距离衬底最远的第一顶部牺牲层或者在远离衬底的一侧额外沉积的一层，可使形成位线触点开口的刻蚀操作停止在该层，从而避免用于形成位线触点的开口与用于形成顶部选择栅切口结构的开口相连，降低了三维存储器的位线触点与顶部选择栅切口结构之间因错误连接导致的短路风险，提高了三维存储器的可靠性。
具体地，根据本申请的一个实施方式，本申请的三维存储器的制备方法1000还包括在顶部叠层600中设置位线触点606的步骤。设置位线触点606的步骤可例如包括：在第一开口结构602上形成第二开口660；以及采用金属材料填充第二开口660以形成位线触点606，其中，形成第二开口660的刻蚀操作可停止于第一顶部牺牲层621的远离衬底100的一侧。进一步地，还可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在第三开口650中沉积适当的导电材料，例如金属材料，以形成位线触点606。金属材料可选择例如钨(W)、钴(Co)、铜(Cu)、铝(Al)中的任意一种或者组合。
在本申请的一个实施方式中，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，在第一开口结构602上形成第二开口660。如图5B所示，由于套刻精度(OVL)可能存在偏移以及存储器单元的各项特征尺寸已接近下限，第二开口660在X方向的横向延伸范围可能会发生偏移(如图5B所示)，因而不能恰好位于第一开口结构602的正上方。虽然顶部选择栅切口结构604与第一开口结构602在X方向具有一定间距，然而在第二开口660偏移过大的情况下，位线触点606可能会与顶部选择栅切口结构604之间因错误连接导致短路。
在本申请提供的上述三维存储器的制备方法中，通过在顶部叠层600中保留部分顶部牺牲层(例如距离衬底100最远的第一顶部牺牲层621)或者通过在顶部叠层600的远离衬底100的一侧形成沉积层，可使上述形成位线触点606的工艺步骤中，形成第二开口660的刻蚀操作停止在保留的部分顶部牺牲层的上方，从而避免位线触点606与顶部选择栅切口结构604连接造成短路。
再次参考图5A和图5B，本申请的另一方面还提供了一种三维存储器。该三维存储器可采用上述任一制备方法制备。该三维存储器可包括：衬底100、叠层结200、沟道结构300以及顶部选择堆叠层600。
具体地，叠层结构200设置于衬底100上，并包括交替叠置的栅极层230和绝缘层210。沟道结构300贯穿叠层结构200并延伸至衬底100中。顶部选择堆叠层600设置在叠层结构200上，并包括至少一对交替堆叠顶部电介质层610和顶部选择栅极层630。此外，在顶部选择堆叠层600的远离衬底100的最外侧还设置有间隔层。作为一种选择，间隔层可以是第一顶部牺牲层621。作为另一种选择，间隔层也可以是额外沉积在第一顶部牺牲层621的远离衬底100的一侧的沉积层(未示出)。
在本申请的一个实施方式中，沟道结构300包括沿沟道结构300径向由内向外依次设置的沟道填充层350、沟道层330和功能层320。此外，三维存储器还包括设置在沟道结构300上并与沟道层330电连接的沟道插塞340；以及设置在沟道插塞340的上方并贯穿顶部选择堆叠层600的第一开口结构602。第一开口结构602包括第一开口630和形成在第一开口630的内壁上的导电层640，其中导电层640与沟道插塞340电连接。在平行于衬底100的方向上，第一开口结构602的横向尺寸小于沟道结构300顶部的横向尺寸。
在申请提供的三维存储器中，缩小了第一开口结构在X方向延伸的横向尺寸，有利于在三位存储结构中形成在X方向与第一开口结构并列设置的顶部选择栅切口结构。
在本申请的一个实施方式中，三维存储器还包括贯穿顶部选择堆叠层600和叠层结构200并延伸至衬底的栅极间隙结构400，栅极间隙结构400包括依次设置于栅极间隙410内壁的第一填充层13(即，部分第一填充层)、阻隔层430和第二填充层420，其中第一填充层13可在垂直于衬底100的方向(Z方向)穿透第一顶部牺牲层621，并可终止于远离衬底100的最外侧的顶部选择栅极层的上方，或者第一填充层13可在垂直于衬底100的方向(Z方向)穿透沉积层(未示出)。
作为一种选择，顶部电介质层610和第一填充层13可由相同材料制备。作为另一种选择，制备顶部牺牲层620相对于第一填充层13可具有较高的、大于设定值的刻蚀选择比，以去除顶部牺牲层620形成顶部选择栅极层630时保留该第一填充层13。
在本申请的一个实施方式中，三维存储器还包括位线触点606，线触点606包括设置于第一开口结构602上的第二开口660以及设置于第二开口660内的金属填充层，其中金属填充层与顶部选择栅极层630由间隔层彼此间隔开。
在本申请的一个实施方式中，三维存储器还包括贯穿顶部选择堆叠层600并与第一开口结构602具有间距的顶部选择栅切口结构604。
由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。
本申请提供的三维存储器通过在顶部选择堆叠层中设置刻蚀停止层(间隔层)，例如在形成栅极层的工艺步骤中不被去除的、且距离衬底最远的第一顶部牺牲层，或者在第一顶部牺牲层远离衬底的一侧额外形成一层沉积层，可使形成位线触点开口的刻蚀操作停止在该层，从而避免了三维存储器的位线触点与顶部选择栅切口结构之间因错误连接导致的短路风险，提高了三维存储器的可靠性。
尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性。
在制备三维存储器方法的后序工艺中，还包括例如在三维存储器中形成外围电路等步骤。本申请中的实施例和工艺流程仅示出了形成栅极间隙结构的三维存储器的中间体。
以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (14)

1.一种制备三维存储器的方法，其特征在于，所述方法包括：
在衬底上形成叠层结构，并在所述叠层结构上形成顶部叠层；
在所述顶部叠层远离所述衬底的第一侧设置间隔层，并在所述第一侧形成至少穿透所述间隔层的沟槽；
利用第一填充层填充所述沟槽；以及
在填充后的所述沟槽处形成贯穿所述顶部叠层和所述叠层结构并延伸至所述衬底的栅极间隙，
其中，在平行于所述衬底的方向上，所述栅极间隙的宽度小于所述沟槽的宽度。
2.根据权利要求1所述的方法，其中所述顶部叠层包括至少一对交替堆叠的顶部电介质层和顶部牺牲层，其特征在于，
所述间隔层为所述顶部牺牲层中距离所述衬底最远的第一顶部牺牲层，或者所述间隔层为设置于所述第一顶部牺牲层远离所述衬底的一侧的沉积层。
3.根据权利要求2所述的方法，其特征在于，
所述顶部牺牲层相对于所述第一填充层具有大于设定值的刻蚀选择比，以在去除所述顶部牺牲层时保留所述第一填充层。
4.根据权利要求2所述的方法，其特征在于，
采用相同材料制备所述顶部电介质层和所述第一填充层。
5.根据权利要求2所述的方法，所述叠层结构包括交替叠置的栅极牺牲层和绝缘层，其特征在于，所述方法还包括：
经由所述栅极间隙去除除所述第一顶部牺牲层之外的顶部牺牲层以形成顶部层间间隙，并经由所述栅极间隙去除所述栅极牺牲层以形成牺牲间隙，或者在所述顶部叠层包括所述沉积层的情况下，经由所述栅极间隙去除顶部牺牲层以形成顶部层间间隙，并经由所述栅极间隙去除所述栅极牺牲层以形成牺牲间隙；
分别在所述顶部层间间隙和所述牺牲间隙内填充导电材料以形成所述三维存储器的顶部选择栅极层和栅极层；以及
填充所述栅极间隙以形成栅极间隙结构。
6.根据权利要求2至5中任一项所述的方法，其特征在于，在填充后的所述沟槽处形成贯穿所述顶部叠层和所述叠层结构并延伸至所述衬底的栅极间隙之前，所述方法还包括：
形成贯穿所述叠层结构并延伸至所述衬底的沟道孔，并在所述沟道孔内形成沟道结构；以及
在所述顶部叠层的、与所述沟道孔对应的位置形成贯穿所述顶部叠层的第一开口，并在所述第一开口内形成第一开口结构，
其中，所述第一开口的开口尺寸小于沟道孔顶部的开口尺寸。
7.根据权利要求6所述的方法，其特征在于，所述方法还包括：
在所述第一开口结构上形成第二开口；以及
采用金属材料填充所述第二开口以形成位线触点，
其中，形成所述第二开口的刻蚀操作停止于所述第一顶部牺牲层的远离所述衬底的一侧。
8.根据权利要求6所述的方法，其特征在于，在形成所述三维存储器的顶部选择栅极层和栅极层之后，所述方法还包括：
形成贯穿所述顶部叠层、并与所述第一开口在平行于所述栅极层的延伸方向具有间距的第三开口；以及
填充所述第三开口以形成顶部选择栅切口结构。
9.根据权利要求5所述的方法，其特征在于，填充所述栅极间隙以形成栅极间隙结构包括：
在所述栅极间隙的内壁形成阻隔层；以及
利用第二填充层填充所述栅极间隙。
10.一种三维存储器，其特征在于，包括：
衬底；
叠层结构，设置于所述衬底上，并包括交替叠置的栅极层和绝缘层；
沟道结构，贯穿所述叠层结构并延伸至所述衬底中；
顶部选择堆叠层，设于所述叠层结构上，并包括至少一对交替堆叠的顶部电介质层和顶部选择栅极层，其中，所述顶部选择堆叠层还包括设置在远离所述衬底的最外侧的间隔层；以及
栅极间隙结构，贯穿所述顶部选择堆叠层和所述叠层结构，
其中，所述栅极间隙结构包括依次设置于栅极间隙的内壁的第一填充层、阻隔层和第二填充层，所述第一填充层在垂直于所述衬底的方向穿透所述间隔层，并终止于所述最外侧的顶部选择栅极层。
11.根据权利要求10所述的三维存储器，其特征在于，所述三维存储器还包括：
设置在所述沟道结构上并与所述沟道结构的沟道层电连接的沟道插塞；以及
贯穿所述顶部选择堆叠层并与所述沟道插塞电连接的第一开口结构，
其中，在平行于所述衬底的方向上，所述第一开口结构的横向尺寸小于沟道结构顶部的横向尺寸。
12.根据权利要求11所述的三维存储器，其特征在于，所述三维存储器还包括：
位线触点，所述位线触点包括设置于所述第一开口结构上的第二开口，以及设置于所述第二开口内的金属填充层，
其中，所述金属填充层与所述顶部选择栅极层由所述间隔层彼此间隔开。
13.根据权利要求10所述的三维存储器，其特征在于，
所述顶部电介质层和所述第一填充层由相同材料制备。
14.根据权利要求11所述的三维存储器，其特征在于，所述三维存储器还包括：
贯穿所述顶部选择堆叠层，并与所述第一开口结构在平行于所述栅极层的延伸方向具有间距的顶部选择栅切口结构。
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