CN112530975B - 三维存储器及其制备方法 - Google Patents

Abstract

本申请提供了一种三维存储器及其制备方法。制备三维存储器的方法包括：在衬底上交替叠置栅线牺牲层和绝缘介质层以形成叠层结构，并形成穿透叠层结构的沟道孔；以及去除栅线牺牲层以及去除孔壁牺牲层的与栅线牺牲层相对的部分以形成牺牲间隙。根据该制备方法，可缩小三维存储器中存储单元串的沟道孔的关键尺寸，同时还可加大栅极导电层在叠层厚度方向的尺寸，以提高三维存储器的结构密度，降低三维存储器的功耗，提高其编程/擦除的运行速度，并减小栅极导电层自身的电阻，减小栅极漏电流，提高三维存储器的性能。

Description

三维存储器及其制备方法

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器的结构及其制备方法。

背景技术

在三维存储器中，沟道孔的关键尺寸和栅极导电层(GL)在叠层结构的厚度方向的尺寸(栅极导电层的厚度)是影响三维存储器性能的一个重要因素。缩小沟道孔的关键尺寸，可提高三维存储器的结构密度，降低三维存储器的功耗，提高其编程/擦除的运行速度。增大栅极导电层的厚度可减小其自身电阻，减小栅极漏电流，提高三维存储器的性能。

在传统的三维存储器制备工艺中，以三维NAND存储器为例，通常在光刻工艺或刻蚀工艺中实现沟道孔尺寸的缩小。

然而，随着三维存储器中叠层结构的层叠数目越来越多，其制程难度越来越大。一方面，在沟道孔中进行深孔刻蚀(SONO)的难度越来越大，导致难以缩小沟道孔的关键尺寸；另一方面，为适应更高层数的叠层结构，需要压缩栅极导电层的厚度，导致栅极导电层整体电阻急剧增大，进而导致三维存储器的性能下降，可靠性降低。

发明内容

本申请提供了一种可至少部分解决现有技术中存在的上述问题的三维存储器及其制备方法。

本申请一方面提供了一种制备三维存储器的方法，所述方法包括：在衬底上交替叠置栅线牺牲层和绝缘介质层以形成叠层结构，并形成穿透所述叠层结构的沟道孔；在所述沟道孔的内壁上形成孔壁牺牲层；以及去除所述栅线牺牲层以及去除所述孔壁牺牲层的与所述栅线牺牲层相对的部分以形成牺牲间隙。

在一个实施方式中，在所述沟道孔的内壁上形成孔壁牺牲层包括：制备所述孔壁牺牲层的材料与制备所述绝缘介质层的材料不同。

在一个实施方式中，所述孔壁牺牲层与所述栅线牺牲层的刻蚀选择比小于所述绝缘介质层与所述栅线牺牲层的刻蚀选择比。

在一个实施方式中，所述孔壁牺牲层包括氮氧化硅。

在一个实施方式中，所述方法还包括：在所述牺牲间隙内填充导电材料以形成栅极导电层。

在一个实施方式中，在所述牺牲间隙内填充导电材料以形成栅极导电层包括：在所述牺牲间隙内形成导电粘合层，以使所述导电粘合层位于所述栅极导电层与至少一个所述绝缘介质层之间。

在一个实施方式中，所述方法还包括：在所述孔壁牺牲层的表面形成阻隔层；以及在所述阻隔层的表面依次形成存储功能层和沟道层。

在一个实施方式中，去除所述栅线牺牲层以及去除所述孔壁牺牲层的与所述栅线牺牲层相对的部分以形成牺牲间隙的处理停止于所述阻隔层。

在一个实施方式中，所述阻隔层包括高介电常数介质材料。

本申请另一方面提供了一种三维存储器，所述存储器包括：衬底；叠层结构，设置在所述衬底上，并包括沿背离所述衬底的方向交替叠置的栅极导电层和电介质层；以及沟道结构，所述沟道结构贯穿所述叠层结构，其中，所述电介质层包括与所述沟道结构接触的孔壁牺牲层和与所述孔壁牺牲层相连的绝缘介质层，且所述孔壁牺牲层叠置于所述栅极导电层上。

在一个实施方式中，在所述栅极导电层与至少一个所述电介质层之间设置有导电粘合层。

在一个实施方式中，所述导电粘合层与所述电介质层直接接触。

在一个实施方式中，所述孔壁牺牲层与所述绝缘介质层由不同材料形成。

在一个实施方式中，所述孔壁牺牲层包括氮氧化硅。

在一个实施方式中，所述沟道结构包括：沟道孔；阻隔层，设置于所述沟道孔的内壁；存储功能层，设置于所述沟道孔的内壁；沟道层，设置于所述存储功能层的表面；以及沟道填充层，填充于所述沟道孔中。

在一个实施方式中，所述阻隔层为高介电常数介质层。

根据上述的实施方式的制备三维存储器的方法以及三维存储器，通过在形成栅极导电层的步骤中，去除栅线牺牲层的同时去除了孔壁牺牲层的与栅线牺牲层相对的部分，间接缩小了三维存储器中存储单元串的沟道孔的关键尺寸，提高了三维存储器的结构密度，降低了三维存储器的功耗，提高了三维存储器的编程/擦除的运行速度。此外，通过在三维存储器的沟道结构中设置阻隔层(高介电常数介质层)，省略了传统的三维存储器结构中的内壁绝缘介质层231(如图13所示)，加大了栅极导电层在叠层结构的厚度方向的尺寸(栅极导电层的厚度)，使得其整体电阻降低，从而改善了三维存储器的电性能。

附图说明

通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：

图1是根据本申请的一个实施方式的三维存储器的制备方法流程图；

图2至图10是根据本申请的一个实施方式的制备方法的工艺示意图；以及

图11至图14是传统三维存储器的制备方法的示例性工艺示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一侧也可被称作第二侧，第一窗口也可称为第二窗口，反之亦然。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

此外，在本文中，当描述一个部分位于另一部分“上”时，例如“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”并非绝对表示以重力方向为基准位于之上之意，也不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。

还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。

此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。

在制备三维存储器的一个方法中，通常采用如图11至图14所示的步骤制备栅极导电层，具体包括：

如图11所示，可在衬底1上通过例如沉积工艺形成由栅线牺牲层21和绝缘层22交替堆叠的叠层结构2；通过例如干法刻蚀工艺在叠层结构2中形成多个沟道孔3(CH)；通过例如干法刻蚀工艺在叠层结构2中距离沟道孔3一定间距形成栅极间隙4(GLS)，以暴露出栅线牺牲层21和绝缘层22。

如图12所示，可采用例如湿法刻蚀工艺去除叠层结构2的栅线牺牲层21，从而在沟道孔3的周围形成沿叠层结构2的厚度方向的凹凸结构，其中，凹凸结构包括多个凹槽23(叠层结构2中去除栅线牺牲层21后形成的空间)。

如图13所示，可通过例如沉积工艺在凹槽23的内壁形成内壁绝缘介质层231，以形成空间24。进一步地，可采用例如高电介质材料生成内壁绝缘介质层231。

如图14所示，可采用例如沉积工艺在空间24中形成栅极导电层25。此外，在内壁绝缘介质层231与栅极导电层25之间，还可采用例如沉积工艺形成导电粘合层(未示出)。图1是根据本申请的一个实施方式的三维存储器的制备方法1000的流程图。如图1所示，本申请提供一种三维存储器的制备方法1000包括：

S1，在衬底上交替叠置栅线牺牲层和绝缘介质层以形成叠层结构，并形成穿透叠层结构的沟道孔。

S2，在沟道孔的内壁上形成孔壁牺牲层。

S3，去除栅线牺牲层以及去除孔壁牺牲层的与栅线牺牲层相对的部分以形成牺牲间隙。

下面将结合图2至图5详细说明上述制备方法1000的各个步骤的具体工艺。

具体地，图2是根据本申请的一个实施方式的制备方法的、在沟道孔中形成外延层后所形成的结构的剖面示意图。

在衬底上形成叠层结构，在叠层结构中形成沟道孔的步骤S1可例如包括：制备衬底100；在衬底100上形成叠层结构200；以及在叠层结构200中形成沟道孔300，沟道孔300沿叠层厚度方向贯穿叠层结构200并延伸至衬底100中。

衬底100可为半导体衬底，其材料可选择单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可选择绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可选择其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。

叠层结构200用于在其中形成垂直于衬底100方向的存储单元串。如图2所示，在本申请的一个实施方式中，可通过一个或多个薄膜沉积工艺在衬底100的一侧形成叠层结构200，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。叠层结构200可包括多个由栅线牺牲层210和绝缘介质层220交替层叠的叠层，其中栅线牺牲层210将在后续的步骤中被替换为栅极导电层。栅线牺牲层210可以是氮化物层，例如氮化硅。绝缘介质层220可以是氧化物层，例如，氧化硅。

此外，可选择具有高刻蚀选择比的材料分别制备栅线牺牲层210和绝缘介质层220，以确保在后续步骤中为形成栅极导电层而去除栅线牺牲层210时，绝缘介质层220能够不被去除。

进一步地，考虑到制备工艺的限制，绝缘介质层220在去除栅线牺牲层210的步骤中会有少量损失，因此，还可在形成绝缘介质层220的过程中，将绝缘介质层220在叠层结构200的厚度方向的尺寸适量加大。

作为一种选择，叠层结构200还可包括多个子叠层结构，即叠层结构200可仅由单个子叠层(Single deck)结构形成，也可由多个子叠层(Multiple deck)结构依次层叠形成。如图2所示，叠层结构200包括两个子叠层结构201和202。叠层结构中的栅线牺牲层或栅极导电层的层数越多，形成的存储单元串中包括的存储单元就越多，三维存储器的集成度就越高。

再次参考图2，沟道孔300为贯穿叠层结构200并延伸至衬底100中的通孔。可采用例如干法刻蚀工艺形成沟道孔300，使沟道孔300穿过叠层结构200并延伸至衬底100中。在另一些实施方式中，也可在沟道孔300到达衬底100之前停止上述蚀刻工艺，执行后续的冲压工艺以进一步将沟道孔300延伸到衬底100中。

再次参考图2，在本申请的一个实施方式中，制备三维存储器的方法1000还包括在沟道孔300的靠近衬底100的底面形成外延层110，该外延层110可通过选择性外延生长(SEG)工艺形成，例如气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者其任意组合。外延层110可以是外延硅、硅锗、锗、III-V化合物材料、II-VI化合物材料、有机半导体材料和其它适当半导体材料中的至少一种。

图2仅以包括两个子叠层结构的叠层结构200为例描述沟道孔300的设置过程，本领域技术人员可以理解的是，根据本申请的制备方法形成的三维存储器也可仅包括设置有沟道孔的一个叠层结构，或者由设置有沟道孔的多个子叠层结构层叠形成。本申请对此不作限定。

图3是根据本申请的一个实施方式的制备方法的、在沟道孔中形成阻隔层、存储功能层和沟道层后所形成的结构的剖面示意图。图4是图3在A处的放大图。

如图3和图4所示，在本申请的一个实施方式中，制备三维存储器的方法1000还包括在外延层110的远离衬底100的上表面111和沟道孔300的内侧壁上依次形成孔壁牺牲层310、阻隔层320、存储功能层330和沟道层340。

在本申请的一个实施方式中，可通过一个或多个薄膜沉积工艺在沟道孔300的内侧壁和外延层110的上表面111上形成孔壁牺牲层310，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。

孔壁牺牲层310可选择由与制备绝缘介质层220的材料不同的材料制备。作为一种选择，绝缘介质层220可由氧化硅材料制备，孔壁牺牲层310可由氮氧化硅材料制备。

进一步地，孔壁牺牲层310与栅线牺牲层210的刻蚀选择比小于绝缘介质层220与栅线牺牲层210的刻蚀选择比，以确保在后续步骤中采用湿法刻蚀工艺去除栅线牺牲层210时，绝缘介质层220不被去除，而孔壁牺牲层310的与栅线牺牲层210相对的部分被去除(如图6和图7所示)，进而间接缩小三维存储器中沟道孔的关键尺寸(CD)。

在本申请的一个实施方式中，可通过一个或多个薄膜沉积工艺在沟道孔300内孔壁牺牲层310的表面形成阻隔层320。作为一种选择，阻隔层320可由高介电常数材料制备，例如，包括但不限于氧化铝、氧化铪、氧化镧、氧化钇和氧化钽中的至少一种。阻隔层320可将后续形成的沟道结构与栅极导电层隔离，有效防止漏电产生。此外，在制备三维存储器的方法中，后续去除栅线牺牲层210的处理可停止于阻隔层320背离沟道孔300的一侧。

存储功能层330可包括在阻隔层320的靠近沟道孔300的轴线的表面上依次层叠的阻挡层331、电荷存储层332以及隧穿层333。

在本申请的一个实施方式中，存储功能层330可为ONO叠层，ONO(Oxide-Nitride-Oxide)叠层即氧化物、氮化物和氧化物的叠层。可通过例如原子层沉积的方法依次沉积氧化物、氮化物和氧化物的叠层形成存储功能层330。

在一些实施方式中，可通过一个或多个薄膜沉积工艺在遂穿层333靠近沟道孔300的轴线的表面上直接形成多晶硅沟道层340，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。在一些实施方式中，也可采用例如化学气相沉积(CVD)方法先在沟道孔300中形成非晶硅层(未示出)，然后在后续的工艺步骤中，使非晶硅层通过结晶工艺形成多晶硅沟道层340。

图5是根据本申请的一个实施方式的制备方法的、去除栅线牺牲层后所形成的结构的剖面示意图。

进一步地，如图5所示，在本申请的一个实施方式中，沟道孔300的剩余空间还可部分或者全部填充沟道填孔层350，该沟道填孔层350可包括电介质材料，例如氧化硅。作为一种选择，在填充过程中，还可通过控制沟道填充工艺，在沟道填充层中形成多个绝缘间隙以减轻结构应力。此外，还可在沟道孔300的顶部(远离衬底100)形成沟道插塞360。沟道插塞360的材料可选用与多晶硅沟道层340相同的材料制备，例如p型掺杂的多晶硅等。沟道插塞360的一侧可电联接沟道层340，另一侧可电联接例如后段制程互连结构(Array BEOL)，并基于后段制程互连结构电联接外围电路晶圆。

再次参考图3和图4，在沟道孔300中，沟道填孔层350、沟道层340、隧穿层333、电荷存储层332、阻挡层331、阻隔层320和填孔牺牲层310从沟道孔300的轴线朝向内侧壁径向依次布置。

在沟道孔300中，沟道插塞360、沟道填孔层350、沟道层340、隧穿层333、电荷存储层332、阻挡层331、阻隔层320和填孔牺牲层310共同组成三维存储器的沟道结构。

图6是根据本申请的一个实施方式的制备方法的、在叠层结构中形成沟道结构后所形成的结构的局部剖面示意图。图7是根据本申请的一个实施方式的制备方法的、在叠层结构中去除孔壁牺牲层的一部分和栅极牺牲层形成牺牲间隙后所形成的结构的局部剖面示意图。图8是根据本申请的一个实施方式的制备方法的、去除栅极导电层的步骤前、后的三维存储器中存储单元串的沟道孔的俯视图。图9是根据本申请的一个实施方式的在牺牲间隙中形成栅极导电层后所形成的结构的局部剖面示意图。

在本申请的一个实施方式中，制备三维存储器的方法1000还包括在叠层结构200中形成栅极导电层240。

可采用例如光刻、干法刻蚀等工艺，在叠层结构200中与沟道孔300间隔一定距离形成栅极间隙400(如图5所示)，其中，栅极间隙400可在叠层结构200中沿叠层厚度方向贯穿叠层结构200并延伸至衬底100中。

具体地，可将栅极间隙400作为提供刻蚀剂和化学前体的通路，采用例如湿法腐蚀等工艺去除叠层结构200中的全部的栅线牺牲层210。

在这一步骤中，孔壁牺牲层310与栅线牺牲层210的刻蚀选择比小于绝缘介质层220与栅线牺牲层210的刻蚀选择比制备孔壁牺牲层310和栅线牺牲层210的材料具有预定的较高的刻蚀选择比，，因此，如图7所示，在采用例如湿法腐蚀等工艺去除全部的栅线牺牲层210的过程中，绝缘介质层220不会被去除，而孔壁牺牲层310的、与栅线牺牲层210相连的一部分311(如图6所示)会被去除，以形成牺牲间隙230。因此，牺牲间隙230与栅线牺牲层210相比，在平行于绝缘介质层220的表面的方向上相对于沟道结构凹陷了Ynm，因而，使得三维存储器中存储单元串的沟道孔的关键尺寸CD间接变小。换言之，如图7和图8所示，初始三维存储器中存储单元串的沟道孔的关键尺寸CD的数值为Z，之后，在形成栅极导电层的步骤中，去除栅线牺牲层210的同时去除了孔壁牺牲层的一部分311，间接使得存储单元串的沟道孔的关键尺寸CD的数值变为Z-2Y。

进一步地，由于绝缘介质层220与栅线牺牲层210的刻蚀选择比大于孔壁牺牲层310与栅线牺牲层210的刻蚀选择比，所以在上述步骤中，绝缘介质层220基本没有被去除，孔壁牺牲层310的、与绝缘介质层220相连的一部分312受到绝缘介质层220的保护也基本没有被去除。需要说明的是，在刻蚀孔壁牺牲层310期间，与绝缘介质层220侧面接触的孔壁牺牲层310可能也会受到一定程度的刻蚀，只要保证与绝缘介质层220接触的孔壁牺牲层310不被刻穿，避免后续上下相邻两层栅极导电层接触即可。

此外，考虑到制备工艺的限制，绝缘介质层220在去除栅线牺牲层210的步骤中会有少量损失，因此还可在形成绝缘介质层220的过程中，将绝缘介质层220在叠层结构200的厚度方向的尺寸适量加大。

进一步地，去除叠层结构200中的全部的栅线牺牲层210和孔壁牺牲层310的一部分311的处理可停止于阻隔层320背离沟道孔300的一侧。

与传统的三维存储器的制备方法相比，本申请提供的三维存储器的制备方法在形成栅极导电层的步骤中，去除栅线牺牲层的同时去除了孔壁牺牲层的、与栅线牺牲层相连的一部分，间接缩小了三维存储器中存储单元串的沟道孔的关键尺寸，因此，提高了三维存储器的结构密度，降低了三维存储器的功耗，提高了三维存储器的编程/擦除的运行速度。

如图9所示，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙230(如图7所示)中形成栅极导电层240。栅极层240可选用导电材料，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。

进一步地，制备三维存储器的方法1000还包括在栅极导电层240与至少一个绝缘介质层220之间形成导电粘合层(未示出)。采用例如CVD、PVD、ALD或其任何组合的沉积工艺在已形成的牺牲间隙中形成导电粘合层。导电粘合层可加强栅极导电层240与绝缘介质层220之间的连接，可选择能够阻挡金属离子扩散并且具有导电性的材料制备，例如氮化钛(TiN)、氮化铊(TaN)或其组合等。在一些实施方式中，导电粘合层可与绝缘介质层220和阻隔层320分别直接接触。在一些实施方式中，导电粘合层可以是多层结构。

如图13所示，在传统的三维存储器制备工艺中，在绝缘层22与栅极导电层25之间还设置有内壁绝缘介质层231。内壁绝缘介质层231占据了一定的空间，限制了每个栅极导电层在叠层结构厚度方向的尺寸(栅极导电层的厚度)，导致每个栅极导电层的电阻较大，从而影响三维存储器的电性能。

本申请通过在沟道孔中设置阻隔层(高介电常数介质层)，可有效地防止存储功能层中的电荷扩散到栅极导电层中，以及防止栅极导电层中的电荷扩散到存储功能层中。另一方面，阻隔层可提高栅极导电层与存储功能层之间的介电常数，增强栅极的控制能力。同时，通过在沟道孔中设置阻隔层，代替了在叠层结构中设置锯齿形分布的栅极介质层，在牺牲间隙230中无需形成覆盖绝缘介质层220的阻隔层，增大了每个栅极导电层的厚度，进而使每个栅极导电层的电阻减小，优化三维存储器的电性能。

如图10所示，本申请另一方面还提供一种三维存储器结构。具体地，三维存储器结构包括衬底100、叠层结构200和沟道结构。叠层结构200设置在衬底100上，包括交替叠置的栅极导电层240和电介质层250。沟道结构贯穿叠层结构200，包括形成在沟道孔300中以填充沟道孔300的阻隔层320、存储功能层330和沟道层340。电介质层250包括靠近沟道结构的孔壁牺牲层312和与孔壁牺牲层312相连的绝缘介质层220。

在一个实施方式中，在栅极导电层240与至少一个电介质层250之间设置有导电粘合层。

在一个实施方式中，阻隔层320为高介电常数介质层。

在一个实施方式中，孔壁牺牲层312与绝缘介质层220由不同材料制备。

在一个实施方式中，孔壁牺牲层312由包括氧化物的复合材料制备。

在一个实施方式中，叠层结构200包括至少一个子叠层结构。

由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。

尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性。

在制备三维存储器方法的后序工艺中，还包括例如在三维存储器中形成导电通道(CT)的步骤。本申请中的实施例和工艺流程仅示出了形成栅极导电层的叠层结构。

本申请提供的三维存储器，在沟道孔中设置有阻隔层(高介电常数介质层)，并通过在形成栅极导电层的步骤中，去除栅线牺牲层的同时去除了孔壁牺牲层的、与栅线牺牲层相连的一部分，间接缩小了三维存储器中存储单元串的沟道孔的关键尺寸，因此，提高了三维存储器的结构密度，降低了三维存储器的功耗，提高了三维存储器的编程/擦除的运行速度。同时，通过在沟道孔中设置阻隔层，代替了在叠层结构中设置的、锯齿形分布的栅极介质层，增大了每个栅极导电层在叠层结构厚度方向的尺寸，进而可使每个栅极导电层的电阻减小，优化三维存储器的电性能。

以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (15)

1.一种制备三维存储器的方法，其特征在于，所述方法包括：

在衬底上交替叠置栅线牺牲层和绝缘介质层以形成叠层结构，并形成穿透所述叠层结构的沟道孔；

在所述沟道孔的内壁上形成孔壁牺牲层；以及

同时去除所述栅线牺牲层以及所述孔壁牺牲层的与所述栅线牺牲层相对的部分以形成牺牲间隙，

其中，所述孔壁牺牲层与所述栅线牺牲层的刻蚀选择比小于所述绝缘介质层与所述栅线牺牲层的刻蚀选择比；以及

在形成所述叠层结构的步骤中，所述绝缘介质层在所述叠层结构的厚度方向的尺寸被加大，以减少其在去除所述栅线牺牲层过程中的损失。

2.根据权利要求1所述的方法，其特征在于，在所述沟道孔的内壁上形成孔壁牺牲层包括：

制备所述孔壁牺牲层的材料与制备所述绝缘介质层的材料不同。

3.根据权利要求1或2所述的方法，其特征在于，所述孔壁牺牲层包括氮氧化硅。

4.根据权利要求1所述的方法，其特征在于，所述方法还包括：

在所述牺牲间隙内填充导电材料以形成栅极导电层。

5.根据权利要求4所述的方法，其特征在于，在所述牺牲间隙内填充导电材料以形成栅极导电层包括：

在所述牺牲间隙内形成导电粘合层，以使所述导电粘合层位于所述栅极导电层与至少一个所述绝缘介质层之间。

6.根据权利要求1所述的方法，其特征在于，所述方法还包括：

在所述孔壁牺牲层的表面形成阻隔层；以及

在所述阻隔层的表面依次形成存储功能层和沟道层。

7.根据权利要求6所述的方法，其特征在于，去除所述栅线牺牲层以及去除所述孔壁牺牲层的与所述栅线牺牲层相对的部分以形成牺牲间隙的处理停止于所述阻隔层。

8.根据权利要求6所述的方法，其特征在于，所述阻隔层包括高介电常数介质材料。

9.一种基于权利要求1所述的方法制备的三维存储器，其特征在于，包括：

衬底；

叠层结构，设置在所述衬底上，并包括沿背离所述衬底的方向交替叠置的栅极导电层和电介质层；以及

沟道结构，所述沟道结构贯穿所述叠层结构，

其中，所述电介质层包括与所述沟道结构接触的孔壁牺牲层和与所述孔壁牺牲层相连的绝缘介质层，且所述孔壁牺牲层叠置于所述栅极导电层上。

10.根据权利要求9所述的存储器，其特征在于，在所述栅极导电层与至少一个所述电介质层之间设置有导电粘合层。

11.根据权利要求10所述的存储器，其特征在于，所述导电粘合层与所述电介质层直接接触。

12.根据权利要求9所述的存储器，其特征在于，所述孔壁牺牲层与所述绝缘介质层由不同材料形成。

13.根据权利要求12所述的存储器，其特征在于，所述孔壁牺牲层包括氮氧化硅。

14.根据权利要求9所述的存储器，其特征在于，所述沟道结构包括：

沟道孔；

阻隔层，设置于所述沟道孔的内壁；

存储功能层，设置于所述阻隔层的表面；

沟道层，设置于所述存储功能层的表面；以及

沟道填充层，填充于所述沟道孔中。

15.根据权利要求14所述的存储器，其特征在于，所述阻隔层为高介电常数介质层。

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