CN115036292A - 三维存储器、制备方法及存储系统 - Google Patents

三维存储器、制备方法及存储系统 Download PDF

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CN115036292A CN202210609905.3A CN202210609905A CN115036292A CN 115036292 A CN115036292 A CN 115036292A CN 202210609905 A CN202210609905 A CN 202210609905A CN 115036292 A CN115036292 A CN 115036292A
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张坤
吴林春
周文犀
夏志良
霍宗亮
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Yangtze Memory Technologies Co Ltd
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Abstract

本申请提供一种三维存储器、制备方法及存储系统，存储器包括：叠层结构包括多个阶梯台阶，每个阶梯台阶包括绝缘层和设置于绝缘层上的栅极层，栅极层包括在垂直于第一方向的平面中相邻分布的栅极导体层和栅极介质层，第一方向为叠层结构的堆叠方向；连接结构覆盖对应的阶梯台阶的栅极介质层的部分表面，并与栅极导体层在第二方向位于栅极介质层外侧的部分电连接，第二方向垂直于第一方向；字线接触沿第一方向至少延伸至连接结构的连接导通层，并通过连接结构与对应的栅极导体层电连接。字线接触位于栅极介质层的部分表面，并通过位于对应阶梯台阶的连接结构与对应的栅极导体层电连接，可避免不同的栅极层之间的字线桥接，提高三维存储器的可靠性。

Description

三维存储器、制备方法及存储系统
技术领域
本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器的结构、一种三维存储器的制备方法以及一种存储系统。
背景技术
三维存储器包括由栅极层和绝缘层交替堆叠形成的叠层结构，其中位于叠层结构中台阶区的字线接触可实现栅极与外部电路的电连接。
随着三维存储器集成度的提高，堆叠层数的增加，字线接触的最大深度日益加深，因而在形成填充字线接触的接触孔的过程中极易造成对应的栅极层被穿通。
因此，如何在不影响三维存储器整体性能的前提下，实现字线接触与栅极层的有效电连接是目前亟待解决的问题。
发明内容
本申请提供可至少部分地解决相关技术中存在的上述问题的三维存储器、制备方法及存储系统。
本申请一方面提供一种三维存储器，所述存储器包括：叠层结构，包括多个阶梯台阶，每个所述阶梯台阶包括绝缘层和设置于所述绝缘层上的栅极层，其中所述栅极层包括在垂直于第一方向的平面中相邻分布的栅极导体层和栅极介质层，所述第一方向为所述叠层结构的堆叠方向；连接结构，覆盖对应的所述阶梯台阶的所述栅极介质层的部分表面，并与所述栅极导体层在第二方向位于所述栅极介质层外侧的部分电连接，所述第二方向垂直于所述第一方向；以及字线接触，沿所述第一方向至少延伸至所述连接结构的连接导通层，并通过所述连接结构与对应的所述栅极导体层电连接。
在一个实施方式中，所述存储器还包括沿所述第一方向贯穿所述叠层结构的栅线缝隙结构，多个所述栅线缝隙结构在所述第二方向间隔分布；位于相邻的两个所述栅线缝隙结构之间的所述栅极介质层包括顶面、与所述顶面相邻且在所述第二方向相对的两个侧面；以及所述连接结构覆盖对应的所述阶梯台阶的所述栅极介质层的所述顶面和所述侧面。
在一个实施方式中，所述栅线缝隙结构包括栅线缝隙和填充于所述栅线缝隙的缝隙填充介质层，其中，所述栅极导体层在第二方向位于所述栅极介质层外侧的部分在所述第二方向的长度D1满足：20nm≤D1≤D2/2，其中，D2为所述栅线缝隙在所述第二方向的宽度。
在一个实施方式中，所述连接结构覆盖所述顶面的部分在所述第一方向的厚度H1满足：H1≥1.1×H2，其中，H2为所述栅极介质层在所述第一方向的厚度。
在一个实施方式中，所述叠层结构被划分为存储阵列区和包括多个所述阶梯台阶的台阶区，其中，所述栅极导体层位于所述存储阵列区和所述台阶区，所述栅极介质层位于所述台阶区。
在一个实施方式中，所述存储器还包括：位于所述存储阵列区、并沿所述第一方向贯穿所述叠层结构的沟道结构，其中，所述栅极导体层位于所述存储阵列区的部分位于所述栅极介质层与所述沟道结构之间，并位于相邻的所述沟道结构之间，且与所述沟道结构连接。
在一个实施方式中，所述连接结构由外向内依次包括绝缘包裹层、连接导通层和连接结构填充层。
在一个实施方式中，所述存储器还包括：第一半导体层；以及沟道结构，所述沟道结构的沟道层沿所述第一方向贯穿所述叠层结构、并延伸至所述第一半导体层。
在一个实施方式中，所述沟道层沿所述第一方向包括第一区域和第二区域，所述第一区域包括所述沟道层延伸至所述第一半导体层内以及临近所述第一半导体层的部分，所述第二区域位于所述第一区域背离所述第一半导体层的一侧，其中，所述第一区域的导电杂质掺杂浓度大于所述第二区域的导电杂质掺杂浓度。
在一个实施方式中，所述存储器还包括：第二半导体层；沟道结构，所述沟道结构的沟道层沿所述第一方向贯穿所述叠层结构、并延伸穿过所述第二半导体层，其中，所述第二半导体层与所述沟道层的侧面部分连接。
在一个实施方式中，所述存储器还包括沟道结构，所述沟道结构包括：沿所述第一方向贯穿所述叠层结构的沟道孔，位于所述沟道孔的底部的外延层，位于所述沟道孔的内壁及所述外延层上的功能层，以及位于所述功能层的表面、并贯穿所述功能层与所述外延层连接的沟道层。
在一个实施方式中，所述叠层结构包括多个存储阵列区和多个台阶区，沟道结构位于所述存储阵列区内，每个所述存储阵列区对应至少一个台阶区，所述至少一个台阶区位于对应的所述存储阵列区的中部，以将对应的所述存储阵列区分割为至少两个子存储阵列区；或者，所述至少一个台阶区位于对应的所述存储阵列区的侧边。
在一个实施方式中，所述存储器还包括：位于所述阶梯台阶处的至少一个虚拟沟道结构，其中，所述虚拟沟道结构至少贯穿对应的所述阶梯台阶。
本申请另一方面提供一种三维存储器的制备方法，所述方法包括：交替堆叠绝缘层和栅极牺牲层以形成初始叠层结构；在所述初始叠层结构的台阶区形成多个初始阶梯台阶，在每个所述初始阶梯台阶中暴露所述栅极牺牲层的上表面的一部分；在所述栅极牺牲层的暴露的上表面上形成连接牺牲结构，所述连接牺牲结构包括连接牺牲层；形成贯穿所述初始叠层结构的栅线缝隙，经由第一栅线缝隙，去除第一栅极牺牲层临近所述第一栅线缝隙的一部分，以形成第一凹槽，并去除所述连接牺牲层，以形成连接牺牲空隙，其中所述第一栅线缝隙为所述栅线缝隙位于所述台阶区的部分，以及所述第一栅极牺牲层为所述栅极牺牲层位于所述台阶区的部分；以及栅极导体层位于所述台阶区的第一部分，所述第一部分与所述连接结构连接。
在一个实施方式中，所述存储器沿第三方向划分为存储阵列区和所述台阶区，所述栅线缝隙沿所述第三方向延伸穿过所述存储阵列区和所述台阶区，所述第三方向为所述初始阶梯台阶的延伸方向，其中形成所述连接牺牲空隙以及形成所述第一凹槽包括：形成覆盖第二栅线缝隙的封闭层，其中所述第二栅线缝隙为所述栅线缝隙位于所述存储阵列区的部分；以及经由所述第一栅线缝隙，去除所述连接牺牲层临近所述第一栅线缝隙的一部分，以形成第二凹槽，其中沿第一方向所述第二凹槽的开口尺寸大于所述第一凹槽的开口尺寸，所述第一方向为所述初始叠层结构的堆叠方向；采用凹槽填充层填充所述第一凹槽和所述第二凹槽；去除部分所述凹槽填充层，以暴露剩余的所述连接牺牲层；去除剩余的所述连接牺牲层，以形成所述连接牺牲空隙；以及去除剩余的所述凹槽填充层，以暴露所述第一凹槽。
在一个实施方式中，所述第二凹槽的所述开口尺寸大于或等于所述第一凹槽的所述开口尺寸的1.1倍。
在一个实施方式中，所述第一凹槽在第二方向的延伸长度D12满足：20nm≤D12≤D2/2，；以及所述第二凹槽在所述第二方向的延伸长度D11满足：20nm≤D11≤D2/2，其中，D2为所述栅线缝隙在所述第二方向的宽度；以及所述第二方向垂直于所述第三方向和所述第一方向。
在一个实施方式中，所述方法还包括：在形成所述连接牺牲结构之前，所述方法还包括：在所述阶梯台阶的表面形成氧化物垫层；以及在所述氧化物垫层与每个所述栅极牺牲层的暴露的上表面对应的部分上，形成连接牺牲结构；以及在去除所述连接牺牲层之后，所述方法还包括：去除所述氧化物垫层，以形成所述连接牺牲空隙。
在一个实施方式中，所述方法还包括：去除所述封闭层，并经由所述第二栅线缝隙，去除所述栅极牺牲层位于所述存储阵列区的第二栅极牺牲层，以形成栅极牺牲空隙；以及在所述栅极牺牲空隙内形成所述栅极导体层位于所述存储阵列区的部分，其中，所述第一栅极牺牲层保留的部分作为栅极介质层。
在一个实施方式中，在去除所述封闭层之前，所述方法还包括：经由所述第一栅线缝隙，在所述连接牺牲空隙的内壁以及剩余的所述凹槽填充层的表面形成保护层；以及在形成所述栅极牺牲空隙之后，所述方法还包括：去除所述保护层。
在一个实施方式中，所述方法还包括：在形成所述连接结构的同时，形成所述栅极导体层。
在一个实施方式中，所述方法还包括：形成在所述第一方向延伸的字线接触孔，所述字线接触孔至少延伸至所述导电材料位于所述连接结构中的部分；以及填充所述字线接触孔，以形成与所述连接结构电连接的字线接触。
在一个实施方式中，所述方法还包括：形成沿第一方向贯穿所述初始叠层结构、并延伸至初始衬底的沟道孔，其中所述第一方向为所述初始叠层结构的堆叠方向；在所述沟道孔的内壁上依次形成功能层和沟道层；去除所述初始衬底，并暴露延伸至所述初始衬底中的所述功能层；去除暴露的所述功能层，以暴露与去除的所述功能层对应的所述沟道层；以及形成第一半导体层，所述第一半导体层覆盖暴露的所述沟道层。
在一个实施方式中，在暴露与去除的所述功能层对应的所述沟道层之后，所述方法还包括：对暴露的所述沟道层进行掺杂。
在一个实施方式中，所述方法还包括：在初始衬底上形成所述初始叠层结构，所述初始衬底包括衬底牺牲层；形成沿第一方向贯穿所述初始叠层结构、并延伸穿过所述初始衬底牺牲层的沟道孔，其中所述第一方向为所述初始叠层结构的堆叠方向；在所述沟道孔的内壁上依次形成功能层和沟道层；去除所述衬底牺牲层形成衬底空隙，并经由所述衬底空隙，去除暴露在所述衬底空隙中的所述功能层的部分侧面，以暴露与去除的所述功能层对应的所述沟道层；以及填充所述衬底空隙，形成延伸穿过暴露的所述沟道层的第二半导体层。
在一个实施方式中，所述方法还包括：形成沿第一方向贯穿所述初始叠层结构的沟道孔，其中所述第一方向为所述初始叠层结构的堆叠方向；在所述沟道孔的底部形成外延层；在所述沟道孔的内壁和所述外延层的表面上形成初始功能层；去除所述初始功能层位于所述外延层表面的部分，以形成功能层并暴露部分所述外延层；以及在所述功能层的表面和暴露的所述外延层的表面上形成与所述外延层连接的沟道层。
在一个实施方式中，所述连接牺牲结构还包括包裹所述连接牺牲层的绝缘包裹层，其中采用导电材料填充所述连接牺牲空隙，以形成连接结构包括：在所述连接牺牲空隙的内壁上，形成所述连接导通层；以及采用所述导电材料填充所述连接牺牲空隙剩余的空间，以形成所述连接结构。
在一个实施方式中，所述初始叠层结构包括多个存储阵列区和多个台阶区，沟道结构形成于所述存储阵列区内，每个所述存储阵列区对应至少一个台阶区，所述方法还包括：将所述至少一个台阶区设置于对应的所述存储阵列区的中部，以将对应的所述存储阵列区分割为至少两个子存储阵列区；或者将所述至少一个所述台阶区设置在对应的所述存储阵列区的侧边。
在一个实施方式中，所述方法还包括：在所述初始阶梯台阶处形成至少一个虚拟沟道孔；以及采用虚拟沟道介质层填充所述虚拟沟道孔，其中，所述虚拟沟道孔至少贯穿对应的所述初始阶梯台阶。
本申请又一方面提供一种存储系统，所述存储系统包括：控制器及本申请一方面中任一项所述的存储器，所述控制器耦合至所述存储器，且用于控制所述存储器存储数据。
在一个实施方式中，所述存储器包括三维NAND存储器和三维NOR存储器中的至少一种。
根据本申请至少一个实施方式提供的三维存储器、制备方法及存储系统，三维存储器的栅极层包括同层相邻分布的栅极介质层和栅极导体层，通过在对应阶梯台阶的栅极介质层的部分表面设置连接结构，该连接结构可与栅极导体层位于台阶区的部分连接，因而每个字线接触可沿堆叠方向至少延伸至连接结构的连接导通层，并通过连接结构实现与对应的栅极导体层电连接，从而防止不同的栅极层之间的字线桥接(即，不同栅极层之间发生短路)，提高了三维存储器的可靠性。
此外，根据本申请至少一个实施方式，初始叠层结构中的栅极牺牲层仅有部分被去除，去除部分用于形成栅极导体层，因而可减少形成栅极层(可理解为形成栅极导体层)工艺所需的诸如刻蚀、填充和热处理等过程带来的应力变形和晶圆翘曲等问题，提高了三维存储器的整体性能。
另外，本申请至少一个实施方式提供的三维存储器及其制备方法、存储系统，可在三维存储器台阶区的阶梯台阶上设置至少一个虚拟沟道结构，该虚拟沟道结构可至少贯穿其对应的阶梯台阶。一方面，在虚拟沟道结构包括半导体材料层的情况下，因为台阶区仅包括栅极介质层和绝缘层，因而无需考虑因形成虚拟沟道孔产生过刻蚀，而导致栅极层之间通过形成在虚拟沟道孔中的半导体材料层发生的字线桥接；另一方面，考虑到初始叠层结构中的栅极牺牲层仅有部分被去除，因而仅需要较少数量的虚拟沟道结构为去除栅极牺牲层的操作提供结构支撑。进一步地，基于上述原因，本申请至少一个实施方式提供的虚拟沟道结构还可适当改变其设置在台阶区的位置和数量，以更适于三维存储器的不同架构。
此外，根据本申请至少一个实施方式，可调整三维存储器中位于台阶区的栅线缝隙结构的数量，以及连接结构的厚度与栅极介质层的厚度之间的比例，从而调整连接结构的电阻，其中连接结构的厚度可理解为连接结构覆盖栅极介质层顶面的部分沿叠层结构的堆叠方向的尺寸。
附图说明
通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本申请的其它特征、目的和有益效果将会变得更加明显。在附图中：
图1是根据本申请一个实施方式的三维存储器的俯视图；
图2A是沿着图1中的线A-A’截取的局部示意性剖面图；
图2B是根据本申请一个实施方式的栅极层的俯视图；
图3A是沿着图1中的线B-B’截取的局部示意性剖面图；
图3B是图3A中的E处的放大示意图；
图4是根据本申请另一实施方式的三维存储器的俯视图；
图5是沿着图4中的线C-C’截取的局部示意性剖面图；
图6是沿着图4中的线D-D’截取的局部示意性剖面图；
图7是根据本申请一个实施方式的三维存储器的局部剖面示意图；
图8是根据本申请另一实施方式的三维存储器的局部剖面示意图；
图9是根据本申请又一实施方式的三维存储器的局部剖面示意图；
图10是根据本申请一个实施方式的、叠层结构的俯视示意图；
图11是根据本申请另一实施方式的、叠层结构的俯视示意图；
图12是根据本申请一个实施方式的三维存储器的制备方法流程图；
图13A至图35B分别是根据本申请一个实施方式的三维存储器的制备方法的工艺示意图；以及
图36是根据本申请一个实施方式的存储系统结构示意图。
具体方式
以下将结合附图对本申请进行详细描述，本文中提到的示例性实施方式仅用于解释本申请，并非用于限制本申请的范围。在说明书全文中，相同的附图标记指代相同的元件。
在附图中，为了便于说明，已稍微调整部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表示近似，而非用作表示程度，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
还应理解，表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。诸如“包括”、“包括有”、“具有”、“具有”和/或“具有有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在或添加。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性”旨在指代示例或举例说明。
另外，在本申请中当使用“连接”、“覆盖”和/或“在…上形成”等表述时，可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出。
除非另外限定，否则本文中使用的所有措辞(包括技术术语和科技术语)均具有与本申请所属领域中普通技术人员的通常理解相同的含义。此外，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义进行解释。
需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。此外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中具有的具体步骤不必限于所记载的顺序，而是可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本申请。
图1是根据本申请一个实施方式的三维存储器1000的俯视图。图2A是沿着图1中的线A-A’截取的局部示意性剖面图。图2B是根据本申请一个实施方式的栅极层230的俯视图。图3A是沿着图1中的线B-B’截取的局部示意性剖面图。图3B是图3A中E处的放大示意图。图4是根据本申请另一实施方式的三维存储器1000的俯视图。图5是沿着图4中的线C-C’截取的局部示意性剖面图。图6是沿着图4中的线D-D’截取的局部示意性剖面图。
如图1至图6所示，三维存储器1000可包括：叠层结构200、连接结构500以及字线接触700。具体地，叠层结构200可包括多个阶梯台阶201，每个阶梯台阶201包括绝缘层210和位于绝缘层210上的栅极层230，其中栅极层230包括在垂直于第一方向(z方向)的平面中相邻分布的栅极介质层231和栅极导体层232，其中叠层结构200通常通过绝缘层210和栅极层230沿堆叠方向交替堆叠形成，因而第一方向可理解为叠层结构200的堆叠方向。连接结构500覆盖对应的阶梯台阶201的栅极介质层231的部分表面，并与栅极导体层232在第二方向(y方向)位于栅极介质层231外侧的部分连接，第二方向垂直于第一方向。字线接触700沿第一方向至少延伸至连接结构500的连接导通层502，字线接触700通过连接结构500与对应的栅极导体层232电连接。
三维存储器通常包括由栅极层和绝缘层交替堆叠形成的叠层结构，其中位于叠层结构中台阶区的字线接触可实现栅极与外部电路的电连接。随着三维存储器集成度的提高以及堆叠层数的增加，字线接触的接触孔的最大深度日益加深，因而在形成填充字线接触的接触孔的过程中极易造成对应的栅极层被穿通，此外上述过刻蚀的接触孔中填充用于形成字线接触的导电材料之后，会导致不同栅极层之间桥接，从而引发三维存储器的失效。
为了实现字线接触与栅极层的有效电连接，通常可在栅极层的端部设置沿垂直衬底方向突出的增厚部，以使栅极层的端部在与字线接触连接的过程中，不会因为栅极层的厚度过薄而造成穿通。然而，导电的增厚部通常与栅极层在同一步骤中形成，由于增厚部相较于栅极层的厚度过厚，因而很难在该步骤中被充分填充，进而导致字线接触无法通过增厚部实现与栅极层的有效电连接。此外，过大的增厚部还影响了同在台阶区形成的虚拟沟道结构的工艺窗口。
根据本申请至少一个实施方式提供的三维存储器，三维存储器的栅极层可包括同层相邻分布的栅极介质层和栅极导体层，通过在对应阶梯台阶的栅极介质层的部分表面设置连接结构，该连接结构可与栅极导体层位于台阶区的部分连接，因而每个字线接触可沿堆叠方向至少延伸至连接结构的连接导通层，并通过连接结构实现与对应的栅极导体层电连接，可防止不同的栅极层之间的字线桥接，提高了三维存储器的可靠性。
实施例1
具体地，如图1、图2A和图3A所示，在本申请的一个实施方式中，三维存储器沿第三方向(x方向)可具有存储阵列区GB(Giant Block)和台阶区SS(Staircase Structure)，其中台阶区SS可用于形成多个阶梯台阶201，存储阵列区GB可用于形成由多个沟道结构300排列分布组成的存储阵列，其中存储阵列如图1中虚线圈起的椭圆形部分所示)，另外第一方向、第二方向和第三方向彼此垂直。
如图2A和2B所示，在该实施方式中，叠层结构200可包括沿z方向堆叠的绝缘层210和栅极层230形成的多个堆叠层(未示出)。每个堆叠层可包括一个绝缘层210和一个栅极层230，作为一种选择，可在多个堆叠层的端部(可理解为在堆叠层位于台阶区SS的部分)形成多个阶梯台阶201，在每个阶梯台阶201中，栅极层230位于绝缘层210上，以方便与连接结构500实现电连接。栅极层230包括在垂直于z方向的平面中相邻分布的栅极介质层231和栅极导体层232。
作为一种选择，栅极导体层232可位于台阶区SS和存储阵列区GB，栅极介质层231可位于台阶区SS。换言之，栅极导体层232可包括位于台阶区SS的第一部分232-1(图2B中白色椭圆虚线圈起的部分)以及位于存储阵列区GB的第二部分232-2。栅极导体层232与栅极介质层231在垂直于z方向的平面中相邻分布，例如在垂直于z方向的平面中，第一部分232-1在y方向位于栅极介质层231的外侧，并与其相邻。
栅极导体层232可包括导电材料层，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。绝缘层210和栅极介质层231可分别包括例如第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成绝缘层210和栅极介质层231的示例性材料可分别包括氧化硅和氮化硅，绝缘层210可用作隔离堆叠层。此外，叠层结构200的层数不限于图中所示的层数，可根据需要另外设置，例如32层、64层、128层等。
此外，栅极导体层232还包括位于绝缘层210与上述导电材料层之间的壁间介质层(未示出)，作为一种选择，壁间介质层可以是高介电常数介质层。进一步地，栅极导体层232还可包括位于绝缘层210与上述导电材料层之间，或者位于壁间介质层与上述导电材料层之间的粘合层(例如，氮化钛TiN层，未示出)。
如图2A所示，在本申请的一个实施方式中，叠层结构200还可包括隔离层202，用于隔离叠层结构200与衬底(未示出)。隔离层202可包括但不限于诸如氧化硅层等绝缘介质材料层。
随着对三维存储器存储量需求的不断增加，上述存储堆叠层在逐渐增多。叠层结构200可包括采用诸如双堆叠技术或多堆叠技术形成的多个子叠层结构。多个子叠层结构可在垂直于其厚度方向上依次堆叠，以形成叠层结构200，其中每个子叠层结构均可包括多个交替堆叠设置的绝缘层和栅极层。每个子叠层结构的层数可相同，也可不同。在下文中描述的单个叠层结构的内容可完全或部分地适用于由多个子叠层结构形成的叠层结构，因此与其相关或相似的内容不再赘述。
此外，如图2A和2B所示，叠层结构200还可包括贯穿其中的沟道结构300。沟道结构300可包括填充有半导体层和复合电介质层的沟道孔(未示出)，例如依次形成于沟道孔内壁的功能层320和沟道层330。
功能层320可包括依次设置在沟道孔内壁的阻挡层(未示出)、电荷捕获层(未示出)和隧穿层(未示出)。作为一种选择，沟道孔可具有沿z方向贯穿叠层结构200的圆柱形或柱形形状。沟道层330可包括硅，例如非晶硅、多晶硅或单晶硅。沟道层330的材质包括但不限于N型掺杂的多晶硅。与沟道孔类似，功能层320和沟道层330也可具有贯穿叠层结构200的圆柱形或柱形形状。
沟道结构300与多个栅极层230可以串联配置的方式形成三维存储器1000中存储单元的叠层。具体地，在本实施方式中，栅极层230沿x方向可包括两部分，在垂直于z方向的平面中相邻分布的栅极导体层232和栅极介质层231。作为一种选择，栅极导体层232的一部分，例如第一部分232-1，在y方向位于栅极介质层231的外侧，并与其相邻。栅极导体层232的另一部分，例如第二部分232-2，在x方向延伸，并位于栅极介质层231与沟道结构300之间，以及位于相邻的沟道结构300之间，且与沟道结构300连接。
作为一种选择，栅极介质层231可为保留的部分栅极牺牲层(未示出)。通常在制备三维存储器的方法中，可通过去除初始叠层结构(可理解包括由绝缘层和栅极牺牲层交替堆叠形成的叠层)中的栅极牺牲层形成栅极层(可理解为栅极导体层)。在本申请的一个实施方式中，初始叠层结构中的栅极牺牲层仅有部分被去除，去除的部分栅极牺牲层形成的空隙可用于形成栅极导体层，保留的部分栅极牺牲层用于形成栅极介质层，因而可减少形成栅极层工艺所需的诸如刻蚀、填充和热处理等过程带来的应力变形和晶圆翘曲等问题，提高三维存储器的整体性能。
此外，连接结构500可包括绝缘包裹层501、连接导通层502和连接结构填充层505，其中绝缘包裹层501可包括氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个的绝缘介质层。连接导通层502可包括导电材料层，例如由钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合形成。可选地，连接导通层502可包括钨层。连接结构填充层503可为填充介质材料层。
此外，连接结构500还可包括壁间介质层503和粘合层504，壁间介质层503、粘合层504可依次位于绝缘包裹层501与连接导通层502之间，作为一种选择，壁间介质层503可以是高介电常数介质层；以及粘合层504可以例如是氮化钛TiN层。
作为一种选择，连接导通层502的壁间介质层503、粘合层504以及连接导通层502可分别与栅极导体层232的壁间介质层、粘合层以及导电材料层同时形成，并选用相同的材料制备。因而，通过同时形成连接导通层502和栅极导体层232，可减少制备三维存储器的工艺步骤，降低制备三维存储器的工艺成本。
在本申请的一个实施方式中，三维存储器1000还包括栅线缝隙结构400。
结合图1和图2A，栅线缝隙结构400可沿x方向延伸，并沿z方向贯穿叠层结构200。此外，多个栅线缝隙结构400在y方向间隔分布。栅线缝隙结构400可包括栅线缝隙410和填充于栅线缝隙410中的缝隙填充层420。存储器1000可由栅线缝隙结构400分割为多个存储块301。
图3B是图3A中的E处的局部示意性剖面图。
结合图1、图2A和图3B所示，位于相邻两个栅线缝隙结构400之间的栅极介质层231可包括顶面231-1以及在y方向相对的两个侧面231-2和231-3，其中侧面231-2和231-3均与顶面231-1相邻。
连接结构500，或者也可理解为至少连接结构500的连接导通层502，可覆盖对应的阶梯台阶201的栅极介质层231的部分表面，该部分表面为顶面231-1和两个侧面231-2和231-3。覆盖顶面231-1和两个侧面231-2和231-3的连接结构500在y方向与栅极导体层232的第一部分232-1连接。
另外，参考图2A、图3A和图3B，栅线缝隙410可为形成栅极导体层232以及连接结构500的工艺窗口。具体地，栅线缝隙410可作为提供刻蚀剂和化学前体的通路(工艺窗口)，通过采用例如湿法腐蚀等工艺去除初始叠层结构(未示出)中的栅极牺牲层(未示出)和连接牺牲层(未示出)，形成用于容纳栅极导体层232的栅极牺牲空隙(未示出)，以及用于容纳连接结构500的连接牺牲空隙(未示出)。此外通过栅线缝隙410，可对栅极牺牲空隙和连接牺牲空隙进行填充，形成栅极导体层232和连接结构500。
因而，基于栅线缝隙410为形成栅极导体层232以及连接结构500的工艺窗口，可通过合理设计栅线缝隙410的在y方向的延伸尺寸D2与栅极导体层232的第一部分232-1在y方向的长度D1之间的比例，满足上述工艺需求，并优化上述工艺窗口，获得填充性能良好的栅极导体层232。作为一种选择，栅极导体层232的第一部分232-1在y方向的延伸长度D1与栅线缝隙410在y方向的宽度D2可满足：20nm≤D1≤D2/2。
此外，在本申请的一个实施方式中，由于初始叠层结构中的栅极牺牲层仅有部分被去除，因而可调整上述栅线缝隙在例如台阶区SS的数量，以及调整连接导通层502覆盖顶面231-1的部分在z方向的厚度H1与栅极介质层231在z方向的厚度H2之间的比例，从而调整连接结构500的电阻。例如，连接导通层502覆盖顶面231-1的部分在z方向的厚度H1与栅极介质层231在z方向的厚度H2可满足：H1≥1.1×H2。
图7是根据本申请一个实施方式的三维存储器1000的局部剖面示意图。图8是根据本申请另一实施方式的三维存储器1000的局部剖面示意图。图9是根据本申请又一实施方式的三维存储器1000的局部剖面示意图。
如图7至图9所示，本申请至少一个实施方式提供的三维存储器1000还包括衬底100，叠层结构200可位于衬底100上。然而，本领域技术人员应该理解，在未背离本申请教导的情况下，衬底100可根据三维存储器架构的不同而包括的不同的层结构，本申请对此不作限定。例如，衬底100可包括与沟道层330连接的局部结构，该局部结构用于形成导通存储单元工作的电路回路。
作为一种选择，结合图2A和图7，在本申请一个实施方式中，叠层结构200可位于衬底100上，衬底100包括第一半导体层110。沟道层330可沿z方向贯穿叠层结构200、并延伸至第一半导体层110，其中第一半导体层110至少与沟道层330的底面部分连接。
例如，沟道层330可沿z方向贯穿叠层结构200、并延伸至第一半导体层110中，其中第一半导体层110可与沟道层330的底面部分连接，并与沟道层330的侧面部分的一部分连接，该侧面部分的一部分为沟道层330的侧面部分中与底面部分相连的部分。
第一半导体层110可以是高掺杂半导体层。例如，第一半导体层110可掺杂有任何合适的例如N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))，以贡献自由电子并且增加本征半导体的导电性。
此外，在本申请的一个实施方式中，为了实现沟道层330与第一半导体层110之间良好稳定的电连接，提高三维存储器的电性能，可在形成第一半导体层110的步骤之前对暴露的沟道层330进行高掺杂。具体步骤将在下文中阐述。
如图7所示，上述沟道层可沿第一方向至少包括两个具有不同掺杂浓度的区域，例如，沟道层330可具有第一区域333和第二区域334，其中第一区域333包括沟道层330延伸至第一半导体层110内以及临近第一半导体层110的部分，第二区域334位于第一区域333背离第一半导体层110的一侧。两者相比，第一区域333的导电杂质的掺杂浓度大于第二区域334的导电杂质的掺杂浓度。上述设置，可提高沟道层中更临近第一半导体层的部分的导电杂质的掺杂浓度，实现沟道层与第一半导体层之间良好稳定的电连接，提高三维存储器的电性能。
此外，第一半导体层110还包括共源极引出点111，其可例如正对沟道结构，本申请对此不作限定。
作为另一种选择，结合图2A和图8，在本申请一个实施方式中，叠层结构200可位于衬底100上，衬底100包括第二半导体层130。沟道层330可沿z方向贯穿叠层结构200、并延伸穿过第二半导体层130，其中第二半导体层130可与沟道层330的侧面部分连接。
第二半导体层130可以是高掺杂半导体层。例如，第二半导体层130可掺杂有任何合适的例如N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))，以贡献自由电子并且增加本征半导体的导电性。
作为又一种选择，结合图2A和图9，在本申请一个实施方式中，三维存储器同样可包括衬底100，叠层结构200可位于衬底100上，沟道结构300可包括沟道孔310、功能层320、外延层120和沟道层330。沟道孔310沿第一方向贯穿叠层结构200’；外延层120位于沟道孔310的底部；功能层320位于沟道孔310的内壁及外延层120上；以及沟道层330位于功能层320的表面、并贯穿功能层320与外延层120连接。外延层120可以是外延硅、硅锗、锗、III-V化合物材料、II-VI化合物材料、有机半导体材料和其它适当半导体材料中的至少一种。
图10是根据本申请一个实施方式的、叠层结构200的俯视示意图。图11是根据本申请另一实施方式的、叠层结构200的俯视示意图。
如图10和图11所示，根据一些实施方式，叠层结构200可具有多个台阶区01和多个存储阵列区02，每个存储阵列区02对应至少一个台阶区01，其中台阶区01可用于形成多个阶梯台阶，存储阵列区02可用于形成由多个沟道结构排列分布组成的存储阵列，此外还可通过在每个阶梯台阶上形成的字线接触将存储阵列中的栅极层一一对应连接导通。
如图10所示，根据一些实施方式，至少一个台阶区01可设置在叠层结构200的一侧边缘或多侧边缘。如图11所示，根据一些实施方式，至少一个台阶区01可设置在叠层结构200的中部，并且将存储阵列区02分割为至少两个子存储阵列区，本申请对台阶区01和存储阵列区02的相对位置和具体结构不作限定。此外，叠层结构200还可包括用于形成周边电路的外围电路区。
因而，本申请至少一个实施方式提供的三维存储器具有较好的扩展性和兼容性，其可适于不同的三维存储器架构，并且不受叠层结构中堆叠层的层数限制。此外，以上关于衬底的局部结构、台阶区和存储阵列区的分布的描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请关于衬底的局部结构、台阶区和存储阵列区的分布的技术方案并不限于上述技术特征的选定组合而成的技术方案。
根据本申请至少一个实施方式提供的三维存储器，三维存储器的栅极层包括同层相邻分布的栅极介质层和栅极导体层，通过在对应阶梯台阶的栅极介质层的部分表面设置连接结构，该连接结构可与栅极导体层位于台阶区的部分连接，因而每个字线接触可沿叠层结构的堆叠方向至少延伸至连接结构的连接导通层，并通过连接结构实现与对应的栅极导体层电连接，从而防止不同的栅极层之间的字线桥接，提高了三维存储器的可靠性。
此外，根据本申请至少一个实施方式，初始叠层结构中的栅极牺牲层仅有部分被去除，去除部分用于形成栅极导体层，因而可减少形成栅极层(可理解为形成栅极导体层)工艺所需的诸如刻蚀、填充和热处理等过程带来的应力变形和晶圆翘曲等问题，提高了三维存储器的整体性能。
此外，根据本申请至少一个实施方式，可调整三维存储器中位于台阶区的栅线缝隙结构的数量，以及连接结构的厚度与栅极介质层的厚度之间的比例，从而调整连接结构的电阻，其中连接结构的厚度可理解为连接结构覆盖栅极介质层顶面的部分沿叠层结构的堆叠方向的尺寸。
实施例2
下面将结合图4至图6详细说明三维存储器1000在本申请的另一实施方式中的具体结构。
由于在上文中描述的三维存储器1000所涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器中，因此与其相关或相似的内容不再赘述。在下文中将详细描述在本申请的另一实施方式中三维存储器1000所包括的虚拟沟道结构600。
作为一种选择，如图4至图6所示，三维存储器1000还包括虚拟沟道结构600。具体地，三维存储器1000的台阶区SS通常会设置多个虚拟沟道结构600，虚拟沟道结构600可在例如形成三维存储器1000的制备过程中，在去除栅极牺牲层(未示出)以形成栅极导体层232的阶段，为叠层结构200提供有力的结构支撑，防止叠层结构200出现塌陷或破损。
在本申请的一些实施方式中，至少一个虚拟沟道结构600可设置在台阶区SS的阶梯台阶201上，此外虚拟沟道结构600可至少沿z方向贯穿该阶梯台阶201。虚拟沟道结构600包括虚拟沟道孔610和虚拟沟道填充材料层620。虚拟沟道填充材料层620可包括氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个的绝缘介质层，或者也可包括多晶硅等半导体材料层，本申请对制备虚拟沟道填充介质材料层的材料不作限定。
通常在制备虚拟沟道结构600的方法中，可通过诸如刻蚀等工艺形成虚拟沟道孔610，然而随着三维存储器1000集成度的提高以及堆叠层数的增加，虚拟沟道孔610的最大深度日益加深，因而在形成虚拟沟道孔610的过程中极易造成栅极层230的被穿通。
在本申请至少一个实施方式提供的三维存储器中，可在三维存储器1000的台阶区SS的阶梯台阶201上设置至少一个虚拟沟道结构600，此外该虚拟沟道结构600可至少贯穿其对应的阶梯台阶201。一方面，在虚拟沟道结构包括半导体材料层的情况下，因为台阶区仅包括栅极介质层和绝缘层，因而无需考虑因形成虚拟沟道孔产生过刻蚀，而导致的栅极层之间通过形成在虚拟沟道孔中的半导体材料层发生的字线桥接；另一方面，考虑到初始叠层结构中的栅极牺牲层仅有部分被去除，因而仅需要较少数量的虚拟沟道结构为去除栅极牺牲层的操作提供结构支撑。进一步地，基于上述原因，本申请至少一个实施方式提供的虚拟沟道结构还可适当改变其设置在台阶区的位置和数量，以更适于三维存储器的不同架构。
图12是根据本申请一个实施方式的三维存储器的制备方法2000流程图。图13A至图35B分别是根据本申请一个实施方式的三维存储器的制备方法的工艺示意图。
如图12所示，三维存储器的制备方法2000可包括：
S1，交替堆叠绝缘层和栅极牺牲层以形成初始叠层结构。
S2，在初始叠层结构的台阶区形成多个初始阶梯台阶，在每个初始阶梯台阶中暴露栅极牺牲层的上表面的一部分。
S3，在栅极牺牲层的暴露的上表面上形成连接牺牲结构，连接牺牲结构包括连接牺牲层。
S4，形成贯穿初始叠层结构的栅线缝隙，并经由第一栅线缝隙，去除第一栅极牺牲层临近第一栅线缝隙的一部分，以形成第一凹槽，并去除连接牺牲层，以形成连接牺牲空隙，其中第一栅线缝隙为栅线缝隙位于台阶区的部分，以及第一栅极牺牲层为栅极牺牲层位于台阶区的部分。
S5，采用导电材料填充连接牺牲空隙和第一凹槽，以形成连接结构和栅极导体层位于台阶区的第一部分，第一部分与连接结构连接。
下面将结合图13A至图35B详细说明上述制备方法2000的各个步骤在本申请的一个实施方式中的具体工艺。
步骤S1
图13A是根据本申请一个实施方式的、形成初始阶梯台阶201’后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图13B是根据本申请一个实施方式的、形成初始阶梯台阶201’后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。
如图13A和13B所示，步骤S1交替堆叠绝缘层和栅极牺牲层以形成初始叠层结构可例如包括：提供初始衬底(未示出)；交替堆叠绝缘层210和栅极牺牲层220以形成初始叠层结构200’；以及在初始叠层结构200’中形成沟道结构300。
具体地，在本申请的一个实施方式中，初始衬底的制备材料可选择任何适合的半导体材料，例如可为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。进一步地，初始衬底可选择单晶硅。
在本申请的一个实施方式中，初始衬底可例如是复合衬底，用于支撑在其上的器件结构。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺依次设置多个由不同材料制备的层以形成初始衬底。
初始衬底可包括衬底牺牲层，用于后续形成半导体连接层(例如，在后续步骤形成第二半导体层等)。衬底牺牲层可包括单层、多层或合适的复合层。例如，衬底牺牲层可包括氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个。作为一种选择，衬底牺牲层可以是高介电常数介质层，作为另一种选择，衬底牺牲层可包括依次设置的介质层、牺牲层和介质层，其中，介质层可以是氮化硅层，牺牲层可以是氧化硅层。作为另一种选择，衬底牺牲层可包括电介质材料、半导体材料和导电材料中的任意一个或多个。例如，牺牲层可以是单晶硅或多晶硅，具体地，在本申请的一个实施方式中，形成牺牲层的示例性材料可以是多晶硅。
初始衬底的部分区域还可形成经由离子注入或扩散工艺由N型或P型掺杂剂掺杂形成的阱区。掺杂剂可包括磷(P)、砷(As)和锑(Sb)中的任意一种或组合。在本申请的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，进一步地，阱区的掺杂浓度可相同也可不同，本申请对此不作限定。
在形成初始衬底之后，可通过一个或多个薄膜沉积工艺在初始衬底上形成初始叠层结构200’，薄膜沉积工艺可包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺或其任何组合，本申请对此不作限定。
初始叠层结构200’可包括多对彼此交替地堆叠的绝缘层210和栅极牺牲层220。例如，初始叠层结构200可包括64对、128对或多于128对的绝缘层210和栅极牺牲层220。
换言之，初始叠层结构200可包括沿第一方向(z方向)堆叠的栅极绝缘层210和栅极牺牲层220形成的多个初始堆叠层(未示出)。在一些实施方式中，绝缘层210和栅极牺牲层220可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成绝缘层210和栅极牺牲层220的示例性材料可分别包括氧化硅和氮化硅。氧化硅层可用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。随后可刻蚀掉牺牲堆叠层，并用包括导电材料的导体层替换牺牲堆叠层，以形成三维存储器的栅极层。
此外，在形成绝缘层210和栅极牺牲层220之前，可先通过一个或多个薄膜沉积工艺在初始衬底上形成隔离层202，薄膜沉积工艺可包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺或其任何组合，本申请对此不作限定。隔离层202可包括但不限于诸如氧化硅层等绝缘介质材料层。
上文中对单个初始叠层结构的制备方法进行了说明。事实上，随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破工艺极限的限制，也可采用双堆叠技术或多堆叠技术形成通过在叠层结构的堆叠方向上依次堆叠的多个子叠层结构形成初始叠层结构，其中，每个子叠层结构可包括多个交替层叠设置的绝缘层和栅极牺牲层。每个子叠层结构的层数可相同，也可不同。由于在上文中描述的单个初始叠层结构的制备工艺涉及的内容和结构可完全或部分地适用技术效果于在这里描述的包括多个子叠层结构形成的初始叠层结构，因此与其相关或相似的内容不再赘述。然而本领域技术人员可以理解的是，可以在多叠层结构或单叠层结构的基础上进行后续制备工艺。
沟道结构300可包括填充有半导体层和复合电介质层的沟道孔310。通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，可在沟道孔310的内壁上依次形成功能层320和沟道层330。
具体地，在形成初始叠层结构200’之后，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等来形成沟道孔310。沟道孔310可具有贯穿初始叠层结构200’的圆柱形或柱形形状。作为一种选择，沟道孔310可延伸至初始衬底中。
功能层320可包括在沟道孔310的内壁上形成的、以阻挡电荷流出的阻挡层、形成在阻挡层的表面上、以在三维存储器的操作期间存储电荷的电荷捕获层、以及在电荷捕获层的表面上形成的隧穿层。
在一些实施方式中，功能层320可包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施方式中，功能层320可具有不同于ONO配置的结构。例如，功能层320可包括氧化硅层、氮化硅层和另一氧化硅层。沟道层330能够用于输运所需的电荷(电子或空穴)。
然而，本领域技术人员应该理解，在未背离本申请教导的情况下，可根据三维存储器架构的不同而选择在沟道孔的内壁(可理解为沟道孔的侧壁和底面)上形成功能层，或者在沟道孔的内壁(可理解为沟道孔的侧壁)上形成功能层，本申请对此不作限定。
例如，作为一种选择，结合图7、图8和图13A，根据本申请的一个实施方式，可在沟道孔310的侧壁和底面上形成功能层320，并通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在功能层320的隧穿层的表面形成沟道层330。
作为另一种选择，结合图9和图13A，根据本申请的一个实施方式，也可仅在沟道孔310的侧壁上形成功能层320，并通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在功能层320的隧穿层的表面以及例如后续形成的外延层表面上形成沟道层330。
具体地，可首先通过外延生长工艺，在沟道孔310的底部形成外延层120，其中用于外延地生长外延层120的制造工艺可包括但不限于：气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者其任意组合。外延层120可以是外延硅、硅锗、锗、III-V化合物材料、II-VI化合物材料、有机半导体材料和其它适当半导体材料中的至少一种。在形成外延层120之后，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在沟道孔310的内壁以及外延层120的表面形成初始功能层(未示出)，之后可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除初始功能层位于外延层120的表面的部分，并暴露外延层120的一部分表面，可理解，仅在沟道孔310的侧壁上形成功能层320。在形成功能层320后，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在功能层320的隧穿层的表面以及暴露的外延层120表面上形成与外延层120连接的沟道层330。
在一些实施方式中，沟道层330可包括硅，例如多晶硅或单晶硅。沟道层330的材质可包括但不限于N型掺杂的多晶硅。与沟道孔310类似，沟道层330也可贯穿叠层结构200，并具有圆柱形或柱形形状。作为一种选择，沟道层330也可延伸至初始衬底中。
此外，沟道结构300还包括在沟道孔310远离初始衬底的一端(可理解为沟道结构300的顶端)形成的沟道插塞(未示出)。具体地，可采用填充介质层填充沟道孔310。填充介质层可包括氧化介质层，例如氧化硅等。进一步地，在填充过程中，可通过控制沟道填充工艺，在填充介质层中形成多个绝缘间隙以减轻结构应力。然后在填充介质层位于沟道孔310的顶部的部分中形成沟道插塞。沟道插塞的材料可选用与沟道层330相同的材料制备，例如N型掺杂的多晶硅等。沟道插塞与沟道层330电连接。
步骤S2
再次参考图13A和图13B，步骤S2在初始叠层结构的台阶区形成多个初始阶梯台阶，在每个初始阶梯台阶中暴露栅极牺牲层的上表面的一部分可例如包括：去除位于初始叠层结构200’顶面的绝缘层210，以在后续形成的每个初始阶梯台阶201’中，栅极牺牲层220位于绝缘层210的上方，从而可暴露每个初始阶梯台阶201’中栅极牺牲层220的上表面(未示出)的一部分；以及在台阶区SS形成多个初始阶梯台阶201’。
具体地，在本申请的一个实施方式中，在形成沟道结构300后，可将初始叠层结构200’沿第三方向(x方向，也可理解为后续形成的阶梯台阶的延伸方向)划分为两个区域，存储阵列区GB和台阶区SS。台阶区SS可包括多个阶梯台阶状的介电层对(绝缘层210和栅极牺牲层220)形成的初始阶梯台阶201’。
在初始叠层结构200沿z方向堆叠形成的多个初始堆叠层中，通常位于初始叠层结构200中距离初始衬底最远的外侧膜层为栅极绝缘层210。可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除位于上述最外侧的绝缘层210，以使后续形成初始阶梯台阶201’中，栅极牺牲层220可位于每个初始阶梯台阶201’的上表面，从而可暴露每个初始阶梯台阶201’中栅极牺牲层220的上表面(未示出)的一部分。
作为一种选择，可通过对例如初始叠层结构200’的边缘部分执行多个“修整-刻蚀”循环，以使初始叠层结构200’具有一个或多个倾斜的边缘以及比底部(靠近初始衬底)介电层对(可理解为一个初始阶梯台阶201’)要短的顶部(远离初始衬底)介电层对。阶梯形成工艺中可使用任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)。
作为一种选择，在本申请的一些实施方式中，可在形成多个初始阶梯台阶201’之后，形成沟道孔310。作为另一种选择，在一些其他实施方式中，也可在形成多个初始阶梯台阶201’之前形成沟道孔310，本申请对此不作限定。
步骤S3
图14A是根据本申请一个实施方式的、形成覆盖初始阶梯台阶201’的第一覆盖层203后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图14B是根据本申请一个实施方式的、形成覆盖初始阶梯台阶201’的第一覆盖层203后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。图15A是根据本申请一个实施方式的、形成侧壁覆盖层204后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图15B是根据本申请一个实施方式的、形成侧壁覆盖层204后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。图16A是根据本申请一个实施方式的、形成氧化物垫层205后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图16B是根据本申请一个实施方式的、形成氧化物垫层205后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。图17A是根据本申请一个实施方式的、形成连接牺牲层206后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图17B是根据本申请一个实施方式的、形成连接牺牲层206后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。图18A是根据本申请一个实施方式的、形成绝缘包裹层501后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图18B是根据本申请一个实施方式的、形成绝缘包裹层501后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。
如图14A至图18B所示，步骤S3在栅极牺牲层的暴露的上表面上形成连接牺牲结构，连接牺牲结构包括连接牺牲层可例如包括：形成覆盖初始阶梯台阶201’的第一覆盖层203；形成位于每个初始阶梯台阶201’的侧壁的侧壁覆盖层204；形成氧化物垫层205；形成连接牺牲结构500’的连接牺牲层206；以及形成连接牺牲结构500’的绝缘包裹层501。
具体地，如图14A和图14B所示，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，形成覆盖初始阶梯台阶201’的侧壁和顶面的第一覆盖层203，第一覆盖层203可包括但不限于氧化硅层等绝缘介质材料层。
如图15A和图15B所示，在形成第一覆盖层203(如图14A所示)之后，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除第一覆盖层203位于每个初始阶梯台阶201’的顶面的部分，以形成位于每个初始阶梯台阶201’的侧壁的侧壁覆盖层204。
如图16A和图16B所示，在形成侧壁覆盖层204之后，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，形成覆盖侧壁覆盖层204以及每个初始阶梯台阶201’的顶面的氧化物垫层205。氧化物垫层205可包括但不限于氧化硅层等绝缘介质材料层。与第一覆盖层203相比，氧化物垫层205的厚度相对较薄，用于隔离后续形成的连接牺牲层(未示出)与栅极牺牲层220。
如图17A和图17B所示，在形成氧化物垫层205之后，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在每个初始阶梯台阶201’上形成连接牺牲层206，连接牺牲层206可用于在后续步骤中形成连接结构的连接导通层。连接牺牲层206可包括但不限于氮化硅层、氮氧化硅层等绝缘介质材料层。可选地，连接牺牲层206为TS氮化硅层。
在本申请的一个实施方式中，连接牺牲层206沿z方向的厚度大于或等于栅极牺牲层220沿z方向的厚度的1.1倍，以便于在后续步骤中分步去除连接牺牲层206和栅极牺牲层220。
连接牺牲层206和部分栅极牺牲层220都将在后续步骤中被去除，以形成连接结构的连接导通层和栅极导体层。氧化物垫层205和绝缘层210可选用相同材质制备，可选地，氧化物垫层205在z方向的厚度可小于或等于绝缘层210在z方向的厚度。
此外，作为一种选择，制备氧化物垫层205与连接牺牲层206的材料可不同，以在后续去除连接牺牲层206的步骤中，对连接牺牲层206的刻蚀速率可大于对氧化物垫层205的刻蚀速率，因而去除连接牺牲层206的工艺对氧化物垫层205的损耗和破坏较少，当暴露出氧化物垫层205后，可停止去除连接牺牲层206的步骤。换言之，氧化物垫层205可以是后续去除连接牺牲层206的步骤的刻蚀停止层。
如图18A和图18B所示，在形成连接牺牲层206之后，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，形成包裹连接牺牲层206的绝缘包裹层501。绝缘包裹层501可包括但不限于氧化硅层等绝缘介质材料层。绝缘包裹层501可为后续步骤中形成的连接结构(未示出)的绝缘包裹层。
此外，还可形成覆盖台阶区SS的覆盖层207。覆盖层207可包括但不限于氧化硅层、TEOS层等绝缘介质材料层。
步骤S4
图19A是根据本申请一个实施方式的、形成初始封闭层(初始多晶硅层208’和初始介质覆盖209’)后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图19B是根据本申请一个实施方式的、形成初始封闭层(初始多晶硅层208’和初始介质覆盖209’)后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。图20A是根据本申请一个实施方式的、形成第二凹槽511和第一凹槽221后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图20B是根据本申请一个实施方式的、形成第二凹槽511和第一凹槽221后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。
如图18A至图20B所示，步骤S4形成贯穿初始叠层结构的栅线缝隙，并经由第一栅线缝隙，去除第一栅极牺牲层临近第一栅线缝隙的一部分，以形成第一凹槽，并去除连接牺牲层，以形成连接牺牲空隙，其中第一栅线缝隙为栅线缝隙位于台阶区的部分，以及第一栅极牺牲层为栅极牺牲层位于台阶区的部分可例如包括：形成初始封闭层(未示出)，初始封闭层可包括初始多晶硅层208’和初始介质覆盖209’)；形成封闭层(未示出)，封闭层可包括多晶硅层208和介质覆盖209；形成第二凹槽511和第一凹槽221；以及形成连接牺牲空隙512或者扩大连接牺牲空隙512’。
具体地，如图18A和图18B所示，在本申请的一个实施方式中，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除部分初始叠层结构200’，形成沿z方向贯穿初始叠层结构200’的栅线缝隙410，栅线缝隙410沿x方向延伸穿过台阶区SS和存储阵列区GB，并可沿y方向位于沟道结构300之间。
如图19A和图19B所示，栅线缝隙410可包括位于存储阵列区GB的第二栅线缝隙411和位于台阶区SS的第一栅线缝隙412。栅线缝隙410可作为提供刻蚀剂和化学前体的通路(工艺窗口)，通过采用例如湿法腐蚀等工艺去除初始叠层结构220’中的连接牺牲层206和部分栅极牺牲层220，从而形成用于容纳栅极导体层(未示出)的栅极牺牲空隙(未示出)和用于容纳连接导通层(未示出)的连接牺牲空隙(未示出)。此外，还可通过栅线缝隙410，对栅极牺牲空隙和连接牺牲空隙进行填充，形成栅极导体层和连接导通层(未示出)。因而，栅线缝隙410是形成栅极导体层的工艺窗口。同样地，栅线缝隙410也是形成连接结构的工艺窗口。
本申请的发明点之一在于，分别利用栅线缝隙位于存储阵列区的第二栅线缝隙和位于台阶区的第一栅线缝隙，使初始叠层结构中的栅极牺牲层仅有部分被去除，其中又使位于台阶区的部分栅极牺牲空隙与连接牺牲空隙同时形成。因而，通过去除部分被栅极牺牲层，可减少形成栅极导体层工艺所需的诸如刻蚀、填充和热处理等过程带来的应力变形和晶圆翘曲等问题，提高三维存储器的整体性能。此外，由于台阶区保留的栅极牺牲层，形成为后续的栅极介质层，因而，在形成字线接触的过程中，可避免不同的栅极层之间出现字线桥接，提高三维存储器的可靠性。
进一步地，考虑到初始叠层结构中的栅极牺牲层仅有部分被去除，因而仅需要设置较少数量的虚拟沟道结构为去除栅极牺牲层的操作提供结构支撑。此外，由于台阶区仅包括保留的栅极牺牲层和绝缘层，因而可适当改变虚拟沟道结构设置在阶梯台阶上的位置和数量，以更适于三维存储器的不同架构。关于虚拟沟道结构的形成将在下文详细描述。
再次参考图19A和图19B，在形成栅线缝隙410之后，可分别通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，形成初始封闭层(未示出)，初始封闭层可包括初始多晶硅层208’和初始介质覆盖209’。初始封闭层可覆盖栅线缝隙410和绝缘包裹层501。
如图20A和图20B所示，在形成初始封闭层之后，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除部分初始封闭层，以形成封闭层，封闭层包括多晶硅层208和介质覆盖209。封闭层仅覆盖栅线缝隙410位于存储阵列区GB的第二栅线缝隙411。从而在后续步骤中可仅通过栅线缝隙410位于台阶区SS的第一栅线缝隙412，去除部分栅极牺牲层220和连接牺牲层206。
具体地，结合图19A至图20B，栅极牺牲层220沿x方向包括两部分，第一栅极牺牲层220-1位于台阶区SS中；以及第二栅极牺牲层220-2位于存储阵列区GB。
在形成封闭层之后，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，经由第一栅线缝隙412，去除第一栅极牺牲层220-1临近第一栅线缝隙412的一部分，以形成第一凹槽221，其中第一栅极牺牲层220-1剩余部分形成为剩余第一栅极牺牲层220-1’；同样经由第一栅线缝隙412，采用上述相同或类似工艺去除连接牺牲层206临近第一栅线缝隙412的一部分，以形成第二凹槽511和剩余的连接牺牲层206’，其中沿z方向，第二凹槽511的开口尺寸H3大于第一凹槽412的开口尺寸H4。
作为一种选择，第二凹槽511沿z方向的开口尺寸H3大于或等于第一凹槽221沿z方向的开口尺寸H4的1.1倍。
第二凹槽511的开口尺寸H3大于第一凹槽221的开口尺寸H4，可在后续采用凹槽填充层(未示出)填充第二凹槽511和第一凹槽221时，使凹槽填充层填充在第二凹槽511内的部分与凹槽填充层填充在第一凹槽221内的部分具有不同的填充厚度。从而在后续去除凹槽填充层时，可使与第二凹槽511对应的、剩余的连接牺牲层206’首先暴露出来。
此外，再次参考图20B，在本申请的一个实施方式中，沿y方向，第二凹槽511的延伸长度D11满足：20nm≤D11≤D2/2；以及第一凹槽221的延伸长度D12满足：20nm≤D12≤D2/2，其中D2为栅线缝隙410在y方向的宽度。
如上所述，栅线缝隙是形成栅极导体层和连接导通层的工艺窗口。第一凹槽和第二凹槽在后续的过程中，可填充为栅极导体层和连接导通层的一部分。因而，通过合理设计栅线缝隙410的宽度D2与第二凹槽511的延伸长度D11之间的比例，以及栅线缝隙410的宽度D2与第一凹槽221的延伸长度D12之间的比例，可优化上述工艺窗口，并获得填充性能良好的栅极导体层和连接导通层。
图21A是根据本申请一个实施方式的、形成凹槽填充层222后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图21B是根据本申请一个实施方式的、形成凹槽填充层222后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。
如图21A至图21B所示，在形成第二凹槽511和第一凹槽221之后，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，形成凹槽填充层222。凹槽填充层222可以是具有高沉积速率的材料，以便于快速填充第二凹槽511和第一凹槽221，并且该凹槽填充层222应为相对于绝缘层210和栅极牺牲层220具有较高的干法刻蚀选择比的任何材料，以方便后续步骤中去除凹槽填充层222。在本申请的一个实施方式中，凹槽填充层222可为多晶硅层。
结合图20B和图21B，第二凹槽511的开口尺寸H3大于第一凹槽221的开口尺寸H4，在采用凹槽填充层222填充第二凹槽511和第一凹槽221时，凹槽填充层222填充在第二凹槽511内的部分的填充厚度D5与凹槽填充层222填充在第一凹槽221内的部分的填充厚度D6的厚度不同，填充厚度D5小于填充厚度D6。从而可在后续去除部分凹槽填充层222时，使与第二凹槽511对应的、剩余的连接牺牲层206’首先暴露出来。
图22A是根据本申请一个实施方式的、形成剩余凹槽填充层222’后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图22B是根据本申请一个实施方式的、形成剩余凹槽填充层222’后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。
如图21A至图22B所示，在本申请的一个实施方式中，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除凹槽填充层222的一部分，直至暴露出剩余的连接牺牲层206’。
换言之，在采用上述工艺去除凹槽填充层222的一部分的过程中，由于填充厚度D5小于填充厚度D6，因而凹槽填充层222填充在第二凹槽511内的部分被首先去除，而凹槽填充层222填充在第一凹槽221内的部分，由于其填充厚度较厚，因而还保留了一部分，形成为剩余凹槽填充层222’。
作为一种选择，连接牺牲层206可作为上述去除工艺的停止层。制备连接牺牲层206与凹槽填充层222的材料可不同，且在上述去除工艺中，对凹槽填充层222的刻蚀速率可大于对连接牺牲层206的刻蚀速率，因而去除凹槽填充层222的一部分的工艺对连接牺牲层206的损耗和破坏较少，当暴露出连接牺牲层206后，可停止上述去除工艺。
图23A是根据本申请一个实施方式的、形成连接牺牲空隙512后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图23B是根据本申请一个实施方式的、形成连接牺牲空隙512后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。图24A是根据本申请一个实施方式的、形成扩大连接牺牲空隙512’后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图24B是根据本申请一个实施方式的、形成扩大连接牺牲空隙512’后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。
如图22A至图24B所示，在去除部分凹槽填充层222之后，可去除暴露出的、剩余的连接牺牲层206’，以形成连接牺牲空隙512；进一步地，在之前的步骤形成有氧化物垫层205的情况下，还可去除氧化物垫层205，以形成扩大连接牺牲空隙512’。
具体地，可通过至少一次的、例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，分别去除暴露出的、剩余的连接牺牲层206’，以形成连接牺牲空隙512；以及去除氧化物垫层205，以形成扩大连接牺牲空隙512’。
通过去除连接牺牲层206和氧化物垫层205，后续形成的连接结构(或者连接导通层)可直接形成在保留的栅极牺牲层220的表面上。
步骤S5
在形成扩大连接牺牲空隙或连接牺牲空隙后，可采用导电材料填充连接牺牲空隙和第一凹槽，以形成连接结构和栅极导体层位于台阶区的第一部分，第一部分与连接结构连接。
作为一种选择，在一些实施方式中，可在形成连接结构的同时，形成栅极层。作为另一种选择，在一些实施方式中，也可分别形成连接结构和栅极导体层。
下文将以同时形成连接结构和栅极导体层为例，详细说明制备连接结构和栅极层的各个步骤在本申请的一个实施方式中的具体工艺。此外，由于分别形成连接结构和栅极导体层所涉及的内容和结构可完全或部分地适用于在下文的实施方式所描述的具体工艺中，因此与其相关或相似的内容不再赘述。
如图23A至图35B所示，作为一种选择，形成栅极层230的方法可包括：去除封闭层，并经由第二栅线缝隙411，去除栅极牺牲层210位于存储阵列区GB的第二栅极牺牲层220-2，以形成部分栅极牺牲空隙240；以及在部分栅极牺牲空隙240内形成栅极导体层位于存储阵列区GB的第二部分232-2，并在第一凹槽221中形成栅极导体层位于台阶区SS的第一部分232-1。此外，剩余第一栅极牺牲层220-1’可作为栅极介质层231。第一部分232-1在y方向位于栅极介质层231的外侧。
进一步地，同时形成连接结构500和栅极层230的方法可包括：在去除第二栅极牺牲层220-2之前，在扩大连接牺牲空隙512’或者连接牺牲空隙512的内壁以及剩余的凹槽填充层222’的表面形成保护层513；去除封闭层(多晶硅层208和介质覆盖209)，以打开栅线缝隙410位于存储阵列区GB的第二栅线缝隙411；经由第二栅线缝隙411，去除第二栅极牺牲层220-2，以形成部分栅极牺牲空隙240；去除保护层513；以及同时在部分栅极牺牲空隙240、扩大连接牺牲空隙512’(或者连接牺牲空隙512)和第一凹槽221中填充导电材料，形成栅极导体层232和连接导体层502，从而形成栅极层230和连接结构500，其中栅极导体层232包括形成在第一凹槽221中的第一部分232-1以及形成在部分栅极牺牲空隙240中的第二部分232-2。
图25A是根据本申请一个实施方式的、形成初始保护层513’后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图25B是根据本申请一个实施方式的、形成初始保护层513’后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。
如图24A至图25B所示，作为一种选择，去除第二栅极牺牲层220-2之前，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，形成初始保护层513’。初始保护层513’覆盖在三维存储器中间体的顶面1001、扩大连接牺牲空隙512’(或者连接牺牲空隙512)的内壁以及剩余凹槽填充层222’的表面，该表面正对剩余第一栅极牺牲层220-1’的侧面。初始保护层513’可包括但不限于诸如多晶硅等半导体材料层。
图26A是根据本申请一个实施方式的、形成保护层513后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图26B是根据本申请一个实施方式的、形成保护层513后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。
如图25A至图26B所示，在形成初始保护层513’之后，可通过至少一次的、例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除初始保护层513’位于三维存储器中间体的顶面1001的部分，以形成保护层513。保护层513位于扩大连接牺牲空隙512’(或者接牺牲空隙512)的内壁和剩余凹槽填充层222’的表面，该表面正对剩余第一栅极牺牲层220-1’的侧面。保护层513在后续去除第二栅极牺牲层220-2的过程中，可保护剩余第一栅极牺牲层220-1’和绝缘包裹层501不被去除。
图27A是根据本申请一个实施方式的、去除封闭层的介质覆盖209(如图26A所示)后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图27B是根据本申请一个实施方式的、去除封闭层的介质覆盖209(如图26A所示)后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。图28A是根据本申请一个实施方式的、去除多晶硅层208(如图27A所示)后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图28B是根据本申请一个实施方式的、去除多晶硅层208(如图27A所示)后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。
如图26A至图28B所示，在形成保护层513之后，可通过多次、例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除封闭层的介质覆盖209(如图26A所示)，之后再去除封闭层的多晶硅层208(如图27A所示)，以打开栅线缝隙410位于存储阵列区GB的第二栅线缝隙411。
图29A是根据本申请一个实施方式的、形成部分栅极牺牲空隙240后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图29B是根据本申请一个实施方式的、形成部分栅极牺牲空隙240后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。
如图28A至图29B所示，在打开第二栅线缝隙411之后，可将栅线缝隙410作为提供刻蚀剂和化学前体的通路，采用例如湿法腐蚀等工艺去除初始叠层结构200’中的第二栅极牺牲层220-2，以形成部分栅极牺牲空隙240。剩余第一栅极牺牲层220-1’以及绝缘包裹层501(可理解为扩大连接牺牲空隙512’或者连接牺牲空隙512)在保护层513的保护下，并不会被去除。
图30A是根据本申请一个实施方式的、暴露出第一凹槽221后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图30B是根据本申请一个实施方式的、暴露出第一凹槽221后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。
如图29A至图30B所示，在形成部分栅极牺牲空隙240之后，可通过至少一次的、例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除保护层513，以暴露剩余凹槽填充层222’。继续通过上述形成剩余凹槽填充层222’的去除工艺，去除剩余凹槽填充层222’，可暴露出第一凹槽221，同时还暴露出剩余第一栅极牺牲层220-1’。
图31A是根据本申请一个实施方式的、形成初始连接结构填充层505’后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图31B是根据本申请一个实施方式的、形成初始连接结构填充层505’后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。图32A是根据本申请一个实施方式的、形成连接结构填充层505后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图32B是根据本申请一个实施方式的、形成连接结构填充层505后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。图33A是根据本申请一个实施方式的、形成栅极导体层232后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图33B是根据本申请一个实施方式的、形成栅极导体层232后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。
如图30A至图33B所示，可采用导电材料填充扩大连接牺牲空隙512’(或者连接牺牲空隙512)、第一凹槽221和部分栅极牺牲空隙240，以形成连接结构500，同时还可形成栅极层230。栅极层230包括在垂直于z方向的平面中相邻分布的的栅极介质层231和栅极导体层232，其中栅极导体层232包括位于台阶区SS的第一部分232-1和位于存储阵列区GB的第二部分232-2。
具体地，在本申请的一些实施方式中，连接结构500可包括绝缘包裹层501、连接导通层502、壁间介质层503和粘合层504，壁间介质层503可位于绝缘包裹层501与连接导通层502之间，作为一种选择，壁间介质层503可以是高介电常数介质层；以及粘合层504可位于绝缘包裹层501与连接导通层502之间，或者位于壁间介质层503与连接导通层502之间，粘合层504可例如是氮化钛TiN层。此外，栅极导体层232可同样包括壁间介质层(未示出)、粘合层(未示出)和导电材料层(未示出)。
作为一种选择，连接结构500的壁间介质层503、粘合层504以及连接导通层502可分别与栅极导体层232的壁间介质层、粘合层以及导电材料层同时形成，并选用相同的材料制备。因而，通过同时形成连接导通层502和栅极导体层232，可减少制备三维存储器的工艺步骤，降低制备三维存储器的工艺成本。
此外，连接结构500还包括连接结构填充层505，用于填充在形成完导电材料层之后的剩余空间中。
具体地，如图30A至图31B所示，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在部分栅极牺牲空隙240，扩大连接牺牲空隙512’或者连接牺牲空隙512，第一凹槽221，包括第一栅线缝隙412和第二栅线缝隙411的栅线缝隙410，以及三维存储器中间体的顶面1001上，依次形成初始壁间介质层232-1’、初始粘合层232-2’、初始导电材料层232-3’以及初始连接结构填充层505’。通过设置多个由不同材料制备的上述层，可形成如图31A虚框所示的初始栅极导体层232’以及如图31B虚框所示的初始连接结构500’。
如图31A至图32B所示，可通过至少一次的、例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除初始连接结构填充层505’位于三维存储器中间体的顶面1001以及栅线缝隙410的部分，其中栅线缝隙410包括第一栅线缝隙412和第二栅线缝隙411，以形成连接结构填充层505。
如图32A至图33B所示，可通过多次、例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，依次去除初始导电材料层232-3’、初始粘合层232-2’和初始壁间介质层232-1’位于三维存储器中间体的顶面1001的部分。
之后，还可继续通过上述工艺去除初始导电材料层232-3’和初始粘合层232-2’位于栅线缝隙410(包括第一栅线缝隙412和第二栅线缝隙411)内的部分，从而形成包括连接导通层502、粘合层504、壁间介质层503的连接结构500。初始叠层结构202’中每个堆叠层所包括的导电材料层和粘合层504均通过绝缘层210，与邻近的堆叠层所包括的导电材料层和粘合层504间隔开。
作为一种选择，在去除了初始壁间介质层232-1’位于三维存储器中间体的顶面1001的部分之后，也可继续去除其位于栅线缝隙410(包括第一栅线缝隙412和第二栅线缝隙411)内的部分，本申请对此不作限定。
通过上述工艺，在形成连接结构500的同时，也形成了栅极导体层232，栅极导体层232可包括通过上述工艺同时形成的导电材料层(未示出)、粘合层(未示出)和壁间介质层(未示出)。在形成栅极导体层232之后，即形成了栅极层230。
再次参考图30A至图33B所示，栅极层230包括在垂直于第一方向的平面中相邻分布的两部分，栅极介质层231和栅极导体层232。栅极介质层231位于台阶区SS。栅极导体层232包括通过填充第一凹槽221形成、并位于台阶区SS的第一部分232-1；以及通过填充部分栅极牺牲空隙240形成、并位于存储阵列区GB的第二部分232-2。第一部分232-1在y方向位于栅极介质层231的外侧，第二部分23-22在x方向延伸，并位于栅极介质层231与沟道结构300之间，以及位于相邻的沟道结构300之间，且与沟道结构300连接。
在形成栅极层230之后，即形成了阶梯台阶201，每个阶梯台阶包括绝缘层210和位于绝缘层210上的栅极层230。
此外，在形成连接导通层502之后，连接结构500即形成。连接结构500至少可包括最初包裹连接牺牲层206(如图18A所示)的绝缘包裹层501；上述在填充扩大连接牺牲空隙512’(或者连接牺牲空隙512)的内壁上形成的连接导通层502；以及连接结构填充层505。
根据本申请至少一个实施方式提供的制备方法，三维存储器的栅极层包括同层相邻分布的栅极介质层和栅极导体层，通过在对应阶梯台阶的栅极介质层的部分表面设置连接结构，该连接结构可与栅极导体层位于台阶区的部分连接，因而每个字线接触可沿叠层结构的堆叠方向字线接触至少延伸至连接结构的连接导通层，并通过连接结构实现与对应的栅极导体层电连接，可防止不同的栅极层之间的字线桥接，提高了三维存储器的可靠性。
此外，根据本申请至少一个实施方式，初始叠层结构中的栅极牺牲层仅有部分被去除，去除部分用于形成栅极导体层，因而可减少形成栅极导体层工艺所需的诸如刻蚀、填充和热处理等过程带来的应力变形和晶圆翘曲等问题，提高了三维存储器的整体性能。
另外，通过同时形成连接结构和栅极导体层，可减少制备三维存储器的工艺步骤，降低制备三维存储器的工艺成本。
图34A是根据本申请一个实施方式的、形成栅线缝隙结构400后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图34B是根据本申请一个实施方式的、形成栅线缝隙结构400后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。图35A是根据本申请一个实施方式的、对叠层结构200的顶面执行平坦化处理后所形成的结构沿图1中的线A-A’截取的局部剖面示意图。图35B是根据本申请一个实施方式的、对叠层结构200的顶面执行平坦化处理后所形成的结构沿图1中的线B-B’截取的局部剖面示意图。
如图33A至图34B所示，在本申请的一些实施方式中，在形成栅极层230和连接结构500之后，还可通过填充栅线缝隙410形成栅线缝隙结构400。具体地，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在第一栅线缝隙411和第二栅线缝隙412中填充缝隙填充层420，以形成栅线缝隙结构400。缝隙填充层420可选用诸如氧化硅、氮化硅和氮氧化硅等绝缘介质材料，也可选用例如多晶硅等半导体材料，本申请对此不作限定。此外，在形成缝隙填充层420之前，还可在第一栅线缝隙411和第二栅线缝隙412的内壁上形成内壁高介电常数介质层(未示出)。
在形成栅线缝隙结构400之后，即形成了叠层结构200。
如图34A至图35B所示，在本申请的一些实施方式中，在形成栅线缝隙结构400之后，还可对叠层结构200的顶面200-1执行平坦化处理。例如，可对顶面200-1执行诸如研磨速率较低的化学机械抛光工艺(Buffer CMP)的平坦化处理。通过平坦化处理能够更容易地使叠层结构具有平坦化的表面，从而有利于后续形成的字线接触与外围电路和栅极层形成良好的连通。
再次参考图2A和图3A，在形成栅线缝隙结构400之后，可在叠层结构200的台阶区SS形成字线接触700。形成字线接触700可包括：
形成在z方向延伸的字线接触孔(未示出)，字线接触孔至少延伸至导电材料位于连接结构500中的部分；以及填充字线接触孔，以形成与连接结构500电连接的字线接触700。字线接触700的工艺可采用现有的常规工艺，根据实际需要进行制备，在此不做赘述。
根据本申请至少一个实施方式提供的三维存储器的制备方法，三维存储器的栅极层包括同层相邻分布的栅极介质层和栅极导体层，通过在对应阶梯台阶的栅极介质层的部分表面设置连接结构，该连接结构可与栅极导体层位于台阶区的部分连接，因而每个字线接触可沿叠层结构的堆叠方向至少延伸至连接结构的连接导通层，并通过连接结构实现与对应的栅极导体层电连接，可防止不同的栅极层之间的字线桥接，提高了三维存储器的可靠性。
此外，再次参考图4和图5，在本申请至少一个实施方式提供的三维存储器制备方法中，还包括形成虚拟沟道结构600的方法。具体地，三维存储器1000的台阶区SS通常会设置多个虚拟沟道结构600，虚拟沟道结构600可在步骤S1中形成初始阶梯台阶201’之后，以及步骤S4中形成栅线缝隙410之前形成。虚拟沟道结构600在形成三维存储器1000的制备过程中，在去除栅极牺牲层(未示出)以形成栅极导体层232的阶段，为叠层结构200提供有力的结构支撑，防止叠层结构200出现塌陷或破损。
形成虚拟沟道结构600可包括：在初始阶梯台阶(未示出)上形成沿z方向延伸穿过至少一个栅极介质层231的虚拟沟道孔610；以及采用绝缘介质材料层620填充虚拟沟道孔610，以形成虚拟沟道结构600。虚拟沟道结构600的工艺可采用现有的常规工艺，根据实际需要进行制备，在此不做赘述。
在常规三维存储器的制备方法中，可通过诸如刻蚀等工艺形成虚拟沟道孔610，然而随着三维存储器集成度的提高以及堆叠层数的增加，虚拟沟道孔610的最大深度日益加深，因而在形成虚拟沟道孔610的过程中极易造成栅极层230的被穿通。如果绝缘介质材料层620填充过程中，没有填充满虚拟沟道孔610，而虚拟沟道孔610又沿z方向因过刻蚀，而延伸穿过多于一个的初始阶梯台阶，则栅极层之间会因为上述虚拟沟道孔的过刻蚀和未完全填充满绝缘介质材料层，而出现字线桥接。或者，在虚拟沟道结构包括半导体材料层的情况下，形成在虚拟沟道孔中的半导体材料层因形成虚拟沟道孔产生过刻蚀，可导致的栅极层之间通过发生的字线桥接。
在本申请至少一个实施方式提供的三维存储器制备方法中，可在三维存储器1000的台阶区SS的阶梯台阶201上设置至少一个虚拟沟道结构600，此外该虚拟沟道结构600可至少贯穿其对应的阶梯台阶201。一方面，在虚拟沟道结构包括半导体材料层的情况下，因为台阶区仅包括栅极介质层和绝缘层，因而无需考虑因形成虚拟沟道孔产生过刻蚀，而导致的栅极层之间通过形成在虚拟沟道孔中的半导体材料层发生的字线桥接；另一方面，考虑到初始叠层结构中的栅极牺牲层仅有部分被去除，因而仅需要较少数量的虚拟沟道结构为去除栅极牺牲层的操作提供结构支撑。进一步地，基于上述原因，本申请至少一个实施方式提供的虚拟沟道结构还可适当改变其设置在台阶区的位置和数量，以更适于三维存储器的不同架构。
再次参考图1、图2A、图3A以及图7至图9，制备沟道结构的方法还包括形成与沟道层连接的局部结构，该局部结构用于形成导通存储单元工作的电路回路。
作为一种选择，结合图1、图2A、图3A和图7，在本申请一个实施方式中，制备三维存储器的方法2000还包括：提供初始衬底(未示出)，叠层结构200可形成于初始衬底上。然而，本领域技术人员应该理解，在未背离本申请教导的情况下，初始衬底可根据三维存储器架构的不同而包括的不同的层结构，本申请对此不作限定。例如，通过初始衬底可形成与沟道层330连接的局部结构，该局部结构用于形成导通存储单元工作的电路回路。
因而，形成沟道结构300还包括：去除初始衬底，并暴露功能层320的延伸至初始衬底中的部分；去除暴露的功能层320，以暴露与去除的功能层320对应的沟道层330的一部分；形成第一半导体层110，第一半导体层110覆盖沟道层330中暴露的部分。
进一步地，在暴露与去除的功能层320对应的沟道层330的一部分后，可通过例如离子注入IMP等工艺对暴露的沟道层330进行例如N型掺杂。上述N型掺杂可包括任何合适的例如N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))，以贡献自由电子并且增加本征半导体的导电性。如图7所示，在对暴露的沟道层330进行再次高掺杂之后，沟道层330可包括通过二次掺杂工艺形成的第一区域333。第一区域333与其相邻的其它区域相比，例如与位于第一区域333的一侧、并远离第一半导体层110的第二区域334相比，第一区域333的导电杂质的掺杂浓度大于第二区域334的导电杂质的掺杂浓度。因而，提高沟道层中更临近第一半导体层的部分的导电杂质的掺杂浓度，可实现沟道层与第一半导体层之间良好稳定的电连接，提高了三维存储器的电性能。
作为另一种选择，结合图1、图2A、图3A和图8，在本申请一个实施方式中，制备三维存储器的方法还包括：提供包括衬底牺牲层(未示出)的初始衬底(未示出)；去除初始衬底中的衬底牺牲层以形成衬底空隙(未示出)；衬底空隙可暴露功能层320的侧面部分，经由衬底空隙去除暴露的功能层32的侧面的一部分，以暴露与去除的功能层320对应的沟道层330的一部分；以及采用第二半导体层130填充上述衬底空隙，第二半导体层130在初始衬底中形成延伸穿过沟道层330中暴露部分。
作为又一种选择，结合图1、图2A、图3A和图9，在本申请一个实施方式中，制备三维存储器的方法还包括：形成多个沿z方向贯穿初始叠层结构(未示出)的沟道孔310；在沟道孔310的底部形成外延层120；在沟道孔310的内壁和外延层120的表面上形成初始功能层(未示出)；去除初始功能层位于外延层120表面的部分，以形成功能层320、并暴露部分外延层120；以及在功能层320的表面和暴露的外延层120的表面上形成与外延层120连接的沟道层330。
此外，如图10和图11所示，在本申请至少一个实施方式提供的三维存储器的制备方法2000中，叠层结构200可具有多个台阶区01和多个存储阵列区02，每个存储阵列区02对应至少一个台阶区01，其中台阶区01可用于形成多个阶梯台阶，存储阵列区02可用于形成由多个沟道结构排列分布组成的存储阵列，后续还可通过在每个阶梯台阶上形成的字线接触将存储阵列中的栅极层一一对应连接导通。
如图10所示，根据一些实施方式，可将至少一个台阶区01设置在叠层结构200的一侧边缘或多侧边缘。如图11所示，根据一些实施方式，可将至少一个台阶区01设置在叠层结构200的中部，并将对应的存储阵列区02分割为至少两个子存储阵列区，本申请对台阶区01和存储阵列区02的相对位置和具体结构不作限定。此外，叠层结构200还可包括用于形成周边电路的外围电路区。尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。此外，所举例的各层的材料仅仅是示例性。
图36是根据本申请一个实施方式的存储系统30000结构示意图。
如图36所示，本申请的又一方面的至少一个实施方式还提供了一种存储系统30000。存储系统30000可包括存储器20000和控制器32000。存储器20000可与上文中任意实施方式的所描述的存储器相同，本申请对此不再赘述。存储系统30000可以是二维存储系统或者三维存储系统，下面以三维存储系统为例进行说明。
作为一种选择，三维存储器可包括三维NAND存储器和三维NOR存储器中的至少一种。
具体地，三维存储系统30000可包括三维存储器20000和控制器32000。三维存储器20000可与上文中任意实施方式的所描述的三维存储器相同，本申请对此不再赘述。控制器32000可通过通道CH控制三维存储器20000，并且三维存储器20000可响应于来自主机31000的请求基于控制器32000的控制而执行操作。三维存储器20000可通过通道CH从控制器32000接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器20000可对由地址选择的区域执行与命令相对应的内部操作。
在一些实施方式中，三维存储系统可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。本申请提供外围电路、存储器和存储系统，由于设置了本申请提供的三维存储器，因而具有与所述三维存储器相同的有益效果，在此不做赘述。
以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的选定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (18)

1.一种三维存储器，其特征在于，包括：
叠层结构，包括多个阶梯台阶，每个所述阶梯台阶包括绝缘层和设置于所述绝缘层上的栅极层，其中所述栅极层包括在垂直于第一方向的平面中相邻分布的栅极导体层和栅极介质层，所述第一方向为所述叠层结构的堆叠方向；
连接结构，覆盖对应的所述阶梯台阶的所述栅极介质层的部分表面，并与所述栅极导体层在第二方向位于所述栅极介质层外侧的部分电连接，所述第二方向垂直于所述第一方向；以及
字线接触，沿所述第一方向至少延伸至所述连接结构的连接导通层，并通过所述连接结构与对应的所述栅极导体层电连接。
2.根据权利要求1所述的存储器，其中，
所述存储器还包括沿所述第一方向贯穿所述叠层结构的栅线缝隙结构，多个所述栅线缝隙结构在所述第二方向间隔分布；
位于相邻的两个所述栅线缝隙结构之间的所述栅极介质层包括顶面、与所述顶面相邻且在所述第二方向相对的两个侧面；以及
所述连接结构覆盖对应的所述阶梯台阶的所述栅极介质层的所述顶面和所述侧面。
3.根据权利要求2所述的存储器，其中，所述栅线缝隙结构包括栅线缝隙和填充于所述栅线缝隙的缝隙填充介质层，
其中，所述栅极导体层在第二方向位于所述栅极介质层外侧的部分在所述第二方向的长度D1满足：
20nm≤D1≤D2/2，
其中，D2为所述栅线缝隙在所述第二方向的宽度。
4.根据权利要求2所述的存储器，其中，
所述连接结构覆盖所述顶面的部分在所述第一方向的厚度H1满足：
H1≥1.1×H2，
其中，H2为所述栅极介质层在所述第一方向的厚度。
5.根据权利要求1所述的存储器，其中，所述叠层结构被划分为存储阵列区和包括多个所述阶梯台阶的台阶区，
其中，所述栅极导体层位于所述存储阵列区和所述台阶区，所述栅极介质层位于所述台阶区。
6.根据权利要求1至5中任意一项所述的存储器，其中，
所述连接结构由外向内依次包括绝缘包裹层、连接导通层和连接结构填充层。
7.一种制备三维存储器的方法，其特征在于，所述方法包括：
交替堆叠绝缘层和栅极牺牲层以形成初始叠层结构；
在所述初始叠层结构的台阶区形成多个初始阶梯台阶，在每个所述初始阶梯台阶中暴露所述栅极牺牲层的上表面的一部分；
在所述栅极牺牲层的暴露的上表面上形成连接牺牲结构，所述连接牺牲结构包括连接牺牲层；
形成贯穿所述初始叠层结构的栅线缝隙，经由第一栅线缝隙，去除第一栅极牺牲层临近所述第一栅线缝隙的一部分，以形成第一凹槽，并去除所述连接牺牲层，以形成连接牺牲空隙，其中所述第一栅线缝隙为所述栅线缝隙位于所述台阶区的部分，以及所述第一栅极牺牲层为所述栅极牺牲层位于所述台阶区的部分；以及
采用导电材料填充所述连接牺牲空隙和所述第一凹槽，以形成连接结构和栅极导体层位于所述台阶区的第一部分，所述第一部分与所述连接结构连接。
8.根据权利要求7所述的方法，其中，所述存储器沿第三方向划分为存储阵列区和所述台阶区，所述栅线缝隙沿所述第三方向延伸穿过所述存储阵列区和所述台阶区，所述第三方向为所述初始阶梯台阶的延伸方向，其中形成所述连接牺牲空隙以及形成所述第一凹槽包括：
形成覆盖第二栅线缝隙的封闭层，其中所述第二栅线缝隙为所述栅线缝隙位于所述存储阵列区的部分；以及
经由所述第一栅线缝隙，去除所述连接牺牲层临近所述第一栅线缝隙的一部分，以形成第二凹槽，其中沿第一方向所述第二凹槽的开口尺寸大于所述第一凹槽的开口尺寸，所述第一方向为所述初始叠层结构的堆叠方向；
采用凹槽填充层填充所述第一凹槽和所述第二凹槽；
去除部分所述凹槽填充层，以暴露剩余的所述连接牺牲层；
去除剩余的所述连接牺牲层，以形成所述连接牺牲空隙；以及
去除剩余的所述凹槽填充层，以暴露所述第一凹槽。
9.根据权利要求8所述的方法，其中，
所述第二凹槽的所述开口尺寸大于或等于所述第一凹槽的所述开口尺寸的1.1倍。
10.根据权利要求8所述的方法，其中，
所述第一凹槽在第二方向的延伸长度D12满足：20nm≤D12≤D2/2；以及
所述第二凹槽在所述第二方向的延伸长度D11满足：20nm≤D11≤D2/2，
其中，D2为所述栅线缝隙在所述第二方向的宽度；以及所述第二方向垂直于所述第三方向和所述第一方向。
11.根据权利要求7所述的方法，其中，所述方法还包括：
在形成所述连接牺牲结构之前，所述方法还包括：
在所述阶梯台阶的表面形成氧化物垫层；以及
在所述氧化物垫层与每个所述栅极牺牲层的暴露的上表面对应的部分上，形成所述连接牺牲结构；以及
在去除所述连接牺牲层之后，所述方法还包括：
去除所述氧化物垫层，以形成所述连接牺牲空隙。
12.根据权利要求8所述的方法，其中，所述方法还包括：
去除所述封闭层，并经由所述第二栅线缝隙，去除所述栅极牺牲层位于所述存储阵列区的第二栅极牺牲层，以形成部分栅极牺牲空隙；以及
在所述部分栅极牺牲空隙内形成所述栅极导体层位于所述存储阵列区的第二部分，
其中，所述第一栅极牺牲层保留的部分作为栅极介质层。
13.根据权利要求12所述的方法，其中，
在去除所述封闭层之前，所述方法还包括：
经由所述第一栅线缝隙，在所述连接牺牲空隙的内壁以及剩余的所述凹槽填充层的表面形成保护层；以及
在形成所述栅极牺牲空隙之后，所述方法还包括：
去除所述保护层。
14.根据权利要求12所述的方法，其中，所述方法还包括：
在形成所述连接结构的同时，形成所述栅极导体层。
15.根据权利要求12所述的方法，其中，所述方法还包括：
形成在所述第一方向延伸的字线接触孔，所述字线接触孔至少延伸至所述导电材料位于所述连接结构中的部分；以及
填充所述字线接触孔，以形成与所述连接结构电连接的字线接触。
16.根据权利要求8至15中任意一项所述的方法，其中，所述方法还包括：
形成沿第一方向贯穿所述初始叠层结构、并延伸至初始衬底的沟道孔，其中所述第一方向为所述初始叠层结构的堆叠方向；
在所述沟道孔的内壁上依次形成功能层和沟道层；
去除所述初始衬底，并暴露延伸至所述初始衬底中的所述功能层；
去除暴露的所述功能层，以暴露与去除的所述功能层对应的所述沟道层；
对暴露的所述沟道层进行掺杂；以及
形成第一半导体层，所述第一半导体层覆盖暴露的所述沟道层。
17.根据权利要求8至15中任意一项所述的方法，其中，所述连接牺牲结构还包括包裹所述连接牺牲层的绝缘包裹层，其中采用导电材料填充所述连接牺牲空隙，以形成连接结构包括：
在所述连接牺牲空隙的内壁上，形成连接导通层；以及
采用连接结构填充层填充所述连接牺牲空隙剩余的空间，以形成所述连接结构。
18.一种存储系统，其特征在于，所述存储系统包括：控制器及权利要求1至6中任一项所述的存储器，所述控制器耦合至所述存储器，且用于控制所述存储器存储数据。
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