CN116053310A - 半导体器件、制备方法及存储系统 - Google Patents

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CN116053310A CN202211095060.7A CN202211095060A CN116053310A CN 116053310 A CN116053310 A CN 116053310A CN 202211095060 A CN202211095060 A CN 202211095060A CN 116053310 A CN116053310 A CN 116053310A
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范光龙
陈金星
韩烽
李寒骁
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Abstract

本申请提供一种半导体器件、制备方法及存储系统，半导体器件包括存储平面，存储平面包括叠层结构。叠层结构包括第一部分和第二部分，其中第一部分位于每个存储平面的边缘，并包括沿第一方向交替叠置的第一电介质层和第二电介质层，第二部分包括沿第一方向交替叠置的第一电介质层和栅极导电层。在存储平面边缘保留的电介质堆叠结构可使三维存储器的结构更稳固，此外通过仅在叠层结构的第二部分形成栅极导电层，可减少刻蚀工作量和相应的热过程，由此减少了应力的改变，相应减少了因半导体器件边缘应力过大发生形变而导致的漏电情况，提高了半导体器件的良率。

Description

半导体器件、制备方法及存储系统
技术领域
本申请涉及半导体设计及制造领域，更具体地，涉及一种半导体器件、一种半导体器件的制备方法以及一种存储系统。
背景技术
三维存储器包括由栅极导电层和电介质层交替堆叠形成的叠层结构，其中栅极导电层可采用例如后栅工艺形成。具体地，可先利用材料不同的第一电介质层和第二电介质层形成电介质堆叠结构，并将第一电介质层作为隔离层，将第二电介质层作为栅极牺牲层；在形成沟道结构之后，通过去除第二电介质层形成牺牲空隙，并采用导电材料填充该牺牲空隙形成栅极导电层。
然而，三维存储器的制造过程步骤繁杂，大量步骤涉及到加热、冷却等热过程，每一个热过程都会造成器件内部应力的变化，器件应力的变化会引起不同程度的翘曲，从而影响其成膜质量，及后续所形成的器件的良率。特别地，在器件存储平面的边缘，受应力影响易出现漏电情况。此外，在器件制造过程中，还会面临结构不稳定甚至坍塌的风险，严重影响器件的成品率。
发明内容
本申请提供可至少部分地解决相关技术中存在的上述问题或本领域其他问题的半导体器件、制备方法及存储系统。
本申请一方面提供一种半导体器件，所述半导体器件包括存储平面，其中所述存储平面包括：叠层结构，包括第一部分和第二部分，其中所述第一部分位于所述存储平面的边缘，并包括沿第一方向交替叠置的第一电介质层和第二电介质层，所述第二部分包括沿所述第一方向交替叠置的所述第一电介质层和栅极导电层。
在一个实施方式中，所述存储平面还包括：沟道结构，沿所述第一方向穿过所述第二部分；以及第一虚拟沟道结构，沿所述第一方向穿过所述第一部分。
在一个实施方式中，所述第二部分被划分为存储阵列区和包括多个阶梯台阶的台阶区，其中，所述沟道结构位于所述存储阵列区内，每个所述存储阵列区对应至少一个所述台阶区，所述至少一个台阶区位于对应的所述存储阵列区的中部，以将对应的所述存储阵列区分割为至少两个子存储阵列区。
在一个实施方式中所述存储平面还包括第二虚拟沟道结构，所述第二虚拟沟道结构沿所述第一方向穿过所述台阶区。
在一个实施方式中，所述第一虚拟沟道结构与所述第二虚拟沟道结构具有相同的内部层结构。
在一个实施方式中，所述存储平面还包括沿所述第一方向穿过所述叠层结构的栅线缝隙结构，其中，所述栅线缝隙结构在垂直于所述第一方向的第二方向延伸穿过所述第一部分和所述第二部分；以及所述栅线缝隙结构位于所述第一部分的部分与所述栅线缝隙结构位于所述第二部分的部分不同。
在一个实施方式中，所述栅线缝隙结构位于所述第一部分的部分包括第一栅线缝隙填充层，所述栅线缝隙结构位于所述第二部分的部分包括第二栅线缝隙填充层，其中所述第二栅线缝隙填充层与所述第一栅线缝隙填充层不同。
在一个实施方式中，所述第二栅线缝隙填充层包括结构绝缘层和位于所述结构绝缘层内的导电结构。
在一个实施方式中，在垂直于所述第一方向的方向上，所述第一虚拟沟道结构的径向尺寸大于或等于所述沟道结构的径向尺寸。
本申请另一方面提供一种三维存储器的制备方法，所述方法包括：在衬底的第一表面上沿第一方向交替叠置第一电介质层和第二电介质层，以形成电介质堆叠结构，其中所述第一表面限定有至少一个存储平面区域，所述电介质堆叠结构包括位于所述存储平面区域边缘的第一部分以及不同于所述第一部分的第二部分；以及去除所述第二电介质层位于所述第二部分的部分，以形成牺牲空隙，并采用栅极导电层填充所述牺牲空隙。
在一个实施方式中，在去除所述第二电介质层位于所述第二部分的部分之前，所述方法还包括：在所述第一部分形成沿所述第一方向穿过所述电介质堆叠结构的第一虚拟沟道结构；在所述第二部分形成沿所述第一方向穿过所述电介质堆叠结构的沟道结构。
在一个实施方式中，多个所述沟道结构位于所述第二部分的存储阵列区，所述方法还包括：在所述第二部分形成包括多个阶梯台阶的台阶区，其中每个所述存储阵列区对应至少一个所述台阶区，将至少一个所述台阶区设置于对应的所述存储阵列区的中部，以将对应的所述存储阵列区分割为至少两个子存储阵列区。
在一个实施方式中，所述方法还包括：形成沿所述第一方向穿过所述台阶区的第二虚拟沟道结构；以及将所述第一虚拟沟道结构与第二虚拟沟道结构设置为具有相同的内部层结构。
在一个实施方式中，去除所述第二电介质层位于所述第二部分的部分，以形成牺牲空隙包括：在所述存储平面区域，形成沿所述第一方向穿过所述电介质堆叠结构的栅线缝隙，其中所述栅线缝隙在垂直于所述第一方向的第二方向延伸穿过所述第一部分和所述第二部分；在所述栅线缝隙位于所述第一部分的部分中，填充第一栅线缝隙填充层；以及经由所述栅线缝隙位于所述第二部分的部分，去除所述第二电介质层位于所述第二部分的部分，以形成所述牺牲空隙。
在一个实施方式中，在采用栅极导电层填充所述牺牲空隙之后，所述方法还包括：采用不同于所述第一栅线缝隙填充层的第二栅线缝隙填充层填充所述栅线缝隙位于所述第二部分的部分。
在一个实施方式中，所述第二栅线缝隙填充层包括结构绝缘层和位于所述结构绝缘层内的导电结构，采用第二栅线缝隙填充层填充所述栅线缝隙位于所述第二部分的部分包括：在所述栅线缝隙位于所述第二部分的部分中形成所述结构绝缘层；以及在所述结构绝缘层内形成所述导电结构。
在一个实施方式中，在所述栅线缝隙中填充初始第一栅线缝隙填充层；以及去除部分初始第一栅线缝隙填充层，以形成所述第一栅线缝隙填充层，并暴露所述栅线缝隙位于所述第二部分的部分。
在一个实施方式中，所述方法还包括：在垂直于所述第一方向的方向上，将所述第一虚拟沟道结构的径向尺寸设置为大于或等于所述沟道结构的径向尺寸。
本申请又一方面提供一种存储系统，所述存储系统包括：控制器及本申请一方面中任一项所述的半导体器件，所述控制器耦合至所述半导体器件，且用于控制所述半导体器件存储数据。
在一个实施方式中，所述半导体器件包括三维NAND存储器和三维NOR存储器中的至少一种。
附图说明
通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本申请的其它特征、目的和有益效果将会变得更加明显。在附图中：
图1是根据本申请一个实施方式的三维存储器的俯视示意图；
图2A是根据本申请一个实施方式的叠层结构的局部俯视示意图；
图2B是根据本申请一个实施方式的叠层结构的第一部分的示意性剖面图；
图3是根据本申请一个实施方式的叠层结构的第二部分的示意性剖面图；
图4是根据本申请一个实施方式的第二部分的俯视示意图；
图5是根据本申请一个实施方式的三维存储器的制备方法流程图；
图6是根据本申请一个实施方式的衬底的俯视示意图；
图7A至图14B分别是根据本申请一个实施方式的三维存储器的制备方法的工艺示意图；以及
图15是根据本申请一个实施方式的存储系统结构示意图。
具体方式
以下将结合附图对本申请进行详细描述，本文中提到的示例性实施方式仅用于解释本申请，并非用于限制本申请的范围。在说明书全文中，相同的附图标记指代相同的元件。
在附图中，为了便于说明，已稍微调整部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表示近似，而非用作表示程度，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
还应理解，表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。诸如“包括”、“包括有”、“具有”、“具有”和/或“具有有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在或添加。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性”旨在指代示例或举例说明。
另外，在本申请中当使用“连接”、“覆盖”和/或“在…上形成”等表述时，可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出。
除非另外限定，否则本文中使用的所有措辞(包括技术术语和科技术语)均具有与本申请所属领域中普通技术人员的通常理解相同的含义。此外，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义进行解释。
需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。此外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中具有的具体步骤不必限于所记载的顺序，而是可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本申请。
图1是根据本申请一个实施方式的半导体器件1000的俯视示意图。图2A是根据本申请一个实施方式的叠层结构200的局部俯视示意图。图2B是根据本申请一个实施方式的叠层结构200的第一部分11的示意性剖面图。图3是根据本申请一个实施方式的叠层结构200的第二部分12的示意性剖面图。
如图1至图3所示，半导体器件1000可包括存储平面，图1中示例性示出了第一存储平面10、第二存储平面20、第三存储平面30、第四存储平面40。存储平面可包括叠层结构200，叠层结构200可包括第一部分11和第二部分12，其中第一部分11位于存储平面的边缘，并可包括沿第一方向(z方向)交替叠置的第一电介质层210和第二电介质层220；第二部分12可包括沿z方向交替叠置的第一电介质层210和栅极导电层230。
示例性地，以三维存储器为例，上述半导体器件可包括由栅极导电层和第一电介质层交替堆叠形成的叠层结构，其中栅极导电层可采用例如后栅工艺形成。具体地，可先利用材料不同的第一电介质层和第二电介质层形成电介质堆叠结构，并将第一电介质层作为隔离层，将第二电介质层作为栅极牺牲层，在形成沟道结构之后，通过去除第二电介质层形成牺牲空隙，并采用导电材料填充该牺牲空隙形成栅极导电层。
然而，半导体器件的制造过程步骤繁杂，大量步骤涉及到加热、冷却等热过程，每一个热过程都会造成器件内部应力的变化，器件应力的变化会引起不同程度的翘曲，从而影响其成膜质量，及后续器件的良率。例如，在三维存储器的存储平面的边缘受应力影响易出现裂纹，裂纹可出现在垂直堆叠的栅极导电堆叠层中，使得三维存储器出现字线漏电的情况。此外，随着三维存储器中堆叠层数的不断增加，在其制造过程中，还会面临器件结构不稳定甚至坍塌的风险，严重影响三维存储器的成品率。
在本申请至少一个实施方式提供的半导体器件中，其存储平面边缘保留的电介质堆叠结构(可理解为第一部分11)可使半导体器件的结构更加稳固，此外通过仅在叠层结构的第二部分形成栅极导电层，可减少刻蚀工作量和相应的热过程，由此减少了应力的改变，相应减少了因半导体器件边缘应力过大发生形变而导致的漏电情况，提高了半导体器件的良率。
此外，在存储平面边缘保留的电介质堆叠结构可为在后续形成栅极导电层的过程中去除栅极牺牲层的操作提供结构支撑，减少器件结构不稳定甚至坍塌的风险，提高半导体器件的成品率。
可选地，半导体器1000可以是存储阵列晶圆(array wafer)，也可以是包括外围电路的存储器。具体地，半导体器件1000可包括二维存储器或者三维存储器中的至少一种。作为一种选择，三维存储器可包括三维NAND存储器和三维NOR存储器中的至少一种。
具体地，如图1至图3所示，叠层结构200可包括第一部分11和第二部分12，其中第一部分11位于存储平面的边缘，并可包括沿z方向交替叠置的第一电介质层210和第二电介质层220。作为一种选择，可理解图中的x轴和y轴示出了晶圆平面中的两个正交方向，其中x方向(第二方向)可例如为字线方向，y方向(第三方向)可例如为位线方向，此外图中的z轴垂直于x轴和y轴。
可选地，第一电介质层210和第二电介质层220可分别包括例如第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成第一电介质层210和第二电介质层220的示例性材料可分别包括氧化硅和氮化硅。
第二部分12可包括沿z方向交替叠置的第一电介质层210和栅极导电层230。可选地，栅极导电层230可包括导电材料层(未示出)，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。第一电介质层210可用作隔离堆叠层。
此外，栅极导电层230还可包括位于第一电介质层210与上述导电材料层之间的壁间介质层(未示出)，作为一种选择，壁间介质层可以是高介电常数介质层。进一步地，栅极导电层230还可包括位于第一电介质层210与上述导电材料层之间，或者位于壁间介质层与上述导电材料层之间的粘合层(未示出)，例如氮化钛TiN层。
此外，叠层结构200的层数不限于图中所示的层数，可根据需要另外设置，例如32层、64层、128层等。另外，随着对三维存储器存储量需求的不断增加，上述存储堆叠层在逐渐增多。叠层结构200可包括采用诸如双堆叠技术或多堆叠技术形成的多个子叠层结构。多个子叠层结构可在垂直于其厚度方向(z方向)上依次堆叠，以形成叠层结构200。每个子叠层结构的层数可相同，也可不同。在下文中描述的单个叠层结构的内容可完全或部分地适用于由多个子叠层结构形成的叠层结构，因此与其相关或相似的内容不再赘述。
结合图1、图2B、图3，存储平面还可包括沟道结构300和第一虚拟沟道结构600。沟道结构300沿z方向穿过叠层结构200的第二部分12。虚拟沟道结构600沿z方向穿过叠层结构200的第一部分11。
沟道结构300可包括填充有半导体层和复合电介质层的沟道孔310，例如依次形成于沟道孔310内壁的功能层320和沟道层330。
功能层320可包括依次设置在沟道孔310的内壁的阻挡层(未示出)、电荷捕获层(未示出)和隧穿层(未示出)。作为一种选择，沟道孔310可具有沿z方向穿过叠层结构200的圆柱形或柱形形状。沟道层330可包括硅，例如非晶硅、多晶硅或单晶硅。沟道层330的材质包括但不限于N型掺杂的多晶硅。与沟道孔310类似，功能层320和沟道层330也可具有穿过叠层结构200的圆柱形或柱形形状。沟道结构300与多个栅极导电层230可以串联配置的方式形成半导体器件1000中存储单元的叠层。
另外，结合图1和图2B，第一虚拟沟道结构600可包括一种或多种电介质材料。例如，第一虚拟沟道结构600可包括第一虚拟沟道孔610和填充于第一虚拟沟道孔610中的第一虚拟沟道填充层620。第一虚拟沟道填充层620可为单层、多层或合适的复合层等结构。第一虚拟沟道结构600可防止在后栅极工艺中用栅极导电层230替换栅极牺牲层(未示出)期间，制备中的半导体结构发生塌陷。因而，第一虚拟沟道填充层620用于为制备中的半导体结构提供支撑，其示例性材料可例如为氧化硅等。
可选地，如图2B和2C所示，第一虚拟沟道结构600还可包括与沟道结构300相同的内部结构。换言之，作为一种选择，第一虚拟沟道结构与沟道结构的区别仅为作用不同，第一虚拟沟道结构与沟道结构的制造工艺可完全相同，两者的内部结构也可完全一致，从而降低三维存储器制备工艺的复杂性。
此外，为进一步加强第一虚拟沟道结构600的支撑效果，可在垂直于z方向的方向上，将第一虚拟沟道结构600的径向尺寸D1设置为大于或等于沟道结构300的径向尺寸D2。
另外，本申请至少一个实施方式提供的第一虚拟沟道结构600还可适当改变其设置在第一部分11的位置和数量，以更适于三维存储器的不同架构。
图4是根据本申请一个实施方式的第二部分12的俯视示意图。
参考图1和图4，在本申请的一个实施方式中，半导体器件1000的每个存储平面可沿x方向具有存储阵列区(Giant Block，GB)12-1和台阶区(Staircase Structure，SS)12-2，具体地，第二部分12可被划分为台阶区12-2和存储阵列区12-1，其中台阶区12-2可用于形成多个阶梯台阶(未示出)，存储阵列区12-1可用于形成由多个沟道结构300排列分布组成的存储阵列。
每个存储阵列区12-1对应至少一个台阶区12-2，其中台阶区12-2可用于形成多个阶梯台阶，通过在每个阶梯台阶上形成的字线接触800，可将存储阵列中的栅极导电层230一一对应连接导通。可选地，至少一个台阶区12-2位于对应的存储阵列区12-1的中部，以将对应的存储阵列区12-1分割为至少两个子存储阵列区(12-1a和12-1b)。
此外，在本申请的一个实施方式中，存储平面还可包括第二虚拟沟道结构700，第二虚拟沟道结构700可沿z方向穿过台阶区12-2。第二虚拟沟道结构700同样可防止在后栅极工艺中用栅极导电层230(如图3所示)替换栅极牺牲层(未示出)期间，制备中的半导体结构发生塌陷。可以理解，第二虚拟沟道结构700位于由栅极导电层230和第一电介质层210交替叠置形成的第二部分12中，其沿z方向穿过台阶区12-2，并没有将栅极导电层230完全隔断。第二虚拟沟道结构700仅仅是穿过栅极导电层230的部分横截面积的孔状结构，因而半导体器件1000的控制信号依然可通过栅极导电层230传递到存储阵列区12-1。
可选地，如图2B和图4所示，第二虚拟沟道结构700与第一虚拟沟道结构600的制造工艺可完全相同，两者的内部结构也可完全一致，从而降低三维存储器制备工艺的复杂性。
同样地，为进一步加强第二虚拟沟道结构700的支撑效果，可在垂直于z方向的方向上，将第二虚拟沟道结构700的径向尺寸设置为大于或等于沟道结构300的径向尺寸。
另外，本申请至少一个实施方式提供的第二虚拟沟道结构700还可适当改变其设置在台阶区12-2的位置和数量，以更适于三维存储器的不同架构。
另外，参考图1至图4，在本申请的一个实施方式中，存储平面还包括栅线缝隙结构400。栅线缝隙结构400可沿x方向延伸，并沿z方向穿过叠层结构200。此外，多个栅线缝隙结构400可在y方向间隔分布，从而将半导体器件1000分割为多个存储块301。
可选地，位于每个存储块301中的栅线缝隙结构400可在x方向断续地延伸，或者连续地延伸，并将每个存储块301分割为多个存储指(未示出)。
具体地，在本实施方式中，如图2A至2C所示，栅线缝隙结构400包括沿z方向穿过叠层结构200、并在x方向延伸穿过第一部分11和第二部分12的栅线缝隙410，以及填充于栅线缝隙410中的栅线缝隙填充层，例如第一栅线缝隙填充层421和第二栅线缝隙填充层422。
可选地，栅线缝隙结构400位于第一部分11的部分与栅线缝隙结构400位于第二部分12的部分可不同。
具体地，在制备半导体器件1000的过程中，部分栅线缝隙410可作为提供刻蚀剂和化学前体的通路(工艺窗口)，通过采用例如湿法腐蚀等工艺去除栅极牺牲层，形成用于容纳栅极导电层230的牺牲空隙(未示出)，并通过部分栅线缝隙410，对牺牲空隙进行填充，形成栅极导电层230。
因而，在形成牺牲空隙前，可先在栅线缝隙410位于第一部分11中的部分中形成第一栅线缝隙填充层421，暴露栅线缝隙410位于第二部分12中的部分，作为形成牺牲空隙的工艺窗口，并在形成栅极导电层230之后，采用第二栅线缝隙填充层422填充栅线缝隙410位于第二部分12中的部分。可选地，第一栅线缝隙填充层421与第二栅线缝隙填充层422可不同。
换言之，栅线缝隙结构400可包括两部分，第一栅线缝隙结构400-1和第二栅线缝隙结构400-2，其中第一栅线缝隙结构400-1位于叠层结构200的第一部分11，第二栅线缝隙结构400-2位于叠层结构200的第二部分12。第一栅线缝隙结构400-1包括栅线缝隙410位于第一部分11中的部分，以及填充于该部分栅线缝隙410中的第一栅线缝隙填充层421。第二栅线缝隙结构400-2包括栅线缝隙410位于第二部分22中的部分，以及填充于该部分栅线缝隙410中的第二栅线缝隙填充层422。第一栅线缝隙结构400-1和第二栅线缝隙结构400-2形成于不同的半导体器件制备阶段。第一栅线缝隙结构400-1和第二栅线缝隙结构400-2可不同。例如，栅线缝隙410位于第一部分11中的部分在y方向的尺寸与栅线缝隙410位于第二部分22中的部分在y方向的尺寸可不同，第一栅线缝隙填充层421与第二栅线缝隙填充层422可形成于不同的半导体器件制备阶段，第一栅线缝隙填充层421与第二栅线缝隙填充层422可选用不同的材料形成。
作为一种选择，第一栅线缝隙填充层421可为单层、多层或合适的复合层等结构。例如，第一栅线缝隙填充层421可选择具有高沉积速率的材料。此外，第一栅线缝隙填充层421可为相对于第一电介质层210和第二电介质层220可具有高的干法刻蚀选择性的任何材料。在本申请的一个实施方式中，第一栅线缝隙填充层421可为多晶硅层。
此外，第二栅线缝隙填充层422可为单层、多层或合适的复合层等结构。可选地，第一栅线缝隙填充层421与第二栅线缝隙填充层422可相同；或者第一栅线缝隙填充层421与第二栅线缝隙填充层422也可不同。
在本申请的一个实施方式中，第二栅线缝隙填充层422可包括结构绝缘层(未示出)和位于结构绝缘层内的导电结构(未示出)。例如，第二栅线缝隙填充层422可包括结构绝缘层和位于结构绝缘层内的公共源极结构(未示出)。换言之，可在栅线缝隙410位于第二部分12中的部分中设置公共源极结构。公共源极结构可采用现有的常规工艺，根据实际需要进行制备，其内部结构在此不做赘述。
在本申请的另一实施方式中，第二栅线缝隙填充层422可包括阻隔层(未示出)和填充于阻隔层内的绝缘介质材料层(未示出)，其中阻隔层可选择为高介电常数介质材料层，绝缘介质材料层可包括诸如氧化硅、氮化硅和氮氧化硅等绝缘介质材料中的至少一种。
在本申请的又一实施方式中，第二栅线缝隙填充层422也可包括多晶硅等半导体材料填充层。
本申请至少一个实施方式提供的半导体器件1000还包括基底(未示出)，叠层结构200可位于基底上。然而，本领域技术人员应该理解，在未背离本申请教导的情况下，基底可根据三维存储器架构的不同而包括的不同的层结构，本申请对此不作限定。例如，基底可包括与沟道层330连接的局部结构，该局部结构用于形成导通存储单元工作的电路回路。
因此，根据本申请至少一个实施方式提供的三维存储器，在三维存储器存储平面边缘保留的电介质堆叠结构(可理解为第一部分11)可使三维存储器的结构更加稳固，此外通过仅在叠层结构的第二部分形成栅极导电层，可减少刻蚀工作量和相应的热过程，由此减少了应力的改变，相应减少了因三维存储器边缘应力过大发生形变而导致的漏电情况，提高了三维存储器的良率。
此外，在存储平面边缘保留的电介质堆叠结构可为在后续形成栅极导电层的过程中去除栅极牺牲层的操作提供结构支撑，减少器件结构不稳定甚至坍塌的风险，提高三维存储器的成品率。
图5是根据本申请一个实施方式的半导体器件的制备方法2000流程图。图6至图14B分别是根据本申请一个实施方式的三维存储器的制备方法的工艺示意图。
如图5所示，半导体器件的制备方法2000可包括：
S1，在衬底的第一表面上沿第一方向交替叠置第一电介质层和第二电介质层，以形成电介质堆叠结构，其中第一表面限定有至少一个存储平面区域，电介质堆叠结构包括位于存储平面区域边缘的第一部分以及不同于第一部分的第二部分。
S2，去除第二电介质层位于第二部分的部分，以形成牺牲空隙，并采用栅极导电层填充牺牲空隙。
下面将结合图6至图14B详细说明上述制备方法2000的各个步骤在本申请的一个实施方式中的具体工艺。
步骤S1
图6是根据本申请一个实施方式的衬底100’的俯视示意图。图7A是根据本申请一个实施方式的、形成栅线缝隙410后所形成的结构在第一部分11’的局部剖面示意图。图7B是根据本申请一个实施方式的、形成栅线缝隙410后所形成的结构在第二部分12’的局部剖面示意图。
如图6至图7B所示，步骤S1在衬底的第一表面上沿第一方向交替叠置第一电介质层和第二电介质层，以形成电介质堆叠结构可例如包括：提供衬底100’；以及交替堆叠第一电介质层210和第二电介质层220以形成电介质堆叠结构200’。
具体地，在本申请的一个实施方式中，衬底100’的制备材料可选择任何适合的半导体材料，例如可为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。进一步地，衬底100’可选择单晶硅。
在本申请的一个实施方式中，衬底100’可例如是复合衬底，用于支撑在其上的器件结构。可通过诸如化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Layer Deposition，ALD)或其任何组合的薄膜沉积工艺依次设置多个由不同材料制备的层以形成衬底100’。
衬底100’可包括衬底牺牲层(未示出)，用于后续形成半导体连接层(例如，在后续步骤形成第二半导体层等)。衬底牺牲层可包括单层、多层或合适的复合层。例如，衬底牺牲层可包括氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个。作为一种选择，衬底牺牲层可以是高介电常数介质层，作为另一种选择，衬底牺牲层可包括依次设置的第一介质层(未示出)、牺牲层(未示出)和第二介质层(未示出)，其中，第一介质层和第二介质层可以是氮化硅层，牺牲层可以是氧化硅层。可选地，牺牲层还可以是单晶硅或多晶硅，具体地，在本申请的一个实施方式中，形成牺牲层的示例性材料可以是多晶硅。作为另一种选择，衬底牺牲层可包括电介质材料、半导体材料和导电材料中的任意一个或多个。
衬底100’的部分区域还可形成经由离子注入或扩散工艺由N型或P型掺杂剂掺杂形成的阱区。掺杂剂可包括磷(P)、砷(As)和锑(Sb)中的任意一种或组合。在本申请的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，进一步地，阱区的掺杂浓度可相同也可不同，本申请对此不作限定。
衬底100’包括相对的第一表面101和第二表面(未示出)。在形成衬底100’之后，可通过一个或多个薄膜沉积工艺在第一表面101上形成电介质堆叠结构200’，薄膜沉积工艺可包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺或其任何组合，本申请对此不作限定。
电介质堆叠结构200’可包括多对彼此交替地堆叠的第一电介质层210和第二电介质层220。例如，电介质堆叠结构200’可包括64对、128对或多于128对的第一电介质层210和第二电介质层220。
换言之，电介质堆叠结构200’可包括沿第一方向(z方向)堆叠的第一电介质层210和第二电介质层220形成的多个初始堆叠层(未示出)。在一些实施方式中，第一电介质层210和第二电介质层220可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成第一电介质层210和第二电介质层220的示例性材料可分别包括氧化硅和氮化硅。氧化硅层可用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。随后可刻蚀掉部分牺牲堆叠层，并用包括导电材料的导体层替换刻蚀掉的部分牺牲堆叠层，以形成三维存储器的栅极导电层。
上文中对单个电介质堆叠结构的制备方法进行了说明。事实上，随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破工艺极限的限制，也可采用双堆叠技术或多堆叠技术形成通过在电介质堆叠结构的堆叠方向上依次堆叠的多个子电介质堆叠结构形成电介质堆叠结构，其中，每个子电介质堆叠结构可包括多个交替层叠设置的第一电介质层和第二电介质层。每个子电介质堆叠结构的层数可相同，也可不同。由于在上文中描述的单个电介质堆叠结构的制备工艺涉及的内容和结构可完全或部分地适用技术效果于在这里描述的包括多个子电介质堆叠结构形成的电介质堆叠结构，因此与其相关或相似的内容不再赘述。然而本领域技术人员可以理解的是，可以在多电介质堆叠结构或单电介质堆叠结构的基础上进行后续制备工艺。
如图6所示，衬底100’的第一表面101限定有至少一个存储平面区域，图6中示例性示出了第一存储平面区域10’、第二存储平面区域20’、第三存储平面区域30’、第四存储平面区域40’。上述至少一个存储平面区域与后续形成的半导体器件1000(如图1所示)的存储平面相对应。
此外，位于每个存储平面区域的电介质堆叠结构200’可包括第一部分11’和第二部分12’，其中第一部分11’位于每个存储平面区域的边缘，第二部分12’不同于第一部分11’。
步骤S2
图8A是根据本申请一个实施方式的、形成栅线缝隙间隔层430后所形成的结构在第一部分11’的局部剖面示意图。图8B是根据本申请一个实施方式的、形成栅线缝隙间隔层430后所形成的结构在第二部分12’的局部剖面示意图。图9A是根据本申请一个实施方式的、形成初始第一栅线缝隙填充层421’后所形成的结构在第一部分11’的局部剖面示意图。图9B是根据本申请一个实施方式的、形成初始第一栅线缝隙填充层421’后所形成的结构在第二部分12’的局部剖面示意图。图10A是根据本申请一个实施方式的、形成初始掩膜层510’后所形成的结构在第一部分11’的局部剖面示意图。图10B是根据本申请一个实施方式的、形成初始掩膜层510’后所形成的结构在第二部分12’的局部剖面示意图。图11A是根据本申请一个实施方式的、形成掩膜层510后所形成的结构在第一部分11’的局部剖面示意图。图11B是根据本申请一个实施方式的、形成掩膜层510后所形成的结构在第二部分12’的局部剖面示意图。图12A是根据本申请一个实施方式的、形成第一栅线缝隙填充层421’后所形成的结构在第一部分11’的局部剖面示意图。图12B是根据本申请一个实施方式的、形成第一栅线缝隙填充层421’后所形成的结构在第二部分12’的局部剖面示意图。图13A是根据本申请一个实施方式的、形成牺牲空隙240后所形成的结构在第一部分11’的局部剖面示意图。图13B是根据本申请一个实施方式的、形成牺牲空隙240后所形成的结构在第二部分12’的局部剖面示意图。图14A是根据本申请一个实施方式的、形成栅极导电层230后所形成的结构在第一部分11’的局部剖面示意图。图14B是根据本申请一个实施方式的、形成栅极导电层230后所形成的结构在第二部分12’的局部剖面示意图。
如图7A至图13B所示，步骤S2去除第二电介质层位于第二部分的部分，以形成牺牲空隙，并采用栅极导电层填充牺牲空隙可例如包括：在每个存储平面区域，形成沿z方向穿过电介质堆叠结构200’的栅线缝隙410，其中栅线缝隙410在x方向延伸穿过第一部分11’和第二部分12’，x方向垂直于y方向；在栅线缝隙410位于第一部分11’的部分中，填充第一栅线缝隙填充层421’；经由栅线缝隙410位于第二部分12’的部分，去除第二电介质层220位于第二部分12’的部分，以形成牺牲空隙240；以及采用栅极导电层230填充牺牲空隙240。
再次参考图6至图7B，在本申请的一个实施方式中，在形成去除第二电介质层位于第二部分的部分之前，半导体器件的制备方法2000还可例如包括：在位于每个存储平面区域边缘的、电介质堆叠结构200’的第一部分11’，形成沿z方向穿过电介质堆叠结构200’的第一虚拟沟道结构600；以及在不同于第一部分11’的第二部分22’形成沿第一方向穿过电介质堆叠结构200’的沟道结构300。
具体地，在第一部分形成沿第一方向穿过电介质堆叠结构的第一虚拟沟道结构可例如包括：在第一部分11’形成沿z方向穿过电介质堆叠结构200’的第一虚拟沟道孔610；以及采用第一虚拟沟道填充层620填充第一虚拟沟道孔610，从而形成第一虚拟沟道结构600。
第一虚拟沟道结构600可防止在采用后栅极工艺制备栅极导电层期间，制备中的半导体结构发生塌陷。可选地，在形成电介质堆叠结构200’之后，通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等来形成第一虚拟沟道孔610。第一虚拟沟道孔610位于每个存储平面区域边缘的、电介质堆叠结构200’的第一部分11’中。此外，第一虚拟沟道孔610可具有沿z方向穿过电介质堆叠结构200’的圆柱形或柱形形状。作为一种选择，第一虚拟沟道孔610可延伸至衬底100’中。
在形成第一虚拟沟道孔610后，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在第一虚拟沟道孔610中填充第一虚拟沟道填充层620。第一虚拟沟道填充层620可为单层、多层或合适的复合层等结构。可选地，在填充过程中，可通过控制沟道填充工艺，在第一虚拟沟道填充层620中形成多个间隙以减轻结构应力。
在第二部分形成沿第一方向穿过电介质堆叠结构的沟道结构可例如包括：在第二部分12’形成沿z方向穿过电介质堆叠结构200’的沟道孔310；以及在沟道孔310的内壁上依次形成功能层320和沟道层330。
沟道结构300可包括填充有半导体层和复合电介质层的沟道孔310。可选地，通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，可在沟道孔310的内壁上依次形成功能层320和沟道层330。
具体地，在形成电介质堆叠结构200’之后，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等来形成沟道孔310。沟道孔310可具有穿过电介质堆叠结构200’的圆柱形或柱形形状。作为一种选择，沟道孔310可延伸至衬底100’中。
功能层320可包括在沟道孔310的内壁上形成的、以阻挡电荷流出的阻挡层(未示出)；形成在阻挡层的表面上、以在三维存储器的操作期间存储电荷的电荷捕获层(未示出)；以及在电荷捕获层的表面上形成的隧穿层(未示出)。
在一些实施方式中，功能层320可包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施方式中，功能层320也可具有不同于ONO配置的结构。可选地，功能层320可包括氧化硅层、氮化硅层和另一氧化硅层。沟道层330能够用于输运所需的电荷(电子或空穴)。
然而，本领域技术人员应该理解，在未背离本申请教导的情况下，可根据三维存储器架构的不同而设置沟道结构300，本申请对此不作限定。
例如，作为一种选择，结合图5、图6和图7B，根据本申请的一个实施方式，可在沟道孔310的侧壁和底面上形成功能层320，并通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在功能层320中隧穿层的表面形成沟道层330。
作为另一种选择，结合图7和图7B，根据本申请的一个实施方式，也可仅在沟道孔310的侧壁上形成功能层320，并通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在功能层320的隧穿层的表面以及例如后续形成的外延层表面上形成沟道层330。
具体地，可首先通过外延生长工艺，在沟道孔310的底部形成外延层120，其中用于外延地生长外延层120的制造工艺可包括但不限于：气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者其任意组合。外延层120可以是外延硅、硅锗、锗、III-V化合物材料、II-VI化合物材料、有机半导体材料和其它适当半导体材料中的至少一种。在形成外延层120之后，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在沟道孔310的内壁以及外延层120的表面形成初始功能层(未示出)，之后可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除初始功能层位于外延层120的表面的部分，并暴露外延层120的一部分表面，可理解，仅在沟道孔310的侧壁上形成功能层320。在形成功能层320后，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在功能层320的隧穿层的表面以及暴露的外延层120表面上形成与外延层120连接的沟道层330。
在一些实施方式中，沟道层330可包括硅，例如多晶硅或单晶硅。沟道层330的材质可包括但不限于N型掺杂的多晶硅。与沟道孔310类似，沟道层330也可穿过电介质堆叠结构200’，并具有圆柱形或柱形形状。作为一种选择，沟道层330也可延伸至衬底100’中。
此外，沟道结构300还包括在沟道孔310远离衬底100’的一端(可理解为沟道结构300的顶端)形成的沟道插塞(未示出)。具体地，在形成沟道层330后，可采用沟道孔填充介质层(未示出)填充沟道孔310的剩余部分。沟道孔填充介质层可包括氧化介质层，例如氧化硅等。进一步地，在填充过程中，可通过控制沟道填充工艺，在沟道孔填充介质层中形成多个绝缘间隙以减轻结构应力。然后在沟道孔填充介质层位于沟道孔310的顶部的部分中形成沟道插塞。沟道插塞的材料可选用与沟道层330相同的材料制备，例如N型掺杂的多晶硅等。沟道插塞与沟道层330电连接。
结合图4、图6和图7B，多个沟道结构300排列分布组成存储阵列，并可位于第二部分12’的存储阵列区12-1。此外，参考图4，在本申请的一个实施方式中，半导体器件的制备方法2000还包括：在第二部分12’的台阶区12-2形成多个阶梯台阶(未示出)。
换言之，第二部分12’可被划分为台阶区12-2和存储阵列区12-1，其中台阶区12-2可用于形成多个阶梯台阶，存储阵列区12-1可用于形成由多个沟道结构300排列分布组成的存储阵列。
具体地，在本申请的一个实施方式中，在形成沟道结构300后，可将电介质堆叠结构200’的第二部分12’沿x方向划分为存储阵列区12-1和台阶区12-2。台阶区12-2可包括多个阶梯台阶状的介电层对(第一电介质层210和第二电介质层220)形成的初始阶梯台阶(未示出)。
作为一种选择，可通过对例如电介质堆叠结构200’的边缘部分执行多个“修整-刻蚀”循环，以使电介质堆叠结构200’具有一个或多个倾斜的边缘以及比底部(靠近衬底100’)介电层对要短的顶部(远离衬底100’)介电层对。阶梯形成工艺中可使用任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)。
作为一种选择，在本申请的一些实施方式中，可在形成多个初始阶梯台阶之后，形成沟道结构300。作为另一种选择，在一些其他实施方式中，也可在形成多个初始阶梯台阶之前形成沟道结构300，本申请对此不作限定。
每个存储阵列区12-1对应至少一个台阶区12-2，作为一种选择，可将至少一个台阶区12-2设置于对应的存储阵列区12-1的中部，以将对应的存储阵列区12-1分割为至少两个子存储阵列区(12-1a和12-1b)。
此外，结合图4、图7A和图7B，在本申请的一个实施方式中，半导体器件的制备方法2000还包括：形成第二虚拟沟道结构700。
具体地，第二虚拟沟道结构700可沿z方向穿过台阶区12-2。第二虚拟沟道结构700同样可防止在后栅极工艺中用栅极导电层230(如图3所示)替换栅极牺牲层(可理解第二电介质层220)期间，制备中的半导体结构发生塌陷。
第二虚拟沟道结构700与第一虚拟沟道结构600的制造工艺可完全相同，两者的内部结构也可完全一致，从而降低三维存储器制备工艺的复杂性，因此与其相关或相似的内容不再赘述。
此外，再次参考图7A和图7B，为进一步加强第一虚拟沟道结构600的支撑效果，可在垂直于z方向的方向上，将第一虚拟沟道结构600的径向尺寸D1设置为大于或等于沟道结构300的径向尺寸D2。
同样地，为进一步加强第二虚拟沟道结构700的支撑效果，可在垂直于z方向的方向上，也可将第二虚拟沟道结构700的径向尺寸设置为大于或等于沟道结构300的径向尺寸。
此外，为降低三维存储器制备工艺的复杂性，第一虚拟沟道结构600还可包括与沟道结构300相同的内部结构。换言之，作为一种选择，第一虚拟沟道结构与沟道结构的区别仅为作用不同，第一虚拟沟道结构与沟道结构可采用完全相同的制造工艺制备，两者内部结构也可完全一致。
另外，本申请至少一个实施方式，可适当改变第一虚拟沟道结构600设置在第一部分11’的位置和数量，或者可适当改变第二虚拟沟道结构700在台阶区12-2的位置和数量，以更适于三维存储器的不同架构。
如图7A至图13B所示，在本申请的一个实施方式中，去除第二电介质层位于第二部分的部分，以形成牺牲空隙可例如包括：在存储平面区域，形成沿z方向穿过电介质堆叠结构200’的栅线缝隙410，其中栅线缝隙410在x方向延伸穿过第一部分11’和第二部分12’，x方向垂直于y方向；在栅线缝隙410位于第一部分11’的部分中，填充第一栅线缝隙填充层421’；经由栅线缝隙410位于第二部分12’的部分，去除第二电介质层220位于第二部分12’的部分，以形成牺牲空隙240。
可选定，通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除部分电介质堆叠结构200’，形成沿z方向穿过电介质堆叠结构200’的栅线缝隙410，栅线缝隙410沿x方向延伸穿过第一部分11’和第二部分12’，并可沿y方向位于沟道结构300之间，其中x方向、y方向和z方向彼此垂直。
可选地栅线缝隙410位于第一部分11’中的部分在y方向的尺寸与栅线缝隙410位于第二部分22’中的部分在y方向的尺寸可不同。
在本实施方式中，部分栅线缝隙410(可理解为栅线缝隙410位于第二部分22’中的部分)可作为提供刻蚀剂和化学前体的通路(工艺窗口)，通过采用例如湿法腐蚀等工艺去除栅极牺牲层(可理解为部分第二电介质层220)，形成用于容纳栅极导电层230的牺牲空隙240(如图14B所示)，通过部分栅线缝隙410，可对牺牲空隙240进行填充，形成栅极导电层230。
根据本申请的一个示例性实施方案，在形成牺牲空隙前，先在栅线缝隙位于第一部分中的部分中形成第一栅线缝隙填充层，仅用栅线缝隙位于第二部分中的部分作为形成牺牲空隙的工艺窗口，并在形成栅极导电层之后，采用第二栅线缝隙填充层填充栅线缝隙位于第二部分中的部分，从而可保留位于存储平面边缘的部分电介质堆叠结构，使最终形成的三维存储器的结构更稳固，此外通过仅在第二部分形成栅极导电层，可减少刻蚀工作量和相应的热过程，由此减少了应力的改变，相应减少了因三维存储器边缘应力过大发生形变而导致的漏电情况，提高了三维存储器的良率。
另外，在存储平面边缘保留的电介质堆叠结构可为在形成栅极导电层的过程中去除栅极牺牲层的操作提供结构支撑，减少器件结构不稳定甚至坍塌的风险，提高三维存储器的成品率。
如图7A至图8B所示，在形成栅线缝隙410之后，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在栅线缝隙410靠近或者位于衬底100’中的底部形成栅线缝隙间隔层430。形成栅线缝隙间隔层430的示例性材料可包括氧化硅、氮氧化硅等电介质材料。
如图8A至图12B所示，在本申请的一个实施方式中，在栅线缝隙410位于第一部分11’的部分中，填充第一栅线缝隙填充层421可包括：在栅线缝隙410中填充初始第一栅线缝隙填充层421’；以及去除部分初始第一栅线缝隙填充层421’，以形成第一栅线缝隙填充层421，并暴露栅线缝隙410位于第二部分12’的部分。
具体地，如图8A至图9B所示，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在栅线缝隙410中填充初始第一栅线缝隙填充层421’。可选地，初始第一栅线缝隙填充层421’可选择具有高沉积速率的材料。此外，初始第一栅线缝隙填充层421’相对于第一电介质层210和第二电介质层220可具有高的干法刻蚀选择性的任何材料，以方便后续步骤中去除部分初始第一栅线缝隙填充层421’。在本申请的一个实施方式中，初始第一栅线缝隙填充层421’可为多晶硅层。
如图9A至图12B所示，在形成初始第一栅线缝隙填充层421’之后，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在电介质堆叠结构200’远离衬底100’的顶面形成初始掩膜层510’，初始掩膜层510’覆盖电介质堆叠结构200’的顶面并覆盖初始第一栅线缝隙填充层421’。
在形成初始掩膜层510’之前，还可对电介质堆叠结构200’的顶面执行平坦化处理。例如，可对顶面执行诸如研磨速率较低的化学机械抛光工艺(Buffer CMP)的平坦化处理。通过平坦化处理能够更容易地使电介质堆叠结构具有平坦化的表面，从而有利于后续获得良好的图案化掩膜层510。
在形成初始掩膜层510’之后，可在初始掩膜层510’上形成光刻胶层520，使用光刻技术将光刻掩膜版的图案转移至初始掩膜层510’，从而形成图案化的掩膜层510。
在形成图案化的掩膜层510之后，可以图案化的掩模层510为掩蔽，采用例如各向异性刻蚀法，去除初始第一栅线缝隙填充层421’位于第二部分12’的部分。通过上述步骤，可暴露栅线缝隙410位于第二部分12’的部分，并形成第一栅线缝隙填充层421。
如图12A至图13B所示，在暴露出栅线缝隙410位于第二部分12’的部分后，可将该部分栅线缝隙410作为提供刻蚀剂和化学前体的通路，采用例如湿法腐蚀等工艺，去除电介质堆叠结构200’中的第二电介质层220位于第二部分12’的部分，以形成牺牲空隙240。
如图13A至图14B所示，可采用栅极导电层230填充牺牲空隙240，以形成栅极导电层230。
在本申请的一些实施方式中，栅极导电层230可包括壁间介质层(未示出)、粘合层(未示出)和导电材料层(未示出)，壁间介质层可位于第一电介质层210与导电材料层之间，作为一种选择，壁间介质层可以是高介电常数介质层；以及粘合层可位于第一电介质层210与导电材料层之间，或者位于壁间介质层与导电材料层之间，粘合层可例如是氮化钛TiN层。
可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，依次在栅线缝隙410位于第二部分12’的部分和牺牲空隙240中形成壁间介质层、粘合层和导电材料层。之后，通过多次、例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，依次去除导电材料层、粘合层和壁间介质层位于栅线缝隙410中的部分，从而形成栅极导电层230。
通过仅在第二部分形成栅极导电层，可减少刻蚀工作量和相应的热过程，由此减少了应力的改变，相应减少了因三维存储器边缘应力过大发生形变而导致的漏电情况，提高了三维存储器的良率。
如图2B至图3、图14A至图14B所示，在本申请的一些实施方式中，在形成栅极导电层230之后，还可诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，采用第二栅线缝隙填充层422填充栅线缝隙410位于第二部分12’中的部分。
可选地，制备第一栅线缝隙填充层421与制备第二栅线缝隙填充层422的材料可相同；或者制备第一栅线缝隙填充层421与制备第二栅线缝隙填充层422的材料也可不同。
此外，第一栅线缝隙填充层421和第二栅线缝隙填充层422均可为单层、多层或合适的复合层等结构。
例如，第二栅线缝隙填充层422可选用诸如氧化硅、氮化硅和氮氧化硅等绝缘介质材料，也可选用例如多晶硅等半导体材料，本申请对此不作限定。在形成栅线缝隙结构400之后，电介质堆叠结构200’形成为叠层结构200。
换言之，栅线缝隙结构400可包括两部分，第一栅线缝隙结构400-1和第二栅线缝隙结构400-2，其中第一栅线缝隙结构400-1位于叠层结构200的第一部分11，第二栅线缝隙结构400-2位于叠层结构200的第二部分12(参见图1、图2B和图3)。第一栅线缝隙结构400-1包括填充于栅线缝隙410中的第一栅线缝隙填充层421。第二栅线缝隙结构400-2包括填充于栅线缝隙410中的第二栅线缝隙填充层422。此外，第一栅线缝隙填充层421与第二栅线缝隙填充层422可形成于不同的半导体器件制备阶段。可选地，第一栅线缝隙填充层421与第二栅线缝隙填充层422可选用不同的材料形成。
作为一种选择，第二栅线缝隙填充层422可包括结构绝缘层(未示出)和位于结构绝缘层内的导电结构(未示出)。换言之，在栅线缝隙410位于第二部分12’的部分中形成结构绝缘层；以及在结构绝缘层内形成导电结构。可选地，导电结构可为半导体器件的公共源极结构，其中公共源极结构可采用现有的常规工艺，根据实际需要进行制备，其内部结构及制备工艺在此不做赘述。
根据本申请至少一个实施方式提供的半导体器件制备方法，通过保留位于存储平面边缘的电介质堆叠结构，可使最终形成的半导体器件的结构更稳固，此外通过仅第二部分形成栅极导电层，可减少刻蚀工作量和相应的热过程，由此减少了应力的改变，相应减少了因半导体器件边缘应力过大发生形变而导致的漏电情况，提高了半导体器件的良率。
此外，在存储平面边缘保留的电介质堆叠结构可为形成栅极导电层的过程中去除栅极牺牲层的操作提供结构支撑，减少器件结构不稳定甚至坍塌的风险，提高半导体器件的成品率。
图15是根据本申请一个实施方式的存储系统30000结构示意图。
如图15所示，本申请的又一方面的至少一个实施方式还提供了一种存储系统30000。存储系统30000可包括半导体器件20000和控制器32000。半导体器件20000可与上文中任意实施方式的所描述的半导体器件相同，本申请对此不再赘述。
可选地，半导体器件20000可以是存储阵列晶圆(array wafer)，也可以是包括外围电路的存储器。具体地，半导体器件20000可包括二维存储器或者三维存储器中的至少一种。作为一种选择，三维存储器可包括三维NAND存储器和三维NOR存储器中的至少一种。
具体地，存储系统30000可包括半导体器件20000和控制器32000。半导体器件20000可与上文中任意实施方式的所描述的半导体器件相同，本申请对此不再赘述。控制器32000可通过通道CH控制半导体器件20000，并且半导体器件20000可响应于来自主机31000的请求基于控制器32000的控制而执行操作。半导体器件20000可通过通道CH从控制器32000接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，半导体器件20000可对由地址选择的区域执行与命令相对应的内部操作。
在一些实施方式中，存储系统可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。本申请提供的存储系统，由于设置了本申请提供的三维存储器，因而具有与所述三维存储器相同的有益效果，在此不做赘述。
以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的选定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (19)

1.一种半导体器件，其特征在于，所述半导体器件包括存储平面，其中所述存储平面包括：
叠层结构，包括第一部分和第二部分，其中所述第一部分位于所述存储平面的边缘，并包括沿第一方向交替叠置的第一电介质层和第二电介质层，所述第二部分包括沿所述第一方向交替叠置的所述第一电介质层和栅极导电层。
2.根据权利要求1所述的半导体器件，其中，所述存储平面还包括：
沟道结构，沿所述第一方向穿过所述第二部分；以及
第一虚拟沟道结构，沿所述第一方向穿过所述第一部分。
3.根据权利要求2所述的半导体器件，其中，所述第二部分被划分为存储阵列区和包括多个阶梯台阶的台阶区，
其中，所述沟道结构位于所述存储阵列区内，每个所述存储阵列区对应至少一个所述台阶区，所述至少一个台阶区位于对应的所述存储阵列区的中部，以将对应的所述存储阵列区分割为至少两个子存储阵列区。
4.根据权利要求3所述的半导体器件，其中，所述存储平面还包括第二虚拟沟道结构，所述第二虚拟沟道结构沿所述第一方向穿过所述台阶区。
5.根据权利要求4所述的半导体器件，其中，
所述第一虚拟沟道结构与所述第二虚拟沟道结构具有相同的内部层结构。
6.根据权利要求1所述的半导体器件，其中，所述存储平面还包括沿所述第一方向穿过所述叠层结构的栅线缝隙结构，
其中，所述栅线缝隙结构在垂直于所述第一方向的第二方向延伸穿过所述第一部分和所述第二部分；以及
所述栅线缝隙结构位于所述第一部分的部分与所述栅线缝隙结构位于所述第二部分的部分不同。
7.根据权利要求6所述的半导体器件，其中，所述栅线缝隙结构位于所述第一部分的部分包括第一栅线缝隙填充层，所述栅线缝隙结构位于所述第二部分的部分包括第二栅线缝隙填充层，其中所述第二栅线缝隙填充层与所述第一栅线缝隙填充层不同。
8.根据权利要求7所述的半导体器件，其中，
所述第二栅线缝隙填充层包括结构绝缘层和位于所述结构绝缘层内的导电结构。
9.根据权利要求2所述的半导体器件，其中，
在垂直于所述第一方向的方向上，所述第一虚拟沟道结构的径向尺寸大于或等于所述沟道结构的径向尺寸。
10.一种制备半导体器件的方法，其特征在于，所述方法包括：
在衬底的第一表面上沿第一方向交替叠置第一电介质层和第二电介质层，以形成电介质堆叠结构，其中所述第一表面限定有至少一个存储平面区域，所述电介质堆叠结构包括位于所述存储平面区域边缘的第一部分以及不同于所述第一部分的第二部分；以及
去除所述第二电介质层位于所述第二部分的部分，以形成牺牲空隙，并采用栅极导电层填充所述牺牲空隙。
11.根据权利要求10所述的方法，其中，在去除所述第二电介质层位于所述第二部分的部分之前，所述方法还包括：
在所述第一部分形成沿所述第一方向穿过所述电介质堆叠结构的第一虚拟沟道结构；以及
在所述第二部分形成沿所述第一方向穿过所述电介质堆叠结构的沟道结构。
12.根据权利要求11所述的方法，其中，多个所述沟道结构位于所述第二部分的存储阵列区，所述方法还包括：
在所述第二部分形成包括多个阶梯台阶的台阶区，其中每个所述存储阵列区对应至少一个所述台阶区，将至少一个所述台阶区设置于对应的所述存储阵列区的中部，以将对应的所述存储阵列区分割为至少两个子存储阵列区。
13.根据权利要求12所述的方法，其中，所述方法还包括：
形成沿所述第一方向穿过所述台阶区的第二虚拟沟道结构；以及
将所述第一虚拟沟道结构与所述第二虚拟沟道结构设置为具有相同的内部层结构。
14.根据权利要求10所述的方法，其中，去除所述第二电介质层位于所述第二部分的部分，以形成牺牲空隙包括：
在所述存储平面区域，形成沿所述第一方向穿过所述电介质堆叠结构的栅线缝隙，其中所述栅线缝隙在垂直于所述第一方向的第二方向延伸穿过所述第一部分和所述第二部分；
在所述栅线缝隙位于所述第一部分的部分中，填充第一栅线缝隙填充层；以及
经由所述栅线缝隙位于所述第二部分的部分，去除所述第二电介质层位于所述第二部分的部分，以形成所述牺牲空隙。
15.根据权利要求14所述的方法，其中，在采用栅极导电层填充所述牺牲空隙之后，所述方法还包括：
采用不同于所述第一栅线缝隙填充层的第二栅线缝隙填充层填充所述栅线缝隙位于所述第二部分的部分。
16.根据权利要求15所述的方法，其中，所述第二栅线缝隙填充层包括结构绝缘层和位于所述结构绝缘层内的导电结构，采用第二栅线缝隙填充层填充所述栅线缝隙位于所述第二部分的部分包括：
在所述栅线缝隙位于所述第二部分的部分中形成所述结构绝缘层；以及
在所述结构绝缘层内形成所述导电结构。
17.根据权利要求14所述的方法，其中，在所述栅线缝隙位于所述第一部分的部分中，填充第一栅线缝隙填充层包括：
在所述栅线缝隙中填充初始第一栅线缝隙填充层；以及
去除部分初始第一栅线缝隙填充层，以形成所述第一栅线缝隙填充层，并暴露所述栅线缝隙位于所述第二部分的部分。
18.根据权利要求11所述的方法，其中，所述方法还包括：
在垂直于所述第一方向的方向上，将所述第一虚拟沟道结构的径向尺寸设置为大于或等于所述沟道结构的径向尺寸。
19.一种存储系统，其特征在于，包括控制器以及如权利要求1至9中任一项所述的半导体器件，所述控制器耦合至所述半导体器件，以控制所述半导体器件存储数据。
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