CN114823697A - 三维存储器及其制备方法、存储系统、电子设备 - Google Patents

Abstract

本申请提供三维存储器及其制备方法、存储系统、电子设备。三维存储器包括：导电层、叠层结构和沟道结构。导电层包括相互间隔的第一半导体层和第二半导体层。叠层结构位于第一半导体层上，包括交替叠置的栅极层和绝缘层。沟道结构包括沿堆叠方向贯穿叠层结构和第一半导体层、并伸至第二半导体层中的沟道层。第一半导体层和第二半导体层分别与沟道层连接；第一半导体层包含第一导电类型的杂质，第二半导体层包含与第一导电类型相反的第二导电类型的杂质。通过两个极性相反的半导体层分别连接沟道层，可在存储器中形成两个等电位的公共源极，从而在存储数据时，为三维存储器的存储单元提供稳定的导通电路，改善存储器的稳定性，并扩大进程窗口。

Description

三维存储器及其制备方法、存储系统、电子设备

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及三维存储器、三维存储器的制备方法、存储系统以及电子设备。

背景技术

为了实现更高的存储密度，三维存储器中堆叠的层数会显著增加，例如由32层发展到64层，再到96层甚至128层等。然而，随着三维存储器中堆叠的层数的增加，其稳定性会随之降低。

因而，如何在提高三维存储器的存储密度的前提下，提高三维存储器的稳定性是目前亟待解决的问题。

发明内容

本申请的实施方式提供了可至少部分解决相关技术中存在的上述问题、或其他问题的三维存储器、制备方法、存储系统及电子设备。

本申请一方面提供了一种三维存储器，所述三维存储器包括：导电层，包括相互间隔的第一半导体层和第二半导体层；叠层结构，位于所述第一半导体层上，包括交替叠置的栅极层和绝缘层；以及沟道结构，包括沟道层，所述沟道层沿堆叠方向贯穿所述叠层结构和所述第一半导体层、并伸至所述第二半导体层中，其中，所述第一半导体层和所述第二半导体层分别与所述沟道层连接；以及所述第一半导体层包含第一导电类型的杂质，所述第二半导体层包含与所述第一导电类型相反的第二导电类型的杂质。

在本申请的一个实施方式中，所述第一半导体层连接有第一引出端，所述第二半导体层连接有第二引出端；以及所述第一引出端和所述第二引出端分别与源极线连接，所述源极线的输入端与所述三维存储器的外围电路连接。

在本申请的一个实施方式中，所述三维存储器还包括阵列互连层，所述阵列互连层位于所述叠层结构背向所述第一半导体层的一侧；以及所述源极线位于所述阵列互连层，所述第一引出端和所述第二引出端分别伸至所述阵列互连层、并与所述源极线连接。

在本申请的一个实施方式中，所述第一半导体层连接有第一引出端，所述第二半导体层连接有第二引出端；以及所述第一引出端和所述第二引出端分别与所述三维存储器的外围电路连接。

在本申请的一个实施方式中，所述三维存储器还包括外围电路芯片，所述外围电路芯片包括外围互连层和所述外围电路，所述外围互连层包括源线信号输出端，所述第一引出端和所述第二引出端分别与所述源线信号输出端连接。

在本申请的一个实施方式中，所述三维存储器还包括栅线间隙结构，所述栅线间隙结构沿所述堆叠方向贯穿所述叠层结构，并伸至所述第一半导体层，所述栅线间隙结构包括填充导电层和间隙阻隔层，所述间隙阻隔层位于所述填充导电层与所述叠层结构之间，其中，所述填充导电层伸至所述第一半导体层的一侧与所述第一半导体层连接；所述填充导电层背向所述第一半导体层的一侧与所述第一引出端连接。

在本申请的一个实施方式中，所述三维存储器还包括沿所述堆叠方向贯穿所述叠层结构的连接结构，所述连接结构的一端与所述第二半导体层连接，所述连接结构的另一端与所述第二引出端连接。

在本申请的一个实施方式中，所述沟道层为非掺杂的半导体材料层；或者所述沟道层为包含所述第一导电类型或所述第二导电类型的杂质的半导体材料层，其中，所述沟道层的杂质掺杂浓度小于所述第一半导体层的杂质掺杂浓度；以及所述沟道层的杂质掺杂浓度小于所述第二半导体层的杂质掺杂浓度。

在本申请的一个实施方式中，所述第一半导体层的杂质掺杂浓度为10¹⁵～10¹⁷cm^-3；所述第二半导体层的杂质掺杂浓度为10¹⁵～10¹⁷cm^-3；以及所述沟道层的杂质掺杂浓度小于或等于10¹³cm^-3。

在本申请的一个实施方式中，所述第一半导体层的杂质掺杂浓度为10¹⁵～10¹⁷cm^-3；以及所述填充导电层的材料为半导体材料，所述填充导电层包含所述第一导电类型的杂质，所述填充导电层的杂质掺杂浓度为10¹⁵～10¹⁷cm^-3。

本申请另一方面提供了一种制备三维存储器的方法，所述方法包括：形成依次包括基底、间隔层和衬底牺牲层的衬底，在所述衬底的一侧形成电介质堆叠结构，所述电介质堆叠结构包括交替叠置的栅极牺牲层和绝缘层，在所述电介质堆叠结构中形成沿堆叠方向贯穿其中并伸至所述基底的沟道结构，所述沟道结构包括沟道层；形成沿所述堆叠方向贯穿所述电介质堆叠结构和所述衬底牺牲层的栅线间隙，经由所述栅线间隙形成暴露所述沟道层与所述衬底牺牲层对应的部分的第一间隙，在所述第一间隙中形成与被所述第一间隙暴露的沟道层连接的第一半导体层，所述第一半导体层包含第一导电类型的杂质；以及对所述基底和所述沟道结构进行处理，暴露所述沟道层伸至所述基底的一端，并形成与所述沟道层被暴露的一端连接的第二半导体层，所述第二半导体层包含与所述第一导电类型相反的第二导电类型的杂质。

在本申请的一个实施方式中，在所述第一间隙中形成与被所述第一间隙暴露的沟道层连接的第一半导体层包括：在所述栅线间隙的内壁形成间隙阻隔层；以及在形成所述间隙阻隔层之后，采用半导体材料填充所述栅线间隙的剩余空间和所述第一间隙，以形成栅线间隙结构和所述第一半导体层。

在本申请的一个实施方式中，在所述第一间隙中形成与被所述第一间隙暴露的沟道层连接的第一半导体层包括：在所述栅线间隙的内壁形成间隙阻隔层；经由已形成所述间隙阻隔层的所述栅线间隙，采用半导体材料填充所述第一间隙，从而形成所述第一半导体层；以及在形成所述第一半导体层之后，在所述栅线间隙的剩余空间中填充导电材料，从而形成栅线间隙结构。

在本申请的一个实施方式中，所述栅线间隙结构包括由所述半导体材料或所述导电材料填充形成的填充导电层，所述方法还包括：在形成所述间隙阻隔层之前，去除所述电介质堆叠结构中的栅极牺牲层，以形成牺牲间隙，并采用栅极层填充所述牺牲间隙，从而使所述电介质堆叠结构形成为叠层结构；以及将所述填充导电层背向所述第一半导体层的一侧从所述叠层结构背向所述第一半导体层的一侧引出、并与第一引出端连接。

在本申请的一个实施方式中，所述方法还包括：在形成所述第一半导体层之后，形成沿所述堆叠方向依次贯穿所述叠层结构、所述第一半导体层、所述间隔层并伸至所述基底的连接孔；以及在所述连接孔的内壁依次形成连接阻隔层和连接层，并将所述连接层背向所述基底的一侧从所述叠层结构背向所述基底的一侧引出、并与第二连接端连接。

在本申请的一个实施方式中，所述方法还包括：在所述叠层结构远离所述衬底的一侧形成阵列互连层，所述阵列互连层包括源极线，其中，所述第一引出端和所述第二引出端分别伸至所述阵列互连层、并与所述源极线连接，以及所述源极线的输入端与所述三维存储器的外围电路连接。

在本申请的一个实施方式中，所述方法还包括：在外围衬底的第一面上形成外围电路，在外围电路上形成外围互连层，从而形成外围电路芯片，其中所述外围互连层包括分别与所述第一引出端和所述第二引出端连接的源线信号输出端；以及将所述叠层结构的顶表面与所述外围衬底的第二面结合，其中所述顶表面形成有所述第一引出端和所述第二引出端，所述第二面与所述第一面相对。

在本申请的一个实施方式中，所述沟道层为非掺杂的半导体材料层；或者所述沟道层为包含所述第一导电类型或所述第二导电类型的杂质的半导体材料层，其中，所述沟道层的杂质掺杂浓度小于所述第一半导体层的杂质掺杂浓度；以及所述沟道层的杂质掺杂浓度小于所述第二半导体层的杂质掺杂浓度。

本申请又一方面提供了一种存储系统，所述存储系统包括控制器和本申请一方面提供的三维存储器，所述控制器用于向所述三维存储器中写入数据和读取数据。

本申请又一方面提供了一种电子设备，包括本申请又一方面提供的存储系统。

根据本申请至少一个实施方式提供的三维存储器、三维存储器的制备方法、存储系统及电子设备，通过极性相反的第一半导体层和第二半导体层分别连接沟道层，可在三维存储器中形成两个等电位的公共源极，从而在三维存储器工作时，为三维存储器的存储单元提供稳定的导通电路，改善三维存储器的稳定性，并扩大工作进程窗口。

附图说明

通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：

图1A是根据本申请一个实施方式的三维存储器的剖面示意图；

图1B是根据本申请另一实施方式的三维存储器的剖面示意图；

图2是根据本申请一个实施方式的三维存储器的制备方法流程图；

图3至图11分别是根据本申请一个实施方式的制备流程示意图；

图12是根据本申请一个实施方式的存储系统结构示意图；以及

图13是本申请实施方式提供的电子设备的结构示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一半导体层也可称为第二半导体层，反之亦然。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。

此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。

实施例1

图1A是根据本申请一个实施方式的三维存储器1000的剖面示意图。

如图1A所示，三维存储器1000可包括：导电层100’、叠层结构200’以及沟道结构300。导电层100’可包括相互间隔的第一半导体层111和第二半导体层112。叠层结构200’设置在第一半导体层111上，并包括交替叠置的栅极层230和绝缘层210。沟道结构300包括沟道层330，沟道层330沿叠层结构200’的堆叠方向(z方向)贯穿叠层结构200’和第一半导体层111、并伸至第二半导体层112中。第一半导体层111和第二半导体层112分别与沟道层330连接，其中第一半导体层111包含第一导电类型的杂质，第二半导体层112包含与第一导电类型相反的第二导电类型的杂质。

作为一种选择，在本申请的一个实施方式中，第一半导体层111可与沟道层330的侧壁331的一部分连接，第二半导体层112可至少与沟道层330的底面332连接。

三维存储器通常可包括与沟道层连接的公共源极，该公共源极用于形成导通存储单元工作的电路回路。然而，随着三维存储器中堆叠的层数的增加，上述公共源极的稳定性随之降低，制作工艺的难度也随之增大。根据本申请至少一个实施方式提供的三维存储器，公共源极可包括极性相反的第一半导体层和第二半导体层，换言之，通过两个极性相反的半导体层分别连接沟道层，可在三维存储器中形成两个等电位的公共源极，因而，当连接沟道层的第一半导体层和第二半导体层被等电位地连接至三维存储器的源线信号时，可通过源线信号输出不同电平，促使以第一导电类型杂质为主的载流子或者以第二导电类型杂质为主的载流子向着沟道层流动，从而使得沟道层中载流子的迁移率能够一直维持在较高水平，进而提高沟道层的电流的导通能力，改善三维存储器的稳定性，并扩大三维存储器的工作进程窗口。

具体地，在本申请的一个实施方式中，第一导电类型可为P型，第二导电类型可为N型；或者第一导电类型可为N型，第二导电类型可为P型。

在本申请的一些实施方式中，当第一半导体层111包含N型的杂质，第二半导体层112包含P型的杂质，且三维存储器1000处于读取状态或编程状态时，三维存储器1000的源线信号输出第一电平，第一电平可理解为相对较低的电平，例如第一电平可大致为0伏特。进一步地，通过例如栅线间隙结构400和连接结构120，可将该第一电平分别施加至第一半导体层111和第二半导体层112。在第一电平的作用下，以N型杂质为主的载流子向着沟道层330流动，因而第一半导体层111与沟道层330的连接部分的电阻值变低，形成低阻，使得第一半导体层111与沟道层330导通。相反地，第二半导体层112与沟道层330的连接部分的电阻值变高，形成高阻，因而第二半导体层111与沟道层330不导通。

在本申请的一些实施方式中，当第一半导体层111包含N型的杂质，第二半导体层112包含P型的杂质，且三维存储器1000处于擦除状态时，三维存储器1000的源线信号输出第二电平，第二电平可理解为相对较高的电平，第二电平可例如为16至20伏特。进一步地，通过例如栅线间隙结构400和连接结构120，可将该第二电平分别施加至第一半导体层111和第二半导体层112。在第二电平的作用下，以P型杂质为主的载流子向着沟道层330流动，因而第二半导体层112与沟道层330的连接部分的电阻值变低，形成低阻，使得第二半导体层111与沟道层330导通。相反地，第一半导体层111与沟道层330的连接部分的电阻值变高，形成高阻，因而第一半导体层111与沟道层330不导通。

在本申请的一些实施方式中，当第一半导体层111包含P型的杂质，第二半导体层112包含N型的杂质，且在三维存储器1000处于读取状态或编程状态时，三维存储器1000的源线信号输出第一电平，第一电平可理解为相对较低的电平，例如第一电平可大致为0伏特。进一步地，通过例如栅线间隙结构400和连接结构120，可将该第一电平分别施加至第一半导体层111和第二半导体层112。在第一电平的作用下，以N型杂质为主的载流子向着沟道层330流动，因而第二半导体层112与沟道层330的连接部分的电阻值变低，形成低阻，使得第二半导体层111与沟道层330导通。相反地，第一半导体层111与沟道层330的连接部分的电阻值变高，形成高阻，因而第一半导体层111与沟道层330不导通。

在本申请的一些实施方式中，当第一半导体层111包含P型的杂质，第二半导体层112包含N型的杂质，且在三维存储器1000处于擦除状态时，三维存储器1000的源线信号输出第二电平，第二电平可理解为相对较高的电平，第二电平可例如为16至20伏特。进一步地，通过例如栅线间隙结构400和连接结构120，可将该第二电平分别施加至第一半导体层111和第二半导体层112。在第二电平的作用下，以P型杂质为主的载流子向着沟道层330流动，因而第一半导体层111与沟道层330的连接部分的电阻值变低，形成低阻，使得第一半导体层111与沟道层330导通。相反地，第二半导体层112与沟道层330的连接部分的电阻值变高，形成高阻，因而第二半导体层111与沟道层330不导通。

因此，当连接沟道层330的第一半导体层111和第二半导体层112被等电位地连接至三维存储器1000的源线信号时，可通过源线信号输出相对较低的电平或者相对较高的电平，促使以第一导电类型杂质为主的载流子或者以第二导电类型杂质为主的载流子向着沟道层330流动，从而使得沟道层330中载流子的迁移率能够一直维持在较高水平，进而提高沟道层330的电流的导通能力，改善三维存储器1000的稳定性，并扩大三维存储器1000的工作进程窗口。

在本申请的一些实施方式中，叠层结构200’可包括交替叠置的多个绝缘层210和多个栅极层230，其中栅极层230包括导电材料，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合；绝缘层210可用作隔离堆叠层，包括但不限于氧化硅层等绝缘介质材料层。叠层结构200’的层数不限于图中所示的层数，可根据需要另外设置，例如32层、64层、128层等。

作为一种选择，在栅极层230的外表面还可依次形成有粘合层(未示出)和介质层(未示出)，其中介质层可以是高介电常数介质层，粘合层可例如是氮化钛(TiN)层等。

此外，随着三维存储器存储量需求的不断增加，存储叠层在逐渐增多。叠层结构200’可包括采用诸如双堆叠技术或多堆叠技术形成的多个子叠层结构。多个子叠层结构可在堆叠方向上依次堆叠，以形成叠层结构200’，其中每个子叠层结构均可包括多个交替堆叠设置的绝缘层和栅极层。每个子叠层结构的层数可相同，也可不同。在下文中描述的单个叠层结构的内容可完全或部分地适用于由多个子叠层结构形成的叠层结构，因此与其相关或相似的内容不再赘述。

三维存储器1000还包括沟道结构300，沟道结构300可沿堆叠方向贯穿叠层结构200’和第一半导体层111、并伸至第二半导体层112中。沟道结构300可包括形成于沟道孔310内壁上的功能层320和沟道层330。作为一种选择，沟道孔310可具有沿堆叠方向贯穿叠层结构200’和第一半导体层111、并伸至第二半导体层112中的圆柱形或柱形形状。功能层320可包括：在沟道孔310的内壁上形成的、以阻挡电荷流出的阻挡层(未示出)，形成在阻挡层的表面上、以在三维存储器的操作期间存储电荷的电荷捕获层(未示出)，以及在电荷捕获层的表面上形成的隧穿层(未示出)。

在一些实施方式中，功能层320可包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施方式中，功能层320可具有不同于ONO配置的结构，本申请对此不作限定。

沟道层330可位于隧穿层的表面，能够用于输运所需的电荷(电子或空穴)。根据本申请的一个示例性实施方式，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在隧穿层的表面形成沟道层330。沟道层330同样地可沿堆叠方向贯穿叠层结构200’和第一半导体层111、并伸至第二半导体层112中。沟道层330可由例如多晶硅或单晶硅等半导体材料制备，并可具有导电杂质。

作为一种选择，沟道层330可为非掺杂的半导体材料层；作为另一种选择，沟道层330可为包含第一导电类型或第二导电类型的杂质的半导体材料层，且其掺杂浓度小于第一半导体层111的杂质掺杂浓度，也同样小于第二半导体层112的杂质掺杂浓度。

换言之，沟道层330包含的导电杂质掺杂类型可选择与第一半导体层111包含的导电杂质掺杂类型相同，或者沟道层330包含的导电杂质掺杂类型可选择与第二半导体层112包含的导电杂质掺杂类型相同，或者沟道层330也可选择为非掺杂的半导体材料层。

此外，由于三维存储器的沟道层是载流子迁移的关键通道，沟道层的电流的导通能力对三维存储器的擦写及读取性能有着重要影响。沟道层为非掺杂的半导体材料层或者为相对较低浓度掺杂的半导体材料层，可分别与第一半导体层和第二半导体层形成较大的杂质掺杂浓度差，因而可使沟道层中载流子的浓度远小于第一半导体层和第二半导体层中载流子的浓度，有利于以第一导电类型杂质为主的载流子或者以第二导电类型杂质为主的载流子向着沟道层流动，从而使得沟道层中载流子的迁移率能够一直维持在较高水平，进而提高沟道层的电流的导通能力。

具体地，沟道层330的杂质掺杂浓度可小于或等于10¹³cm^-3；第一半导体层111的杂质掺杂浓度可为10¹⁵～10¹⁷cm^-3；第二半导体层112的杂质掺杂浓度可为10¹⁵～10¹⁷cm^-3。

因而，在本申请至少一个实施方式中，可改变沟道层的导电杂质掺杂类型或者适当调整沟道层的导电杂质掺杂浓度，以适于三维存储器的不同架构。

此外，三维存储器1000还包括形成在沟道层330的上方的沟道插塞(未示出)。制备沟道插塞的材料可选用与沟道层330相同的材料制备，例如N型掺杂或P型掺杂的多晶硅等。

导电层100’可包括相互间隔的第一半导体层111和第二半导体层112。

具体地，在一些实施方式中，作为示例，导电层100’可依次包括第一半导体层111、间隔层102和第二半导体层112，其中间隔层102用于间隔第一半导体层111和第二半导体层112。

形成第一半导体层111和第二半导体层112的材料可根据器件的实际需求进行选择，上述材料可包括硅(Si)、锗(Ge)、锗化硅(SiGe)等等，在其它实施方式中，上述材料还可包括其他元素半导体或化合物半导体，例如砷化镓、磷化铟或碳化硅等。此外，第一半导体层111和第二半导体层112也可具有复合结构，例如由上述多种材料形成的叠层结构。间隔层102可包括但不限于氧化硅层等绝缘介质材料层。

作为一种选择，第一半导体层111与沟道层330的侧壁331的一部分连接，第二半导体层112至少与沟道结构300中沟道层330的底面332连接，其中第一半导体层111包含第一导电类型的杂质，且第二半导体层112包含与第一导电类型相反的第二导电类型的杂质。

作为另一种选择，第二半导体层112不但可与沟道层330的底面332连接，而且可与沟道层330的侧壁331的一部分连接，其中上述侧壁331的一部分为沟道层330的侧壁331中与底面332相连的部分，从而可加强第二半导体层与沟道层的接触面积，提高第二半导体层与沟道层的导通稳定性。

在本申请的一个实施方式中，第一半导体层111的导电类型可为P型，第二半导体层112的导电类型可为N型；或者第一半导体层111导电类型可为N型，第二半导体层112的导电类型可为P型。例如，在一个实施方式中，第一半导体层111和第二半导体层112均可为掺杂有N型或P型掺杂剂的多晶硅层。

在一些实施方式中，第一半导体层111可掺杂有任何合适的例如N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))，以贡献自由电子并且增加本征半导体的导电性。进一步地，第一半导体层111可以是掺杂有N型掺杂剂(例如，P、Ar或Sb)的多晶硅层，其掺杂的原子浓度约为10¹⁵～10¹⁷cm^-3。第二半导体层112可掺杂有任何合适的例如P型掺杂剂(例如，硼(B)、镓(Ga)或铟(In))，以吸收自由电子并且增加本征半导体的导电性。进一步地，第二半导体层112可以是掺杂有P型掺杂剂(例如，B、Ga或In)的多晶硅层，其掺杂的原子浓度约为10¹⁵～10¹⁷cm^-3。

在一些实施方式中，第一半导体层111可掺杂有任何合适的例如P型掺杂剂(例如，硼(B)、镓(Ga)或铟(In))，以吸收自由电子并且增加本征半导体的导电性。进一步地，第一半导体层111可以是掺杂有P型掺杂剂(例如，B、Ga或In)的多晶硅层，其掺杂的原子浓度约为10¹⁵～10¹⁷cm^-3。第二半导体层112可掺杂有任何合适的例如N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))，以贡献自由电子并且增加本征半导体的导电性。进一步地，第二半导体层112可以是掺杂有N型掺杂剂(例如，P、Ar或Sb)的多晶硅层，其掺杂的原子浓度约为10¹⁵～10¹⁷cm^-3。

作为一种选择，在一个实施方式中，第一半导体层111和第二半导体层112的杂质掺杂浓度可相等。

第一半导体层111和第二半导体层112用于与沟道层330形成电连接，例如第一半导体层111与沟道层330的侧壁331连接，第二半导体层112至少与沟道层330的底面332连接，因而，如上文中描述的、具有导电极性相反的第一半导体层111和第二半导体层112可形成为存储单元串(包括沟道结构300)的源极导电连接。此外，第一半导体层111和第二半导体层112还可类似地形成为与其它存储单元串的源极导电连接，并因此形成三维存储器的阵列公共源极。进而，通过两个极性相反的半导体层分别连接沟道层，可在三维存储器中形成两个等电位的公共源极，从而在三维存储器工作时，为三维存储器的存储单元提供稳定的导通电路，改善三维存储器的稳定性，并扩大三维存储器的工作进程窗口。

此外，在本申请的一个实施方式中，三维存储器1000还包括设置于叠层结构200’远离导电层100’的一侧的阵列互连层500。

具体地，三维存储器1000还包括外围电路3020。作为一种选择，可在叠层结构200’远离导电层100’的一侧设置包括外围电路3020的外围电路芯片(未示出)。

在一些实施方式中，外围电路3020可通过CMOS技术形成，但本申请不限于此。外围电路3020可包括页缓冲器、解码器(例如，行解码器和列解码器)、驱动器、电荷泵、电流或电压基准，或电路中所需的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。例如，外围电路3020可包括向第一半导体层111和第二半导体层112施加电压的源线信号(未示出)。

在该实施方式中，阵列互连层500可包括源极线501和多个互连触点(未示出)，其中源极线501用于实现例如外围电路3020与第一半导体层111、第二半导体层112的电连接，互连触点用于实现例如外围电路3020与沟道结构300的电连接，该部分内容将在下文中详细描述。

具体地，三维存储器1000还包括栅线间隙结构400，栅线间隙结构400包括依次形成于栅线间隙410的内壁的间隙阻隔层420和填充导电层430。栅线间隙结构400沿堆叠方向贯穿叠层结构200’，并伸至第一半导体层111中。间隙阻隔层420可间隔填充导电层430与叠层结构200’，包括但不限于氧化硅层等绝缘介质材料层。填充导电层430伸至第一半导体层111的一侧与第一半导体层111连接。填充导电层430背向第一半导体层111的一侧从叠层结构200’背向第一半导体层111的一侧引出，并与第一引出端401连接。

在该实施方式中，阵列互连层500的源极线501可包括连接外围电路3020的源极线输入端(未示出)。第一引出端401可伸至阵列互连层500，并与源极线501连接。因而，外围电路3020的源线信号可经由源极线501、第一引出端401以及栅线间隙结构400的填充导电层430对第一半导体层111施加电信号。

填充导电层430为导通第一半导体层111的通路的一部分，因而填充导电层430为导电材料层，其形成材料可根据器件的实际需求进行选择。作为一种选择，上述材料可例如为钨(W)、钴(Co)、铜(Cu)以及铝(Al)等金属材料；作为另一种选择，其形成材料还可例如包括硅(Si)、锗(Ge)、锗化硅(SiGe)等半导体材料，在其它实施方式中，上述其形成材料还可包括其他元素半导体或化合物半导体，例如砷化镓、磷化铟或碳化硅等。此外，填充导电层430也可具有复合结构，例如由上述多种材料形成的叠层结构。

另外，填充导电层430可由具有导电杂质的半导体材料制备。例如，填充导电层430可包含第一导电类型的杂质，且填充导电层430的杂质掺杂浓度可为10¹⁵～10¹⁷cm^-3。换言之，填充导电层430为填充半导体层时，该填充半导体层可包含第一导电类型的杂质，且与第一半导体层111的杂质掺杂浓度相同。

在本申请的一个实施方式中，第一半导体层111可经由栅线间隙410形成，因而，第一半导体层111可与填充导电层430在同一制程中形成，并由相同半导体材料制备，从而可简化制备工艺，节省制备成本，并提高最终形成的三维存储器的整体性能。

此外，在本申请的一个实施方式中，三维存储器1000还包括沿堆叠方向贯穿叠层结构200’的连接结构120。在本申请的一个实施方式中，连接结构120沿堆叠方向贯穿叠层结构200’、第一半导体层111以及间隔层102，并伸至第二半导体层112。连接结构120可包括依次形成于连接孔(未示出)的内壁的连接阻隔层121和连接层122。连接阻隔层121可间隔连接层122与叠层结构200’，并间隔连接层122与第一半导体层111，包括但不限于氧化硅层等绝缘介质材料层。连接层122为金属材料层或者金属硅化物层。制备连接层122的金属材料可选用例如钨(W)、钴(Co)、铜(Cu)、铝(Al)等，本申请对此不作限定。

连接层122可包括相对的两端，其中一端与第二半导体层112连接，另一端与第二引出端123连接。第二引出端123可伸至阵列互连层500，并与源极线501连接。因而，外围电路3020的源线信号可经由源极线501、第二引出端123以及连接结构120的连接层122对第二半导体层112施加电信号。

此外，图1A所示的第二半导体层112与连接层122的连接位置仅为示意性的，具体地，上述连接位置可设置在第二半导体层112表面的任何位置，本申请对此不作限定。换言之，可改变连接结构120在三维存储器1000中的位置，以适于三维存储器1000的不同架构。可选地，可将连接结构120设置在三维存储器1000的台阶区(未示出)的外围，或者三维存储器1000的存储阵列区(未示出)的外围。

具体地，叠层结构200可包括台阶区和存储阵列区，多个沟道结构300可形成于存储阵列区，并通过位于台阶区的字线接触(未示出)将栅极层230与外部电路3020电连接。每个存储阵列区可对应至少一个台阶区。作为一种选择，台阶区可设置在存储阵列区的一侧边缘或多侧边缘。作为另一种选择，台阶区可设置存储阵列区的中部，并将存储阵列区分割为至少两个子存储阵列区，本申请对台阶区和存储阵列区的相对位置和具体结构不作限定。作为一种选择，可将连接结构120设置在三维存储器1000的台阶区(未示出)的外围，或者将连接结构120设置在三维存储器1000的存储阵列区(未示出)的外围。连接结构120设置在台阶区的外围或者存储阵列区的外围，可增大三维存储器中有效存储单元阵列的面积。

因而，在该实施方式中，外围电路3020的源线信号经由阵列互连层500的源极线501、第一引出端401以及栅线间隙结构400的填充导电层430对第一半导体层111施加电信号；此外，经由阵列互连层500的源极线501、第二引出端123以及连接结构120的连接层122对第二半导体层112施加电信号。

根据本申请至少一个实施方式提供的三维存储器，通过极性相反的第一半导体层和第二半导体层分别连接沟道层，可在三维存储器中形成两个等电位的公共源极，从而在三维存储器工作时，为三维存储器的存储单元提供稳定的导通电路，改善三维存储器的稳定性，并扩大工作进程窗口。

实施例2

图1B是根据本申请另一实施方式的三维存储器1000的剖面示意图。下面将结合图1B详细说明三维存储器1000在本申请的另一实施方式中的具体结构。

由于在上文中描述的三维存储器1000所涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器中，因此与其相关或相似的内容不再赘述。在下文中将详细描述在本申请的另一实施方式中三维存储器1000所包括的外围电路芯片3000。

在本申请的另一实施方式中，三维存储器1000还包括设置于叠层结构200’远离导电层100’的一侧的外围电路芯片3000，其中外围电路3000包括设置有源线信号输出端3031的外围互连层3030。

具体地，外围电路芯片3000可包括外围衬底3010、外围电路3020以及外围互连层3030，其中外围电路3020位于外围衬底3010上，外围互连层3030位于外围电路3020上。

在一些实施方式中，外围电路3020可通过CMOS技术形成，但本申请不限于此。外围电路3020可包括页缓冲器、解码器(例如，行解码器和列解码器)、驱动器、电荷泵、电流或电压基准，或电路中所需的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。例如，外围电路3020可包括向第一半导体层111和第二半导体层112施加电压的源线信号(未示出)。

在该实施方式中，外围互连层3030可包括源线信号输出端3031以及连接触点(未示出)。叠层结构200’中形成有导电接触(例如，字线接触或者外围接触，未示出)，以及与导电接触电连接的互连触点(未示出)。作为一种选择，互连触点可与第一引出端401、第二引出端123同层设置。

外围电路芯片3000设置在叠层结构200’设置有互连触点的顶表面上，并通过诸如键合工艺等，使叠层结构200’的顶表面与外围电路芯片3000的一个表面结合在一起，从而使叠层结构200’的导电接触的互连触点与外围电路芯片3000的连接触点形成连接，叠层结构200’的第一引出端401和第二引出端123分别与外围电路芯片3000的源线信号输出端3031连接。

因而，在该实施方式中，外围电路3020的源线信号经由外围电路芯片3000的源线信号输出端3031、第一引出端401以及栅线间隙结构400的填充导电层430对第一半导体层111施加电信号；此外，经由外围电路芯片3000的源线信号输出端3031、第二引出端123以及连接结构120的连接层122对第二半导体层112施加电信号。

上述实施方式提供的三维存储器同样通过极性相反的第一半导体层和第二半导体层分别连接沟道层，可在三维存储器中形成两个等电位的公共源极，从而在三维存储器工作时，为三维存储器的存储单元提供稳定的导通电路，改善三维存储器的稳定性，并扩大工作进程窗口。

图2是根据本申请一个实施方式的三维存储器的制备方法2000的流程图。如图2所示，本申请提供一种三维存储器的制备方法2000包括：

S1，形成依次包括基底、间隔层和衬底牺牲层的衬底，在衬底的一侧形成电介质堆叠结构，电介质堆叠结构包括交替叠置的栅极牺牲层和绝缘层，在电介质堆叠结构中形成沿堆叠方向贯穿其中并延伸至基底的沟道结构，沟道结构包括沟道层。

S2，形成沿堆叠方向贯穿电介质堆叠结构和衬底牺牲层的栅线间隙，经由栅线间隙形成暴露沟道层与衬底牺牲层对应的部分的第一间隙，在第一间隙中形成与被第一间隙暴露的沟道层连接的第一半导体层，第一半导体层包含第一导电类型的杂质。

S3，对基底和沟道结构进行处理，暴露沟道层伸至基底的一端，并形成与沟道层被暴露的一端连接的第二半导体层，第二半导体层包含与第一导电类型相反的第二导电类型的杂质。

下面将结合图3至图11详细说明上述制备方法2000的各个步骤的具体工艺。

步骤S1

图3为根据本申请一个实施方式制备方法的、在衬底100上形成电介质堆叠结构200后所形成的结构的剖面示意图。图4为根据本申请一个实施方式制备方法的、在电介质堆叠结构200中形成沟道孔310后所形成的结构的剖面示意图。图5为根据本申请一个实施方式制备方法的、形成沟道结构300后所形成的结构的剖面示意图。

如图3至图5所示，步骤S1形成依次包括基底、间隔层和衬底牺牲层的衬底，在衬底的一侧形成电介质堆叠结构，电介质堆叠结构包括交替叠置的栅极牺牲层和绝缘层，在电介质堆叠结构中形成沿堆叠方向贯穿其中并延伸至基底的沟道结构，沟道结构包括沟道层可例如包括：制备衬底100；在衬底100上形成电介质堆叠结构200；以及形成沿堆叠方向贯穿电介质堆叠结构200并伸至衬底100的沟道结构300，沟道结构300包括沟道孔310和依次形成在沟道孔310的内壁上的功能层320和沟道层330。

具体地，如图3所示，在一些实施方式中，作为示例，衬底100可根据器件的实际需求进行选择，衬底100为复合结构，并可包括基底101、间隔层102和衬底牺牲层103。衬底100具有相对的第一侧01和第二侧02。

基底101可包括硅(Si)衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Si1icon-on-insu1ator，绝缘体上硅)衬底或GOI(Germanium-on-Insu1ator，绝缘体上锗)衬底等等，在其它实施方式中，基底101还可包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化锢或碳化硅等，此外基底101还可为复合结构，例如硅叠层或锗硅叠层等。

此外，在本申请提供的三维存储器的制备方法2000中，基底101可在后续步骤中被完全去除掉，故一般可采用普通的衬底结构，而不用在其中制作其他结构，这不仅节约成本，而且降低工艺难度。

在形成基底101之后，可通过一个或多个薄膜沉积工艺在基底101上形成间隔层102，薄膜沉积工艺可包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合，本申请对此不作限定。间隔层102可用于间隔后续形成的第一半导体层和第二半导体层，可包括但不限于氧化硅层等绝缘介质材料层。

在形成间隔层102之后，可通过诸如CVD、PVD和ALD中的任意一种或其任何组合工艺，在间隔层102上形成衬底牺牲层103，衬底牺牲层103用于后续形成容纳第一半导体层的第一间隙，因而随后可刻蚀掉衬底牺牲层103，并用包含第一导电类型杂质的第一半导体层替换。

在形成衬底100之后，可通过一个或多个薄膜沉积工艺在衬底100的第一侧01形成电介质堆叠结构200，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。

电介质堆叠结构200可包括多对彼此交替地堆叠的绝缘层210和栅极牺牲层220。例如，电介质堆叠结构200可包括64对、128对或多于128对的绝缘层210和栅极牺牲层220。在一些实施方式中，绝缘层210和栅极牺牲层220可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成绝缘层210和栅极牺牲层220的示例性材料可分别包括氧化硅和氮化硅。氧化硅层可用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。随后可刻蚀掉牺牲堆叠层，并用包括导电材料的导体层替换牺牲堆叠层。

上文中对单堆叠结构的电介质堆叠结构200的制备方法进行了说明。事实上，随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，也可采用双堆叠技术或多堆叠技术形成通过在电介质堆叠结构200的堆叠方向上依次堆叠的多个子电介质堆叠结构形成电介质堆叠结构，其中，每个子电介质堆叠结构可包括多个交替层叠设置的绝缘层和栅极牺牲层。每个子电介质堆叠结构的层数可相同，也可不同。由于在上文中描述的单堆叠电介质堆叠结构的制备工艺涉及的内容和结构可完全或部分地适用于在这里描述的包括多个子电介质堆叠结构形成的电介质堆叠结构，因此与其相关或相似的内容不再赘述。然而本领域技术人员可以理解的是，可以在多电介质堆叠结构或单电介质堆叠结构的基础上进行后续制备工艺。

如图4所示，在形成电介质堆叠结构200之后，可在电介质堆叠结构200中形成沟道孔310，沟道孔310可沿电介质堆叠结构200的堆叠方向(z方向)贯穿电介质堆叠结构200并伸至基底101中。具体地，沟道孔310可沿堆叠方向依次贯穿电介质堆叠结构200、衬底牺牲层103和间隔层102，并伸至基底101中。

沟道孔310可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成；此外，也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。沟道孔310可具有贯穿叠层结构200并伸至基底101的圆柱形或柱形形状。

进一步地，在采用双堆叠技术或多堆叠技术形成电介质堆叠结构后，电介质堆叠结构200可包括N个子电介质堆叠结构，相应地，沟道孔也可包括N×M个子沟道孔，其中每个子电介质堆叠结构可包括M个子沟道孔，其中M≥1，且N≥2。采用双堆叠技术或多堆叠技术在电介质堆叠结构中形成沟道孔可包括：在衬底的一侧形成第一子电介质堆叠结构，并形成M个贯穿第一子电介质堆叠结构以及伸至衬底中的第一子沟道孔；继续形成后续子电介质堆叠结构和子沟道孔，直到形成第N子电介质堆叠结构和位于第N子电介质堆叠结构中的M个子沟道孔，之后在除第N子电介质堆叠结构之外的N-1个子电介质堆叠结构中相应的子沟道孔内填入填孔牺牲层；以及基于第N子电介质堆叠结构的M个子沟道孔去除N-1个子电介质堆叠结构中的填孔牺牲层，使得N个子电介质堆叠结构中上下相邻的子沟道孔彼此至少部分对准以得到M个沟道孔。

如图5所示，在沟道孔310形成后，可在沟道孔310中形成沟道结构300，具体可例如包括：在沟道孔310中形成包括功能层320和沟道层330的沟道结构300，其中功能层320包括依次形成在沟道孔310中的阻挡层(未示出)、电荷捕获层(未示出)及隧穿层(未示出)；以及在沟道孔310中形成沟道插塞(未示出)和填充介质层(未示出)。

在一些实施方式中，可通过诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺，在沟道孔310中形成功能层320和沟道层330。

具体地，功能层320可包括阻挡电荷流出的阻挡层；形成在阻挡层的表面上，并可在三维存储器的操作期间存储电荷的电荷捕获层；以及形成在电荷捕获层的表面上的隧穿层。阻挡层可包括一个或多个层，该一个或多个层可包括一种或多种材料。用于阻挡层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料、另一种宽带隙材料等。电荷捕获层可包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于电荷捕获层的材料可包括多晶硅、氮化硅、氮氧化硅、纳米晶体硅、另一种宽带隙材料等。隧穿层可包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于隧穿层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料、另一种宽带隙材料等。

在一些实施方式中，功能层320可包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施方式中，功能层320可具有不同于ONO配置的结构。

在一些实施方式中，沟道层330能够用于输运所需的电荷(电子或空穴)。根据本申请的一个示例性实施方式，可通过诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺，在隧穿层的表面形成沟道层330。

在一些实施方式中，沟道层330可为半导体层，该半导体可包括硅，例如非晶硅、多晶硅或单晶硅等。此外，与沟道孔310类似，沟道层330也可沿堆叠方向依次贯穿电介质堆叠结构200、衬底牺牲层103和间隔层102，并伸至基底101中。

作为一种选择，沟道层330可为非掺杂的半导体材料层；作为另一种选择，沟道层330可为低掺杂的半导体材料层。换言之，沟道层330包含的导电杂质掺杂类型可选择与后续形成的第一半导体层包含的导电杂质掺杂类型相同，或者沟道层330包含的导电杂质掺杂类型可选择与后续形成的第二半导体层包含的导电杂质掺杂类型相同，或者沟道层330也可选择为非掺杂的半导体材料层。

此外，沟道层330的杂质掺杂浓度小于后续形成的第一半导体层的杂质掺杂浓度；以及沟道层330的杂质掺杂浓度小于后续形成第二半导体层的杂质掺杂浓度。

例如，沟道层330的杂质掺杂浓度可小于或等于10¹³cm^-3；第一半导体层的杂质掺杂浓度可为10¹⁵～10¹⁷cm^-3；第二半导体层的杂质掺杂浓度可为10¹⁵～10¹⁷cm^-3。

由于三维存储器的沟道层是载流子迁移的关键通道，沟道层的电流的导通能力对三维存储器的擦写及读取性能有着重要影响。沟道层为非掺杂的半导体材料层或者为相对较低浓度掺杂的半导体材料层，可分别与后续形成的第一半导体层和第二半导体层形成较大的杂质掺杂浓度差，因而沟道层中载流子的浓度远小于第一半导体层和第二半导体层中载流子的浓度，有利于以第一导电类型杂质为主的载流子或者以第二导电类型杂质为主的载流子向着沟道层流动，从而使得沟道层中载流子的迁移率能够一直维持在较高水平，进而提高沟道层的电流的导通能力。因而，在本申请至少一个实施方式中，可改变沟道层的导电杂质掺杂类型或者适当调整沟道层的导电杂质掺杂浓度，以适于三维存储器的不同架构。

根据本申请的一个实施方式的三维存储器的制备方法2000还包括：在沟道孔310远离衬底100的顶部形成沟道插塞(未示出)。

具体地，可采用填充介质层(未示出)填充沟道孔310的剩余空间。填充介质层可包括氧化介质层，例如氧化硅等。进一步地，在填充过程中，可通过控制沟道填充工艺，在填充介质层中形成多个绝缘间隙，以减轻结构应力。然后，在填充介质层位于沟道孔310的顶部的部分中形成沟道插塞。沟道插塞的材料可选用与沟道层330相同的材料制备。

步骤S2

图6为根据本申请一个实施方式制备方法的、形成栅线间隙410后所形成的结构的剖面示意图。图7为根据本申请一个实施方式制备方法的、形成第一半导体层111后所形成的结构的剖面示意图。

如图6至图7所示，步骤S2形成沿堆叠方向贯穿电介质堆叠结构和衬底牺牲层的栅线间隙，经由栅线间隙形成暴露沟道层与衬底牺牲层对应的部分的第一间隙，在第一间隙中形成与被第一间隙暴露的沟道层连接的第一半导体层，第一半导体层包含第一导电类型的杂质可例如包括：形成贯穿电介质堆叠结构200并伸至衬底牺牲层103的栅线间隙410；经由栅线间隙410去除衬底牺牲层103，以形成衬底牺牲间隙(未示出)，并暴露功能层320与衬底牺牲间隙对应的第一部分(未示出)；经由衬底牺牲间隙去除第一部分，形成第一间隙(未示出)，并暴露出沟道层330与第一部分对应的部分侧面(图7所示虚线椭圆圈起的部分)；以及在第一间隙中形成与沟道层330暴露的部分侧面连接的第一半导体层111。

具体地，如图6所示，在一些实施方式中，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，形成与沟道结构300具有一定间距的栅极间隙410。栅极间隙410可沿堆叠方向贯穿叠层结构200和衬底牺牲层103。

此外，在一些实施方式中，在形成栅极间隙410后，本申请提供的三维存储器的制备方法2000还包括形成栅极230。

具体地，结合图6和图7，可将栅极间隙410作为提供刻蚀剂和化学前体的通路，采用例如湿法腐蚀等工艺去除电介质堆叠结构200中的全部的栅极牺牲层220，以形成栅极牺牲间隙(未示出)。在形成栅极牺牲间隙之后，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在栅极牺牲间隙中形成栅极层230。栅极层230可选用导电材料，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。

可选地，在形成栅极层230之前，根据本申请的一个实施方式的三维存储器的制备方法2000还包括采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在栅极牺牲间隙的内壁以及在栅极间隙410的内壁(或内侧壁)上形成介质层(未示出)，作为一种选择，介质层可以是高介电常数介质层。进一步地，还可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在绝缘层210与栅极层230之间或在介质层与栅极层230之间形成粘合层(例如，氮化钛TiN层，未示出)。

将如图6所示的电介质堆叠结构200中的栅极牺牲层220全部替换为栅极层230后，电介质堆叠结构200形成为如图7所示的叠层结构200’。

在本申请的一个实施方式中，经由栅线间隙形成暴露沟道层与衬底牺牲层对应的部分的第一间隙可例如包括：通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，经由栅线间隙410去除衬底牺牲层103，以形成衬底牺牲间隙，并暴露功能层320与衬底牺牲间隙对应的第一部分；以及通过多次例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，依次去除功能层320的阻挡层、电荷捕获层和隧穿层位于第一部分中的部分。如图7中虚线椭圆圈起的部分所示，在去除掉功能层320的第一部分后，可形成第一间隙，并暴露出沟道层330与第一部分对应的部分侧面，在形成第一间隙后，可暴露出沟道层330与衬底牺牲层对应的部分侧面。

在暴露出沟道层330的部分侧面后，可形成与沟道层330的暴露的部分侧面连接的第一半导体层111。

作为一种选择，形成与沟道层330的暴露的部分侧面连接的第一半导体层111可例如包括：在栅线间隙410的内壁形成间隙阻隔层420；以及在形成间隙阻隔层420之后，采用半导体材料填充栅线间隙410的剩余空间和第一间隙，以形成栅线间隙结构400和第一半导体层111。在同一制程中形成第一半导体层111和栅线间隙结构400，可简化三维存储器的制备工艺，降低生产成本，并提高最终形成的三维存储器的整体性能。

作为另一种选择，也可先形成第一半导体层111，再形成栅线间隙结构400。例如，在栅线间隙410的内壁形成间隙阻隔层420；经由已形成间隙阻隔层420的栅线间隙410，采用半导体材料填充第一间隙，从而形成第一半导体层111；以及在形成第一半导体层111之后，在栅线间隙410的剩余空间中填充导电材料，从而形成栅线间隙结构400。位于栅线间隙410的剩余空间中填充导电材料与第一半导体层111连接。

具体地，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺或者热氧化工艺，在栅线间隙410的内壁上形成间隙阻隔层420，间隙阻隔层420包括但不限于氧化硅层等绝缘介质材料层。

此外，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在第一间隙中填充半导体材料，形成第一半导体层111。作为一种选择，可利用例如化学气相掺杂的工艺，在第一半导体层111中进行杂质掺杂。化学气相掺杂是指在化学气相沉积薄膜的同时，通过气相将杂质元素掺入到薄膜中的工艺。换言之，在采用化学气相沉积工艺形成第一半导体层111的同时，可通过通入适量的掺杂剂(杂质源)，形成包含第一导电类型的杂质的第一半导体层111。第一半导体层111的导电类型可为P型或者N型，第一半导体层111的杂质掺杂浓度可为10¹⁵～10¹⁷cm^-3。

形成第一半导体层111的材料可根据器件的实际需求进行选择，上述材料可包括硅(Si)、锗(Ge)、锗化硅(SiGe)等等，在其它实施方式中，上述材料还可包括其他元素半导体或化合物半导体，例如砷化镓、磷化铟或碳化硅等。此外，第一半导体层111也可具有复合结构，例如由上述多种材料形成的叠层结构。第一半导体层111与沟道层330的侧壁的一部分形成连接，可选地，第一半导体层111可为包含第一导电类型的杂质的多晶硅层。

第一半导体层111的厚度可根据三维存储器的终极架构及制备工艺确定，本申请对此不作限定。此外，可通过设定衬底牺牲层103的厚度来实现对第一半导体层111的厚度的限定。

此外，步骤S2中去除衬底牺牲层103的处理可停止于间隔层102，从而形成与第一半导体层111的厚度相符的第一间隙。

另外，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在栅极间隙410中填充导电材料以形成填充导电层430。形成填充导电层430的材料可根据器件的实际需求进行选择，作为一种选择，上述材料可例如为钨(W)、钴(Co)、铜(Cu)以及铝(Al)等金属材料；作为另一种选择，其形成材料还可例如包括硅(Si)、锗(Ge)、锗化硅(SiGe)等半导体材料，在其它实施方式中，上述其形成材料还可包括其他元素半导体或化合物半导体，例如砷化镓、磷化铟或碳化硅等。此外，填充导电层430也可具有复合结构，例如由上述多种材料形成的叠层结构。

另外，填充导电层430可由具有导电杂质的半导体材料制备。例如，填充导电层430可包含第一导电类型的杂质，且填充导电层430的杂质掺杂浓度可为10¹⁵～10¹⁷cm^-3。换言之，填充导电层430为填充半导体层时，该填充半导体层可包含第一导电类型的杂质，且与第一半导体层111的杂质掺杂浓度相同。

图8A为根据本申请一个实施方式制备方法的、在叠层结构200’的一侧连接外围电路3020后所形成的结构的剖面示意图。图8B为根据本申请另一实施方式制备方法的、在叠层结构200’的一侧连接外围电路芯片3000后所形成的结构的剖面示意图。

结合图7至图8B，栅线间隙结构400包括依次形成于栅线间隙410内壁的间隙阻隔层420和填充导电层430。填充导电层430伸至第一半导体层111的一侧与第一半导体层111连接；填充导电层430背向第一半导体层111的一侧从叠层结构200’背向第一半导体层111的一侧引出，并第一引出端401连接。

此外，制备三维存储器的方法2000还包括形成连接结构120的方法。连接结构120沿堆叠方向贯穿叠层结构200’，并可用于连接外围电路和后续形成的第二半导体层。具体地在本申请的一个实施方式中，在形成栅极层230和第一半导体层111之后，通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，形成沿堆叠方向依次贯穿叠层结构200’、第一半导体层111、间隔层102并伸至基底101的连接孔(未示出)；之后，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在连接孔的内壁依次形成连接阻隔层121和连接层122，并将连接层122背向基底101的一侧从叠层结构200’背向基底101的一侧引出，并与第二连接端123连接。换言之，连接结构120沿堆叠方向贯穿叠层结构200’、第一半导体层111以及间隔层102，并伸至基底101。

连接阻隔层121可间隔连接层122与叠层结构200’，并间隔连接层122与第一半导体层111，可采用氧化硅层等绝缘介质材料层制备间隔连接层122。此外，可采用金属材料层或者金属硅化物层等制备连接层122。制备连接层122的金属材料可选用例如钨(W)、钴(Co)、铜(Cu)、铝(Al)等，本申请对此不作限定。

连接层122包括相对的两端，其中一端伸至基底101，可与后续形成的第二半导体层连接，另外一端与第二连接端123连接。

另外，如图8A所示，在本申请的一个实施方式中，制备三维存储器的方法2000还包括形成阵列互连层500的方法。阵列互连层500可设置在叠层结构200’远离衬底100的一侧，并包括源极线501和互连触点(未示出)。源极线501分别与伸至阵列互连层500的第一引出端401、第二引出端123连接，并且源极线501的输入端可连接三维存储器的外围电路，从而使外围电路的源线信号通过填充导电层430和连接层122分别对第一半导体层111和第二半导体层112施加电信号。

具体地，作为一种选择，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在叠层结构200’的顶表面形成第一介质材料覆盖层(未示出)，第一介质材料覆盖层可包括但不限于氧化硅层等绝缘介质材料层。

在形成第一介质材料覆盖层之后，可在第一介质材料覆盖层中形成分别与填充导电层430和连接层122相对的第一过孔(未示出)和第二过孔(未示出)。第一过孔和第二过孔可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成；此外，也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。此外，在形成第一过孔和第二过孔的制程中，也可形成例如与沟道插塞对应的开口(未示出)，该开口用于在后续形成与沟道插塞连接的互连触点。

随后，可采用例如钨(W)、钴(Co)、铜(Cu)、铝(Al)或这些材料中的两种或更多种的组合的导电材料，填充第一过孔、第二过孔和开口，并采用CVD、PVD、ALD、电镀、化学镀或其组合的工艺，以形成第一引出端401、第二引出端123和互连触点。

在形成第一引出端401、第二引出端123之后，可采用例如掺杂的方式形成源极线501。制备源极线501的材料可以是掺杂的半导体材料，例如N型或P型掺杂的多晶硅。源极线501位于第一引出端401和第二引出端123的上方，并与第一引出端401和第二引出端123连接。

之后，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺，形成覆盖源极线501和互连触点的第二介质材料覆盖层(未示出)，第二介质材料覆盖层可包括但不限于氧化硅层等绝缘介质材料层。继续通过干法刻蚀工艺或干法和湿法刻蚀工艺的组合，在第二介质材料覆盖层中形成用于源极线501的输入端的第三过孔(未示出)，并采用CVD、PVD、ALD、电镀、化学镀或其组合的工艺，在第三过孔中填充例如钨(W)、钴(Co)、铜(Cu)、铝(Al)或这些材料中的两种或更多种的组合的导电材料，形成源极线501的输入端。

如图8B所示，在本申请的另一实施方式中，制备三维存储器的方法2000还包括在叠层结构200’远离衬底100的一侧连接外围电路芯片3000。外围电路芯片3000包括外围衬底3010、外围电路3020以及外围互连层3030，其中外围电路3020位于外围衬底3010上，外围互连层3030位于外围电路3020上。外围互连层3030包括源线信号输出端3031，第一引出端401和第二引出端123分别与源线信号输出端3031连接。

具体地，在该实施方式中，在连接外围电路芯片3000之前，可先在叠层结构200’中形成导电接触(例如，字线接触或者外围接触，未示出)，以及与导电接触电连接的互连触点(未示出)。作为一种选择，可将第一引出端401和第二引出端123与互连触点同层设置。

外围衬底3010可包括相对的两个面，第一面(未示出)和第二面(未示出)。可通过诸如CMOS技术，在外围衬底3010的第一面上形成包括源线信号(未示出)的外围电路3020，其中源线信号可向第一半导体层111和第二半导体层施加电压。通过例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在外围电路3020上形成隔离覆盖层(未示出)。通过干法刻蚀工艺或干法和湿法刻蚀工艺的组合，可在隔离覆盖层中形成多个穿孔(未示出)。采用CVD、PVD、ALD、电镀、化学镀或其组合的工艺，可在穿孔中填充例如钨(W)、钴(Co)、铜(Cu)、铝(Al)或这些材料中的两种或更多种的组合的导电材料，形成源线信号输出端(未示出)和连接触点(未示出)，从而形成外围互连层3030。在形成外围互连层3030后，外围电路芯片3000形成。随后，将外围电路芯片3000放置在叠层结构200’设置有互连触点的顶表面上。然后，进行对准步骤并将外围衬底3010的第二面与电介质堆叠结构200’的顶表面，通过例如键合工艺结合在一起，从而使叠层结构200’的互连触点与外围电路芯片3000的连接触点形成连接，叠层结构200’的第一引出端401和第二引出端123分别与外围电路芯片3000的源线信号输出端3031连接。本领域技术人员应理解，外围电路芯片3000以及键合等制备工艺可采用现有的常规工艺，根据实际需要进行制备，在此不做赘述。

步骤S3

图9为根据本申请一个实施方式制备方法的、去除基底101(如图8A所示)后所形成的结构的剖面示意图。图10为根据本申请一个实施方式制备方法的、暴露沟道层的底面331后所形成的结构的剖面示意图。图11为根据本申请一个实施方式制备方法的、形成第二半导体层112后所形成的结构的剖面示意图。

如图9和图11所示，步骤S3对基底和沟道结构进行处理，暴露沟道层伸至基底的一端，并形成与沟道层被暴露的一端连接的第二半导体层，第二半导体层包含与第一导电类型相反的第二导电类型的杂质可例如包括：从第二侧02去除基底101(如图8A所示)，以至少暴露出功能层320的底面和间隔层102；去除暴露的部分功能层320，以暴露沟道层330与去除的部分功能层320相对的部分；形成与暴露的部分沟道层330连接的第二半导体层112。

具体地，图9为将图8A和图8B的结构翻转180°后，并去除基底101后的结构示意图。如图8A、8B和图9所示，在本申请的一个实施方式中，可先去除衬底100中的基底101，从而暴露出功能层320伸至基底101中的部分，例如，功能层320伸至基底101中的底面，或者功能层320伸至基底101中的底面以及与底面相连的部分侧壁。

可选地，依次采用例如机械化学研磨(Chemical Mechanical polishing，CMP)工艺、干法刻蚀工艺或干法和湿法刻蚀工艺的组合，去除基底101，以及继续采用例如CMP工艺、干法刻蚀工艺或干法和湿法刻蚀工艺的组合，去除伸至基底101中的部分功能层320，从而暴露出与去除的部分功能层320对应的沟道层330。

作为一种选择，可通过采用多次例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来去除暴露的功能层320。换言之，可采用多次例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，依次去除暴露的功能层320的阻挡层、电荷捕获层、隧穿层，直至暴露出沟道层330的一部分，例如底部331。

在一些实施方式中，包括阻挡层、电荷存储层、隧穿层的功能层320可具有围绕沟道层330的氧化物-氮化物-氧化物(ONO)结构。可执行ONO去除工艺，依次去除暴露的功能层320中的各层，直至暴露出沟道层330的一部分。换言之，如图10所示通过上述步骤，可暴露出间隔层102以及沟道层330的一部分，例如底部331。

如图11所示，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在间隔层102的表面以及暴露的沟道层330的表面形成第二半导体层112，从而使第二半导体层112至少连接沟道层330的一部分，例如底面331。

此外，在形成第二半导体层112之前，可采用例如CMP工艺等，对暴露的间隔层102的表面进行平坦化处理，从而使得在该平台化处理后的表面上形成的第二半导体层112具有更稳定的导电性能。另外，第二半导体层112的厚度可根据三维存储器的终极架构及制备工艺确定，本申请对此不作限定。

在本申请的一个实施方式中，第一半导体层111和第二半导体层112为导电极性相反的半导体层。换言之，第一半导体层包含第一导电类型的杂质，第二半导体层包含与第一导电类型相反的第二导电类型的杂质。第一导电类型可为P型，第二导电类型为N型；或者第一导电类型为N型，第二导电类型为P型。

因而，根据本申请至少一个实施方式提供的三维存储器的制备方法，公共源极可包括极性相反的第一半导体层和第二半导体层，换言之，通过两个极性相反的半导体层分别连接沟道层，可在三维存储器中形成两个等电位的公共源极，因而，当连接沟道层的第一半导体层和第二半导体层被等电位地连接至三维存储器的源线信号时，可通过源线信号输出相对较低的电平或者相对较高的电平，促使以第一导电类型杂质为主的载流子或者以第二导电类型杂质为主的载流子向着沟道层流动，从而使得沟道层中载流子的迁移率能够一直维持在较高水平，进而提高沟道层的电流的导通能力，改善三维存储器的稳定性，并扩大三维存储器的工作进程窗口。

同样地，可利用例如化学气相掺杂的工艺，在第二半导体层112中进行杂质掺杂，在采用化学气相沉积工艺形成第二半导体层112的同时，通过通入适量的掺杂剂(杂质源)，形成包含第二导电类型的杂质的第二半导体层112，第二半导体层112的杂质掺杂浓度可为10¹⁵～10¹⁷cm^-3。

此外，形成第二半导体层112的材料可根据器件的实际需求进行选择，上述材料可包括硅(Si)、锗(Ge)、锗化硅(SiGe)等等，在其它实施方式中，上述材料还可包括其他元素半导体或化合物半导体，例如砷化镓、磷化铟或碳化硅等。此外，第二半导体层112也可具有复合结构，例如由上述多种材料形成的叠层结构。第二半导体层112至少与沟道层330的底面331形成连接，可选地，第二半导体层112可为包含第二导电类型的杂质的多晶硅层。

作为一种选择，在一个实施方式中，第一半导体层111和第二半导体层112的杂质掺杂浓度可相等。

作为一种选择，第一半导体层111和第二半导体层112的杂质掺杂浓度均高于沟道层330的杂质掺杂浓度，因而在沟道层330为非掺杂的半导体材料层或者为相对较低浓度掺杂的半导体材料层时，可分别与第一半导体层111和第二半导体层112形成较大的杂质掺杂浓度差。沟道层中载流子的浓度远小于第一半导体层和第二半导体层中载流子的浓度，有利于以第一导电类型杂质为主的载流子或者以第二导电类型杂质为主的载流子向着沟道层流动，从而使得沟道层中载流子的迁移率能够一直维持在较高水平，进而提高沟道层的电流的导通能力。

图12是根据本申请一个实施方式的存储系统30000结构示意图。

如图12所示，本申请至少一个实施方式还提供了一种存储系统30000。存储系统30000可包括控制器32200和至少一个三维存储器32100。三维存储器32100可与上文中任意实施方式的所描述的三维存储器相同，本申请对此不再赘述。

控制器32200可通过通道CH耦合至三维存储器32100，以控制三维存储器32100存储数据。三维存储器32100可通过通道CH从控制器32200接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器32100可对由地址选择的区域执行与命令相对应的内部操作。

在一些实施方式中，存储系统30000可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。

图13是本申请实施方式提供的电子设备40000的结构示意图。

如图13所示，本申请至少一个实施方式还提供了一种电子设备40000。电子设备40000包括存储系统43100。存储系统43100可与上文中任意实施方式的所描述的存储系统相同，本申请对此不再赘述。电子设备40000可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源等带有存储功能的设备。因而，可根据电子设备40000的具体设备类型确定电子设备40000的其他模块，例如控制器。其他模块可通过诸如通道等耦合至存储系统43100，与存储系统43100进行交互。

以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (20)

1.一种三维存储器，其特征在于，包括：

导电层，包括相互间隔的第一半导体层和第二半导体层；

叠层结构，位于所述第一半导体层上，包括交替叠置的栅极层和绝缘层；以及

沟道结构，包括沟道层，所述沟道层沿堆叠方向贯穿所述叠层结构和所述第一半导体层、并伸至所述第二半导体层中，

其中，所述第一半导体层和所述第二半导体层分别与所述沟道层连接；以及

所述第一半导体层包含第一导电类型的杂质，所述第二半导体层包含与所述第一导电类型相反的第二导电类型的杂质。

2.根据权利要求1所述的三维存储器，其中，

所述第一半导体层连接有第一引出端，所述第二半导体层连接有第二引出端；以及

所述第一引出端和所述第二引出端分别与源极线连接，所述源极线的输入端与所述三维存储器的外围电路连接。

3.根据权利要求2所述的三维存储器，其中，

所述三维存储器还包括阵列互连层，所述阵列互连层位于所述叠层结构背向所述第一半导体层的一侧；以及

所述源极线位于所述阵列互连层，所述第一引出端和所述第二引出端分别伸至所述阵列互连层、并与所述源极线连接。

4.根据权利要求1所述的三维存储器，其中，

所述第一半导体层连接有第一引出端，所述第二半导体层连接有第二引出端；以及

所述第一引出端和所述第二引出端分别与所述三维存储器的外围电路连接。

5.根据权利要求4所述的三维存储器，其中，

所述三维存储器还包括外围电路芯片，所述外围电路芯片包括外围互连层和所述外围电路，所述外围互连层包括源线信号输出端，所述第一引出端和所述第二引出端分别与所述源线信号输出端连接。

6.根据权利要求2-5任一所述的三维存储器，其中，

所述三维存储器还包括栅线间隙结构，所述栅线间隙结构沿所述堆叠方向贯穿所述叠层结构，并伸至所述第一半导体层，所述栅线间隙结构包括填充导电层和间隙阻隔层，所述间隙阻隔层位于所述填充导电层与所述叠层结构之间，

其中，所述填充导电层伸至所述第一半导体层的一侧与所述第一半导体层连接；所述填充导电层背向所述第一半导体层的一侧与所述第一引出端连接。

7.根据权利要求2-5任一所述的三维存储器，其中，

所述三维存储器还包括沿所述堆叠方向贯穿所述叠层结构的连接结构，所述连接结构的一端与所述第二半导体层连接，所述连接结构的另一端与所述第二引出端连接。

8.根据权利要求1所述的三维存储器，其中，

所述沟道层为非掺杂的半导体材料层；或者

所述沟道层为包含所述第一导电类型或所述第二导电类型的杂质的半导体材料层，

其中，所述沟道层的杂质掺杂浓度小于所述第一半导体层的杂质掺杂浓度；以及

所述沟道层的杂质掺杂浓度小于所述第二半导体层的杂质掺杂浓度。

9.根据权利要求8所述的三维存储器，其中，

所述第一半导体层的杂质掺杂浓度为10¹⁵～10¹⁷cm^-3；

所述第二半导体层的杂质掺杂浓度为10¹⁵～10¹⁷cm^-3；以及

所述沟道层的杂质掺杂浓度小于或等于10¹³cm^-3。

10.根据权利要求6所述的三维存储器，其中，

所述第一半导体层的杂质掺杂浓度为10¹⁵～10¹⁷cm^-3；以及

所述填充导电层的材料为半导体材料，所述填充导电层包含所述第一导电类型的杂质，所述填充导电层的杂质掺杂浓度为10¹⁵～10¹⁷cm^-3。

11.一种制备三维存储器的方法，其特征在于，所述方法包括：

形成依次包括基底、间隔层和衬底牺牲层的衬底，在所述衬底的一侧形成电介质堆叠结构，所述电介质堆叠结构包括交替叠置的栅极牺牲层和绝缘层，在所述电介质堆叠结构中形成沿堆叠方向贯穿其中并伸至所述基底的沟道结构，所述沟道结构包括沟道层；

形成沿所述堆叠方向贯穿所述电介质堆叠结构和所述衬底牺牲层的栅线间隙，经由所述栅线间隙形成暴露所述沟道层与所述衬底牺牲层对应的部分的第一间隙，在所述第一间隙中形成与被所述第一间隙暴露的沟道层连接的第一半导体层，所述第一半导体层包含第一导电类型的杂质；以及

对所述基底和所述沟道结构进行处理，暴露所述沟道层伸至所述基底的一端，并形成与所述沟道层被暴露的一端连接的第二半导体层，所述第二半导体层包含与所述第一导电类型相反的第二导电类型的杂质。

12.根据权利要求11所述的方法，其中，在所述第一间隙中形成与被所述第一间隙暴露的沟道层连接的第一半导体层包括：

在所述栅线间隙的内壁形成间隙阻隔层；以及

在形成所述间隙阻隔层之后，采用半导体材料填充所述栅线间隙的剩余空间和所述第一间隙，以形成栅线间隙结构和所述第一半导体层。

13.根据权利要求11所述的方法，其中，在所述第一间隙中形成与被所述第一间隙暴露的沟道层连接的第一半导体层包括：

在所述栅线间隙的内壁形成间隙阻隔层；

经由已形成所述间隙阻隔层的所述栅线间隙，采用半导体材料填充所述第一间隙，从而形成所述第一半导体层；以及

在形成所述第一半导体层之后，在所述栅线间隙的剩余空间中填充导电材料，从而形成栅线间隙结构。

14.根据权利要求12或13所述的方法，其中，所述栅线间隙结构包括由所述半导体材料或所述导电材料填充形成的填充导电层，所述方法还包括：

在形成所述间隙阻隔层之前，去除所述电介质堆叠结构中的栅极牺牲层，以形成牺牲间隙，并采用栅极层填充所述牺牲间隙，从而使所述电介质堆叠结构形成为叠层结构；以及

将所述填充导电层背向所述第一半导体层的一侧从所述叠层结构背向所述第一半导体层的一侧引出、并与第一引出端连接。

15.根据权利要求14所述的方法，其中，所述方法还包括：

在形成所述第一半导体层之后，形成沿所述堆叠方向依次贯穿所述叠层结构、所述第一半导体层、所述间隔层并伸至所述基底的连接孔；以及

在所述连接孔的内壁依次形成连接阻隔层和连接层，并将所述连接层背向所述基底的一侧从所述叠层结构背向所述基底的一侧引出、并与第二连接端连接。

16.根据权利要求15所述的方法，其中，所述方法还包括：

在所述叠层结构远离所述衬底的一侧形成阵列互连层，所述阵列互连层包括源极线，

其中，所述第一引出端和所述第二引出端分别伸至所述阵列互连层、并与所述源极线连接，以及所述源极线的输入端与所述三维存储器的外围电路连接。

17.根据权利要求15所述的方法，其中，所述方法还包括：

在外围衬底的第一面上形成外围电路，在外围电路上形成外围互连层，从而形成外围电路芯片，其中所述外围互连层包括分别与所述第一引出端和所述第二引出端连接的源线信号输出端；以及

将所述叠层结构的顶表面与所述外围衬底的第二面结合，其中所述顶表面形成有所述第一引出端和所述第二引出端，所述第二面与所述第一面相对。

18.根据权利要求11所述的方法，其中，

所述沟道层为非掺杂的半导体材料层；或者

所述沟道层为包含所述第一导电类型或所述第二导电类型的杂质的半导体材料层，

其中，所述沟道层的杂质掺杂浓度小于所述第一半导体层的杂质掺杂浓度；以及

所述沟道层的杂质掺杂浓度小于所述第二半导体层的杂质掺杂浓度。

19.一种存储系统，其特征在于，所述存储系统包括控制器和如权利要求1至10中任一项所述的三维存储器，所述控制器用于向所述三维存储器中写入数据和读取数据。

20.一种电子设备，其特征在于，包括：如权利要求19所述的存储系统。

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